JP6031273B2 - 電源装置、及びこれを用いた画像形成装置 - Google Patents
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本発明は、電源装置、及びこれを用いた画像形成装置に関する。
従来、電子写真方式の画像形成装置に用いられる電源装置において、電圧制御部は、発振器からのクロック周波数を分周して駆動パルスを出力する。圧電トランス駆動回路は、駆動パルスに基づきスイッチングして、圧電トランスを駆動させる。この圧電トランスは、圧電振動子の共振現象を利用して一次側に印加される電圧に対して、二次側に高電圧を発生する。圧電トランスから出力される交流高電圧は、整流回路により直流高電圧に変換される。電源装置は、この直流高電圧を負荷（帯電ローラ、現像ローラ、供給ローラや転写ローラ）に印加する。
これにより、電源装置を備える画像形成装置は、帯電ローラ、現像ローラ、供給ローラや転写ローラに所定のバイアス電圧が印加されることで、感光体ドラムを帯電させたり、トナーを感光体ドラムに移動させたり、媒体にトナー画像を転写させたりしていた。
これにより、電源装置を備える画像形成装置は、帯電ローラ、現像ローラ、供給ローラや転写ローラに所定のバイアス電圧が印加されることで、感光体ドラムを帯電させたり、トナーを感光体ドラムに移動させたり、媒体にトナー画像を転写させたりしていた。
特許文献１に記載された電源装置は、高圧制御部および転写バイアス発生部により構成され、プリンタエンジン制御部の出力ポートから供給される制御信号であるリセット信号と、シリアル通信手段から供給される制御信号とを入力してＤＣの高圧電圧を生成し、転写４チャンネルであるシアン（Ｃ）、マゼンタ（Ｍ）、イエロー（Ｙ）、及びブラック（Ｋ）の出力負荷（各色の転写ローラ）に対して転写バイアスを供給する装置である。
各チャンネルの高圧制御部は、プリンタエンジン制御部から供給される制御信号に基づき、発振器から供給されるクロックを分周して４チャンネルの圧電トランス駆動パルスを出力する回路である。この各チャンネルの高圧制御部１００は、ＡＳＩＣ（Application Specific Integrated Circuit）等により構成されている。
各チャンネルの高圧制御部は、プリンタエンジン制御部から供給される制御信号に基づき、発振器から供給されるクロックを分周して４チャンネルの圧電トランス駆動パルスを出力する回路である。この各チャンネルの高圧制御部１００は、ＡＳＩＣ（Application Specific Integrated Circuit）等により構成されている。
しかしながら、特許文献１に記載された電源装置は、高電圧の多チャンネル出力を行うために複数の交流信号生成部（ＡＳＩＣ）を使用していたため、当該複数の交流信号生成部からの出力それぞれに対応付けて各圧電トランスを駆動させた場合に、放射ノイズのピーク値が大きくなる問題があった。
本発明は、以上のような問題を解決するためになされたものであり、高電圧の多チャンネル出力を行うために複数の交流信号生成部を使用し、当該複数の交流信号生成部からの出力それぞれに対応して圧電トランスを駆動した場合であっても、放射ノイズのピーク値を抑えることができる電源装置、及びこれを用いた画像形成装置を提供することを課題とする。
前記課題を解決するために、本発明の電源装置は、複数の負荷に電圧を印加する電源装置であって、駆動周波数に応じて昇圧比が変化する複数種類の圧電トランスと、周波数が互いに異なるクロック信号を発生する複数の発振器と、各々の前記発振器が発生したクロック信号を用いて、周波数が互いに異なる交流信号を生成する複数の交流信号生成部と、
前記交流信号の周波数の交流電圧を前記圧電トランスの一次側の各々に印加する複数の一次側回路と、各々の前記圧電トランスの二次側に接続され、前記各々の負荷に高電圧を印加する複数の二次側回路とを備え、前記交流信号は、前記クロック信号を自然数Ｎで分周した分周信号と、前記クロック信号をＮ以外の自然数Ｍで分周した他の分周信号とを合成することにより生成され、各々の前記交流信号生成部は、各々の前記圧電トランスの周波数特性の情報に基づき、前記自然数Ｎ，Ｍを決定し、前記圧電トランスの周波数特性の情報は、前記圧電トランスの一次側に前記交流電圧が入力されたときの、その交流電圧の周波数と、二次側出力電圧値とを対応づけて記憶する第１のステップ値テーブルであることを特徴とする。
前記交流信号の周波数の交流電圧を前記圧電トランスの一次側の各々に印加する複数の一次側回路と、各々の前記圧電トランスの二次側に接続され、前記各々の負荷に高電圧を印加する複数の二次側回路とを備え、前記交流信号は、前記クロック信号を自然数Ｎで分周した分周信号と、前記クロック信号をＮ以外の自然数Ｍで分周した他の分周信号とを合成することにより生成され、各々の前記交流信号生成部は、各々の前記圧電トランスの周波数特性の情報に基づき、前記自然数Ｎ，Ｍを決定し、前記圧電トランスの周波数特性の情報は、前記圧電トランスの一次側に前記交流電圧が入力されたときの、その交流電圧の周波数と、二次側出力電圧値とを対応づけて記憶する第１のステップ値テーブルであることを特徴とする。
また、本発明の画像形成装置は、現像器及び転写ローラを有する画像形成装置において、前記電源装置を備え、前記複数の負荷は、前記現像器および前記転写ローラであることとする。
第１の電圧制御部には、第１の発振器が発生する第１のクロック信号が入力され、第２の電圧制御部には、第２の発振器が発生する第２のクロック信号が入力される。
複数種類の圧電トランスを、周波数が互いに異なる交流信号で駆動させることにより、各圧電トランスに対して精度の高い定電圧制御を行うことができる。
複数種類の圧電トランスを、周波数が互いに異なる交流信号で駆動させることにより、各圧電トランスに対して精度の高い定電圧制御を行うことができる。
本発明によれば、高電圧の多チャンネル出力を行うために複数の交流信号生成部（ＡＳＩＣ）を複数使用し、当該複数の交流信号生成部からの出力それぞれに対応して圧電トランスを駆動した場合であっても、放射ノイズのピーク値を抑えることができる電源装置、及びこれを用いた画像形成装置を提供することができる。
以下、図面を参照して、本発明の実施の形態（以下、「本実施形態」と称する）につき詳細に説明する。なお、各図は、本発明について概略的に示してあるに過ぎない。よって、本発明は、図示例のみに限定されるものではない。また、各図において、共通する構成要素や同様な構成要素については、同一の符号を付し、それらの重複する説明を省略する。
《第１の実施形態》
（構成の説明）
図１は、第１の実施形態に係る画像形成装置の全体構成図である。図１において、画像形成装置１０１（１０１Ａ）は、電子写真方式を用いたタンデムカラー印刷装置であり、４色の現像器１０２（１０２Ｋ，１０２Ｙ，１０２Ｍ，１０２Ｃ）と、４つの露光手段としてのＬＥＤヘッド１０３（１０３Ｋ，１０３Ｙ，１０３Ｍ，１０３Ｃ）と、転写ローラ１１１（１１１Ｋ，１１１Ｙ，１１１Ｍ，１１１Ｃ）と、定着器１２３と、用紙カセット１１７と、転写ベルト１１４を含む搬送部と、スタッカ（排紙トレー）１２９と、転写ベルトクリーニングブレード１１５と、転写ベルトクリーナ容器１１６とを備える。
なお、トナーカートリッジ１０４（１０４Ｋ，１０４Ｙ，１０４Ｍ，１０４Ｃ）は現像器１０２（１０２Ｋ，１０２Ｙ，１０２Ｍ，１０２Ｃ）にそれぞれ着脱可能で、内部のトナーを現像器内部に供給可能な構造となっている。
（構成の説明）
図１は、第１の実施形態に係る画像形成装置の全体構成図である。図１において、画像形成装置１０１（１０１Ａ）は、電子写真方式を用いたタンデムカラー印刷装置であり、４色の現像器１０２（１０２Ｋ，１０２Ｙ，１０２Ｍ，１０２Ｃ）と、４つの露光手段としてのＬＥＤヘッド１０３（１０３Ｋ，１０３Ｙ，１０３Ｍ，１０３Ｃ）と、転写ローラ１１１（１１１Ｋ，１１１Ｙ，１１１Ｍ，１１１Ｃ）と、定着器１２３と、用紙カセット１１７と、転写ベルト１１４を含む搬送部と、スタッカ（排紙トレー）１２９と、転写ベルトクリーニングブレード１１５と、転写ベルトクリーナ容器１１６とを備える。
なお、トナーカートリッジ１０４（１０４Ｋ，１０４Ｙ，１０４Ｍ，１０４Ｃ）は現像器１０２（１０２Ｋ，１０２Ｙ，１０２Ｍ，１０２Ｃ）にそれぞれ着脱可能で、内部のトナーを現像器内部に供給可能な構造となっている。
現像器１０２は、内部に、感光体ドラム１０９（１０９Ｋ，１０９Ｙ，１０９Ｍ，１０９Ｃ）と、帯電手段としての帯電ローラ１０５（１０５Ｋ，１０５Ｙ，１０５Ｍ，１０５Ｃ）と、現像手段としての現像ローラ１０７（１０７Ｋ，１０７Ｙ，１０７Ｍ，１０７Ｃ）及び供給ローラ１０６（１０６Ｋ，１０６Ｙ，１０６Ｍ，１０６Ｃ）と、現像ブレード１０８（１０８Ｋ，１０８Ｙ，１０８Ｍ，１０８Ｃ）と、クリーニングブレード１１０（１１０Ｋ，１１０Ｙ，１１０Ｍ，１１０Ｃ）とを備える。また、各ローラは、軸が用紙の搬送方向に垂直であって、搬送面に平行となる方向に配設されている。
感光体ドラム１０９は、帯電ローラ１０５によって、一様に負極に帯電される。帯電された感光体ドラム１０９は、ＬＥＤヘッド１０３の発光・照射によって、照射部が放電され、静電潜像が形成される。例えば、感光体ドラム１０９は、−６００Ｖの帯電電位から−４０Ｖに放電される。
一方、供給ローラ１０６は、負のバイアス電圧（例えば、−３００Ｖ）が印加されており、トナーカートリッジ１０４内部の現像剤としてのトナーを帯電させ、帯電したトナーを現像ローラ１０７に供給する。現像ブレード１０８は、現像ローラ１０７に供給されたトナーを薄層化し、現像ローラ１０７の表面に一様なトナー層を形成する。現像ローラ１０７は、負のバイアス電圧（例えば、−２００Ｖ）が印加されており、電界の作用により、負に帯電されたトナーを静電潜像に移動させる。感光体ドラム１０９は、現像ローラ１０７からトナーが移動することにより、静電潜像がトナー像（現像剤像）として現像される。クリーニングブレード１１０は、転写後の残トナーをクリーニングする機構である。
転写ローラ１１１（１１１Ｋ，１１１Ｙ，１１１Ｍ，１１１Ｃ）は、転写ベルト１１４裏面から転写位置にバイアス電圧が印加可能に配置される。転写ベルト駆動ローラ１１２及び転写ベルト従動ローラ１１３は、転写ベルト１１４を張架し、ローラの駆動によって用紙を搬送可能となっている。また、転写ローラ１１１は、正のバイアス電圧（例えば、＋２５００Ｖ）が印加されており、感光体ドラム１０９の表面に形成され、負に帯電されたトナー画像を媒体に転写する。
転写ベルトクリーニングブレード１１５は、転写ベルト１１４上のトナーを掻き落とせるようになっていて、転写ベルトクリーナ容器１１６には、転写ベルトクリーニングブレード１１５により掻き落とされたトナーが収容される。
用紙カセット１１７は、画像形成装置１０１に着脱可能に取り付けられ用紙が積載される。給紙ローラ１１８は、転写媒体である用紙を用紙カセット１１７から給紙し、用紙ガイド１１９に沿って搬送する。レジストローラ１２０，１２１は、停止状態のところに用紙を突き当て、スキュー補正後に所定タイミングでレジストローラ１２０，１２１を駆動し、転写ベルト１１４に用紙を搬送する。用紙検出センサ１２２は、接触又は非接触で用紙の通過を検知する。
定着器１２３は、加熱部材１２４及び圧着部材１２５を備え、加熱部材１２４は、サーミスタ２１６及び定着器ヒータ２１７（図２）を備え、用紙上に転写されたトナー像を熱と加圧によって用紙に定着する。なお、加熱部材１２４及び圧着部材１２５は、互いに圧接させられ、ニップ部が形成されている。画像形成装置１０１は、排出ローラ１２６，１２７によって用紙ガイド１２８に沿って用紙を搬送し、排紙トレー１２９にフェースダウンで排出する。
図２は、第１の実施形態に係る画像形成装置を制御する制御回路、及びその周辺部品の構成図である。図２において、画像形成装置１０１は、前記したＬＥＤヘッド１０３（１０３Ｋ，１０３Ｙ，１０３Ｍ，１０３Ｃ）と、現像器１０２（１０２Ｋ，１０２Ｙ，１０２Ｍ，１０２Ｃ）と、転写ローラ１１１（１１１Ｋ，１１１Ｙ，１１１Ｍ，１１１Ｃ）と、定着器１２３とを備え、さらにホストインタフェース部２０１と、給紙モータ２１０と、搬送モータ２１１と、転写ベルト駆動モータ２１２と、定着器駆動モータ２１３と、感光体ドラム駆動モータ２１４と、記憶部２１５と、用紙検出センサ１２２と、これらを全体制御する制御回路２００とを備える。
記憶部２１５は、データやプログラムを記憶する構成部であり、画像形成装置１０１Ａの内部に設置された、不揮発性の記憶装置であり、例えば、ＥＥＰＲＯＭ（Electrically Erasable PROM）やフラッシュＲＯＭ（Read Only Memory）等である。
記憶部２１５は、データやプログラムを記憶する構成部であり、画像形成装置１０１Ａの内部に設置された、不揮発性の記憶装置であり、例えば、ＥＥＰＲＯＭ（Electrically Erasable PROM）やフラッシュＲＯＭ（Read Only Memory）等である。
制御回路２００は、ホストインタフェース部２０１から入力される印刷データをコマンド／画像データに変換処理するコマンド／画像処理部２０２と、各モータ（２１０，２１１，２１２，２１３，２１４）を駆動するモータ制御部２０５と、ＬＥＤヘッド１０３を駆動するＬＥＤヘッドインタフェース部２０３と、帯電ローラ１０５にバイアス電圧を印加する帯電バイアス発生部２０７と、供給ローラ１０６及び現像ローラ１０７にバイアス電圧を印加する現象／供給バイアス発生部２０８と、転写ローラ１１１にバイアス電圧を印加する転写バイアス発生部２０９と、帯電バイアス発生部２０７及び現像／供給バイアス発生部２０８を制御する第１電圧制御部２０６ａと、転写バイアス発生部２０９を制御する第２電圧制御部２０６ｂと、コマンド／画像処理部２０２、モータ制御部２０５、ＬＥＤヘッドインタフェース部２０３、及び電圧制御部２０６（第１電圧制御部２０６ａ，第２電圧制御部２０６ｂ）を制御するプリンタエンジン制御部２０４とを備える。
ホストインタフェース部２０１は、外部機器（ホスト）から送信される印刷データ（例えば、コマンドデータ，文書データ，画像データ）を受信し、印刷データをコマンド／画像処理部２０２に送信する。コマンド／画像処理部２０２は、ホストインタフェース部２０１から印刷データを受信し、ページ記述言語で記述された印刷データを画像データ（ビットマップデータ）に変換し、ＬＥＤヘッドインタフェース部２０３に画像データを送る。
ＬＥＤヘッドインタフェース部２０３は、プリンタエンジン制御部２０４によってヘッド駆動パルス等が同期制御され、コマンド／画像処理部２０２が出力する画像データを用いてＬＥＤヘッド１０３Ｋ，１０３Ｙ，１０３Ｍ，１０３Ｃを発光させる。
プリンタエンジン制御部２０４は、コマンド／画像処理部２０２から入力された印刷データや画像データを記憶部２１５に一時的に格納する。また、プリンタエンジン制御部２０４は、各モータ（２１０，２１１，２１２，２１３，２１４）を制御するモータ制御値を演算すると共に、帯電ローラ１０５、供給ローラ１０６、現像ローラ１０７、及び転写ローラ１１１に印加する、それぞれのバイアス電圧を演算する。
プリンタエンジン制御部２０４は、電圧制御部２０６のうち第１電圧制御部２０６ａに帯電ローラ１０５に印加するバイアス電圧値データを送り、第２電圧制御部２０６ｂに転写ローラ１１１に印加するバイアス電圧値データを送る。また、プリンタエンジン制御部２０４は、現象／供給バイアス発生部２０８にＰＷＭ信号を出力する。
第１電圧制御部２０６ａは、帯電バイアス発生部２０７に制御信号（駆動パルス）を送り、第２電圧制御部２０６ｂは、転写バイアス発生部２０９に制御信号（駆動パルス）を送る。
第１電圧制御部２０６ａは、帯電バイアス発生部２０７に制御信号（駆動パルス）を送り、第２電圧制御部２０６ｂは、転写バイアス発生部２０９に制御信号（駆動パルス）を送る。
そして、帯電バイアス発生部２０７は、帯電ローラ１０５にバイアス電圧を印加する。また、転写バイアス発生部２０９は、転写ローラ１１１にバイアス電圧を印加する。また、現象／供給バイアス発生部２０８は、帯電バイアス発生部２０７の出力電圧を用いて、供給ローラ１０６及び現像ローラ１０７に、ＰＷＭ信号のデューティに応じた電圧を印加する。
用紙検出センサ１２２は、転写バイアスの発生タイミング、及びＬＥＤヘッド１０３の点灯タイミングを調整するために用いられる。プリンタエンジン制御部２０４は、各モータ（給紙モータ２１０、搬送モータ２１１、転写ベルト駆動モータ２１２、定着器駆動モータ２１３、感光体ドラム駆動モータ２１４（Ｋ，Ｙ，Ｍ，Ｃ各１個ずつ配置））を所定のタイミングで駆動させる。定着器１２３は、プリンタエンジン制御部２０４によって、定着器ヒータ２１７の温度制御がサーミスタ２１６の検出値に応じて行われる。
ここで、本実施形態での主要な制御対象は、各色の現像器１０２が備える帯電ローラ１０５、供給ローラ１０６、及び現像ローラ１０７それぞれに印加するバイアス電圧と、各色の転写ローラ１１１に印加するバイアス電圧である。これらは同様の構成を４色分並置するので、以下では、１色分の説明をする。
《第１高圧電源装置》
図３は、第１の実施形態に係る第１高圧電源装置のブロック図である。
図３において、交流信号生成部としての第１高圧電源装置３０１ａは、第１電圧制御部２０６ａと、帯電バイアス発生部２０７と、現像／供給バイアス発生部２０８とを有し、プリンタエンジン制御部２０４、及び負荷３１０１，３１０２が接続されている。
ここで、電圧制御部２０６（第１電圧制御部２０６ａ，第２電圧制御部２０６ｂ（図４））は、圧電トランス駆動信号を出力するためのＡＳＩＣとして構成されている。なお、図３において、第１電圧制御部２０６ａは、第１高圧電源装置３０１ａ内にあるが、プリンタエンジン制御部２０４のＬＳＩ内にあっても構わない。また、本実施形態においては、ＡＳＩＣという呼称を用いているが、マイクロプロセッサ等のＣＰＵを内蔵したものでも実現可能であるし、ＦＰＧＡ(Field Programmable Gate Array)でも実現可能である。
図３は、第１の実施形態に係る第１高圧電源装置のブロック図である。
図３において、交流信号生成部としての第１高圧電源装置３０１ａは、第１電圧制御部２０６ａと、帯電バイアス発生部２０７と、現像／供給バイアス発生部２０８とを有し、プリンタエンジン制御部２０４、及び負荷３１０１，３１０２が接続されている。
ここで、電圧制御部２０６（第１電圧制御部２０６ａ，第２電圧制御部２０６ｂ（図４））は、圧電トランス駆動信号を出力するためのＡＳＩＣとして構成されている。なお、図３において、第１電圧制御部２０６ａは、第１高圧電源装置３０１ａ内にあるが、プリンタエンジン制御部２０４のＬＳＩ内にあっても構わない。また、本実施形態においては、ＡＳＩＣという呼称を用いているが、マイクロプロセッサ等のＣＰＵを内蔵したものでも実現可能であるし、ＦＰＧＡ(Field Programmable Gate Array)でも実現可能である。
また、一次側回路としての圧電トランス駆動回路３０３ａ（３０３ａＣ，３０３ａＭ，３０３ａＹ，３０３ａＫ）、圧電トランス３０４（３０４Ｃ，３０４Ｍ，３０４Ｙ，３０４Ｋ）、二次側回路としての整流回路３０５ａ（３０５ａＣ，３０５ａＭ，３０５ａＹ，３０５ａＫ）、及び帰還回路としての出力電圧変換手段３０７ａ（３０７ａＣ，３０７ａＭ，３０７ａＹ，３０７ａＫ）は、負荷３１０１である各色の帯電ローラ１０５と、負荷３１０２である現像ローラ１０７及び供給ローラ１０６とに対応して構成される。
帯電バイアス発生部２０７は、圧電トランス駆動回路３０３ａと、長手方向の長さが２１ｍｍの圧電トランス３０４と、整流回路３０５ａと、出力電圧変換手段３０７ａとを備え、整流回路３０５ａの出力側と出力電圧変換手段３０７ａの入力側とは互いにＸ点で接続されている。
現像／供給バイアス発生部２０８は、降圧手段３０８（３０８Ｃ，３０８Ｍ，３０８Ｙ，３０８Ｋ）を備え、現像／供給バイアス発生部２０８の入力側はＸ点で接続されている。
現像／供給バイアス発生部２０８は、降圧手段３０８（３０８Ｃ，３０８Ｍ，３０８Ｙ，３０８Ｋ）を備え、現像／供給バイアス発生部２０８の入力側はＸ点で接続されている。
圧電トランス３０４（ＰＺＴ（PieZo electronic Transformer））は、セラミック等の圧電振動子の電気−機械変換作用を利用して機械共振させて、さらに機械−電気変換作用により昇圧を行う。
圧電トランス駆動回路３０３ａは、スイッチング素子（ＮチャネルパワーＭＯＳＦＥＴ４０２（図５））を用いた駆動回路であり、圧電トランス３０４を駆動する。なお、圧電トランス駆動回路３０３ａは、第１電圧制御部２０６ａからＯＵＴ信号３１７ａ（圧電トランス制御パルス）を受け、圧電トラン３０４ａに電流を出力する。
整流回路３０５ａは、圧電トランス３０４の二次側出力電圧（交流電圧）を正極性の直流電圧に整流する整流回路である。
ＤＣ電源３０２は各チャネル共通の２４Ｖの直流電源である。
整流回路３０５ａは、圧電トランス３０４の二次側出力電圧（交流電圧）を正極性の直流電圧に整流する整流回路である。
ＤＣ電源３０２は各チャネル共通の２４Ｖの直流電源である。
降圧手段３０８は、帯電バイアス発生部２０７の出力電圧を用いて、プリンタエンジン制御部２０４からのＰＷＭ信号３１６のデューティに応じた電圧を印加する。この降圧手段３０８は、図２の現象／供給バイアス発生部２０８に該当し、第１電圧制御部２０６ａ（図５）から出力される現像バイアスＰＷＭ設定信号のＰＷＭ信号３１６が入力され、高圧電源装置３０１の二次側出力電圧を負荷３１０２（供給ローラ１０６に該当）に印加する。この降圧手段３０８により、帯電バイアス発生部２０７の出力電圧を目標電圧に設定した状態で、負荷３１０２に印加する電圧を変化させることができる。
負荷３１０１（３１０１Ｋ，３１０１Ｙ，３１０１Ｍ，３１０１Ｃ）は、図２の帯電ローラ１０５（１０５Ｋ，１０５Ｙ，１０５Ｍ，１０５Ｃ）を含む構成部である。負荷３１０２（３１０２Ｋ，３１０２Ｙ，３１０２Ｍ，３１０２Ｃ）は、供給ローラ１０６（１０６Ｋ，１０６Ｙ，１０６Ｍ，１０６Ｃ）及び現像ローラ１０７（１０７Ｋ，１０７Ｙ，１０７Ｍ，１０７Ｃ）を含む構成部である。現像ローラ１０７に印加するバイアス電圧、及び供給ローラ１０６に印加するバイアス電圧を生成する回路（現像／供給バイアス発生部２０８に該当）を含む。負荷３１０１，３１０２は、これらの調整されたバイアス電圧によって、第１高圧電源装置３０１ａとしての負荷（の大きさ）が変動する。
プリンタエンジン制御部２０４から第１電圧制御部２０６ａに出力される信号は、４チャンネルのＤＡＴＡ信号３１４ａ、シリアルのＳＣＩ信号３１５ａ、４チャンネルのＰＷＭ信号３１６（３１６Ｋ，３１６Ｙ，３１６Ｍ，３１６Ｃ）、ＯＮ信号３１３ａ、及びＲＥＳＥＴ信号３１２ａである。
ＤＡＴＡ信号３１４ａは、１０ｂｉｔの目標電圧値を示すデータ信号であり、圧電トランス駆動回路３０３ａにより、圧電トランス３０４の二次側からは、この目標電圧値に相当する高電圧が出力される。この１０ｂｉｔの値は０００〜３ＦＦｈｅｘの範囲であり、０〜−１０００Ｖの電圧値に対応した値である。
ＤＡＴＡ信号３１４ａは、１０ｂｉｔの目標電圧値を示すデータ信号であり、圧電トランス駆動回路３０３ａにより、圧電トランス３０４の二次側からは、この目標電圧値に相当する高電圧が出力される。この１０ｂｉｔの値は０００〜３ＦＦｈｅｘの範囲であり、０〜−１０００Ｖの電圧値に対応した値である。
ＳＣＩ信号３１５ａは、図７に示すバッファメモリ６２０内の制御ステップ値テーブル６０５、カウンタ上限値レジスタ６０６、カウンタ下限値レジスタ６０７、及び周期値レジスタ６０９に記憶させるデータ信号である。
ＰＷＭ信号３１６は、降圧手段３０８が出力する電圧（現像バイアス）を制御する信号であり、このＰＷＭ信号３１６のデューティに応じて降圧手段３０８により降圧されたバイアスが現像バイアスとして出力される。降圧手段３０８からは−１００〜−５００Ｖに降圧された現像バイアスが出力される。
ＯＮ信号３１３は、第１電圧制御部２０６ａがＯＵＴ信号３１７ａ（バイアス電圧）を出力するタイミングを提供する信号である。
ＰＷＭ信号３１６は、降圧手段３０８が出力する電圧（現像バイアス）を制御する信号であり、このＰＷＭ信号３１６のデューティに応じて降圧手段３０８により降圧されたバイアスが現像バイアスとして出力される。降圧手段３０８からは−１００〜−５００Ｖに降圧された現像バイアスが出力される。
ＯＮ信号３１３は、第１電圧制御部２０６ａがＯＵＴ信号３１７ａ（バイアス電圧）を出力するタイミングを提供する信号である。
第１電圧制御部２０６ａは、圧電トランスの駆動周波数を制御するクロック信号としてのＯＵＴ信号３１７ａを圧電トランス駆動回路３０３ａに出力し、出力電圧変換手段３０７ａが検出する二次側高電圧をアナログ−デジタル変換するＡＤＣ部６０１（図７）（Analog Digital Converter）を有する。プリンタエンジン制御部２０４が出力したＤＡＴＡ信号３１４ａは、第１電圧制御部２０６ａで処理され、ＯＵＴ信号３１７ａとして、圧電トランス駆動回路３０３ａに出力される。
《第２高圧電源装置》
図４は、第１の実施形態に係る第２高圧電源装置のブロック図である。
交流信号生成部としての第２高圧電源装置３０１ｂは、図４に示すように、図３に示す第１高圧電源装置３０１ａとほぼ同じ構成であり、現像／供給バイアス発生部２０８に相当する降圧手段３０８を備えない点で異なる。以下、図３に示す第１高圧電源装置３０１ａと同じ構成部については説明を省略する。即ち、転写バイアス発生部２０９は、一次側回路としての圧電トランス駆動回路３０３、圧電トランス３０６、二次側回路としての整流回路３０５、及び帰還回路としての出力電圧変換回路３０５により構成されている。
図４は、第１の実施形態に係る第２高圧電源装置のブロック図である。
交流信号生成部としての第２高圧電源装置３０１ｂは、図４に示すように、図３に示す第１高圧電源装置３０１ａとほぼ同じ構成であり、現像／供給バイアス発生部２０８に相当する降圧手段３０８を備えない点で異なる。以下、図３に示す第１高圧電源装置３０１ａと同じ構成部については説明を省略する。即ち、転写バイアス発生部２０９は、一次側回路としての圧電トランス駆動回路３０３、圧電トランス３０６、二次側回路としての整流回路３０５、及び帰還回路としての出力電圧変換回路３０５により構成されている。
また、第２高圧電源装置３０１ｂは、図３と同様に、圧電トランス駆動回路３０３ｂ、長手方向の長さが３２ｍｍの圧電トランス３０６、整流回路３０５ｂ、及び出力電圧変換手段３０７ｂは、負荷である各色の転写ローラ１１１に対応して構成される。
（圧電トランス３０４と圧電トランス３０６）
ここで、第１の実施形態で用いる圧電トランス３０４と圧電トランス３０６との関係について説明する。
図９は、無負荷時において、２５ＭＨｚのクロック周波数で動作する圧電トランス３０６を用いた場合に、第２電圧制御部２０６ｂが備える１９ｂｉｔレジスタ６１１に設定された値（１９ｂｉｔの分周比値）と、そのときの圧電トランス３０６が出力した二次側出力電圧値（出力電圧）を示したものである。ここで、圧電トランス３０６において昇圧比が大きい駆動周波数帯は、１０８．９〜１３０．２ｋＨｚである。
ここで、第１の実施形態で用いる圧電トランス３０４と圧電トランス３０６との関係について説明する。
図９は、無負荷時において、２５ＭＨｚのクロック周波数で動作する圧電トランス３０６を用いた場合に、第２電圧制御部２０６ｂが備える１９ｂｉｔレジスタ６１１に設定された値（１９ｂｉｔの分周比値）と、そのときの圧電トランス３０６が出力した二次側出力電圧値（出力電圧）を示したものである。ここで、圧電トランス３０６において昇圧比が大きい駆動周波数帯は、１０８．９〜１３０．２ｋＨｚである。
図１０は、無負荷時において、３８．４ＭＨｚのクロック周波数で動作する圧電トランス３０４を用いた場合に、第１電圧制御部２０６ａが備える１９ｂｉｔレジスタ６１１に設定された値（１９ｂｉｔの分周比値）と、そのときの圧電トランス３０４の二次側出力電圧値（出力電圧）を示したものである。ここで、圧電トランス３０４において昇圧比が大きい駆動周波数帯は、１５６．１〜１８１．１ｋＨｚである。
そして、図１１は、図９及び図１０で示される圧電トランス３０４の駆動周波数と二次側出力電圧値との関係を示したものである。
ここで、第１の実施形態で用いる２つの圧電トランスは、図１１に示すように、駆動周波数帯が重複しないものであることが望ましい。
ここで、第１の実施形態で用いる２つの圧電トランスは、図１１に示すように、駆動周波数帯が重複しないものであることが望ましい。
《第１高圧電源装置》
図５は、図３の構成図について、第１高圧電源装置３０１ａを中心として詳細に説明する回路図である。図中で、図３と同じ構成要素には同じ符号を付している。
図５は、図３の構成図について、第１高圧電源装置３０１ａを中心として詳細に説明する回路図である。図中で、図３と同じ構成要素には同じ符号を付している。
（第１水晶発振回路４４０ａ）
第１水晶発振回路４４０ａは、振動周波数が３８．４ＭＨｚの第１水晶発振子４３４１と、コンデンサ４３６，４３９と、抵抗器４３７，４３８とを備える。
第１水晶発振子４３４１は、抵抗器４３７と並列接続し、第１水晶発振子４３４１の一端がＯＳＣ＿ＩＮ４３０と接続され、他端が抵抗器４３８を介してＯＳＣ＿ＯＵＴ４３１と接続されている。そして、第１水晶発振子４３４１の一端はコンデンサ４３９を介して接地され、他端はコンデンサ４３６を介して接地されている。
この第１水晶発振子４３４１に、第１電圧制御部２０６ａから電圧（３．３Ｖ）が印加されることで、第１水晶発振子４３４１に固有のクロック周波数でパルスが生成され、クロック信号が出力される。
第１水晶発振回路４４０ａは、振動周波数が３８．４ＭＨｚの第１水晶発振子４３４１と、コンデンサ４３６，４３９と、抵抗器４３７，４３８とを備える。
第１水晶発振子４３４１は、抵抗器４３７と並列接続し、第１水晶発振子４３４１の一端がＯＳＣ＿ＩＮ４３０と接続され、他端が抵抗器４３８を介してＯＳＣ＿ＯＵＴ４３１と接続されている。そして、第１水晶発振子４３４１の一端はコンデンサ４３９を介して接地され、他端はコンデンサ４３６を介して接地されている。
この第１水晶発振子４３４１に、第１電圧制御部２０６ａから電圧（３．３Ｖ）が印加されることで、第１水晶発振子４３４１に固有のクロック周波数でパルスが生成され、クロック信号が出力される。
（ＤＣ電源３０２、４８０）
ＤＣ電源３０２は２４Ｖの直流電源であり、ＤＣ電源４８０は３．３Ｖの直流電源である。ＤＣ電源３０２及びＤＣ電源４８０は、図示しない低圧電源装置によって商用電源ＡＣ１００Ｖから変圧・整流されることによって実現される。
ＤＣ電源３０２は２４Ｖの直流電源であり、ＤＣ電源４８０は３．３Ｖの直流電源である。ＤＣ電源３０２及びＤＣ電源４８０は、図示しない低圧電源装置によって商用電源ＡＣ１００Ｖから変圧・整流されることによって実現される。
（圧電トランス駆動回路３０３ａ）
圧電トランス駆動回路３０３ａは、インダクタ４０１と、ＮチャネルパワーＭＯＳＦＥＴ４０２と、抵抗器４０３，４０４と、コンデンサ４０５とによって構成される。
スイッチング素子であるＮチャネルパワーＭＯＳＦＥＴ４０２（以下、ＮＦＥＴ４０２とする。）のゲート・ソース間に、短絡防止用の抵抗器４０３が接続されている。ＮＦＥＴ４０２のドレインは、インダクタ４０１を介して、２４Ｖの直流電圧を印加するＤＣ電源３０２に接続されている。ＮＦＥＴ４０２のドレイン・ソース間には、コンデンサ４０５が並列に接続され、このコンデンサ４０５及びインダクタ４０１により共振回路が構成されている。
圧電トランス駆動回路３０３ａは、インダクタ４０１と、ＮチャネルパワーＭＯＳＦＥＴ４０２と、抵抗器４０３，４０４と、コンデンサ４０５とによって構成される。
スイッチング素子であるＮチャネルパワーＭＯＳＦＥＴ４０２（以下、ＮＦＥＴ４０２とする。）のゲート・ソース間に、短絡防止用の抵抗器４０３が接続されている。ＮＦＥＴ４０２のドレインは、インダクタ４０１を介して、２４Ｖの直流電圧を印加するＤＣ電源３０２に接続されている。ＮＦＥＴ４０２のドレイン・ソース間には、コンデンサ４０５が並列に接続され、このコンデンサ４０５及びインダクタ４０１により共振回路が構成されている。
ＮＦＥＴ４０２のゲートがＯＦＦの状態で、２４Ｖの直流電圧がコンデンサ４０５に印加されて帯電し、コンデンサ４０５と並列接続する圧電トランス３０４に印加される。
ＮＦＥＴ４０２のゲートがＯＮ（第１電圧制御部２０６ａからＯＵＴ信号３１７ａ（圧電トランス制御パルス）が入力される）になることで、直線的に増加する電流がインダクタ４０１に流れ、電磁エネルギが蓄えられる。このとき、コンデンサ４０５の両端及び圧電トランス３０４の一次側は、短絡されている。そして、圧電トランス駆動回路３０３ａは、ＮＦＥＴ４０２のゲートがＯＦＦになることで、インダクタ４０１に蓄えられた電磁エネルギが放出し、コンデンサ４０５及びインダクタ４０１により構成される共振回路で共振する。これにより、圧電トランス駆動回路３０３ａは、コンデンサ４０５の両端に、（ピークがＡＣ１００Ｖ程度の）正弦半波の交流電圧（駆動電圧）が発生する。そして、圧電トランス３０４の一次側は、コンデンサ４０５の両端に接続されているので、正弦半波の交流電圧（駆動電圧）が印加される。
ＮＦＥＴ４０２のゲートがＯＮ（第１電圧制御部２０６ａからＯＵＴ信号３１７ａ（圧電トランス制御パルス）が入力される）になることで、直線的に増加する電流がインダクタ４０１に流れ、電磁エネルギが蓄えられる。このとき、コンデンサ４０５の両端及び圧電トランス３０４の一次側は、短絡されている。そして、圧電トランス駆動回路３０３ａは、ＮＦＥＴ４０２のゲートがＯＦＦになることで、インダクタ４０１に蓄えられた電磁エネルギが放出し、コンデンサ４０５及びインダクタ４０１により構成される共振回路で共振する。これにより、圧電トランス駆動回路３０３ａは、コンデンサ４０５の両端に、（ピークがＡＣ１００Ｖ程度の）正弦半波の交流電圧（駆動電圧）が発生する。そして、圧電トランス３０４の一次側は、コンデンサ４０５の両端に接続されているので、正弦半波の交流電圧（駆動電圧）が印加される。
（圧電トランス３０４）
圧電トランス３０４の一次側の入力端子（図中Ａ）が、圧電トランス駆動回路３０３ａの共振回路の出力側と接続され、ＮＦＥＴ４０２のスイッチング周波数に応じて、昇圧された交流電圧が二次側の出力端子（図中Ｂ）から発生する。この二次側の出力電圧は、一次側の入力端子に入力される周波数によって異なり、ＮＦＥＴ２１１のスイッチング周波数により昇圧比が決定される。圧電トランス３０４の二次側の出力端子には、整流回路２３０及び出力電圧変換手段３０７が接続されている。
圧電トランス３０４の一次側の入力端子（図中Ａ）が、圧電トランス駆動回路３０３ａの共振回路の出力側と接続され、ＮＦＥＴ４０２のスイッチング周波数に応じて、昇圧された交流電圧が二次側の出力端子（図中Ｂ）から発生する。この二次側の出力電圧は、一次側の入力端子に入力される周波数によって異なり、ＮＦＥＴ２１１のスイッチング周波数により昇圧比が決定される。圧電トランス３０４の二次側の出力端子には、整流回路２３０及び出力電圧変換手段３０７が接続されている。
（整流回路３０５ａ）
整流回路３０５ａは、圧電トランス３０４の二次側の出力端子（Ｂ）から出力された交流電圧（ＡＣ高電圧）を直流電圧（ＤＣ高電圧）に変換して出力する回路である。整流回路３０５ａの出力側には、抵抗器４０９を介して負荷３１０１である帯電ローラ１０５が接続されている。
この整流回路３０５ａは、ダイオード４０６１，４０７１、及びコンデンサ４０８により構成され、負極性のバイアス電圧を出力する。
整流回路３０５ａは、圧電トランス３０４の二次側の出力端子（Ｂ）から出力された交流電圧（ＡＣ高電圧）を直流電圧（ＤＣ高電圧）に変換して出力する回路である。整流回路３０５ａの出力側には、抵抗器４０９を介して負荷３１０１である帯電ローラ１０５が接続されている。
この整流回路３０５ａは、ダイオード４０６１，４０７１、及びコンデンサ４０８により構成され、負極性のバイアス電圧を出力する。
（出力電圧変換手段３０７ａ）
出力電圧変換手段３０７ａは、抵抗器４１２，４１３，４１４と、コンデンサ４１５と、オペアンプ４１６とで構成される。オペアンプ４１６は、「＋」入力端子が接地され、「−」入力端子が整流回路３０５ａの出力端子（Ｘ点）と、直列に接続する抵抗器４１４と抵抗器４１３とを介して接続される。抵抗器４１４とオペアンプ４１６の出力端子との間で、抵抗器４１２と並列にオペアンプ出力平滑用のコンデンサ４１５とが接続されている。例えば、２００ＭΩの抵抗器４１４と、４７０ｋΩの抵抗器４１２と、オペアンプ４１６とにより、電圧増幅率は−４７０／２０００００となる。つまり、０〜−１４２４Ｖの入力電圧に対して、０〜３．３Ｖが第１電圧制御部２０６ａのＡＤＣ端子３１８に出力される。
すなわち、オペアンプ４１６は、圧電トランス３０４が圧電トランス駆動回路３０３ａによって駆動されて出力される電圧（整流回路３０５ａから出力される電圧）に応じた電圧を、第１電圧制御部２０６ａ（ＡＤＣ部６０１）に出力（フィードバック）する。
出力電圧変換手段３０７ａは、抵抗器４１２，４１３，４１４と、コンデンサ４１５と、オペアンプ４１６とで構成される。オペアンプ４１６は、「＋」入力端子が接地され、「−」入力端子が整流回路３０５ａの出力端子（Ｘ点）と、直列に接続する抵抗器４１４と抵抗器４１３とを介して接続される。抵抗器４１４とオペアンプ４１６の出力端子との間で、抵抗器４１２と並列にオペアンプ出力平滑用のコンデンサ４１５とが接続されている。例えば、２００ＭΩの抵抗器４１４と、４７０ｋΩの抵抗器４１２と、オペアンプ４１６とにより、電圧増幅率は−４７０／２０００００となる。つまり、０〜−１４２４Ｖの入力電圧に対して、０〜３．３Ｖが第１電圧制御部２０６ａのＡＤＣ端子３１８に出力される。
すなわち、オペアンプ４１６は、圧電トランス３０４が圧電トランス駆動回路３０３ａによって駆動されて出力される電圧（整流回路３０５ａから出力される電圧）に応じた電圧を、第１電圧制御部２０６ａ（ＡＤＣ部６０１）に出力（フィードバック）する。
（降圧手段３０８）
降圧手段３０８は、抵抗器４１０，４１７，４１９，４２２，４２３，４２７，４２９、コンデンサ４２４，４２６，４２８、オペアンプ４２５（図示しない２４ＶのＤＣ電源に接続される）、ＰＮＰトランジスタ４２０、及びツェナダイオード４１８で構成され、抵抗器４１０を介してＸ点に接続される。ここで、ツェナダイオード４１８は、ツェナ電圧７５Ｖのものを用い、抵抗器４１９は１００ＭΩのものを用い、抵抗器４２９は７６０ｋΩのものを用いている。
この降圧手段３０８は、ＤＣ電源３０２からの２４Ｖの直流電圧が、抵抗器４１７を介してＰＮＰトランジスタ４２０のエミッタに印加されている。また、ＤＣ電源４８０からの３．３Ｖの直流電圧が、抵抗器４２９を介してオペアンプ４２５の「＋」入力端子に入力される。
降圧手段３０８は、抵抗器４１０，４１７，４１９，４２２，４２３，４２７，４２９、コンデンサ４２４，４２６，４２８、オペアンプ４２５（図示しない２４ＶのＤＣ電源に接続される）、ＰＮＰトランジスタ４２０、及びツェナダイオード４１８で構成され、抵抗器４１０を介してＸ点に接続される。ここで、ツェナダイオード４１８は、ツェナ電圧７５Ｖのものを用い、抵抗器４１９は１００ＭΩのものを用い、抵抗器４２９は７６０ｋΩのものを用いている。
この降圧手段３０８は、ＤＣ電源３０２からの２４Ｖの直流電圧が、抵抗器４１７を介してＰＮＰトランジスタ４２０のエミッタに印加されている。また、ＤＣ電源４８０からの３．３Ｖの直流電圧が、抵抗器４２９を介してオペアンプ４２５の「＋」入力端子に入力される。
降圧手段３０８から出力された電圧は、抵抗器４１１を介して現像ローラ１０７及び供給ローラ１０６である負荷３１０２に印加される。
そして、降圧手段３０８は、プリンタエンジン制御部２５３から出力されるＰＷＭ信号のデューティに応じた電圧を負荷３０９（現像ローラ１３４）に印加する。
そして、降圧手段３０８は、プリンタエンジン制御部２５３から出力されるＰＷＭ信号のデューティに応じた電圧を負荷３０９（現像ローラ１３４）に印加する。
《第２高圧電源装置》
図６は、図４の構成図について、第２高圧電源装置３０１ｂを中心として詳細に説明する回路図である。図中で、図４と同じ構成要素には同じ符号を付している。
第２高圧電源装置３０１ｂは、図６に示すように、図５に示す第１高圧電源装置３０１ａとほぼ同じ構成であり、現像／供給バイアス発生部２０８に相当する降圧手段３０８を備えない点と、出力電圧変換手段３０７ｂの回路構成が異なる点とで異なる。以下、図５に示す第１高圧電源装置３０１ａと同じ構成部については説明を省略する。
図６は、図４の構成図について、第２高圧電源装置３０１ｂを中心として詳細に説明する回路図である。図中で、図４と同じ構成要素には同じ符号を付している。
第２高圧電源装置３０１ｂは、図６に示すように、図５に示す第１高圧電源装置３０１ａとほぼ同じ構成であり、現像／供給バイアス発生部２０８に相当する降圧手段３０８を備えない点と、出力電圧変換手段３０７ｂの回路構成が異なる点とで異なる。以下、図５に示す第１高圧電源装置３０１ａと同じ構成部については説明を省略する。
負荷３１０３は、第２高圧電源装置３０１ｂの正の出力電圧から転写バイアスを印加され、転写ローラ１１１の抵抗値、及び用紙の抵抗値、帯電したトナー量により、負荷が決定される。
（整流回路３０５ｂ）
整流回路３０５ｂは、図５の整流回路３０５ａと同様に、圧電トランス３０６の二次側の出力端子（Ｂ）から出力された交流電圧（ＡＣ高電圧）を直流電圧（ＤＣ高電圧）に変換して出力する回路である。この整流回路３０５ｂの出力側には、抵抗器４０９を介して負荷３１０３である転写ローラ１１１が接続されている。
この整流回路３０５ｂは、ダイオード４０６２，４０７２、及びコンデンサ４２８により構成される。ここで、整流回路３０５ａ（図５）と異なり、ダイオード４０６２，４０７２が逆向きに接続されており、整流回路３０５ｂは正極性の直流バイアス電圧を出力する。
整流回路３０５ｂは、図５の整流回路３０５ａと同様に、圧電トランス３０６の二次側の出力端子（Ｂ）から出力された交流電圧（ＡＣ高電圧）を直流電圧（ＤＣ高電圧）に変換して出力する回路である。この整流回路３０５ｂの出力側には、抵抗器４０９を介して負荷３１０３である転写ローラ１１１が接続されている。
この整流回路３０５ｂは、ダイオード４０６２，４０７２、及びコンデンサ４２８により構成される。ここで、整流回路３０５ａ（図５）と異なり、ダイオード４０６２，４０７２が逆向きに接続されており、整流回路３０５ｂは正極性の直流バイアス電圧を出力する。
（出力電圧変換手段３０７ｂ）
出力電圧変換手段３０７ｂは、抵抗器４４０，４４１，４４２、コンデンサ４４３、オペアンプ４４５を備え、整流回路３０５ｂの正の二次側電圧を、１００ＭΩの抵抗器４４０と３３ｋΩの抵抗器４４１とで分圧して、オペアンプ４４５のバッファ回路を介して、分圧電圧を第２電圧制御部２０６ｂのＡＤＣ端子３１８ｂに印加する。
出力電圧変換手段３０７ｂは、抵抗器４４０，４４１，４４２、コンデンサ４４３、オペアンプ４４５を備え、整流回路３０５ｂの正の二次側電圧を、１００ＭΩの抵抗器４４０と３３ｋΩの抵抗器４４１とで分圧して、オペアンプ４４５のバッファ回路を介して、分圧電圧を第２電圧制御部２０６ｂのＡＤＣ端子３１８ｂに印加する。
（電圧制御部２０６の構成）
図７は、図５及び図６に示す電圧制御部２０６（２０６ａ，２０６ｂ）のブロック図である。回路は論理記述言語等により記述され、ＡＳＩＣ化される。この電圧制御部２０６は、ＡＤＣ部６０１と、比較器６０２と、演算器６０４と、制御ステップ値テーブル６０５と、カウンタ上限値レジスタ６０６と、カウンタ下限値レジスタ６０７と、タイマ６０８と、周期値レジスタ６０９と、パルス生成部６１０とで構成される。
パルス生成部６１０は、１９ｂｉｔレジスタ６１１と、誤差保持レジスタ６１２と、加算器６１３と、分周セレクタ６１４と、分周器６１５と、出力セレクタ６１６とで構成される。詳細な説明は後記する。
図７は、図５及び図６に示す電圧制御部２０６（２０６ａ，２０６ｂ）のブロック図である。回路は論理記述言語等により記述され、ＡＳＩＣ化される。この電圧制御部２０６は、ＡＤＣ部６０１と、比較器６０２と、演算器６０４と、制御ステップ値テーブル６０５と、カウンタ上限値レジスタ６０６と、カウンタ下限値レジスタ６０７と、タイマ６０８と、周期値レジスタ６０９と、パルス生成部６１０とで構成される。
パルス生成部６１０は、１９ｂｉｔレジスタ６１１と、誤差保持レジスタ６１２と、加算器６１３と、分周セレクタ６１４と、分周器６１５と、出力セレクタ６１６とで構成される。詳細な説明は後記する。
（バッファメモリ６２０）
ここで、制御ステップ値テーブル６０５と、カウンタ上限値レジスタ６０６と、カウンタ下限値レジスタ６０７と、周期値レジスタ６０９とは、ＡＳＩＣである電圧制御部２０６（２０６ａ，２０６ｂ）が内蔵するバッファメモリ６２０内部に構成され、プリンタエンジン制御部２０４からのＳＣＩ信号３１５として入力されたデータを記憶する。
ここで、制御ステップ値テーブル６０５と、カウンタ上限値レジスタ６０６と、カウンタ下限値レジスタ６０７と、周期値レジスタ６０９とは、ＡＳＩＣである電圧制御部２０６（２０６ａ，２０６ｂ）が内蔵するバッファメモリ６２０内部に構成され、プリンタエンジン制御部２０４からのＳＣＩ信号３１５として入力されたデータを記憶する。
（制御ステップ値テーブル６０５）
制御ステップ値テーブル６０５は、目標電圧値に出力制御するＯＵＴ信号３１７（圧電トランス制御パルス）の周波数可変幅を、１９ｂｉｔレジスタ６１１の値に基づいて可変する値が記憶されている。
図８に制御ステップ値テーブル６０５の一例を示す。この制御ステップ値テーブル６０５には、８ｂｉｔの入力値に対応する９ｂｉｔの出力値が記憶される。この制御ステップ値テーブル６０５には、予め実験して得られた値が記憶される。
ここで、制御ステップ値テーブル６０５を、４チャンネル（ＣＭＹＫ）それぞれに対応するように４つ設けることで、４チャンネルそれぞれで異なる圧電トランス３０４を用いていることによる圧電トランスの製造バラツキをも補正することができる。
制御ステップ値テーブル６０５は、目標電圧値に出力制御するＯＵＴ信号３１７（圧電トランス制御パルス）の周波数可変幅を、１９ｂｉｔレジスタ６１１の値に基づいて可変する値が記憶されている。
図８に制御ステップ値テーブル６０５の一例を示す。この制御ステップ値テーブル６０５には、８ｂｉｔの入力値に対応する９ｂｉｔの出力値が記憶される。この制御ステップ値テーブル６０５には、予め実験して得られた値が記憶される。
ここで、制御ステップ値テーブル６０５を、４チャンネル（ＣＭＹＫ）それぞれに対応するように４つ設けることで、４チャンネルそれぞれで異なる圧電トランス３０４を用いていることによる圧電トランスの製造バラツキをも補正することができる。
（カウンタ上限値レジスタ６０６、カウンタ下限値レジスタ６０７）
カウンタ上限値レジスタ６０６、及びカウンタ下限値レジスタ６０７には、圧電トランス３０４（図５、図６）の駆動周波数帯を限定する設定値が記憶される。ここで、カウンタ上限値レジスタ６０６には駆動周波数帯の上限値を示すカウンタ上限値（最大リミット値）が記憶され、カウンタ下限値レジスタ６０７には駆動周波数帯の下限値を示すカウンタ下限値（最小リミット値）が記憶される。
カウンタ上限値レジスタ６０６、及びカウンタ下限値レジスタ６０７には、圧電トランス３０４（図５、図６）の駆動周波数帯を限定する設定値が記憶される。ここで、カウンタ上限値レジスタ６０６には駆動周波数帯の上限値を示すカウンタ上限値（最大リミット値）が記憶され、カウンタ下限値レジスタ６０７には駆動周波数帯の下限値を示すカウンタ下限値（最小リミット値）が記憶される。
このカウンタ上限値及びカウンタ下限値は、実験で得られた図９及び図１０に基づく値である。例えば、第１電圧制御部２０６ａの場合（図９参照）、カウンタ上限値は１ＤＣｈｅｘ（７７０００ｈｅｘの上位９ｂｉｔ値）、カウンタ下限値は１Ａ８ｈｅｘ（６００００ｈｅｘの上位９ｂｉｔ値）である。また、第２電圧制御部２０６ｂの場合（図１０参照）、カウンタ上限値は１ＥＤｈｅｘ（７Ｂ４００ｈｅｘの上位９ｂｉｔ値）、カウンタ下限値は１Ａ８ｈｅｘ（６Ａ０００ｈｅｘの上位９ｂｉｔ値）である。
（周期値レジスタ６０９）
周期値レジスタ６０９には、約１００μｓｅｃの制御周期に相当する１２ｂｉｔ値が設定される。例えば、第１電圧制御部２０６ａには、第１水晶発振子４３４１が発振する３８．４ＭＨｚのクロック周波数が入力されるため、第１電圧制御部２０６ａの周期値レジスタ６０９には、約１００μｓｅｃの制御周期に相当する１２ｂｉｔ値のＦ００ｈｅｘ（＝３８４）が設定される。一方、第２電圧制御部２０６ｂには、第２水晶発振子４３４２が発振する２５ＭＨｚのクロック周波数が入力されるため、第２電圧制御部２０６ｂの周期値レジスタ６０９には、約１００μｓｅｃの制御周期に相当する１２ｂｉｔ値の９Ｃ４ｈｅｘ（＝２５００）が設定される。
周期値レジスタ６０９には、約１００μｓｅｃの制御周期に相当する１２ｂｉｔ値が設定される。例えば、第１電圧制御部２０６ａには、第１水晶発振子４３４１が発振する３８．４ＭＨｚのクロック周波数が入力されるため、第１電圧制御部２０６ａの周期値レジスタ６０９には、約１００μｓｅｃの制御周期に相当する１２ｂｉｔ値のＦ００ｈｅｘ（＝３８４）が設定される。一方、第２電圧制御部２０６ｂには、第２水晶発振子４３４２が発振する２５ＭＨｚのクロック周波数が入力されるため、第２電圧制御部２０６ｂの周期値レジスタ６０９には、約１００μｓｅｃの制御周期に相当する１２ｂｉｔ値の９Ｃ４ｈｅｘ（＝２５００）が設定される。
（ＡＤＣ部６０１）
ＡＤＣ部６０１は、ＡＤＣ端子３１８を介して入力された出力電圧変換手段３０７の出力電圧（０〜３．３Ｖ）を、１０ｂｉｔのデジタル値に変換するアナログ−デジタル変換器である。デジタル値に変換した値をＡＤＣ変換値とする。
ＡＤＣ部６０１は、ＡＤＣ端子３１８を介して入力された出力電圧変換手段３０７の出力電圧（０〜３．３Ｖ）を、１０ｂｉｔのデジタル値に変換するアナログ−デジタル変換器である。デジタル値に変換した値をＡＤＣ変換値とする。
（比較器６０２）
比較器６０２は、ＯＮ信号３１３に応じてＡＤＣ変換値と目標電圧値とを比較し、演算器６０４にＨｉｇｈまたはＬｏｗの信号を出力する。
ここで、比較器６０２は、ＯＮ信号３１３がＬｏｗであれば、Ｌｏｗを出力する。一方、ＯＮ信号３１３がＨｉｇｈであれば、ＡＤＣ部６０１のＡＤＣ変換値（10bit）と、プリンタエンジン制御部２０４からＤＡＴＡ信号３１４として入力される目標電圧値（10bit）とを比較する。比較の結果、「ＡＤＣ変換値≦目標電圧値」であれば、比較器６０２は「Ｈｉｇｈ」を出力し、「ＡＤＣ変換値＞目標電圧値」であれば、比較器６０２は「Ｌｏｗ」を出力する。
比較器６０２は、ＯＮ信号３１３に応じてＡＤＣ変換値と目標電圧値とを比較し、演算器６０４にＨｉｇｈまたはＬｏｗの信号を出力する。
ここで、比較器６０２は、ＯＮ信号３１３がＬｏｗであれば、Ｌｏｗを出力する。一方、ＯＮ信号３１３がＨｉｇｈであれば、ＡＤＣ部６０１のＡＤＣ変換値（10bit）と、プリンタエンジン制御部２０４からＤＡＴＡ信号３１４として入力される目標電圧値（10bit）とを比較する。比較の結果、「ＡＤＣ変換値≦目標電圧値」であれば、比較器６０２は「Ｈｉｇｈ」を出力し、「ＡＤＣ変換値＞目標電圧値」であれば、比較器６０２は「Ｌｏｗ」を出力する。
（比較器６０２の出力）
ＯＮ信号３１３がＬｏｗ：Ｌｏｗを出力
ＯＮ信号３１３がＨｉｇｈ：以下の比較を行う。
ＡＤＣ変換値≦目標電圧値：Ｈｉｇｈを出力
ＡＤＣ変換値＞目標電圧値：Ｌｏｗを出力
ＯＮ信号３１３がＬｏｗ：Ｌｏｗを出力
ＯＮ信号３１３がＨｉｇｈ：以下の比較を行う。
ＡＤＣ変換値≦目標電圧値：Ｈｉｇｈを出力
ＡＤＣ変換値＞目標電圧値：Ｌｏｗを出力
（タイマ６０８）
タイマ６０８は、１００μｓ周期のパルス（ＨｉｇｈレベルまたはＬｏｗレベル）をＡＤＣ部６０１及び演算器６０４に出力する回路であり、通常Ｌｏｗレベルを出力するが、減算結果が、００１ｈｅｘから０００ｈｅｘとなったときにＨｉｇｈレベルを出力する。
ここで、タイマ６０８は、周期値レジスタ６０９に記憶された値「Ｆ００ｈｅｘ（３８４０）」を取得し、Ｆ００ｈｅｘ、ＥＦＦｈｅｘ、ＥＦＥｈｅｘ、・・・、００２ｈｅｘ、００１ｈｅｘ、０００ｈｅｘと減算する。この減算値が「０００ｈｅｘ」となったときに、ＣＬＫ信号４４４（３８．４ＭＨｚであるので２６ｎｓ周期）を出力するタイミングとなる、１００μｓ周期の矩形波パルスを出力する。出力された矩形波パルスは、演算器６０４及びＡＤＣ部６０１に入力され、演算開始及びＡＤ変換開始のトリガ信号となる。
そして、００００ｈｅｘの次の減算タイミングで、再び周期値レジスタ６０９に記憶された値「Ｆ００ｈｅｘ」を取得し、その次の減算タイミングで、減算を行う。
ここで、タイマ６０８は、クロック信号であるＣＬＫ＿ＩＮ４４４のパルス信号が立ち上がったときに、減算を行う。
タイマ６０８は、１００μｓ周期のパルス（ＨｉｇｈレベルまたはＬｏｗレベル）をＡＤＣ部６０１及び演算器６０４に出力する回路であり、通常Ｌｏｗレベルを出力するが、減算結果が、００１ｈｅｘから０００ｈｅｘとなったときにＨｉｇｈレベルを出力する。
ここで、タイマ６０８は、周期値レジスタ６０９に記憶された値「Ｆ００ｈｅｘ（３８４０）」を取得し、Ｆ００ｈｅｘ、ＥＦＦｈｅｘ、ＥＦＥｈｅｘ、・・・、００２ｈｅｘ、００１ｈｅｘ、０００ｈｅｘと減算する。この減算値が「０００ｈｅｘ」となったときに、ＣＬＫ信号４４４（３８．４ＭＨｚであるので２６ｎｓ周期）を出力するタイミングとなる、１００μｓ周期の矩形波パルスを出力する。出力された矩形波パルスは、演算器６０４及びＡＤＣ部６０１に入力され、演算開始及びＡＤ変換開始のトリガ信号となる。
そして、００００ｈｅｘの次の減算タイミングで、再び周期値レジスタ６０９に記憶された値「Ｆ００ｈｅｘ」を取得し、その次の減算タイミングで、減算を行う。
ここで、タイマ６０８は、クロック信号であるＣＬＫ＿ＩＮ４４４のパルス信号が立ち上がったときに、減算を行う。
（演算器６０４）
演算器６０４は、比較器６０２からの入力に応じて演算を行い、パルス生成部６１０の１９ｂｉｔレジスタ６１１の値を更新する。
ここで、演算器６０４は、１９ｂｉｔレジスタ６１１から上位９ｂｉｔを抽出し、（この上位９ｂｉｔ値のうち、最上位ビット（bit18）の値は常に１であるため）最上位ビットをマスクした残りの８ｂｉｔ値（bit17〜10）を取得する。そして、演算器６０４は、制御ステップ値テーブル６０５（図８）を参照して、８ｂｉｔ値と対応する９ｂｉｔの制御ステップ値を取得する。
演算器６０４は、比較器６０２からの入力に応じて演算を行い、パルス生成部６１０の１９ｂｉｔレジスタ６１１の値を更新する。
ここで、演算器６０４は、１９ｂｉｔレジスタ６１１から上位９ｂｉｔを抽出し、（この上位９ｂｉｔ値のうち、最上位ビット（bit18）の値は常に１であるため）最上位ビットをマスクした残りの８ｂｉｔ値（bit17〜10）を取得する。そして、演算器６０４は、制御ステップ値テーブル６０５（図８）を参照して、８ｂｉｔ値と対応する９ｂｉｔの制御ステップ値を取得する。
ここで、比較器６０２からの入力がＨｉｇｈであれば、１９ｂｉｔレジスタ６１１から取得した１９ｂｉｔ値に、９ｂｉｔの制御ステップ値を加算し、その制御ステップ値加算値とカウンタ上限値レジスタ６０６の値（カウンタ上限値）とを比較する。ここではカウンタ上限値（9bit）をシフトして１９ビットに拡張したシフトカウンタ上限値（19bit）とを比較する。「制御ステップ値加算値≧シフトカウンタ上限値」であれば、演算結果をシフトカウンタ上限値とする。一方、「制御ステップ値加算値＜シフトカウンタ上限値」であれば、演算結果を制御ステップ値加算値とする。そして、演算器６０４は、演算結果を１９ｂｉｔレジスタ６１１に出力し、演算結果の値を記憶させる。
一方、比較器６０２からの入力がＬｏｗであれば、１９ｂｉｔレジスタ６１１から取得した１９ｂｉｔ値から、９ｂｉｔの制御ステップ値を減算し、その制御ステップ値減算値とカウンタ下限値レジスタ６０７の値（カウンタ下限値）とを比較する。ここではカウンタ下限値（9bit）をシフトして１９ビットにしたシフトカウンタ下限値（19bit）とを比較する。「制御ステップ値減算値≦シフトカウンタ下限値」であれば、演算結果をシフトカウンタ下限値とする。一方、「制御ステップ値減算値＞シフトカウンタ下限値」であれば、演算結果を制御ステップ値減算値とする。そして、演算器６０４は、演算結果を１９ｂｉｔレジスタ６１１に出力し、演算結果の値を記憶させる。
（比較器６０２からの入力がＨｉｇｈのときの、演算器６０４の演算結果）
制御ステップ値加算値≧シフトカウンタ上限値：シフトカウンタ上限値
制御ステップ値加算値＜シフトカウンタ上限値：制御ステップ値加算値
（比較器６０２からの入力がＬｏｗのときの、演算器６０４の演算結果）
制御ステップ値減算値≦シフトカウンタ下限値：シフトカウンタ上限値
制御ステップ値減算値＞シフトカウンタ下限値：制御ステップ値減算値
制御ステップ値加算値≧シフトカウンタ上限値：シフトカウンタ上限値
制御ステップ値加算値＜シフトカウンタ上限値：制御ステップ値加算値
（比較器６０２からの入力がＬｏｗのときの、演算器６０４の演算結果）
制御ステップ値減算値≦シフトカウンタ下限値：シフトカウンタ上限値
制御ステップ値減算値＞シフトカウンタ下限値：制御ステップ値減算値
（パルス生成部６１０）
パルス生成部６１０は、１９ｂｉｔレジスタ６１１と、誤差保持レジスタ６１２と、加算器６１３と、分周セレクタ６１４と、分周器６１５と、出力セレクタ６１６とで構成される。
パルス生成部６１０は、１９ｂｉｔレジスタ６１１と、誤差保持レジスタ６１２と、加算器６１３と、分周セレクタ６１４と、分周器６１５と、出力セレクタ６１６とで構成される。
（１９ｂｉｔレジスタ６１１）
１９ｂｉｔレジスタ６１１は、１９ｂｉｔの分周比値を保持するレジスタであり、演算器６０４により値が更新される。ここで、上位８ｂｉｔ（bit18〜11）が分周比整数部を示し、下位１１ｂｉｔ（bit10〜0）が分周比小数値を示す。この小数部は、下位１１ｂｉｔ値／２０４７（＝７ＦＦｈｅｘ）である。
この１９ｂｉｔレジスタ６１１に、演算器６０４による演算結果が記録された（レジスタ値が更新された）タイミングで、下位１１ｂｉｔを誤差保持レジスタ６１２に出力し、上位９ｂｉｔ値を加算器６１３及び分周セレクタ６１４に出力する。
１９ｂｉｔレジスタ６１１は、１９ｂｉｔの分周比値を保持するレジスタであり、演算器６０４により値が更新される。ここで、上位８ｂｉｔ（bit18〜11）が分周比整数部を示し、下位１１ｂｉｔ（bit10〜0）が分周比小数値を示す。この小数部は、下位１１ｂｉｔ値／２０４７（＝７ＦＦｈｅｘ）である。
この１９ｂｉｔレジスタ６１１に、演算器６０４による演算結果が記録された（レジスタ値が更新された）タイミングで、下位１１ｂｉｔを誤差保持レジスタ６１２に出力し、上位９ｂｉｔ値を加算器６１３及び分周セレクタ６１４に出力する。
（誤差保持レジスタ６１２）
誤差保持レジスタ６１２は、１１ｂｉｔのレジスタ値と１ｂｉｔのフラグ値とで構成され、リセット信号であるＲＥＳＥＴ３１２の入力時、及びＯＮ信号３１３がＬｏｗの時に、１１ｂｉｔのレジスタ値と１ｂｉｔのフラグ値が全て０に初期化される。
この４チャンネルの誤差保持レジスタ６１２は、４チャンネルの分周器６１５が出力セレクタ６１６に出力するパルスの立ち上がりエッジが入力された時に、１９ｂｉｔレジスタ６１１の下位１１ｂｉｔ値（bit10〜0）と、この誤差保持レジスタ６１２の１１ｂｉｔレジスタ値とを加算する。そして、誤差保持レジスタ６１２は、その加算結果を１１ｂｉｔレジスタ値として保持する。ここで、誤差保持レジスタ６１２は、この加算により、桁上がりが発生した場合、フラグに１をセットし、一方、桁上がりがなかった場合、フラグを０にクリアする。そして、誤差保持レジスタ１１３は、フラグ値が１の場合に、ＨｉｇｈのＳｅｌｅｃｔ信号（オーバフロー信号）を分周セレクタ６１４に出力し、一方、フラグ値が０の場合に、ＬｏｗのＳｅｌｅｃｔ信号を分周セレクタ６１４に出力する。
誤差保持レジスタ６１２は、１１ｂｉｔのレジスタ値と１ｂｉｔのフラグ値とで構成され、リセット信号であるＲＥＳＥＴ３１２の入力時、及びＯＮ信号３１３がＬｏｗの時に、１１ｂｉｔのレジスタ値と１ｂｉｔのフラグ値が全て０に初期化される。
この４チャンネルの誤差保持レジスタ６１２は、４チャンネルの分周器６１５が出力セレクタ６１６に出力するパルスの立ち上がりエッジが入力された時に、１９ｂｉｔレジスタ６１１の下位１１ｂｉｔ値（bit10〜0）と、この誤差保持レジスタ６１２の１１ｂｉｔレジスタ値とを加算する。そして、誤差保持レジスタ６１２は、その加算結果を１１ｂｉｔレジスタ値として保持する。ここで、誤差保持レジスタ６１２は、この加算により、桁上がりが発生した場合、フラグに１をセットし、一方、桁上がりがなかった場合、フラグを０にクリアする。そして、誤差保持レジスタ１１３は、フラグ値が１の場合に、ＨｉｇｈのＳｅｌｅｃｔ信号（オーバフロー信号）を分周セレクタ６１４に出力し、一方、フラグ値が０の場合に、ＬｏｗのＳｅｌｅｃｔ信号を分周セレクタ６１４に出力する。
（加算器６１３）
加算器６１３は、１９ｂｉｔレジスタ６１１の上位９ｂｉｔ（bit18〜10）のうち最上位ビットがマスクされた８ｂｉｔ値（bit17〜10）（＝Ｎ）に１を加算して、加算後の８ｂｉｔ値（＝Ｎ＋１）を分周セレクタ６１４に出力する。
加算器６１３は、１９ｂｉｔレジスタ６１１の上位９ｂｉｔ（bit18〜10）のうち最上位ビットがマスクされた８ｂｉｔ値（bit17〜10）（＝Ｎ）に１を加算して、加算後の８ｂｉｔ値（＝Ｎ＋１）を分周セレクタ６１４に出力する。
（分周セレクタ６１４）
分周セレクタ６１４は、誤差保持レジスタ６１２から入力されるＳｅｌｅｃｔ信号に応じて、１９ｂｉｔレジスタ６１１の上位９ｂｉｔのうち最上位ビットがマスクされた８ｂｉｔ値（＝Ｎ）、または加算器６１３の８ｂｉｔ値（＝Ｎ＋１）を分周器６１５に出力する。
ここで、分周セレクタ６１４は、Ｓｅｌｅｃｔ信号がＨｉｇｈの場合、加算器６１３の８ｂｉｔ値（＝Ｎ＋１）を出力し、一方、Ｓｅｌｅｃｔ信号がＬｏｗの場合、１９ｂｉｔレジスタ６１１の８ｂｉｔ値（Ｎ）を出力する。
分周セレクタ６１４は、誤差保持レジスタ６１２から入力されるＳｅｌｅｃｔ信号に応じて、１９ｂｉｔレジスタ６１１の上位９ｂｉｔのうち最上位ビットがマスクされた８ｂｉｔ値（＝Ｎ）、または加算器６１３の８ｂｉｔ値（＝Ｎ＋１）を分周器６１５に出力する。
ここで、分周セレクタ６１４は、Ｓｅｌｅｃｔ信号がＨｉｇｈの場合、加算器６１３の８ｂｉｔ値（＝Ｎ＋１）を出力し、一方、Ｓｅｌｅｃｔ信号がＬｏｗの場合、１９ｂｉｔレジスタ６１１の８ｂｉｔ値（Ｎ）を出力する。
（分周器６１５）
分周器６１５は、分周セレクタ６１４から入力される８ｂｉｔ値のパルスを出力セレクタ６１６に出力する。これにより、分周器６１５からは、Ｎ分周のパルスと、（Ｎ＋１）分周のパルスとが出力される。
ここで、分周器６１５から出力されるＮ分周のパルスと（Ｎ＋１）分周のパルスとの割合は、誤差保持レジスタ６１２がＳｅｌｅｃｔ信号をＨｉｇｈまたはＬｏｗで出力する割合である。即ち、分周器６１５は、｛Ｎ＋（１９ｂｉｔレジスタ６１１の下位１１ｂｉｔ値／２０４７｝分周相当の平均周波数のパルスを出力する。
分周器６１５は、分周セレクタ６１４から入力される８ｂｉｔ値のパルスを出力セレクタ６１６に出力する。これにより、分周器６１５からは、Ｎ分周のパルスと、（Ｎ＋１）分周のパルスとが出力される。
ここで、分周器６１５から出力されるＮ分周のパルスと（Ｎ＋１）分周のパルスとの割合は、誤差保持レジスタ６１２がＳｅｌｅｃｔ信号をＨｉｇｈまたはＬｏｗで出力する割合である。即ち、分周器６１５は、｛Ｎ＋（１９ｂｉｔレジスタ６１１の下位１１ｂｉｔ値／２０４７｝分周相当の平均周波数のパルスを出力する。
《動作の説明》
まず、本実施形態における画像形成装置全体の概略動作を説明する。
図１の画像形成装置１０１は、外部機器からホストインタフェース部２０１（図２）を介してＰＤＬ（Page Description Language）等で記述された印刷データを入力する。入力された印刷データは、コマンド／画像処理部２０２によってビットマップデータに変換される。
まず、本実施形態における画像形成装置全体の概略動作を説明する。
図１の画像形成装置１０１は、外部機器からホストインタフェース部２０１（図２）を介してＰＤＬ（Page Description Language）等で記述された印刷データを入力する。入力された印刷データは、コマンド／画像処理部２０２によってビットマップデータに変換される。
画像形成装置１０１は、定着器１２３の加熱部材１２４、及び圧着部材１２５を、サーミスタ２１６の検出値に応じて定着器ヒータ２１７を制御することにより所定温度にした後、印字動作を開始する。画像形成装置１０１は、用紙カセット１１７にセットされた用紙を給紙モータ２１０で駆動する給紙ローラ１１８で給紙する。用紙ガイド１１９に沿って用紙を搬送し、停止状態のレジストローラ１２０，１２１の対に用紙を突き当て、スキューを補正した後、以下で説明する画像形成動作に同期したタイミングで搬送モータ２１１を駆動開始し、レジストローラ１２０，１２１によって用紙は転写ベルト１１４上に搬送される。
このとき、前記ビットマップデータに応じて各色のＬＥＤヘッド１０３（１０３Ｋ，１０３Ｙ，１０３Ｍ，１０３Ｃ）が点灯される。これにより、各色の感光体ドラム１０９（１０９Ｋ，１０９Ｙ，１０９Ｍ，１０９Ｃ）には、静電潜像が形成される。
各色の現像器１０２（１０２Ｋ，１０２Ｙ，１０２Ｍ，１０２Ｃ）は、電子写真プロセスにより現像器１０２内の感光体ドラム１０９にトナー像を形成する。現像器１０２によって現像されたトナー像は、転写ベルト１１４上を搬送される用紙に転写される。このとき、転写ベルト１１４を狭持して各色の感光体ドラム１０９に対向して配設されている各色の転写ローラ１１１（１１１Ｋ，１１１Ｙ，１１１Ｍ，１１１Ｃ）は、転写バイアス電圧が印加されている。
用紙上に４色のトナー像を転写した後、定着器１２３は、加熱・加圧により用紙上のトナー像を定着させ、排出ローラ１２６，１２７は、用紙ガイド１２８に沿って用紙を搬送し、排紙する。
各色の現像器１０２（１０２Ｋ，１０２Ｙ，１０２Ｍ，１０２Ｃ）は、電子写真プロセスにより現像器１０２内の感光体ドラム１０９にトナー像を形成する。現像器１０２によって現像されたトナー像は、転写ベルト１１４上を搬送される用紙に転写される。このとき、転写ベルト１１４を狭持して各色の感光体ドラム１０９に対向して配設されている各色の転写ローラ１１１（１１１Ｋ，１１１Ｙ，１１１Ｍ，１１１Ｃ）は、転写バイアス電圧が印加されている。
用紙上に４色のトナー像を転写した後、定着器１２３は、加熱・加圧により用紙上のトナー像を定着させ、排出ローラ１２６，１２７は、用紙ガイド１２８に沿って用紙を搬送し、排紙する。
《第１高圧電源装置３０１ａ及び図４の第２高圧電源装置３０１ｂの動作説明》
図３の第１高圧電源装置３０１ａ及び図４の第２高圧電源装置３０１ｂは、例えば、４出力の電源装置である。画像形成装置１０１において、シアン（Ｃ）、マゼンタ（Ｍ）、イエロー（Ｙ）、及びブラック（Ｋ）の４チャンネル出力となり、４チャンネルとも同じ構成となるので、以下では、１チャンネルのみ説明する。
図３の第１高圧電源装置３０１ａ及び図４の第２高圧電源装置３０１ｂは、例えば、４出力の電源装置である。画像形成装置１０１において、シアン（Ｃ）、マゼンタ（Ｍ）、イエロー（Ｙ）、及びブラック（Ｋ）の４チャンネル出力となり、４チャンネルとも同じ構成となるので、以下では、１チャンネルのみ説明する。
図７を用いて、電圧制御部２０６（第１電圧制御部２０６ａ，第２電圧制御部２０６ｂ）の動作について説明する。
（１）バッファメモリ６２０への書き込み
まず、プリンタエンジン制御部２０４は、第１電圧制御部２０６ａ及び第２電圧制御部２０６ｂに対して、それぞれが内蔵するバッファメモリ６２０に設定させる値をＳＣＩ信号３１５（３１５ａ，３１５ｂ）として出力する。これにより、第１電圧制御部２０６ａ及び第２電圧制御部２０６ｂが備える、図７に示すカウンタ上限値レジスタ６０６、カウンタ下限値レジスタ６０７、周期値レジスタ６０９、及び制御ステップ値テーブル６０５にデータが書き込まれる。
（１）バッファメモリ６２０への書き込み
まず、プリンタエンジン制御部２０４は、第１電圧制御部２０６ａ及び第２電圧制御部２０６ｂに対して、それぞれが内蔵するバッファメモリ６２０に設定させる値をＳＣＩ信号３１５（３１５ａ，３１５ｂ）として出力する。これにより、第１電圧制御部２０６ａ及び第２電圧制御部２０６ｂが備える、図７に示すカウンタ上限値レジスタ６０６、カウンタ下限値レジスタ６０７、周期値レジスタ６０９、及び制御ステップ値テーブル６０５にデータが書き込まれる。
以下、第１電圧制御部２０６ａの動作について説明する。
ここで、図１２は、圧電トランスの負荷が大きい場合と無負荷の場合との出力電圧と駆動周波数との関係を示す図である。
ここで、図１２は、圧電トランスの負荷が大きい場合と無負荷の場合との出力電圧と駆動周波数との関係を示す図である。
カウンタ上限値レジスタ６０６には、１９ｂｉｔレジスタ６１１に設定される値の上位９ｂｉｔ値のカウンタ上限値（最大リミット値）が設定される。例えば、図１０で示される７Ｂ４００ｈｅｘの上位９ｂｉｔ値の１ＥＤｈｅｘがカウンタ上限値として設定される。この値は、図１２に示すように負荷が大きい場合に出力のピークが低周波側にシフトすることを考慮して設定される。
カウンタ下限値レジスタ６０７には、駆動開始周波数に相当する１９ｂｉｔ値の上位９ｂｉｔ値のカウンタ下限値が設定される。例えば、図１０で示される６Ａ０００ｈｅｘの上位９ｂｉｔ値の１Ａ８ｈｅｘがカウンタ下限値として設定される。
周期値レジスタ６０９には、約１００μｓｅｃの制御周期に相当する値のＦ００ｈｅｘが設定される。
制御ステップ値テーブル６０５には、図８に示す、８ｂｉｔの入力値に対応する９ｂｉｔの出力値を示すテーブルが、４チャンネル分記憶される。
周期値レジスタ６０９には、約１００μｓｅｃの制御周期に相当する値のＦ００ｈｅｘが設定される。
制御ステップ値テーブル６０５には、図８に示す、８ｂｉｔの入力値に対応する９ｂｉｔの出力値を示すテーブルが、４チャンネル分記憶される。
（２）ＤＡＴＡ信号（目標電圧値）の入力
プリンタエンジン制御部２０４は、目標電圧値としてのＤＡＴＡ信号３１４を、電圧制御部２０６に送信する。このとき、ＤＡＴＡ信号３１４として、１０ｂｉｔのパラレルデータ（４チャンネル分）が送信される。また、ここでは、パラレルデータとして送信しているが、シリアルデータとして送信してもよい。
ここで、第１電圧制御部２０６ａに出力するＤＡＴＡ信号３１４ａ（目標電圧値）には、負荷３１０１（すなわち、帯電ローラ１０５）に印加する帯電バイアスの値が設定される。一方、第２電圧制御部２０６ｂに出力するＤＡＴＡ信号３１４ｂ（目標電圧値）には、負荷３１０３（すなわち、転写ローラ１１１）に印加する転写バイアスの値が設定される。
プリンタエンジン制御部２０４は、目標電圧値としてのＤＡＴＡ信号３１４を、電圧制御部２０６に送信する。このとき、ＤＡＴＡ信号３１４として、１０ｂｉｔのパラレルデータ（４チャンネル分）が送信される。また、ここでは、パラレルデータとして送信しているが、シリアルデータとして送信してもよい。
ここで、第１電圧制御部２０６ａに出力するＤＡＴＡ信号３１４ａ（目標電圧値）には、負荷３１０１（すなわち、帯電ローラ１０５）に印加する帯電バイアスの値が設定される。一方、第２電圧制御部２０６ｂに出力するＤＡＴＡ信号３１４ｂ（目標電圧値）には、負荷３１０３（すなわち、転写ローラ１１１）に印加する転写バイアスの値が設定される。
ここで、例えば、帯電バイアスを−１０００Ｖに制御する場合のＤＡＴＡ信号３１４ａについて説明する。
まず、帯電バイアスは０〜−１４２４Ｖの値であり、出力電圧変換手段３０７に印加されて０〜３．３Ｖに変換されて、第１電圧制御部２０６ａのＡＤＣ端子３１８ａ（図３）に入力される。よって、帯電バイアスを−１０００Ｖに制御する場合、出力電圧変換手段３０７により、−１０００Ｖは２．３１７４Ｖに変換されることになる。この２．３１７４Ｖの電圧は、第１電圧制御部２０６ａのＡＤＣ部６０１によりアナログデジタル変換されると、２ＣＥｈｅｘとなる。すなわち、帯電バイアスを−１０００Ｖに制御する場合、プリンタエンジン制御部２０４はＤＡＴＡ信号３１４ａ（目標電圧値）として、この２ＣＥｈｅｘを第１電圧制御部２０６ａに送信する。
まず、帯電バイアスは０〜−１４２４Ｖの値であり、出力電圧変換手段３０７に印加されて０〜３．３Ｖに変換されて、第１電圧制御部２０６ａのＡＤＣ端子３１８ａ（図３）に入力される。よって、帯電バイアスを−１０００Ｖに制御する場合、出力電圧変換手段３０７により、−１０００Ｖは２．３１７４Ｖに変換されることになる。この２．３１７４Ｖの電圧は、第１電圧制御部２０６ａのＡＤＣ部６０１によりアナログデジタル変換されると、２ＣＥｈｅｘとなる。すなわち、帯電バイアスを−１０００Ｖに制御する場合、プリンタエンジン制御部２０４はＤＡＴＡ信号３１４ａ（目標電圧値）として、この２ＣＥｈｅｘを第１電圧制御部２０６ａに送信する。
（３）比較器６０２の動作
また、プリンタエンジン制御部２０４（図３，図４）から比較器６０２には、ＯＮ信号３１３が入力されており、このＯＮ信号３１３は、現像バイアス電圧を印加する所定のタイミングでＬｏｗレベルからＨｉｇｈレベルに切り替えられて、第１電圧制御部２０６ａに入力される。
比較器６０２は、ＯＮ信号３１３がＬｏｗである場合は、演算器６０４にＬｏｗを出力する。一方、ＯＮ信号３１３がＨｉｇｈである場合には、ＡＤＣ部６０１の１０ｂｉｔ値（ＡＤＣ変換値）と、ＤＡＴＡ信号３１４ａの１０ｂｉｔ値（目標電圧値）とを比較する。そして、比較器６０２は、比較の結果、「ＡＤＣ変換値≦目標電圧値」であればＨｉｇｈレベルを、一方、「ＡＤＣ変換値＞目標電圧値」であればＬｏｗレベルを、演算器６０４に出力する。
また、プリンタエンジン制御部２０４（図３，図４）から比較器６０２には、ＯＮ信号３１３が入力されており、このＯＮ信号３１３は、現像バイアス電圧を印加する所定のタイミングでＬｏｗレベルからＨｉｇｈレベルに切り替えられて、第１電圧制御部２０６ａに入力される。
比較器６０２は、ＯＮ信号３１３がＬｏｗである場合は、演算器６０４にＬｏｗを出力する。一方、ＯＮ信号３１３がＨｉｇｈである場合には、ＡＤＣ部６０１の１０ｂｉｔ値（ＡＤＣ変換値）と、ＤＡＴＡ信号３１４ａの１０ｂｉｔ値（目標電圧値）とを比較する。そして、比較器６０２は、比較の結果、「ＡＤＣ変換値≦目標電圧値」であればＨｉｇｈレベルを、一方、「ＡＤＣ変換値＞目標電圧値」であればＬｏｗレベルを、演算器６０４に出力する。
タイマ６０８は、１２ｂｉｔの減算カウンタである。このタイマ６０８は、周期値レジスタ６０９に設定された値を取得して、その値を減算して時間を計測する。第１の実施形態において、周期値レジスタ６０９にはＦ００ｈｅｘが設定されている。この値は約１００μｓｅｃの制御周期に相当するため、タイマ６０８により、Ｆ００ｈｅｘを減算カウントすることで、約１００μｓｅｃの周期で０００ｈｅｘとなる。
そして、タイマ６０８は、ＨｉｇｈレベルまたはＬｏｗレベルの信号をＡＤＣ部６０１及び演算器６０４に出力する。このタイマ６０８は、通常Ｌｏｗレベルを出力するが、減算結果が、００１ｈｅｘから０００ｈｅｘとなったときにＨｉｇｈレベルを出力する。つまり、約１００μｓｅｃの周期でＨｉｇｈレベルを出力する。
ＡＤＣ部６０１は、タイマ６０８からＨｉｇｈレベルの入力があったタイミングで、出力電圧変換手段３０７からの入力をアナログデジタル変換し、そのＡＤＣ変換値を出力する。
（４）演算器６０４の動作
演算器６０４は、タイマ６０８からＨｉｇｈレベルの立ち上がりエッジが入力されたタイミングで、１９ｂｉｔレジスタ６１１のレジスタ値を演算して、値を更新する処理を行う。まず、演算器６０４は、１９ｂｉｔレジスタ６１１のレジスタ値を取得して、そこから上位９ｂｉｔ値を抽出し、最上位ｂｉｔをマスクした８ｂｉｔ値を取得する。そして、演算器６０４は、１９ｂｉｔレジスタ６１１から取得した時のレジスタ値に対して、比較器６０２からの入力がＨｉｇｈレベルであれば取得した８ｂｉｔ値を加算し、一方、Ｌｏｗレベルであれば取得した８ｂｉｔ値を減算する。
演算器６０４は、タイマ６０８からＨｉｇｈレベルの立ち上がりエッジが入力されたタイミングで、１９ｂｉｔレジスタ６１１のレジスタ値を演算して、値を更新する処理を行う。まず、演算器６０４は、１９ｂｉｔレジスタ６１１のレジスタ値を取得して、そこから上位９ｂｉｔ値を抽出し、最上位ｂｉｔをマスクした８ｂｉｔ値を取得する。そして、演算器６０４は、１９ｂｉｔレジスタ６１１から取得した時のレジスタ値に対して、比較器６０２からの入力がＨｉｇｈレベルであれば取得した８ｂｉｔ値を加算し、一方、Ｌｏｗレベルであれば取得した８ｂｉｔ値を減算する。
具体的に説明する。１９ｂｉｔレジスタ６１１のレジスタ値は、リセット時の初期値が０００００ｈｅｘであるため、演算器６０４は、最初のタイマ６０８からの入力がＨｉｇｈレベルのタイミングで０００００ｈｅｘを取得する。そして、取得した１９ｂｉｔレジスタ６１１のレジスタ値が、カウンタ下限値レジスタ６０７の９ｂｉｔ値（カウンタ下限値）をシフトして１９ｂｉｔに拡張したシフトカウンタ下限値（下位１０ｂｉｔを０とした１９ｂｉｔのカウンタ下限値）より小さい場合、そのシフトカウンタ下限値が、１９ｂｉｔレジスタ６１１のレジスタ値とされる。ここでは、１９ｂｉｔレジスタ６１１の値は０００００ｈｅｘであり、シフトカウンタ下限値（６Ａ０００ｈｅｘ）より小さい。そのため、６Ａ０００ｈｅｘを１９ｂｉｔレジスタ６１１から取得したレジスタ値として扱う。
このように、まずは、プリンタエンジン制御部２０４からのＯＮ信号３１３がＬｏｗレベルである間、１９ｂｉｔレジスタ６１１の値が６Ａ０００ｈｅｘ（＝シフトカウンタ下限値）として扱われる。
このように、まずは、プリンタエンジン制御部２０４からのＯＮ信号３１３がＬｏｗレベルである間、１９ｂｉｔレジスタ６１１の値が６Ａ０００ｈｅｘ（＝シフトカウンタ下限値）として扱われる。
プリンタエンジン制御部２０４がＯＮ信号３１３をＨｉｇｈレベルで出力したとき、比較器６０２は、ＡＤＣ変換値と目標電圧値とを比較する。
ここで、「ＡＤＣ変換値≦目標電圧値」であれば、比較器６０２はＨｉｇｈレベルを演算器６０４に出力する。これにより、演算器６０４は、１９ｂｉｔレジスタ６１１のレジスタ値（１９ｂｉｔ値）を取得して、そこから上位９ｂｉｔ値を抽出し、最上位ｂｉｔをマスクした８ｂｉｔ値を取得する。そして、演算器６０４は、１９ｂｉｔレジスタ６１１から取得した時のレジスタ値（１９ｂｉｔ値）に、取得した８ｂｉｔ値を加算する。ここで、この加算結果が、カウンタ上限値レジスタ６０６に設定された９ｂｉｔ値（１ＥＤｈｅｘ）をシフトして１９ｂｉｔに拡張したシフトカウンタ上限値（７Ｂ４００ｈｅｘ）を超える場合は、加算結果を７Ｂ４００ｈｅｘとする。
ここで、「ＡＤＣ変換値≦目標電圧値」であれば、比較器６０２はＨｉｇｈレベルを演算器６０４に出力する。これにより、演算器６０４は、１９ｂｉｔレジスタ６１１のレジスタ値（１９ｂｉｔ値）を取得して、そこから上位９ｂｉｔ値を抽出し、最上位ｂｉｔをマスクした８ｂｉｔ値を取得する。そして、演算器６０４は、１９ｂｉｔレジスタ６１１から取得した時のレジスタ値（１９ｂｉｔ値）に、取得した８ｂｉｔ値を加算する。ここで、この加算結果が、カウンタ上限値レジスタ６０６に設定された９ｂｉｔ値（１ＥＤｈｅｘ）をシフトして１９ｂｉｔに拡張したシフトカウンタ上限値（７Ｂ４００ｈｅｘ）を超える場合は、加算結果を７Ｂ４００ｈｅｘとする。
一方、「ＡＤＣ変換値＞目標電圧値」であれば、比較器６０２はＬｏｗレベルを演算器６０４に出力する。これにより、演算器６０４は、１９ｂｉｔレジスタ６１１のレジスタ値（１９ｂｉｔ値）を取得して、そこから上位９ｂｉｔ値を抽出し、最上位ｂｉｔをマスクした８ｂｉｔ値を取得する。そして、演算器６０４は、１９ｂｉｔレジスタ６１１から取得した時のレジスタ値（１９ｂｉｔ値）に、取得した８ｂｉｔ値を減算する。ここで、この減算結果が、シフトカウンタ下限値（６Ａ０００ｈｅｘ）を下回る場合は、減算結果を６Ａ０００ｈｅｘとする。
このように演算器６０４により算出される値は、シフトカウンタ上限値（７Ｂ４００ｈｅｘ）から、シフトカウンタ下限値（６Ａ０００ｈｅｘ）までの範囲で制御される。
これにより、目標電圧値が−１０００Ｖである場合は、シフトカウンタ上限値（７Ｂ４００ｈｅｘ）から、シフトカウンタ下限値（６Ａ０００ｈｅｘ）までの、すなわち、分周比値２４６（＝Ｆ６ｈｅｘ＝７Ｂ４００ｈｅｘの上位８ｂｉｔ）〜２１２（＝Ｄ４ｈｅｘ＝６Ａ０００ｈｅｘの上位８ｂｉｔ）の範囲内で分周される。ここで、第１電圧制御部２０６ａには、第１水晶発振子４３４１が発振する３８．４ＭＨｚのクロック信号が入力されるため、１５６．１ｋＨｚ（≒３８．４ＭＨｚ／２４６）〜１８１．１ｋＨｚ（≒３８．４ＭＨｚ／２１２）の範囲で制御される。
次に、図１３のフローチャートを用いてパルス生成部６１０の動作を説明する。
まず、演算器６０４による演算結果が、１９ｂｉｔレジスタ６１１に書き込まれ（更新され）、下位１０ｂｉｔが誤差保持レジスタ６１２に入力されると、図１１のルーチンが起動する。
誤差保持レジスタ６１２は、分周器６１５の立ち上がりエッジを検出したか否かを判定する（ステップＳ６０１）。立ち上がりエッジを検出した場合はステップＳ６０２へ進み、検出しない場合は、ステップＳ６０１を再実行する。
誤差保持レジスタ６１２は、１９ｂｉｔレジスタ６１１の下位１１ｂｉｔ値（Ａ００〜Ａ１０）と誤差保持レジスタ６１２の１１ｂｉｔ値（Ｇ００〜Ｇ１０）を加算した１１ｂｉｔ値｛（Ａ００〜Ａ１０）＋（Ｇ００〜Ｇ１０）｝は、７ＦＦｈｅｘより大きいか（オーバフローするか）否かを判定する（ステップＳ６０２）。
ここで、７ＦＦｈｅｘより大きければ（ステップＳ６０２，Ｙｅｓ）、誤差保持レジスタ６１２は、１加算した値を選択する（ステップＳ６０３）。即ち、誤差保持レジスタ６１２は、ＨｉｇｈレベルのＳｅｌｅｃｔ信号を出力すると共に、分周セレクタ６１４は、加算器（＋１）６１３から入力される８ｂｉｔ値を分周器６１５に出力する。そして、ステップＳ６０５の処理を行う。
まず、演算器６０４による演算結果が、１９ｂｉｔレジスタ６１１に書き込まれ（更新され）、下位１０ｂｉｔが誤差保持レジスタ６１２に入力されると、図１１のルーチンが起動する。
誤差保持レジスタ６１２は、分周器６１５の立ち上がりエッジを検出したか否かを判定する（ステップＳ６０１）。立ち上がりエッジを検出した場合はステップＳ６０２へ進み、検出しない場合は、ステップＳ６０１を再実行する。
誤差保持レジスタ６１２は、１９ｂｉｔレジスタ６１１の下位１１ｂｉｔ値（Ａ００〜Ａ１０）と誤差保持レジスタ６１２の１１ｂｉｔ値（Ｇ００〜Ｇ１０）を加算した１１ｂｉｔ値｛（Ａ００〜Ａ１０）＋（Ｇ００〜Ｇ１０）｝は、７ＦＦｈｅｘより大きいか（オーバフローするか）否かを判定する（ステップＳ６０２）。
ここで、７ＦＦｈｅｘより大きければ（ステップＳ６０２，Ｙｅｓ）、誤差保持レジスタ６１２は、１加算した値を選択する（ステップＳ６０３）。即ち、誤差保持レジスタ６１２は、ＨｉｇｈレベルのＳｅｌｅｃｔ信号を出力すると共に、分周セレクタ６１４は、加算器（＋１）６１３から入力される８ｂｉｔ値を分周器６１５に出力する。そして、ステップＳ６０５の処理を行う。
一方、７ＦＦｈｅｘ以下の値であれば（ステップＳ６０２，Ｎｏ）、誤差保持レジスタ６１２は、１加算しない値を選択する（ステップＳ６０４）。即ち、誤差保持レジスタ６１２は、ＬｏｗレベルのＳｅｌｅｃｔ信号を出力し、分周セレクタ６１４は、１９ｂｉｔレジスタ６１１から入力される８ｂｉｔ値を分周器６１５へ出力する。そして、ステップＳ６０５の処理を行う。
誤差保持レジスタ６１２は、１９ｂｉｔレジスタ６１１の下位１１ｂｉｔ値と誤差保持レジスタの１１ｂｉｔ値とを加算した１１ｂｉｔ値｛（Ａ００〜Ａ１０）＋（Ｇ００〜Ｇ１０）｝で更新される（ステップＳ６０５）。そして、処理後はステップＳ６０１に戻る。
以上説明した動作により負荷３１０１（帯電ローラ１０５）には、−１０００Ｖに定電圧制御された帯電バイアスが印加される。
次に、図５を用いて負荷３１０２（現像ローラ１０７及び供給ローラ１０６）に印加されるバイアスについて説明する。
目標電圧の−１０００Ｖに定電圧制御された帯電バイアスは、抵抗器４１０、抵抗器４１９、抵抗器４２９により分圧され、電圧降下される。さらにプリンタエンジン制御部２５３より出力されるＰＷＭ信号３１５Ａのデューティに応じてツェナーダイオード４１８、ＰＮＰトランジスタ４２０、抵抗器４１７に流れる電流が積分回路により制御される。これにより、負荷３１０２に印加されるバイアスは、−１００〜−５００Ｖの範囲で調整される。
本実施例では図５に示す回路構成を示したが、これに限るものでなく、公知の種々の回路が適用可能である。
目標電圧の−１０００Ｖに定電圧制御された帯電バイアスは、抵抗器４１０、抵抗器４１９、抵抗器４２９により分圧され、電圧降下される。さらにプリンタエンジン制御部２５３より出力されるＰＷＭ信号３１５Ａのデューティに応じてツェナーダイオード４１８、ＰＮＰトランジスタ４２０、抵抗器４１７に流れる電流が積分回路により制御される。これにより、負荷３１０２に印加されるバイアスは、−１００〜−５００Ｖの範囲で調整される。
本実施例では図５に示す回路構成を示したが、これに限るものでなく、公知の種々の回路が適用可能である。
（第２高圧電源装置３０１ｂ）
次に図６及び図７を用いて、第２高圧電源装置３０１ｂの動作を説明する。ここで、図５及び図７を用いて説明した第１高圧電源装置３０１ａと重複する構成に関しては説明を省略する。
第２水晶発振回路４４０ｂが備える第２水晶発振子４３４２は、２５ＭＨｚのクロック周波数を出力する。
次に図６及び図７を用いて、第２高圧電源装置３０１ｂの動作を説明する。ここで、図５及び図７を用いて説明した第１高圧電源装置３０１ａと重複する構成に関しては説明を省略する。
第２水晶発振回路４４０ｂが備える第２水晶発振子４３４２は、２５ＭＨｚのクロック周波数を出力する。
圧電トランス３０６は、図９及び図１１で示すような出力特性を持つ。
図７のカウンタ上限値レジスタ６０６には、１９ｂｉｔレジスタ６１１に設定される値の上位９ｂｉｔ値のカウンタ上限値が設定される。例えば、図９で示される７２Ｃ００ｈｅｘの上位９ｂｉｔ値の１ＣＢｈｅｘがカウンタ上限値として設定される。ここで、負荷３１０３（転写ローラ１１１）は、負荷３１０１（帯電ローラ１０５）及び負荷３１０２（現像ローラ１０７及び供給ローラ１０６）よりも負荷が小さい。そのため、出力最大電圧が高くなるので、共振周波数を超えることのないリミット値としている。
図７のカウンタ上限値レジスタ６０６には、１９ｂｉｔレジスタ６１１に設定される値の上位９ｂｉｔ値のカウンタ上限値が設定される。例えば、図９で示される７２Ｃ００ｈｅｘの上位９ｂｉｔ値の１ＣＢｈｅｘがカウンタ上限値として設定される。ここで、負荷３１０３（転写ローラ１１１）は、負荷３１０１（帯電ローラ１０５）及び負荷３１０２（現像ローラ１０７及び供給ローラ１０６）よりも負荷が小さい。そのため、出力最大電圧が高くなるので、共振周波数を超えることのないリミット値としている。
また、図７のカウンタ下限値レジスタ６０７には、駆動開始周波数に相当する１９ｂｉｔ値のカウンタ下限値が設定される。例えば、図９で示される６００００ｈｅｘの上位９ｂｉｔ値の１８０ｈｅｘの値がカウンタ下限値として設定される。
このように演算器６０４により算出される値は、シフトカウンタ上限値（７２Ｃ００ｈｅｘ）から、シフトカウンタ下限値（６００００ｈｅｘ）までの範囲で制御される。
このように演算器６０４により算出される値は、シフトカウンタ上限値（７２Ｃ００ｈｅｘ）から、シフトカウンタ下限値（６００００ｈｅｘ）までの範囲で制御される。
これにより、目標電圧値に＋５０００Ｖである場合は、シフトカウンタ上限値（７２Ｃ００ｈｅｘ）から、シフトカウンタ下限値（６００００ｈｅｘ）までの、すなわち、分周比値２２９（＝Ｅ５ｈｅｘ＝７２Ｃ００ｈｅｘの上位８ｂｉｔ）〜１９２（＝Ｃ０ｈｅｘ＝６００００ｈｅｘの上位８ｂｉｔ）の範囲内で分周される。ここで、第２電圧制御部２０６ｂには、第２水晶発振子４３４２が発振する２５ＭＨｚのクロック信号が入力されるため、１０９．２ｋＨｚ（≒２５ＭＨｚ／２２９）〜１３０．２ｋＨｚ（≒２５ＭＨｚ／１９２）の範囲で制御される。
転写バイアスは、１００ＭΩの抵抗器４４０と３３ｋΩの抵抗器４４１とにより分圧される。例えば、プリンタエンジン制御部２５３から＋５０００Ｖを目標電圧値とするＤＡＴＡ信号３１４ｂが入力される場合、目標電圧値１０ｂｉｔは１ＦＦｈｅｘが設定される。周期値レジスタ６０９のレジスタには１００μｓｅｃ周期の値、９Ｃ４ｈｅｘが設定される。
（効果）
第１の実施形態の画像形成装置１０１において、共振周波数が異なり、かつ駆動周波数帯が重複しない２種類の圧電トランスを用いる。第１の交流信号生成部（第１電圧制御部）は、第１の発振器（第１水晶発振回路）が発生する第１のクロック信号で第１の圧電トランスを駆動させた。また、第２の交流信号生成部（第２電圧制御部）は、第２の発振器（第２水晶発振回路）が発生する第２のクロック信号で第２の圧電トランスを駆動させた。このように、２種類の圧電トランスの周波数特性に応じて、第１のクロック信号と第２のクロック信号とで異なる周波数のクロック信号で駆動させることにより、精度の高い定電圧制御を行うことができた。
さらに、分周比を２００程度にし、Ｎ分周と（Ｎ＋１）分周とを組み合わせた分周比を用いて、駆動周波数の分解能を上げることにより、さらに精度の高い定電圧制御を行うことができた。
第１の実施形態の画像形成装置１０１において、共振周波数が異なり、かつ駆動周波数帯が重複しない２種類の圧電トランスを用いる。第１の交流信号生成部（第１電圧制御部）は、第１の発振器（第１水晶発振回路）が発生する第１のクロック信号で第１の圧電トランスを駆動させた。また、第２の交流信号生成部（第２電圧制御部）は、第２の発振器（第２水晶発振回路）が発生する第２のクロック信号で第２の圧電トランスを駆動させた。このように、２種類の圧電トランスの周波数特性に応じて、第１のクロック信号と第２のクロック信号とで異なる周波数のクロック信号で駆動させることにより、精度の高い定電圧制御を行うことができた。
さらに、分周比を２００程度にし、Ｎ分周と（Ｎ＋１）分周とを組み合わせた分周比を用いて、駆動周波数の分解能を上げることにより、さらに精度の高い定電圧制御を行うことができた。
また、双方の圧電トランスに対して、精度の高い定電圧制御を行うことができるため、双方の圧電トランスの二次側出力電圧の出力リップルを等しいレベルにすることが期待でき、同一種類の圧電トランス間（３０４Ｃ，３０４Ｍ，３０４Ｙ，３０４Ｋ）で、共通の集積回路（第１電圧制御部２０６ａ）を使っても放射ノイズレベルを低く抑えることが期待できる。
例えば、２５ＭＨｚのクロック周波数で、圧電トランス３０６（図６）を駆動周波数１１０ｋＨｚで駆動させるとき、分周比は２５×１０3／１１０≒２２７である。電圧制御部は、２２６分周と２２７分周とを組み合わせて中間の周波数を生成して駆動パルスを出力する。これにより、１／２２７（≒０．４４％）の位相ずれが発生してしまう。この位相ずれが大きいほど、圧電トランスの二次側の出力電圧のリップルが大きくなる。
そして、３８．４ＭＨｚのクロック周波数で、圧電トランス３０４（図５）を駆動周波数１６０ｋＨｚで駆動させるとき、分周比は３８．４×１０3／１６０≒２４０である。電圧制御部は、２３９分周と２４０分周とを組み合わせて中間の周波数を生成して駆動パルスを出力する。これにより、１／２４０（≒０．４２％）の位相ずれが発生してしまう。この位相ずれは圧電トランス３０６と同じ程度であるため、圧電トランスＡおよび圧電トランスＢの二次側の出力リップルを等しいレベルにすることが期待できる。
第１の実施形態において、２種類の圧電トランス（３０４，３０６）と、異なる周波数のクロック信号を発生する２種類の発振器（３８．４ＭＨｚの第１水晶発振子４３４１，２５ＭＨｚの第２水晶発振子４３４２）とを用いて電圧制御を行う画像形成装置について説明したが、複数種類の圧電トランスと複数種類の発振器とを用いて電圧制御を行ってもよい。この場合、各種類の圧電トランスの駆動周波数帯が重複しないものであることが望ましい。
ここで、転写バイアスの目標電圧値を＋５０００Ｖとすることは一例であり、カラー４色の各転写バイアスはそれぞれ異なる電圧が設定されていてもよい。
また、第２電圧制御部２０６ｂを第１電圧制御部２０６ａと同様の構成にして、第２電圧制御部２０６ｂが負荷３１０３（転写ローラ１１１）に印加する転写バイアスを制御してもよい。
また、第２電圧制御部２０６ｂを第１電圧制御部２０６ａと同様の構成にして、第２電圧制御部２０６ｂが負荷３１０３（転写ローラ１１１）に印加する転写バイアスを制御してもよい。
《第２の実施形態》
（構成の説明）
図１４は、第２の実施形態に係る画像形成装置の全体構成図である。
第２の実施形態である画像形成装置１０１Ｂは、図１に示した第１の実施形態である画像形成装置１０１Ａの４色印刷に、さらに２色を印刷できる構成である。ここでは、クリア（Ｎ）とホワイト（Ｗ）との２色が追加された場合について説明する。
画像形成装置１０１Ｂは、図１に示した画像形成装置１０１Ａの構成に、さらに２色の現像器１０２（１０２Ｎ，１０２Ｗ）と、ＬＥＤヘッド１０３（１０３Ｎ，１０３Ｗ）と、転写ローラ１１１（１１１Ｎ，１１１Ｗ）とを備える。
（構成の説明）
図１４は、第２の実施形態に係る画像形成装置の全体構成図である。
第２の実施形態である画像形成装置１０１Ｂは、図１に示した第１の実施形態である画像形成装置１０１Ａの４色印刷に、さらに２色を印刷できる構成である。ここでは、クリア（Ｎ）とホワイト（Ｗ）との２色が追加された場合について説明する。
画像形成装置１０１Ｂは、図１に示した画像形成装置１０１Ａの構成に、さらに２色の現像器１０２（１０２Ｎ，１０２Ｗ）と、ＬＥＤヘッド１０３（１０３Ｎ，１０３Ｗ）と、転写ローラ１１１（１１１Ｎ，１１１Ｗ）とを備える。
図１５は、第２の実施形態に係る画像形成装置を制御する制御回路、及びその周辺部品の構成図である。ここで、図１５に示す画像形成装置１０１Ｂの構成において、図２に示す画像形成装置１０１Ａの構成と共通する構成要素や同様な構成要素については、同一の符号を付し、それらの重複する説明を省略する。
図１５において、クリア現像器１０２Ｎ、ホワイト現像器１０２Ｗ、ブラック現像器１０２Ｋ、イエロー現像器１０２Ｙ、マゼンタ現像器１０２Ｍ、及びシアン現像器１０２Ｃは、それぞれ帯電ローラ１０５、供給ローラ１０６、及び現像ローラ１０７を備えるが図示を省略した。これら各種ローラは図２に示すように、帯電ローラ１０５が帯電バイアス発生部８０７から電圧が印加可能に接続され、供給ローラ１０６及び現像ローラ１０７が現像／供給バイアス発生部８０８から電圧が印加可能に接続されている。
また、追加された２色のＬＥＤヘッド１０３Ｃ及びＬＥＤヘッド１０３Ｗは、他の色のＬＥＤヘッド１０３と同様にＬＥＤヘッドインタフェース部２０３と接続されている。
また、追加された２色のＬＥＤヘッド１０３Ｃ及びＬＥＤヘッド１０３Ｗは、他の色のＬＥＤヘッド１０３と同様にＬＥＤヘッドインタフェース部２０３と接続されている。
この図１５に示す画像形成装置１０１Ｂは、図２に示す画像形成装置１０１Ａと異なり、以下の構成を備える。
第１電圧制御部８０６ａは、第１転写バイアス発生部８０９１及び帯電バイアス発生部８０７を制御し、第２電圧制御部８０６ｂは、第２転写バイアス発生部８０９２及び現像／供給バイアス発生部８０８を制御する。
ここで、第１転写バイアス発生部８０９１は、転写ローラ１１１Ｎ、転写ローラ１１１Ｗ、及び転写ローラ１１１Ｋと、転写バイアスを印加可能に接続される。第２転写バイアス発生部８０９２は、転写ローラ１１１Ｙ、転写ローラ１１１Ｍ、及び転写ローラ１１１Ｃと、転写バイアスを印加可能に接続される。
第１電圧制御部８０６ａは、第１転写バイアス発生部８０９１及び帯電バイアス発生部８０７を制御し、第２電圧制御部８０６ｂは、第２転写バイアス発生部８０９２及び現像／供給バイアス発生部８０８を制御する。
ここで、第１転写バイアス発生部８０９１は、転写ローラ１１１Ｎ、転写ローラ１１１Ｗ、及び転写ローラ１１１Ｋと、転写バイアスを印加可能に接続される。第２転写バイアス発生部８０９２は、転写ローラ１１１Ｙ、転写ローラ１１１Ｍ、及び転写ローラ１１１Ｃと、転写バイアスを印加可能に接続される。
（第２電圧制御部８０６ｂ）
図１６を用いて、第２電圧制御部８０６ｂが備える第２転写バイアス発生部８０９２及び現像／供給バイアス発生部８０８の内部構成とその周辺部品について説明する。
第２転写バイアス発生部８０９２は、図４に示す転写バイアス発生部２０９と同様に、圧電トランス駆動回路３０３、圧電トランス３０４、整流回路３０５を介して出力される電圧を、負荷３１０３（転写ローラ１１１）に印加する。この負荷３１０３に印加される出力電圧は、出力電圧変換手段３０７を介して、第２電圧制御部８０６ｂにフィードバックされる。これにより、印加電圧が、第２電圧制御部８０６ｂのＡＤＣ端子８３１８ｂに入力される。この電圧値に基づき、第２電圧制御部８０６ｂは、転写ローラ１１１に目標電圧が印加されるよう、圧電トランス駆動回路３０３を制御する。
図１６を用いて、第２電圧制御部８０６ｂが備える第２転写バイアス発生部８０９２及び現像／供給バイアス発生部８０８の内部構成とその周辺部品について説明する。
第２転写バイアス発生部８０９２は、図４に示す転写バイアス発生部２０９と同様に、圧電トランス駆動回路３０３、圧電トランス３０４、整流回路３０５を介して出力される電圧を、負荷３１０３（転写ローラ１１１）に印加する。この負荷３１０３に印加される出力電圧は、出力電圧変換手段３０７を介して、第２電圧制御部８０６ｂにフィードバックされる。これにより、印加電圧が、第２電圧制御部８０６ｂのＡＤＣ端子８３１８ｂに入力される。この電圧値に基づき、第２電圧制御部８０６ｂは、転写ローラ１１１に目標電圧が印加されるよう、圧電トランス駆動回路３０３を制御する。
現像／供給バイアス発生部８０８は、各色の降圧手段３０８（３０８Ｎ，３０８Ｗ，３０８Ｋ，３０８Ｙ，３０８Ｍ，３０８Ｃ）で構成される。これら降圧手段３０８は、圧電トランス駆動回路３０３ＤＢ、圧電トランス３０４ＤＢ、及び整流回路３０５ＤＢで構成される１組のバイアス発生部ＤＢから印加される電圧により駆動する。つまり、画像形成装置１０１Ｂが備える各色の現像ローラ１０７及び供給ローラ１０６には、降圧手段３０８を介して、バイアス発生部ＤＢからの同一電圧が印加される。
各色の降圧手段３０８は、プリンタエンジン制御部８０４からのＰＷＭ信号３１６に応じた電圧を印加する。
各色の降圧手段３０８は、プリンタエンジン制御部８０４からのＰＷＭ信号３１６に応じた電圧を印加する。
また、バイアス発生部ＤＢは、第２転写バイアス発生部８０９２と同様に、この降圧手段３０８に印加される出力電圧は、出力電圧変換手段３０７ＤＢを介して、第２電圧制御部８０６ｂにフィードバックされる。これにより、印加電圧が、第２電圧制御部８０６ｂのＡＤＣ端子８３１８ｂＤＢに入力される。この電圧値に基づき、第２電圧制御部８０６ｂは、現像ローラ１０７及び供給ローラ１０６に目標電圧値が印加されるよう、圧電トランス駆動回路３０３ＤＢを制御する。
（第１電圧制御部８０６ａ）
図１７を用いて、第１電圧制御部８０６ａが備える第１転写バイアス発生部８０９１及び帯電バイアス発生部８０７の内部構成とその周辺部品について説明する。
第１転写バイアス発生部８０９１は、図４に示す転写バイアス発生部２０９と同様に、圧電トランス駆動回路３０３、圧電トランス３０６、及び整流回路３０５を介して出力される電圧を、負荷３１０３（転写ローラ１１１）に印加する。この負荷３１０３に印加される出力電圧は、出力電圧変換手段３０７を介して、第１電圧制御部８０６ａにフィードバックされる。これにより、印加電圧が、第１電圧制御部８０６ａのＡＤＣ端子８３１８ａに入力される。この電圧値に基づき、第１電圧制御部８０６ａは、転写ローラ１１１に目標電圧値が印加されるよう、圧電トランス駆動回路３０３を制御する。
図１７を用いて、第１電圧制御部８０６ａが備える第１転写バイアス発生部８０９１及び帯電バイアス発生部８０７の内部構成とその周辺部品について説明する。
第１転写バイアス発生部８０９１は、図４に示す転写バイアス発生部２０９と同様に、圧電トランス駆動回路３０３、圧電トランス３０６、及び整流回路３０５を介して出力される電圧を、負荷３１０３（転写ローラ１１１）に印加する。この負荷３１０３に印加される出力電圧は、出力電圧変換手段３０７を介して、第１電圧制御部８０６ａにフィードバックされる。これにより、印加電圧が、第１電圧制御部８０６ａのＡＤＣ端子８３１８ａに入力される。この電圧値に基づき、第１電圧制御部８０６ａは、転写ローラ１１１に目標電圧値が印加されるよう、圧電トランス駆動回路３０３を制御する。
帯電バイアス発生部８０７は、バイアス発生部ＣＨと、出力電圧変換手段３０７ＣＨとで構成され、負荷３１０１は、バイアス発生部ＣＨから印加される電圧で駆動する。
各色の帯電ローラ１０５である負荷３１０１（３１０１Ｎ，３１０１Ｗ，３１０１Ｋ，３１０１Ｙ，３１０１Ｍ，３１０１Ｃ）は、圧電トランス駆動回路３０３ＣＨ、圧電トランス３０６ＣＨ、及び整流回路３０５ＣＨで構成される１組のバイアス発生部ＣＨから印加される電圧により駆動する。つまり、画像形成装置１０１Ｂが備える各色の帯電ローラ１０５には、バイアス発生部ＣＨからの同一電圧が印加される。
また、バイアス発生部ＣＨは、第２転写バイアス発生部８０９２と同様に、この出力電圧変換手段３０７に印加される出力電圧は、出力電圧変換手段３０７ＣＨを介して、第１電圧制御部８０６ａにフィードバックされる。これにより、印加電圧が、第１電圧制御部８０６ａのＡＤＣ端子８３１８ａＣＨに入力される。この電圧値に基づき、第１電圧制御部８０６ａは、帯電ローラ１０５に目標電圧値が印加されるよう、圧電トランス駆動回路３０３ＤＢを制御する。
（現像／供給バイアス発生部８０８）
図１８及び図１９は、現像／供給バイアス発生部８０８（図１６）の具体的な回路図である。この現像／供給バイアス発生部８０８は、図５に示す第１高圧電源装置３０１ａが備える構成と同様な構成を備えるため、同様な符号が付された構成要素（図５の圧電トランス駆動回路３０３ａ、圧電トランス３０６、整流回路３０５ａ、及び出力電圧変換手段３０７ａ等）については、説明を省略する。ここで、圧電トランス３０６には長手方向の長さが３２ｍｍの圧電トランスを使用した。
また、図１９に示すように、降圧手段３０８（ＤＢ出力回路）の構成は、図５に示す第１高圧電源装置３０１ａが備える降圧手段３０８の構成と同様な構成であるため、説明を省略する。
図１９に示す圧電トランス回路は、図１８のバイアス発生部ＤＢ、出力電圧変換手段３０７等で構成される回路の図示を省略したものである。
図１８及び図１９は、現像／供給バイアス発生部８０８（図１６）の具体的な回路図である。この現像／供給バイアス発生部８０８は、図５に示す第１高圧電源装置３０１ａが備える構成と同様な構成を備えるため、同様な符号が付された構成要素（図５の圧電トランス駆動回路３０３ａ、圧電トランス３０６、整流回路３０５ａ、及び出力電圧変換手段３０７ａ等）については、説明を省略する。ここで、圧電トランス３０６には長手方向の長さが３２ｍｍの圧電トランスを使用した。
また、図１９に示すように、降圧手段３０８（ＤＢ出力回路）の構成は、図５に示す第１高圧電源装置３０１ａが備える降圧手段３０８の構成と同様な構成であるため、説明を省略する。
図１９に示す圧電トランス回路は、図１８のバイアス発生部ＤＢ、出力電圧変換手段３０７等で構成される回路の図示を省略したものである。
ここで、第１水晶発振回路８４０ａ（図１８）には、振動周波数が２６ＭＨｚの第２水晶発振子４３４２ａを用いた。これにより、第１水晶発振回路８４０ａと接続する第１電圧制御部８０６ａは、２６ＭＨｚの周波数で駆動する。
図１９に示すように、降圧手段３０８（ＤＢ出力回路）は、各色の負荷３１０２（供給ローラ１０６及び現像ローラ１０７）に対して、１つずつ設けられる。これら６チャンネルの降圧手段３０８（ＤＢ出力回路）（３０８Ｎ，３０８Ｗ，３０８Ｋ，３０８Ｙ，３０８Ｍ，３０８Ｃ）は、それぞれプリンタエンジン制御部８０４からのＰＷＭ信号３１６に制御された電圧を、負荷３１０２（供給ローラ１０６及び現像ローラ１０７）に印加する。
（帯電バイアス発生部８０７）
図２０は、帯電バイアス発生部８０７（図１５）の具体的な回路図である。この帯電バイアス発生部８０７は、図５に示す第１高圧電源装置３０１ａが備える構成と同様な構成を備えるため、同様な符号が付された構成要素（図５の圧電トランス駆動回路３０３ａ、圧電トランス３０６、整流回路３０５ａ、出力電圧変換手段３０７ａ等）については、説明を省略する。この圧電トランス３０６には、現像／供給バイアス発生部８０８が備える圧電トランス３０６と同じ長手方向の長さが３２ｍｍの圧電トランスを使用した。
図２０は、帯電バイアス発生部８０７（図１５）の具体的な回路図である。この帯電バイアス発生部８０７は、図５に示す第１高圧電源装置３０１ａが備える構成と同様な構成を備えるため、同様な符号が付された構成要素（図５の圧電トランス駆動回路３０３ａ、圧電トランス３０６、整流回路３０５ａ、出力電圧変換手段３０７ａ等）については、説明を省略する。この圧電トランス３０６には、現像／供給バイアス発生部８０８が備える圧電トランス３０６と同じ長手方向の長さが３２ｍｍの圧電トランスを使用した。
ここで、第１水晶発振回路８４０ａには、振動周波数が２４．５７６ＭＨｚの第１水晶発振子４３４１ａを用いた。これにより、第１水晶発振回路８４０ａと接続する第２電圧制御部８０６ｂは、２４．５７６ＭＨｚの周波数で駆動する。
（電圧制御部８０６の内部構成）
図２１は、第２の実施形態の電圧制御部８０６（第１電圧制御部８０６ａ及び第２電圧制御部８０６ｂ）の内部構成を示すブロック図である。
第２の実施形態の電圧制御部８０６は、図７に示す第１の実施形態の電圧制御部２０６に、さらに、補正値２０ｂｉｔレジスタ７１０と、４チャンネルの演算器７１１と、４チャンネルの１９ｂｉｔレジスタＢ７１２とを備える。また、第１の実施形態の１９ｂｉｔレジスタ６１１の代わりに、１９ｂｉｔレジスタ６１１Ａを備える。その他の構成部について、図７に示す第１の実施形態の電圧制御部２０６と同じ構成部については、同一の符号を付し、説明を省略する。
図２１は、第２の実施形態の電圧制御部８０６（第１電圧制御部８０６ａ及び第２電圧制御部８０６ｂ）の内部構成を示すブロック図である。
第２の実施形態の電圧制御部８０６は、図７に示す第１の実施形態の電圧制御部２０６に、さらに、補正値２０ｂｉｔレジスタ７１０と、４チャンネルの演算器７１１と、４チャンネルの１９ｂｉｔレジスタＢ７１２とを備える。また、第１の実施形態の１９ｂｉｔレジスタ６１１の代わりに、１９ｂｉｔレジスタ６１１Ａを備える。その他の構成部について、図７に示す第１の実施形態の電圧制御部２０６と同じ構成部については、同一の符号を付し、説明を省略する。
第１電圧制御部８０６ａは、第２転写バイアス発生部８０９２（図１５）を構成するブラック（Ｋ）、ホワイト（Ｗ）、及びクリア（Ｃ）の３つのバイアス発生部と、バイアス発生部ＣＨ（図１７）との４チャンネルに対して駆動制御信号を出力する。
第２電圧制御部８０６ｂは、第１転写バイアス発生部８０９１（図１５）を構成するシアン（Ｃ）、マゼンタ（Ｍ）、及びイエロー（Ｙ）の３つのバイアス発生部と、と、バイアス発生部ＤＢ（図１６）との４チャンネルに対して駆動制御信号を出力する。
第２電圧制御部８０６ｂは、第１転写バイアス発生部８０９１（図１５）を構成するシアン（Ｃ）、マゼンタ（Ｍ）、及びイエロー（Ｙ）の３つのバイアス発生部と、と、バイアス発生部ＤＢ（図１６）との４チャンネルに対して駆動制御信号を出力する。
（周期値レジスタ６０９）
周期値レジスタ６０９には、第１の実施形態と同様に、約１００μｓｅｃの制御周期に相当する１２ｂｉｔ値が設定される。例えば、図２０に示す電圧制御部８０６ａには、第１水晶発振子４３４１ａが発振する２４．５７６ＭＨｚのクロック周波数が入力されるため、第１電圧制御部８０６ａの周期値レジスタ６０９には、約１００μｓｅｃの制御周期に相当する１２ｂｉｔ値の９９９ｈｅｘ（＝２４５７）が設定される。一方、第２電圧制御部８０６ｂには、第２水晶発振子４３４２ａが発振する２６ＭＨｚのクロック周波数が入力されるため、第２電圧制御部８０６ｂの周期値レジスタ６０９には、約１００μｓｅｃの制御周期に相当する１２ｂｉｔ値のＡ２８ｈｅｘ（＝２６００）が設定される。
周期値レジスタ６０９には、第１の実施形態と同様に、約１００μｓｅｃの制御周期に相当する１２ｂｉｔ値が設定される。例えば、図２０に示す電圧制御部８０６ａには、第１水晶発振子４３４１ａが発振する２４．５７６ＭＨｚのクロック周波数が入力されるため、第１電圧制御部８０６ａの周期値レジスタ６０９には、約１００μｓｅｃの制御周期に相当する１２ｂｉｔ値の９９９ｈｅｘ（＝２４５７）が設定される。一方、第２電圧制御部８０６ｂには、第２水晶発振子４３４２ａが発振する２６ＭＨｚのクロック周波数が入力されるため、第２電圧制御部８０６ｂの周期値レジスタ６０９には、約１００μｓｅｃの制御周期に相当する１２ｂｉｔ値のＡ２８ｈｅｘ（＝２６００）が設定される。
（補正値２０ｂｉｔレジスタ７１０）
第１電圧制御部８０６ａが備える補正値２０ｂｉｔレジスタ７１０には、２６ＭＨｚの駆動周波数で駆動する第１電圧制御部８０６ａが、図９に示す駆動周波数が２５ＭＨｚの場合の圧電トランスの出力特性表を用いて制御する場合に、駆動周波数のずれを補う補正値が予め記憶されている。
また、第２電圧制御部８０６ｂが備える補正値２０ｂｉｔレジスタ７１０には、２４．５７６ＭＨｚの駆動周波数で駆動する第２電圧制御部８０６ｂが、図１０に示す駆動周波数が３８．４ＭＨｚの場合の圧電トランスの出力特性表を用いて制御する場合に、駆動周波数のずれを補う補正値が予め記憶されている。
最上位ｂｉｔは符号付値であり、０なら正、１なら負を示す。
第１電圧制御部８０６ａが備える補正値２０ｂｉｔレジスタ７１０には、２６ＭＨｚの駆動周波数で駆動する第１電圧制御部８０６ａが、図９に示す駆動周波数が２５ＭＨｚの場合の圧電トランスの出力特性表を用いて制御する場合に、駆動周波数のずれを補う補正値が予め記憶されている。
また、第２電圧制御部８０６ｂが備える補正値２０ｂｉｔレジスタ７１０には、２４．５７６ＭＨｚの駆動周波数で駆動する第２電圧制御部８０６ｂが、図１０に示す駆動周波数が３８．４ＭＨｚの場合の圧電トランスの出力特性表を用いて制御する場合に、駆動周波数のずれを補う補正値が予め記憶されている。
最上位ｂｉｔは符号付値であり、０なら正、１なら負を示す。
（１９ｂｉｔレジスタ６１１Ａ）
１９ｂｉｔレジスタ６１１Ａは、第１の実施形態の１９ｂｉｔレジスタ６１１の一部機能を備える１９ｂｉｔの分周比値を保持するレジスタであり、演算器６０４により値が更新される。演算器６０４により値が更新されたタイミングで、１９ｂｉｔ値を演算器７１１に出力する。
１９ｂｉｔレジスタ６１１Ａは、第１の実施形態の１９ｂｉｔレジスタ６１１の一部機能を備える１９ｂｉｔの分周比値を保持するレジスタであり、演算器６０４により値が更新される。演算器６０４により値が更新されたタイミングで、１９ｂｉｔ値を演算器７１１に出力する。
（演算器７１１）
演算器７１１は、１９ｂｉｔレジスタ６１１Ａのレジスタ値（１９ｂｉｔ値）に、補正値２０ｂｉｔレジスタ７１０の補正値（２０ｂｉｔ値（最上位ｂｉｔは符号））を加算して、駆動周波数のずれを補う処理を行う。
演算器７１１は、１９ｂｉｔレジスタ６１１Ａのレジスタ値（１９ｂｉｔ値）に、補正値２０ｂｉｔレジスタ７１０の補正値（２０ｂｉｔ値（最上位ｂｉｔは符号））を加算して、駆動周波数のずれを補う処理を行う。
（１９ｂｉｔレジスタＢ７１２）
１９ｂｉｔレジスタＢ７１２は、第１の実施形態の１９ｂｉｔレジスタ６１１の一部機能を備える１９ｂｉｔの分周比値を保持するレジスタであり、演算器７１１により値が更新されたタイミングで、下位１１ｂｉｔを誤差保持レジスタ６１２に出力し、上位９ｂｉｔ値を加算器６１３及び分周セレクタ６１４に出力する。
１９ｂｉｔレジスタＢ７１２は、第１の実施形態の１９ｂｉｔレジスタ６１１の一部機能を備える１９ｂｉｔの分周比値を保持するレジスタであり、演算器７１１により値が更新されたタイミングで、下位１１ｂｉｔを誤差保持レジスタ６１２に出力し、上位９ｂｉｔ値を加算器６１３及び分周セレクタ６１４に出力する。
（動作の説明）
図２１を用いて、第２の実施形態の電圧制御部８０６（第１電圧制御部８０６ａ及び第２電圧制御部８０６ｂ）の動作について説明する。ここでは、２６ＭＨｚの駆動周波数で駆動する第１電圧制御部８０６ａについて説明する。
図２１を用いて、第２の実施形態の電圧制御部８０６（第１電圧制御部８０６ａ及び第２電圧制御部８０６ｂ）の動作について説明する。ここでは、２６ＭＨｚの駆動周波数で駆動する第１電圧制御部８０６ａについて説明する。
まず、プリンタエンジン制御部８０４は、第１電圧制御部８０６ａに対してバッファメモリ６２０に設定させる値をＳＣＩ信号３１５ａとして出力する。これにより、第１電圧制御部８０６ａが備える、カウンタ上限値レジスタ６０６、カウンタ下限値レジスタ６０７、周期値レジスタ６０９、及び制御ステップ値テーブル６０５にデータが書き込まれる。
ここで、制御ステップ値テーブル６０５には、図８に示す、８ｂｉｔの入力値に対応する９ｂｉｔの出力値を示すテーブルが、４チャンネル分記憶される。
ここで、制御ステップ値テーブル６０５には、図８に示す、８ｂｉｔの入力値に対応する９ｂｉｔの出力値を示すテーブルが、４チャンネル分記憶される。
（第１電圧制御部８０６ａ）
第１電圧制御部８０６ａの周期値レジスタ６０９には、第１電圧制御部８０６ａが２６ＭＨｚの周波数で駆動するため、１００μｓｅｃの制御周期に相当するＡ２８ｈｅｘ（＝２６００）が設定される。
第１電圧制御部８０６ａの周期値レジスタ６０９には、第１電圧制御部８０６ａが２６ＭＨｚの周波数で駆動するため、１００μｓｅｃの制御周期に相当するＡ２８ｈｅｘ（＝２６００）が設定される。
（第２電圧制御部８０６ｂ）
第２電圧制御部８０６ｂの周期値レジスタ６０９には、第２電圧制御部８０６ｂが２４．５７６ＭＨｚの周波数で駆動するため、１００μｓｅｃの制御周期に相当する９９９ｈｅｘ（＝２４５７）が設定される。
第２電圧制御部８０６ｂの周期値レジスタ６０９には、第２電圧制御部８０６ｂが２４．５７６ＭＨｚの周波数で駆動するため、１００μｓｅｃの制御周期に相当する９９９ｈｅｘ（＝２４５７）が設定される。
この第２の実施形態における第２電圧制御部８０６ｂは、第２水晶発振回路８４０ｂ（図１８）から入力されるクロック周波数が２６ＭＨｚであるにもかかわらず、２５ＭＨｚのクロック周波数で動作する圧電トランス３０４の周波数特性（入力される分周比値に対する圧電トランス３０４の二次側の出力電圧値）（図９）を用いて、制御を行うものである。補正値２０ｂｉｔレジスタ７１０には、２５ＭＨｚの駆動周波数と２６ＭＨｚの駆動周波数とのずれ、２５ＭＨｚの駆動周波数と２４．５７６ＭＨｚの駆動周波数とのずれを補う補正値が予め記憶されている。この補正値は符号付きの値であり、最上位ｂｉｔが０なら正、１なら負を示す。
補正値２０ｂｉｔレジスタ７１０は、２５ＭＨｚの駆動周波数と同じ制御テーブルを用いるにあたって、２６ＭＨｚの駆動周波数と、２４．５７６ＭＨｚの駆動周波数とに対する補正値を格納する符号付値である。最上位ｂｉｔが０なら正、１なら負である。
ここで、分周比値（１９ｂｉｔ値）は、６００００〜７２Ｃ００ｈｅｘの範囲の値となる。図１１に示す駆動周波数が２５ＭＨｚの場合の圧電トランス３０４の周波数特性は、１３０．１４４８〜１０８．８７９３ｋＨｚである。つまり、最小値の１３０．１４４８ｋＨｚが６００００ｈｅｘに相当し、最大値の１０８．８７９３ｋＨｚが７２Ｃ００ｈｅｘに相当する。
駆動周波数が２６ＭＨｚの場合、分周比値（１９ｂｉｔ値）は、６３Ｄ７１〜７７５７１ｈｅｘの範囲の値となる。この範囲から、駆動周波数が２６ＭＨｚの場合の圧電トランス３０４の周波数特性を、駆動周波数が２５ＭＨｚの場合の圧電トランス３０６の周波数特性に合わせる補正を行う。すなわち、最小値の１３０．１４４６ｋＨｚが６３Ｄ７１ｈｅｘに相当するとし、最大値の１０８．８７９２ｋＨｚが７７５７１ｈｅｘに相当するとする。
さらに、周波数上限値同士の差分値が４９７１ｈｅｘ（＝７７５７１ｈｅｘ−７２Ｃ００ｈｅｘ）であり、周波数下限値同士の差分値が３Ｄ７１ｈｅｘ（＝６３Ｄ７１ｈｅｘ−６００００ｈｅｘ）である。これら２値の平均値４３７１ｈｅｘ（＝（３Ｄ７１ｈｅｘ＋４９７１ｈｅｘ）／２）を、補正値２０ｂｉｔレジスタ７１０のレジスタ値とする。これにより、補正値２０ｂｉｔレジスタ７１０には、４３７１ｈｅｘが記録される。
そして、駆動周波数が２６ＭＨｚの場合の圧電トランス３０４の周波数上限値を１３０．１４４６ｋＨｚと設定するために、カウンタ下限値レジスタ６０７にカウンタ下限値を設定する。ここで、１３０．１４４６ｋＨｚは６３Ｄ７１ｈｅｘに相当するため、６３Ｄ７１ｈｅｘから４３７１ｈｅｘを差分した５ＦＡ００ｈｅｘの上位９ｂｉｔ値である１７Ｅｈｅｘをカウンタ下限値レジスタ６０７に設定する。
また、駆動周波数が２６ＭＨｚの場合の圧電トランス３０４の周波数下限値を１０８．８７９２ｋＨｚと設定するために、カウンタ上限値レジスタ６０６にカウンタ上限値を設定する。ここで、１０８．８７９２ｋＨｚは７７５７１ｈｅｘに相当するため、７７５７１ｈｅｘから補正値２０ｂｉｔレジスタ７１０のレジスタ値０４３７１ｈｅｘを引いた値の上位９ｂｉｔ値である１ＣＣｈｅｘをカウンタ上限値レジスタ６０６に設定する。
（第１電圧制御部８０６ａ）
第１電圧制御部８０６ａの場合も同様に、補正値２０ｂｉｔレジスタ７１０、カウンタ上限値レジスタ６０６、及びカウンタ下限値レジスタ６０７に設定を行う。
第１電圧制御部８０６ａの場合も同様に、補正値２０ｂｉｔレジスタ７１０、カウンタ上限値レジスタ６０６、及びカウンタ下限値レジスタ６０７に設定を行う。
駆動周波数が２４．５７６ＭＨｚの場合、分周比値（１９ｂｉｔ値）は、５Ｅ５Ｆ３〜７０ＣＤＣｈｅｘの範囲の値となる。この範囲から、駆動周波数が２４．５７６ＭＨｚの場合の圧電トランス３０６の周波数特性を、駆動周波数が２５ＭＨｚの場合の圧電トランス３０６の周波数特性に合わせる補正を行う。すなわち、最小値の１３０．１４４６ｋＨｚが５Ｅ５Ｆ３ｈｅｘに相当するとし、最大値の１０８．８７９２ｋＨｚが７０ＣＤＣｈｅｘに相当するとする。
周波数上限値同士の差分値が１Ｆ２４ｈｅｘであり、周波数下限値同士の差分値が１Ａ０Ｄｈｅｘである。これら２値の平均値１Ｃ９８ｈｅｘを負とした補正値とし、補正値２０ｂｉｔレジスタ７１０のレジスタ値とする。これにより、補正値２０ｂｉｔレジスタ７１０のレジスタ値はＦＥ３６８ｈｅｘである。
駆動周波数が２４．５７６ＭＨｚの場合の圧電トランス３０６の周波数上限値を１３０．１４４８ｋＨｚと設定するために、カウンタ下限値レジスタ６０７にカウンタ下限値を設定する。ここで、１３０．１４４８ｋＨｚは５Ｅ５Ｆ３ｈｅｘに相当するため、５Ｅ５Ｆ３ｈｅｘに１Ｃ９８ｈｅｘを加算した６０２８Ｂｈｅｘの上位９ｂｉｔ値である１８０ｈｅｘをカウンタ下限値レジスタ６０７に設定する。
また、駆動周波数が２４．５７６ＭＨｚの場合の圧電トランス３０６の周波数下限値を１０８．８７９４ｋＨｚと設定するために、カウンタ上限値レジスタ６０６にカウンタ上限値を設定する。ここで、１０８．８７９４ｋＨｚは７０ＣＤＣｈｅｘに相当するため、７０ＣＤＣｈｅｘに１Ｃ９８ｈｅｘを加算した値である７２９７４ｈｅｘの上位９ｂｉｔ値である１ＣＡｈｅｘをカウンタ上限値レジスタ６０６に設定する。
以上の設定を行うことで、第１の実施形態と同様に、１９ｂｉｔレジスタ６１１Ａは分周比を示す値として、第１電圧制御部８０６ａ及び第２電圧制御部８０６ｂにて制御されるが、補正値２０ｂｉｔレジスタ７１０の補正値が演算器７１１により加減算されることで、クロック周波数分のずれ（クロックバラツキ）が補正される。
（効果）
以上説明したように、第２の実施形態の画像形成装置は、図１７に示すように第１転写バイアス発生部８０９１が転写ローラ１１１（Ｎ，Ｗ，Ｋ）に印加する転写バイアスを、帯電ローラ１０５に印加する構成と、図１６に示すように第２転写バイアス発生部８０９２が転写ローラ１１１（Ｙ，Ｍ，Ｃ）に印加する転写バイアスを、現像ローラ１０７及び供給ローラ１０６に印加する構成とを備える。
以上説明したように、第２の実施形態の画像形成装置は、図１７に示すように第１転写バイアス発生部８０９１が転写ローラ１１１（Ｎ，Ｗ，Ｋ）に印加する転写バイアスを、帯電ローラ１０５に印加する構成と、図１６に示すように第２転写バイアス発生部８０９２が転写ローラ１１１（Ｙ，Ｍ，Ｃ）に印加する転写バイアスを、現像ローラ１０７及び供給ローラ１０６に印加する構成とを備える。
このように、第２の実施形態の画像形成装置は、転写ローラ１１１（Ｎ，Ｗ，Ｋ）と転写ローラ１１１（Ｙ，Ｍ，Ｃ）とで、転写バイアスの印加元が異なるにもかかわらず、同電圧を印加することができる。さらに、第１転写バイアス発生部８０９１と第２転写バイアス発生部８０９２とでは、同じ圧電トランスを用いて二次側出力電圧を制御し、さらに、異なるクロック周波数で駆動する構成であるにもかかわらず、クロック周波数分のずれ（クロックバラツキ）が補正し、精度の高いバイアス電圧制御を行うことができ、安定した高電圧を負荷に印加することができる。そして、良好な制御性を保持したまま、放射ノイズを低減することが可能となる。
《第３の実施形態》
（構成の説明）
図２２は、第３の実施形態に係る電圧制御部のブロック図である。電圧制御部８０６（８０６ａ，８０６ｂ）以外の構成については、第２の実施形態と同様の構成を備えるため、説明を省略する。電圧制御部８０６（８０６ａ，８０６ｂ）は補正値２０ｂｉｔレジスタ７１０を４組備えるものである。これは４チャンネルそれぞれに対応する。補正値２０ｂｉｔレジスタ７１０に保持される２０ｂｉｔ値は、プリンタエンジン制御部８０４により設定される構成となる。
（構成の説明）
図２２は、第３の実施形態に係る電圧制御部のブロック図である。電圧制御部８０６（８０６ａ，８０６ｂ）以外の構成については、第２の実施形態と同様の構成を備えるため、説明を省略する。電圧制御部８０６（８０６ａ，８０６ｂ）は補正値２０ｂｉｔレジスタ７１０を４組備えるものである。これは４チャンネルそれぞれに対応する。補正値２０ｂｉｔレジスタ７１０に保持される２０ｂｉｔ値は、プリンタエンジン制御部８０４により設定される構成となる。
ここで、図２３は圧電トランスの製造バラツキ（以下、製造バラツキと称する）に起因する特性の違いを示す模式図である。同製品として販売されている圧電トランス３０４（あるいは圧電トランス３０６）であっても、出力電圧／周波数特性が異なる。図２３に示すように、同製品として販売されている圧電トランス３０４−１と圧電トランス３０４−２において、圧電トランス３０４−１は例えば周波数ｆ１で出力電圧が極大値を取り、もう一方の圧電トランス３０４−２は例えば周波数ｆ２で出力電圧が極大値を取る。このように、同製品であっても、圧電トランス３０４−１と、圧電トランス３０４−２とで製造バラツキがあり、異なる周波数特性を有している。これは、製造時の圧電トランス３０４の大きさにバラツキが生じるためであり、バラツキの範囲は、例えば周波数にして±４％程度である。
第３の実施形態では、この製造バラツキにより生じてしまう印加電圧差を低減させる制御を行うものである。
第３の実施形態では、この製造バラツキにより生じてしまう印加電圧差を低減させる制御を行うものである。
（動作の説明）
動作については、第２の実施形態の電圧制御部と異なる部分のみ説明する。
ここで、圧電トランスは製造時の寸法バラツキにより周波数特性が図２３のようにばらついてしまう。そこで、第２の実施形態において、２つの圧電トランスを用いて、図９（または図１０）の特性を得た圧電トランス（以下、標準圧電トランスと称する）との製造バラツキを予め測定しておき、差分値（１９ｂｉｔ値）を補正値２０ｂｉｔレジスタ７１０に設定する。
動作については、第２の実施形態の電圧制御部と異なる部分のみ説明する。
ここで、圧電トランスは製造時の寸法バラツキにより周波数特性が図２３のようにばらついてしまう。そこで、第２の実施形態において、２つの圧電トランスを用いて、図９（または図１０）の特性を得た圧電トランス（以下、標準圧電トランスと称する）との製造バラツキを予め測定しておき、差分値（１９ｂｉｔ値）を補正値２０ｂｉｔレジスタ７１０に設定する。
製造バラツキを次のように測定する。まず、２つの圧電トランス（標準圧電トランスと、もう１つの圧電トランス）を用いて、圧電トランスの二次側出力電圧が、所定の電圧Ｖとなったときの、圧電トランスの一次側に入力される駆動周波数ｆ１，ｆ２を予め測定し、その差分値（１９ｂｉｔ値）を補正値２０ｂｉｔレジスタ７１０に設定する。最上位ｂｉｔ（２０ｂｉｔ目）は符号であり、０なら正、１なら負である。この補正値２０ｂｉｔレジスタ７１０に設定された値（１９ｂｉｔ値）で、１９ｂｉｔレジスタ６１１の１９ｂｉｔ値を補正する。
以上のように、第３の実施形態において補正値２０ｂｉｔレジスタ７１０に設定される補正値は、圧電トランスの製造バラツキと、２つの電圧制御部を用いることによるクロック周波数分のずれ（クロックバラツキ）とを補正する値である。
以上のように、第３の実施形態において補正値２０ｂｉｔレジスタ７１０に設定される補正値は、圧電トランスの製造バラツキと、２つの電圧制御部を用いることによるクロック周波数分のずれ（クロックバラツキ）とを補正する値である。
（効果）
以上説明したように、第３の実施形態の画像形成装置によれば、クロックバラツキだけでなく、圧電トランスの製造バラツキをも補正することにより、第２の実施形態よりさらに精度の高いバイアス電圧制御を行うことができ、安定した高電圧を負荷に印加することができる。そして、良好な制御性を保持したまま、放射ノイズを低減することが可能となる。
以上説明したように、第３の実施形態の画像形成装置によれば、クロックバラツキだけでなく、圧電トランスの製造バラツキをも補正することにより、第２の実施形態よりさらに精度の高いバイアス電圧制御を行うことができ、安定した高電圧を負荷に印加することができる。そして、良好な制御性を保持したまま、放射ノイズを低減することが可能となる。
本発明は、前記した実施形態に限定されることなく、本発明の要旨を逸脱しない範囲で種々の変更や変形を行うことができる。
例えば、第３の実施形態において、プリンタエンジン制御部８０４に値を保持する構成としているが、圧電トランスの製造バラツキのみ、記憶部２１５に記憶させておき、プリンタエンジン制御部８０４から前記値を読み出した上でクロック周波数補正値と加算した結果をＳＣＩ３４０にて設定してもよい。
例えば、第３の実施形態において、プリンタエンジン制御部８０４に値を保持する構成としているが、圧電トランスの製造バラツキのみ、記憶部２１５に記憶させておき、プリンタエンジン制御部８０４から前記値を読み出した上でクロック周波数補正値と加算した結果をＳＣＩ３４０にて設定してもよい。
本発明においては、カラータンデム直接転写方式の画像形成装置として説明したが、モノクロの画像形成装置、カラー中間転写装置にも適用可能であるし、帯電、現像、転写以外のバイアス源にも適用可能である。
１０５ 帯電ローラ
１０６ 供給ローラ
１０７ 現像ローラ
１１１ 転写ローラ
２０４ プリンタエンジン制御部
２０６ 電圧制御部（交流信号生成部）
２０６ａ 第１電圧制御部（交流信号生成部）
２０６ｂ 第２電圧制御部（交流信号生成部）
２０７ 帯電バイアス発生部
２０８ 供給バイアス発生部
２０９ 転写バイアス発生部
３０１ 高圧電源装置
３０１ａ 第１高圧電源装置
３０１ｂ 第２高圧電源装置
３０２ ＤＣ電源
３０３ 圧電トランス駆動回路（一次側回路）
３０４，３０６ 圧電トランス
３０５ 整流回路（二次側回路）
３０７ 出力電圧変換手段（帰還回路）
３０８ 降圧手段
３１２ ＲＥＳＥＴ
３１３ ＯＮ信号
３１４ ＤＡＴＡ信号
３１５ ＳＣＩ信号
３１６ ＰＷＭ信号
３１７ ＯＵＴ信号
３１８ ＡＤＣ端子
３１０１ 負荷
３１０２ 負荷
３１０３ 負荷
Ｃ シアン
Ｍ マゼンタ
Ｙ イエロー
Ｋ ブラック
１０６ 供給ローラ
１０７ 現像ローラ
１１１ 転写ローラ
２０４ プリンタエンジン制御部
２０６ 電圧制御部（交流信号生成部）
２０６ａ 第１電圧制御部（交流信号生成部）
２０６ｂ 第２電圧制御部（交流信号生成部）
２０７ 帯電バイアス発生部
２０８ 供給バイアス発生部
２０９ 転写バイアス発生部
３０１ 高圧電源装置
３０１ａ 第１高圧電源装置
３０１ｂ 第２高圧電源装置
３０２ ＤＣ電源
３０３ 圧電トランス駆動回路（一次側回路）
３０４，３０６ 圧電トランス
３０５ 整流回路（二次側回路）
３０７ 出力電圧変換手段（帰還回路）
３０８ 降圧手段
３１２ ＲＥＳＥＴ
３１３ ＯＮ信号
３１４ ＤＡＴＡ信号
３１５ ＳＣＩ信号
３１６ ＰＷＭ信号
３１７ ＯＵＴ信号
３１８ ＡＤＣ端子
３１０１ 負荷
３１０２ 負荷
３１０３ 負荷
Ｃ シアン
Ｍ マゼンタ
Ｙ イエロー
Ｋ ブラック
Claims (5)
- 複数の負荷に電圧を印加する電源装置であって、
駆動周波数に応じて昇圧比が変化する複数種類の圧電トランスと、
周波数が互いに異なるクロック信号を発生する複数の発振器と、
各々の前記発振器が発生したクロック信号を用いて、周波数が互いに異なる交流信号を生成する複数の交流信号生成部と、
前記交流信号の周波数の交流電圧を前記圧電トランスの一次側の各々に印加する複数の一次側回路と、
各々の前記圧電トランスの二次側に接続され、前記各々の負荷に高電圧を印加する複数の二次側回路とを備え、
前記交流信号は、前記クロック信号を自然数Ｎで分周した分周信号と、前記クロック信号をＮ以外の自然数Ｍで分周した他の分周信号とを合成することにより生成され、
各々の前記交流信号生成部は、各々の前記圧電トランスの周波数特性の情報に基づき、前記自然数Ｎ，Ｍを決定し、
前記圧電トランスの周波数特性の情報は、
前記圧電トランスの一次側に前記交流電圧が入力されたときの、その交流電圧の周波数と、二次側出力電圧値とを対応づけて記憶する第１のステップ値テーブルである
ことを特徴とする電源装置。 - 各々の前記二次側回路の出力電圧を、各々の前記交流信号生成部に帰還させる複数の帰還回路をさらに備え、
各々の前記交流信号生成部は、前記二次側回路の出力電圧が目標電圧に一致するように、前記分周信号を合成することを特徴とする請求項１に記載の電源装置。 - 各々の前記目標電圧は、複数の前記圧電トランスの駆動周波数の比と複数の前記クロック信号の周波数の比とが略等しくなるように設定されていることを特徴とする請求項２に記載の電源装置。
- 現像器及び転写ローラを有する画像形成装置であって、
請求項１乃至請求項３の何れか一項に記載の電源装置を備え、
前記複数の負荷は、前記現像器及び前記転写ローラであることを特徴とする画像形成装置。 - 帯電手段及び現像手段を備える現像器を複数有する画像形成装置であって、
請求項１乃至請求項３の何れか一項に記載の電源装置を備え、
各々の前記負荷は、複数の前記帯電手段及び降圧手段を介して接続された前記現像手段であることを特徴とする画像形成装置。
Priority Applications (1)
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