JP5690664B2 - 電源装置及び画像形成装置 - Google Patents

Description

本発明は、圧電トランスを使用して出力を制御する電源装置とそれを使用する画像形成装置に関する。

従来、この種の装置として、例えば、圧電トランスを電圧制御発振器（ＶＣＯ）により制御し、制御ゲインを出力電圧によって切り替える構成のものがあった（例えば、特許文献１参照）。

特開２００７―１８９８８０号公報（段落番号００２１〜００２６、図１）

しかしながら、目標出力電圧近傍での制御は駆動周波数によらず等しくなり、出力電圧が共振周波数に近い高い電圧である場合と出力電圧が低い場合で同じ制御となってしまう。圧電トランスは上記文献の図２や図６で示されるように周波数の領域によって単位周波数変化辺りの出力電圧変化量が異なるので高い出力電圧と低い出力電圧での制御性の両立が困難であった。

本発明による電源装置は、
駆動信号が入力され、該駆動信号に基づいてスイッチング信号を出力するスイッチング回路と、前記スイッチング信号が入力され、前記駆動信号の周波数に応じて出力電圧又は出力電流を可変する圧電トランスと、前記出力電圧又は出力電流を検出して出力レベルに比例する帰還信号を出力する出力変換部と、Ｎビットの分周比値を入力して基準クロックを分周し、前記Ｎビットの分周比値に比例する平均周期の前記駆動信号を出力する駆動信号生成部と、所定ビットの目標データ値と、前記帰還信号を前記所定ビットにＡ／Ｄ変換した帰還データ値とを比較し、比較結果に応じた比較出力を出力する比較器と、各アドレスに予め設定した加減算データを保持するデータメモリと、タイマによって処理タイミングが管理されたステップ毎に、前記比較出力に応じて前記Ｎビットの分周比値に対して前記データメモリから読み出した前記加減算データを加算又は減算して該Ｎビットの分周比値を逐次更新する演算器とを有し、
前記演算器は、前記加減算データを、逐次更新される前記Ｎビットの分周比値から抽出した所定のＭ（Ｍ＜Ｎ）ビット幅のデータを前記アドレスとして読み出したデータとし、負帰還制御により前記帰還データ値が前記目標データ値に接近するように演算し、前記データメモリには、各ステップでの加減算処理において、前記出力電圧又は出力電流の変化幅が略一定となるような前記加減算データが前記各アドレスに保存されている
ことを特徴とする。

本発明によれば、負帰還制御時の各ステップにおける出力電圧又は出力電流の変化を略一定に保つことができるので、出力電圧又は出力電流の変化範囲内において常に安定した制御が可能となり、また出力値が目標値近辺で増減し場合でも、その変化幅を所望の小さい範囲に抑制することができる。

本発明による電源装置を備えた画像形成装置の実施の形態１の要部構成を概略的に示す要部構成図である。 画像形成装置における制御系の回路構成を示すブロック図である。 実施の形態１の電源装置を説明するブロック図である。 実施の形態１において、（Ｍ）系統の転写バイアス発生部の回路構成のみをプリンタエンジン制御部、出力制御部と共に示す回路構成図である。 実施の形態１において、（Ｃ）系統の転写バイアス発生部の回路構成のみをプリンタエンジン制御部、出力制御部と共に示す回路構成図である。 実施の形態１において、ＡＳＩＣで形成された出力制御部の構成を機能別にブロック化したブロック図である。 メモリが保持する９ビットデータ（出力値）を８ビットのアドレス（入力値）と対応して示した図である。 メモリが保持する９ビットデータ（出力値）を８ビットのアドレス（入力値）と対応して示した図である。 １９ｂｉｔレジスタが保持する１９ビットの分周比値と、（Ｃ）系統の転写バイアス発生部から出力される出力電圧の関係を対応して示したデータである。 １９ｂｉｔレジスタが保持する１９ビットの分周比値と、（Ｍ、Ｙ、Ｋ）系統の転写バイアス発生部から出力される出力電圧の関係を対応して示したデータである。 （Ｃ）系統の転写バイアス発生部と（Ｍ、Ｙ、Ｋ）系統の転写バイアス発生部とが入出力する駆動周波数と転写バイアス電圧の関係を示す特性図である。 誤差保持レジスタが実行する処理を説明するためのフローチャートである。 タイマが出力する選択パルス信号のタイムチャートである。 転写バイアス発生部において、圧電トランス（（Ｃ）系統）を用いた場合の、制御ステップ値テーブルの数値の算出例を示す図である。 転写バイアス発生部において、圧電トランス（（Ｃ）系統）を用いた場合の、制御ステップ値テーブルの数値の算出例を示す図である。 転写バイアス発生部において、圧電トランス（（Ｍ、Ｙ、Ｋ）系統）を用いた場合の、制御ステップ値テーブルの数値の算出例を示す図である。 実施の形態２の電源装置を説明するブロック図である。 実施の形態２において、（Ｍ）系統の転写バイアス発生部の回路構成のみをプリンタエンジン制御部、出力制御部と共に示す回路構成図である。 実施の形態２において、（Ｃ）系統の転写バイアス発生部の回路構成のみをプリンタエンジン制御部、出力制御部と共に示す回路構成図である。 実施の形態２において、ＡＳＩＣで形成された出力制御部の構成を機能別にブロック化したブロック図である。

実施の形態１．
図１は、本発明による電源装置を備えた画像形成装置の実施の形態１の要部構成を概略的に示す要部構成図である。

画像形成装置１１は、例えば、電子写真カラープリンタとしての構成を備え、４つの独立した画像形成部を構成する画像形成ユニット１２Ｋ、１２Ｙ、１２Ｍ、１２Ｃ（特に区別する必要がない場合は単に画像形成ユニット１２と称す場合がある）が記録媒体としての記録用紙３０の挿入側から排出側に沿って配設されている。画像形成ユニット１２Ｋはブラック（Ｋ）の画像を形成し、画像形成ユニット１２Ｙはイエロー（Ｙ）の画像を形成し、画像形成ユニット１２Ｍはマゼンタ（Ｍ）の画像を形成し、画像形成ユニット１２Ｃはシアン（Ｃ）の画像を形成する。なお、記録媒体として、記録用紙３０の他に、ＯＨＰ用紙、封筒、複写紙、特殊紙等を使用することができる。

各画像形成ユニット１２Ｋ、１２Ｙ、１２Ｍ、１２Ｃには、感光体ドラム１３Ｋ、１３Ｙ、１３Ｍ、１３Ｃ（特に区別する必要がない場合は単に感光体ドラム１３と称す場合がある）と、対応する感光体ドラム１３Ｋ、１３Ｙ、１３Ｍ、１３Ｃの表面を一様に、且つ、均一に帯電させる帯電ローラ１４Ｋ、１４Ｙ、１４Ｍ、１４Ｃ（特に区別する必要がない場合は単に帯電ローラ１４と称す場合がある）と、対応する感光体ドラム１３Ｋ、１３Ｙ、１３Ｍ、１３Ｃの表面に形成された静電潜像に図示しない現像剤（例えば、トナー）を付着させ、可視像である各色のトナー像を形成する現像ローラ１６Ｋ、１６Ｙ、１６Ｍ、１６Ｃ（特に区別する必要がない場合は単に現像ローラ１６と称す場合がある）と、対応する現像ローラ１６Ｋ、１６Ｙ、１６Ｍ、１６Ｃに圧接させたトナー供給ローラ１８Ｋ、１８Ｙ、１８Ｍ、１８Ｃ（特に区別する必要がない場合は単にトナー供給ローラ１８と称す場合がある）とが配設されている。

各トナー供給ローラ１８Ｋ、１８Ｙ、１８Ｍ、１８Ｃは、画像形成ユニット本体に対して着脱可能に装着された対応するトナーカートリッジ２０Ｋ、２０Ｙ、２０Ｍ、２０Ｃ（特に区別する必要がない場合は単にトナーカートリッジ２０と称す場合がある）から供給された各色のトナーを対応する現像ローラ１６Ｋ、１６Ｙ、１６Ｍ、１６Ｃに供給するローラである。各現像ローラ１６Ｋ、１６Ｙ、１６Ｍ、１６Ｃには、それぞれ対応する現像ブレード１９Ｋ、１９Ｙ、１９Ｍ、１９Ｃ（特に区別する必要がない場合は単に現像ブレード１９と称す場合がある）が圧接されている。現像ブレード１９は、現像ローラ１６上において、トナー供給ローラ１８から供給されたトナーを薄層化するものである。尚、ここでは、トナーカートリッジ２０は、画像形成ユニット１２本体に対して着脱自在に装着されるものとしたが、一体的に形成されていてもよい。

各画像形成ユニット１２Ｋ、１２Ｙ、１２Ｍ、１２Ｃにおける、感光体ドラム１３Ｋ、１３Ｙ、１３Ｍ、１３Ｃの上方には、それぞれ対応するＬＥＤヘッド１５Ｋ、１５Ｙ、１５Ｍ、１５Ｃ（特に区別する必要がない場合は単にＬＥＤヘッド１５と称す場合がある）が、感光体ドラム１３Ｋ、１３Ｙ、１３Ｍ、１３Ｃと対向する位置に配設されている。各ＬＥＤヘッド１５は、対応する色の画像データに従って、感光体ドラム１３を露光し、静電潜像を形成する装置である。

４つの画像形成ユニット１２の各感光体ドラム１３の下方には、転写ユニット２１が配設されている。転写ユニット２１は、転写ローラ１７Ｋ、１７Ｙ、１７Ｍ、１７Ｃ（特に区別する必要がない場合は単に転写ローラ１７と称す場合がある）と、転写ベルト駆動ローラ２１ａ及び転写ベルト従動ローラ２１ｂによって、張架した状態で図１中の矢印Ａ方向へ走行可能に配設された転写ベルト２６を備えている。各転写ローラ１７は、転写ベルト２６を介してそれぞれ対応する感光体ドラム１３に圧接して配置され、ニップ部において用紙をトナーと逆の極性に帯電させ、対応する感光体ドラム１３に形成された各色のトナー像を順次用紙に重ねて転写する。

画像形成装置１１の下部には、転写ベルト２６に用紙を供給するための給紙機構が配設されている。給紙機構は、ホッピングローラ２２、レジストローラ対２３、用紙収容カセット２４等を備えている。

更に、転写ベルト２６の排出側には、定着器２８が設けられている。定着器２８は、加熱ローラ及びバックアップローラを有し、用紙上に転写されたトナーを加圧、加熱することによって定着させる装置であり、この排出側には、用紙ガイド３１に沿って配置された図示しない排出ローラ及び用紙スタッカ部２９等が設けられている。

以上のように構成された画像形成装置１１における印刷動作について、簡単に説明する。先ず、用紙収容カセット２４内の記録用紙３０は、ホッピングローラ２２によって繰り出され、レジストローラ２３へ送られて斜行が矯正され、続いてレジストローラ２３から転写ベルト２６に送られ、この転写ベルト２６の走行に伴って、画像形成ユニット１２Ｋ、１２Ｙ、１２Ｍ、１２Ｃへと順次搬送される。レジストローラ２３の後段には用紙検出センサ２５が配置され、通過する記録用紙３０の通過を接触或いは非接触で検出し、後述するプリンタエンジン制御部１５３（図２）に検出信号を出力する。

一方、各画像形成ユニット１２において、感光体ドラム１３の表面は、帯電ローラ１４によって帯電された後、対応するＬＥＤヘッド１５によって露光され、この露光によって表面に静電潜像が形成される。静電潜像が形成された部分には、現像ローラ１６上で薄層化されたトナーが静電的に付着されて対応する色のトナー像が形成される。各感光体ドラム１３に形成されたトナー像は、対応する転写ローラ１７によって記録用紙３０に順次重ねて転写され、記録用紙上にカラーのトナー像を形成する。転写後に、各感光体ドラム１３上に残留したトナーは、それぞれ図示しないクリーニング装置によって除去される。

カラーのトナー像が形成された記録用紙３０は、定着器２８に送られる。この定着器２８において、カラーのトナー像が記録用紙３０に定着され、カラー画像が形成される。カラー画像が形成された記録用紙３０は、図示しない排出ローラによって用紙ガイド３１に沿って搬送され、用紙スタッカ部２９へ排出される。以上のような過程を経て、カラー画像が記録用紙３０上に形成される。尚、転写ベルト２６上に付着する残留トナーは、ベルトクリーニングブレード３２によってベルトクリーナ容器３３内に収容される。

図２は、画像形成装置１１における制御系の回路構成を示すブロック図である。

ホストインターフェース部１５０は、コマンド／画像処理部１５１に対してデータを送受信し、コマンド／画像処理部１５１は、ＬＥＤヘッドインターフェース部１５２に画像データを出力する。ＬＥＤヘッドインターフェース部１５２は、プリンタエンジン制御部１５３によってヘッド駆動パルス等を制御され、ＬＥＤヘッド１５Ｋ、１５Ｙ、１５Ｍ、１５Ｃを発光させる。

プリンタエンジン制御部１５３は、出力制御部１６０に帯電バイアス、現像バイアス、転写バイアス等の制御値を送り、出力制御部１６０は、帯電バイアス発生部１６１、現像バイアス発生部１６２、及び後述するように圧電トランスを用いて構成された転写バイアス発生部１６３に制御信号を送る。帯電バイアス発生部１６１は、ブラック（Ｋ）、イエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）用の各画像形成ユニット１２の帯電ローラ１４（図１）に個別にバイアス電圧を印加し、現像バイアス発生部１６２は、ブラック（Ｋ）、イエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）用の各画像形成ユニット１２の現像ローラ１６（図１）に個別にバイアス電圧を印加する。

用紙検出センサ２５は、後述するように、転写バイアス発生部１６３によるバイアス電圧発生タイミングを調整する為に用いられる。プリンタエンジン制御部１５３は、ホッピングローラ２２を駆動するホッピングモータ１５４、レジストローラ対２３を駆動するレジストモータ１５５、転写ベルト駆動ローラ２１ａを駆動するベルトモータ１５６、定着器２８の各ローラを駆動する定着器モータ１５７、画像形成ユニット１２の感光体ドラム１３等の各回転体を画像形成ユニット毎に個別に駆動する４つのドラムモータ（Ｋ、Ｙ、Ｍ、Ｃ）１５８を所定のタイミングで駆動する。定着器２８の加熱ローラに備えられる定着器ヒータ１５９は、加熱ローラの温度を検出するサーミスタ１６５の検出値に応じてプリンタエンジン制御部１５３によって温度制御される。

図３は、本発明の電源装置１０１を説明するブロック図である。即ち、図２に示すブロック図の内、転写ローラ１７にバイアス電圧を印加するために必要な部分だけをピックアップして記述したブロック図となっている。例えば、プリンタエンジン制御部１５３及び出力制御部１６０で、帯電バイアス発生及び現像バイアス発生に必要な回路については省いている。

図３において、出力制御部１６０は、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）で構成され、プリンタエンジン制御部１５３から、リセット信号、印加タイミングを指示するオン信号（４ビット）２１０、出力負荷としての各転写ローラ１７の印加電圧値を指示する目標値データ（１０ビット）２１１、及び双方向のシリアル通信信号ＳＣＩを受信し、出力部から圧電トランス駆動パルスを出力する。ここでは、シアン（Ｃ）、マゼンタ（Ｍ）、イエロー（Ｙ）、ブラック（Ｋ）の４つの転写ローラ１７を個別に制御するために、４つの出力ポート、ＯＵＴ（Ｃ）、ＯＵＴ（Ｍ）、ＯＵＴ（Ｙ）、ＯＵＴ（Ｋ）（特に区別する必要がない場合は単に出力部ＯＵＴと称す場合がある）から、対応するスイッチング回路に相当する圧電トランス駆動回路２０３Ｃ、２０３Ｍ、２０３Ｙ、２０３Ｋ（特に区別する必要がない場合は単に圧電トランス駆動回路２０３と称す場合がある）に個別の圧電トランス駆動パルスを出力する。

オン信号２１０は、シアン（Ｃ）、マゼンタ（Ｍ）、イエロー（Ｙ）、ブラック（Ｋ）の系統毎に１本ずつ計４本、目標値データ２１１は、各系統毎に１０本ずつ計４０本の信号経路をそれぞれ有する。

圧電トランス２０８及び圧電トランス２０４Ｍ、２０４Ｙ、２０４Ｋ（特に区別する必要がない場合は単に圧電トランス２０４と称す場合がある）は、セラミック等の圧電振動子の共振現象を利用して昇圧を行う圧電トランスであり、圧電トランス２０８と圧電トランス２０４とでは、後述するように仕様が異なる。ＣＤ電源２０１は、４つの圧電トランス駆動回路２０３に共通のＤＣ電源であり、後述するように２４Ｖの直流定電圧を出力する。スイッチング素子を用いた圧電トランス駆動回路２０３は、対応する圧電トランス２０８、２０４の１次側に印加する１次側電圧を出力する。

整流回路２０５Ｃ、２０５Ｍ、２０５Ｙ、２０５Ｋ（特に区別する必要がない場合は単に整流回路２０５と称す場合がある）は、圧電トランス２０４、２０８の２次側から出力される高圧の２次側電圧を整流して直流電圧に変換し、転写バイアス電圧として出力負荷である転写ローラ１７に印加する。出力変換部としての電圧変換回路２０７ｃ、２０７Ｍ、２０７Ｙ、２０７Ｋ（特に区別する必要がない場合は単に電圧変換回路２０７と称す場合がある）は、対応する各整流回路２０５の高出力の転写バイアス電圧（直流）を所定の比率で降圧した低電圧に変換し、出力電圧情報（帰還電圧信号）として、出力制御部１６０の４つのアナログ／デジタルコンバータ（以下ＡＤＣと称す）の入力ポートＡＤＣ（Ｃ）、ＡＤＣ（Ｍ）、ＡＤＣ（Ｙ）、ＡＤＣ（Ｋ）（特に区別する必要がない場合は単に入力ポートＡＤＣと称す場合がある）に印加する。

図３に示すように、圧電トランス駆動回路２０３Ｃ、圧電トランス２０８、整流回路２０５Ｃ、出力電圧変換回路２０７Ｃによって転写バイアス発生部１６３Ｃが構成され、圧電トランス駆動回路２０３Ｍ、圧電トランス２０４Ｍ、整流回路２０５Ｍ、出力電圧変換回路２０７Ｍによって転写バイアス発生部１６３Ｍが構成され、圧電トランス駆動回路２０３Ｙ、圧電トランス２０４Ｙ、整流回路２０５Ｙ、出力電圧変換回路２０７Ｙによって転写バイアス発生部１６３Ｙが構成され、圧電トランス駆動回路２０３Ｋ、圧電トランス２０４Ｋ、整流回路２０５Ｋ、出力電圧変換回路２０７Ｋによって転写バイアス発生部１６３Ｋが構成されている。

本実施の形態の画像形成装置１１のように、図１に示すように転写部を直列に並べたタンデム型の直接転写方式の場合、下流にいくほど高い転写バイアスが必要となるため、上流側から順にブラック（Ｋ）、イエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）の順に転写部が配置された場合、シアン（Ｃ）用の転写ローラ１７Ｃに対して、他の転写ローラ１７Ｍ、１７Ｙ、１７Ｋよりも高い電圧を印加できるように、シアン（Ｃ）用の圧電トランス２０８には長さは３２ｍｍの圧電トランスを用い、その他３つの圧電トランス２０４には長さ２１ｍｍの圧電トランスを用いている。

尚、本実施の形態では、ＡＳＩＣで構成され出力制御部１６０は、独立して構成されているが、プリンタエンジン制御部１５３のＬＳＩ内にあっても構わない。またここでは、ＡＳＩＣという呼称を用いているが、マイクロプロセッサ等のＣＰＵを内蔵したものでも実現可能であるし、ＦＰＧＡ等でも実現可能である。

図３に示す転写バイアス発生部１６３Ｃと転写バイアス発生部１６３Ｍ、１６３Ｙ、１６３Ｋとは、圧電トランスの仕様及び一部のコンデンサ容量が異なるのみで、他の回路構成は同じである。従って、図４に転写バイアス発生部１６３Ｍの回路構成のみを、図５に転写バイアス発生部１６３Ｃの回路構成のみを、それぞれプリンタエンジン制御部１５３、出力制御部１６０と共に示し、それらの構成について以下に説明する。

図４において、図３と同じ構成要素には同じ部号を付している。即ち、１５３はプリンタエンジン制御部、１６０は出力制御部、１６３Ｍはマゼンタ（Ｍ）用の転写バイアス発生部、２０３Ｍはマゼンタ（Ｍ）用の圧電トランス駆動回路、２０４Ｍはマゼンタ（Ｍ）用の圧電トランス、２０５Ｍはマゼンタ（Ｍ）用の整流回路、２０７Ｍはマゼンタ（Ｍ）用の出力電圧変換回路、１７Ｍは出力負荷としてのマゼンタ（Ｍ）用の転写ローラ（Ｍ）である。基準クロック発信器３１６は、電源入力部ＶＤＤと出力イネーブル端子ＯＥに図示しないＤＣ電圧源から５Ｖ電圧が供給或いは印加され、ＧＮＤ端子が接地され、クロック端子ＣＬＫが抵抗３２１を介してＡＳＩＣで形成された出力制御部１６０のクロック入力端子ＣＬＫ＿ＩＮに接続され、ここに５０ＭＨｚのクロック信号を供給する。

出力制御部１６０は、入力したクロックに同期して動作し、プリンタエンジン制御部１５３からリセット信号、各転写ローラ１７への印加タイミングを個別に指示するオン信号（４ビット）２１０、出力負荷としての各転写ローラ１７の印加電圧値を指示する目標値データ（１０ビット）２１１、及び双方向のシリアル通信信号ＳＣＩを受信し、出力部からを出力する。オン信号２１０は、シアン（Ｃ）、マゼンタ（Ｍ）、イエロー（Ｙ）、ブラック（Ｋ）の系統毎に１本ずつ計４本、目標値データ２１１も、系統毎に１０本ずつ計４０本の信号経路をそれぞれ有する。ここでは、（Ｍ）系統の入力分のみを示し、出力側も（Ｍ）系統の出力ポートＯＵＴ（Ｍ）のみを示している。

尚、画像形成装置の説明で、シアン（Ｃ）、マゼンタ（Ｍ）、イエロー（Ｙ）、ブラック（Ｋ）を区別する場合には上記したように（ ）系統と記述する場合がある。

圧電トランス駆動回路２０３は、抵抗３０３，３０４、ＮチャンネルパワーＭＯＳＦＥＴ（以後、ＦＥＴと称す）３０２、コンデンサ３０５、インダクタ３０１により構成され、ＦＥＴのゲートは、抵抗３０３を介して出力制御部１６０の出力ポートＯＵＴ（Ｍ）に接続されると共に抵抗３０４を介してアースされ、ＦＥＴ３０２のドレインは、インダクタ３０１を介して２４ＶのＤＣ電圧源に接続されると共に（Ｍ）系統の圧電トランス２０４Ｍの１次側入力端子２０４ａに接続され、ＦＥＴ３０２のソースは、アースされると共にコンデンサ３０５を介してドレインに接続されている。以上の構成において、ＦＥＴ３０２のゲートにパルスが入力されると、圧電トランス２０４Ｍの１次側入力端子２０４ａにピークが１００Ｖ程度の正弦半波が印加される。

このとき圧電トランス２０４Ｍの２次側出力端子２０４ｂからは、ＦＥＴ３０２のスイッチング周波数に応じて０〜７．０ｋＶ程度の出力が得られる。この２次側出力特性は、後述するようにＦＥＴ３０２のスイッチング周波数（＝圧電トランス駆動パルスの周波数）によって昇圧比が決まる。

整流回路２０５Ｍは、ダイオード３０６，３０７、及びコンデンサ３０８により構成され、圧電トランス２０４Ｍから出力される交流の高圧出力を直流の高圧出力に変換する。この高圧出力が、転写バイアス発生部１６３Ｍの出力電圧、即ち転写バイアス電圧として出力負荷としての（Ｍ）系統の転写ローラ１７Ｍに印加される。出力電圧変換回路２０７Ｍは、抵抗３０９と抵抗３１０とでこの転写バイアス電圧を分圧し、更に抵抗３１１とコンデンサ３１２で平滑化した後、ボルテージフォロワのオペアンプ３１３から、出力電圧情報（帰還電圧信号）として帰還電圧（直流）が出力制御部１６０のＡＤＣの入力ポートＡＤＣ（Ｍ）に送信する。

ここでは出力電圧変換回路２０７Ｍの、抵抗３０９を２００ＭΩに、抵抗３１０を１００ｋΩに設定するため、出力電圧変換回路２０７Ｍは、転写バイアス電圧を（１／２０００）程度に降圧した帰還電圧信号を入力ポートＡＤＣ（Ｍ）に送信し、出力制御部１６０は、ここに入力した帰還電圧信号を５Ｖ入力の１０ビットＡＤＣ４１４（図６）でＡ／Ｄ変換することにより、転写バイアス(出力)電圧の０Ｖ〜１０ｋＶの電圧をデジタル値０００〜３ＦＦｈｅｘの帰還電圧値に変換する。

図５は、（Ｃ）系統の転写バイアス発生部１６３Ｃの回路構成をプリンタエンジン制御部１５３、出力制御部１６０と共に示した回路図である。前記したように、この転写バイアス発生部１６３Ｃが、図４に示す（Ｍ）、（Ｙ）、（Ｋ）系統の転写バイアス発生部１６３と異なる点は、圧電トランス２０８の仕様、及びこれに伴うコンデンサ３３０の容量のみである。その他の構成では、出力制御部１６０の出力ポートＯＵＴ（Ｃ）及び入力ポートＡＤＣ（Ｃ）が（Ｃ）系統になる以外は図４と同じであるため、図５のここでの説明は省略する。

図６は、図４に示すＡＳＩＣで形成された出力制御部１６０の構成を機能別にブロック化したブロック図であるが、回路は論理記述言語等により記述され、ＡＳＩＣ化されている。また同図において、４重ブロックで記述された構成要素は、それぞれ（Ｋ）、（Ｙ）、（Ｍ）、（Ｃ）の４系統で構成されたものであるが、概ね同様の動作を行うため、同図では、便宜上４重ブロックで記述して特定しない１系統として説明し、必要に応じて４系統を分けて説明する。

図６において、図３と同じ構成要素には同じ符号を付している。即ち、１５３はプリンタエンジン制御部、１６０は出力制御部、２０７は出力電圧変換回路、２１１は印加電圧値を指示する４系統の目標値データ（１０ビット）、２１０はオン信号である。４系統の１０ビットのＡＤＣ４１４は、対応する入力ポートＡＤＣに入力した出力電圧変換回路２０７からの０〜５Ｖの４系統の帰還電圧信号を、後述する所定のタイミングで順次１０ビットのデジタル値に変換する。

データメモリとしてのメモリ４６０内には、８ビットの０〜２５５のアドレス値に対してそれぞれ９ビットのデータを保持し、内部には制御ステップ値テーブル４０３、４系統のカウンタ上限値テーブル４０１、及び４系統のカウンタ下限値テーブル４０２があり、４系統のカウンタ上限値テーブル４０１及びカウンタ下限値テーブル４０２は、後述するように、４系統の演算器４０５が出力する１９ビットの演算出力のそれぞれ対応する演算出力の上位９ビットの上限値及び下限値を保持している。

図７、図８は、メモリ４６０が保持する９ビットデータ（出力値）を８ビットのアドレス（入力値）と対応して示した図である。同図において、アドレス００ｈｅｘ〜Ｆ７ｈｅｘまでが制御ステップ値テーブル４０３の保持データであり、アドレスＦ８ｈｅｘ〜ＦＢｈｅｘがカウンタ下限値テーブル４０２の保持データであり、アドレスＦＣｈｅｘ〜ＦＦｈｅｘがカウンタ上限値テーブル４０１の保持データである。これらのメモリデータは、プリンタエンジン制御部１５３から受信するシリアル通信信号ＳＣＩによって、後述するタイミングで設定される。

比較器４０６は、転写ローラ１７に印加する目標電圧を指示する１０ビットの目標値データ２１１とＡＤＣ４１４でデジタルに変換された１０ビットの帰還電圧値とを比較し、帰還電圧値（デジタル）≧目標値データ（デジタル）の場合「Ｌ」を出力し、そうでない場合には「Ｈ」を演算器４０５へ出力する。これらの比較は４系統で個別に順次実行される。演算器４０５は、比較器４０６の出力の「Ｈ」又は「Ｌ」応じて、１９ビットレジスタ４０７に保持された１９ビットのデジタル値に対して、制御ステップ値テーブル４０３から読み出した９ビットデータ（出力値）を加算又は減算し、演算結果を１９ビットレジスタ４０７に戻してこの１９ビットレジスタ４０７が保持する１９ビット分周比値を更新する。

このとき、制御ステップ値テーブル４０３の読み出しを指定するアドレス（入力値）として、１９ビットの分周比値のＭＳＢを除く上位８（Ｍ）ビット（１１ＳＢ〜１８ＳＢ）が使用される。これらの演算は、後述する所定のタイミングで順次４系統で個別に順次実行される。尚、ここでは便宜上、１９ビット分周比値の上位９ビットが分周比の整数値を示し、下位１０ビットが（値／１０２４）に相当する小数値を示す。

タイマ４０４は、図１３のタイムチャートに示すように、（Ｃ）、（Ｍ）、（Ｙ）、（Ｋ）の４系統毎にタイミングをずらして順次択一的に繰り返し生じるパルス１８０を有する選択パルス信号を出力し、これらの選択パルス信号を入力する４系統の演算器４０５は、同じく選択パルス信号を入力する１０ビットＡＤＣ４１４と相俟って各パルスタイミングに従うステップ毎に順次上記演算を１回ずつ実行する。従って、４系統の演算器４０５による各ステップでの加減算処理は、各系統で処理タイミングがずれるため、１つの制御ステップ値テーブル４０３のデータを４つの系統で共用することができる。

駆動信号生成部に相当するパルス出力生成部４５０は、演算器４０５によって更新され、１９ビットレジスタ４０７によって保持された１９ビット分周比値に従って、後述するように、平均周期が（（１９ビット分周比値）×２０÷１０２４ｎｓｅｃ）の、オンデューティ３０％の圧電トランス駆動パルスを生成するもので、それぞれ４系統の１９ビットレジスタ４０７、１プラス加算器４０８、分周セレクタ４０９、誤差保持レジスタ４１１、分周器４１０、及び出力セレクタ４１２によって個別に構成されている。

１９ビットレジスタ４０７は、上記したように演算器４０５によって、保持する１９ビットの分周比値が逐次更新されると共に、１９ビット分周比値の上位９ビットを分周セレクタ４０９及び１プラス加算器４０８に出力し、下位１０ビットを誤差保持レジスタ４１１に出力する。誤差保持レジスタ４１１は、分周器４１０から出力されるパルスの立ち上がり毎に入力する下位１０ビットの値を１０ビットのレジスタ保持値に加算してこのレジスタ保持値を逐次更新し、加算時にオーバーフローが発生した場合に「Ｈ」となり、そうでない場合には「Ｌ」となるセレクト信号を分周セレクタ４０９に出力する。

分周セレクタ４０９は、一方の入力部に１９（Ｎ）ビット分周比値の上位９（Ｓ）ビット値を直接入力し、他方の入力部に１プラス加算器４０８によって１９ビット分周比値の上位９ビット値に１を加算した９ビット値を入力し、誤差保持レジスタ４１１から入力するセレクト信号が、「Ｌ」の場合には直接入力した分周比値の上位９ビットを選択して分周器４１０へ出力し、「Ｈ」の場合には１プラス加算器４０８によって１を加算した９ビット値を選択して分周器４１０へ出力する。

分周器４１０は、分周セレクタ４０９から入力した９ビット値をカウントし、（９ビット値×２０ｎｓｅｃ）周期でオンデューティ３０％のパルス信号を出力セレクタ４１２へ出力する。２０ｎｓｅｃは、基準クロック発信器３１６（図４）によって形成されるＣＬＫ信号の周期である。出力セレクタ４１２は、後述するように、プリンタエンジン制御部１５３から入力するオン信号２１０のオン「Ｈ」によって分周器４１０からのパルス信号を圧電トランス駆動パルスとして出力し、オン信号２１０のオフ「Ｌ」時には、０Ｖ（アースレベル）出力となる。尚、オンデューティ３０％のパルス信号は、９ビット出力値の１／４値、１／３２値、１／６４値の和、即ち分周セレクタ４０９の９ビット出力をそれぞれ右シフト２ビット、右シフト５ビット、右シフト６ビットした値による。

パルス出力生成部４５０の動作について更に説明する。上記したように、分周セレクタ４０９は、一方の入力部に１９ビットレジスタ４０７が保持する１９ビット分周比値の整数値に相当する上位９ビット値、例えばＤを入力し、他方の入力部にＤ＋１を入力し、この２つの値を誤差保持レジスタ４１１から入力する選択信号によって選択出力している。この選択は、分周器４１０から出力されるパルス信号の周期で行われ、１０２４パルスの間にＤをＥ回、（Ｄ＋１）を（１０２４−Ｅ）回出力することにより、
｛Ｄ×Ｅ＋（Ｄ＋１）×（１０２４−Ｅ）｝／１０２４
＝上位９ビット値＋（下位１０ビット値／１０２４）
となるように制御する。このように制御することによって、９ビット入力の分周器４１０から出力されるパルス信号の、少なくとも１０２４のパルスを生成する間における平均周期は、１９ビットレジスタ４０７が保持する１９ビット分周比値に基づいて、同条件でそのまま（少数値を含む）、仮に１９ビット入力の分周器で分周して得たパルス信号の周期と一致する。

従ってここでいう平均周期とは、分周器４１０が出力するパルス信号が所定数（ここでは１０２４）のパルスを生成する間の平均周期のことである。

図１２は、上記等式でのＥを導くため、誤差保持レジスタ４１１が実行する処理を説明するためのフローチャートである。尚、誤差保持レジスタ４１１は、実際にはハードウェアにて実現される。

処理が開始されると、分周器４１０が出力するパルス信号のパルスの立ち上がりを監視し（ステップＳ１０１）、パルスの立ち上がりを検出すると（ステップＳ１０１、Ｙｅｓ）、１９ビットレジスタ４０７の下位１０ビット値と誤差保持レジスタ４１１が保持する１０ビットのレジスタ保持値を加算した１１ビット値が３ＦＦｈｅｘより大きいか否かを監視し（ステップＳ１０２）、大きい場合（ステップＳ１０２、Ｙｅｓ）、分周セレクタ４０９が（Ｄ＋１）を選択すべく選択信号を「Ｈ」とし（ステップＳ１０３）、そうでない場合（ステップＳ１０２、Ｎｏ）、分周セレクタ４０９が（Ｄ）を選択すべく選択信号を「Ｌ」とする（ステップＳ１０４）。そして、誤差保持レジスタ４０７の１０ビットのレジスタ保持値に、１９ビットレジスタ４０７の下位１０ビット値を加算してこれを更新し、ステップＳ１０１に戻って同様の動作を繰り返す。

以上の処理により、誤差保持レジスタ４１１は、例えば１９ビットレジスタ４０７の下位１０ビット値が大きいほど選択信号が「Ｈ」となる回数が増えて分周セレクタ４０９が（Ｄ）を選択する比率が低くなるような、上記等式におけるＥと同じ特性の選択信号を出力し、９ビット入力の分周器４１０が出力するパルス信号の平均周期を、１９ビット入力相当の精度まで上げることができる。更に１９ビットレジスタ４０７が保持する分周比値が変化しなければ上記通りであるが、変化する場合にもそれに追随して１０２４パルス周期未満にて値が変化する。その場合も、単位時間辺りの上記等式の左辺と右辺の平均値はほぼ等しくなる。

以上の構成において、まず画像形成装置の印刷動作の概要について説明する。

図１に示す画像形成装置１１は、図示しない外部機器からホストインターフェース部１５０（図２）を介してＰＤＬ（Ｐａｇｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ）等で記述された印刷データを入力する。入力されたデータは、コマンド／画像処理部１５１（図２）によってビットマップデータに変換される。画像形成装置１１は、定着器２８の加熱ローラを、サーミスタ１６５（図２）の検出値に応じて定着器ヒータ２５９を温度制御することにより所定の温度にした後、印字動作を開始する。

用紙収容カセット２４にセットされた記録用紙３０をホッピングローラ２２で給紙し、後述する画像形成動作に同期したタイミングでレジストローラ対２３によって記録用紙３０を転写ベルト２６上に搬送する。４つの画像形成ユニット１２は、電子写真プロセスにより内部の感光体ドラム１３にトナー像を形成する。この時、感光体ドラム１３は、ビットマップデータに応じて点灯するＬＥＤヘッド１５によって静電潜像が形成され、現像ローラ１６によって現像されることによりトナー像が形成される。

感光体ドラム１３上に形成されたトナー像は、感光体ドラム１３Ｋ、１３Ｙ、１３Ｍ、１３Ｃに対向して配置された転写ローラ１７Ｋ、１７Ｙ、１７Ｍ、１７Ｃに印加された各転写バイアス電圧によって、転写ベルト２６上を搬送される記録用紙３０に順次重ねて転写される。記録用紙３０は、４色のトナー像が重ねて転写された後、定着器２８によって定着されて更に搬送され、用紙スタッカ部２９に排出される。

次に、転写バイアス発生部１６３の動作について説明する。

図３に示すように、４系統の転写バイアス発生部１６３Ｃ、１６３Ｍ、１６３Ｙ、１６３Ｋは、それぞれ独立して制御される。転写バイアス電圧は（Ｍ、Ｙ、Ｋ）系統では２２０Ｖ〜５０００Ｖの範囲で制御され、（Ｃ）系統では５４Ｖ〜７０００Ｖの範囲に制御される。転写ローラ１７に印加される転写バイアス電圧は、通常１０００Ｖ以上に設定されるので、上記した各範囲の下限値が２２０Ｖ、５４Ｖであることに問題はない。また上記した（Ｍ、Ｙ、Ｋ）、（Ｃ）の各系統では、５０００Ｖ、７０００Ｖまでの印加電圧を必要としないので、後述するようにこれらを上限値として出力が制御される。

プリンタエンジン制御部１５３は、各転写ローラ１７の印加電圧値を指示する４系統の目標値データ（１０ビット）２１１を出力する。またプリンタエンジン制御部１５３は、装置への電源投入時に、「Ｌ」によるリセット信号を出力して出力制御部１６０内の諸々の設定をリセットし、次にシリアル通信信号ＳＣＩによって図６に示す出力制御部１６０内のメモリ４６０の制御ステップ値テーブル４０３、４系統のカウンタ上限値テーブル４０１及びカウンタ下限値テーブル４０２の設定値を送信し、且つ上記した４系統の目標値データ（１０ビット）２１１を出力する。そして、記録用紙３０が、各感光体ドラム１３と転写ローラ１７の各ニップ部を通過する間、後述するように転写バイアス電圧を印加するため各系統に対するオン信号２１０を「Ｌ」から「Ｈ」とする。

出力制御部（ＡＳＩＣ）１６０は、オン信号２１０の入力が「Ｈ」となると、直ちに対応する出力ポートＯＵＴから圧電トランス駆動パルスを圧電トランス駆動回路２０３に出力する。圧電トランス駆動回路２０３は、ＤＣ電源２０１から供給される２４ＶのＤＣ電圧をスイッチングして、圧電トランス２０４，２０８の１次側に１００Ｖピーク程度の半波正弦波を印加する。圧電トランス２０４，２０８は、この１次側入力により、２次側に駆動周波数（トランス駆動パルスの周波数）に応じた昇圧出力を出力する。整流回路２０５はダイオードとコンデンサにより整流した直流の転写バイアス電圧を出力する。

出力電圧変換回路２０７は、整流回路２０５の高圧出力である０〜１０ｋＶの転写バイアス電圧を０〜５Ｖの範囲の電圧に降圧変換した帰還電圧信号を、出力制御部１６０の入力ポートＡＤＣに出力する。転写バイアス電圧は、図４に示すように抵抗３１４を介して転写ローラ１７の芯金に印加される。出力制御部１６０は、入力ポートＡＤＣに入力した帰還電圧を、５Ｖ１０ビットＡＤＣ４１４でデジタル値０００〜３ＦＦｈｅｘにＡ／Ｄ変換する。

従って、プリンタエンジン制御部１５３は、転写バイアス電圧０Ｖ〜１０ｋＶにデジタル値０００〜３ＦＦｈｅｘが対応する１０ビットの目標値データとして、（Ｍ、Ｙ、Ｋ）系統に対しては０Ｖ〜５０００Ｖに対応する０００〜１ＦＦｈｅｘの範囲で、（Ｃ）系統に対しては０〜７０００Ｖに対応する０００〜２ＣＣｈｅｘの範囲で１０ビットの目標値を設定する。

従って、図３に示すように、出力制御部１６０は、プリンタエンジン制御部１５３から入力する４系統の目標値データ（１０ビット）２１１と各入力ポートＡＤＣに入力した帰還電圧をＡ／Ｄ変換した検出データ（１０ビット）とが一致するように各転写バイアス発生部１６３を制御することにより、（Ｃ）系統においては、目標値データ０００〜２ＣＣｈｅｘに対応する０〜７０００Ｖの転写バイアス電圧を、また（Ｍ、Ｙ、Ｋ）系統においては、目標値データ０００〜１ＦＦｈｅｘに対応する０Ｖ〜５０００Ｖ（Ｃ）の転写バイアス電圧を得ることができる。

上記した制御内容について更に詳細に説明する。

出力制御部１６０（図６）は、基準クロック発信器３１６（図４）から基準クロックである５０ＭＨｚのクロック信号を入力し、電源投入時の段階で、プリンタエンジン制御部１５３から入力するＲＥＳＥＴ信号がＬとなった時に、諸々の設定をリセットする。続いてシリアル通信信号ＳＣＩによってメモリ４６０の各テーブルデータを受信し、制御ステップ値テーブル４０３、４系統のカウンタ上限値テーブル４０１及びカウンタ下限値テーブル４０２等の内部メモリに設定する。

一方、（Ｍ）系統を示す図４において、出力制御部１６０は、前記した所定のタイミングで（Ｍ）系統のオン信号２１０が「Ｌ」から「Ｈ」になると、後述するように、出力ポートＯＵＴ（Ｍ）から初期値の駆動周波数１８０．５ｋＨｚのオンデューティ３０％の圧電トランス駆動パルスを出力する。尚、圧電トランス２０４を採用する（Ｍ、Ｙ、Ｋ）系統を示す図４では、初期値の駆動周波数が１８０．５ｋＨｚであるが、圧電トランス２０８を採用する（Ｃ）系統を示す図５では、初期値の駆動周波数が１３０．２ｋＨｚとなる。

圧電トランス駆動パルスは、抵抗３０３を介してＮチャンネルパワーＭＯＳＦＥＴ３０２のゲートに印加される。ＮチャンネルパワーＭＯＳＦＥＴ３０２のゲートをオン・オフすることにより、２４ＶのＤＣ電源が供給され、インダクタ３０１、コンデンサ３０５及び圧電トランス２０４Ｍにより構成される共振回路が駆動され、圧電トランス２０４の１次側の２０４ａ端子にピークが１００Ｖ程度の正弦半波の電圧が印加される。尚、（Ｃ）系統では、図５に示すように、コンデンサ３４０、圧電トランス２０８が採用されている。

圧電トランス２０４（（Ｃ）系統の場合２０８（図５））の２次側出力端子２０４ｂ（同じく２０８ｂ）に出力されたＡＣ出力は、整流回路３０８によって整流され、転写バイアス電圧として抵抗３１４を介して転写ローラ（Ｍ）１７Ｍに印加される。転写バイアス電圧は、出力電圧変換器によって、約１／２０００に降圧された帰還電圧信号として出力制御部１６０の入力ポートＡＤＣに出力される。出力制御部１６０は、入力ポートＡＤＣに入力した帰還電圧を、５Ｖ入力の１０ビットＡＤＣ４１４でデジタル値０００〜３ＦＦｈｅｘにＡ／Ｄ変換し、この変換値が目標値データ（１０ビット）２１１と一致するように出力ポート０ＵＴ（Ｍ）から出力する圧電トランス駆動パルスの出力周波数を制御する。

図１１は、図３、図４に示すように圧電トランス２０４を採用した転写バイアス発生部１６３Ｍ，１６３Ｙ，１６３Ｋが入力する圧電トランス駆動パルスの周波数（ｋＨｚ）と出力する転写バイアス電圧との関係、及び図３、図５に示すように圧電トランス２０８を採用した転写バイアス発生部１６３Ｃが入力する圧電トランス駆動パルスの周波数（ｋＨｚ）と出力する転写バイアス電圧（Ｖ）との関係を示す出力特性グラフである。上記したように、圧電トランス２０４を採用する（Ｍ、Ｙ、Ｋ）系統では、初期値の駆動周波数１８０．５ｋＨｚから、また圧電トランス２０８を採用する（Ｃ）系統では、初期値の駆動周波数１３０．２ｋＨｚから、後述するように、それぞれ低くなる方向に移動するように制御され、やがて各目標電圧が得られる駆動周波数となるように制御される。

次に、図６を参照しながら出力制御部（ＡＳＩＣ）１６０の回路動作について説明する。

出力制御部１６０は、５０ＭＨｚのクロック信号に同期して動作し、オン信号２１０が「Ｌ」から「Ｈ」になると、出力セレクタ４１２から初期値の駆動周波数を有する圧電トランス駆動パルスを出力する。この時の初期値周波数は、前記したように、（Ｍ、Ｙ、Ｋ）系統では１８０．５ｋＨｚであり、（Ｃ）系統では１３０．２ｋＨｚである。またこのときの転写バイアス電圧は、後述するように（Ｍ、Ｙ、Ｋ）系統では５４Ｖであり、（Ｃ）系統では２２０Ｖである。

このとき、１０ビットの帰還電圧値（デジタル）と例えば４０００Ｖ以上の目標電圧に対応して設定される１０ビットの目標値データを比較する比較器４０６は、「Ｈ」を出力するため、演算器４０４は、加算処理により１９ビットレジスタ４０７が保持する１９ビットの分周比値を増加する。パルス出力生成部４５０は、前記したように（（１９ビットの分周比値）×２０ｎｓｅｃ÷１０２４）となる平均周期でオンデューティ３０％の圧電トランス駆動パルスを生成するため、その周波数は減少する方向に移動する。図１１に示すように、圧電トランス駆動パルスの駆動周波数の減少に伴って出力される転写バイアス電圧は上昇し、やがて目標電圧を超えると比較器４０４が「Ｌ」出力となり、演算器４０４の減算処理によって１９ビットレジスタ４０７が保持する１９ビット分周比値を減少する。

転写バイアス発生部１６３は、以上のような負帰還制御によって、高出力の転写バイアス電圧が、目標値データ２１１が設定する目標電圧値となるように動作する。以下に、更に詳しくその動作について説明する。
以後、数値ｎの後に、ｎ（Ｍ、Ｙ、Ｋ）・ｎ（Ｃ）のように（ ）を付した場合、（ ）系統に対応する数値であることを示す。

リセット信号の「Ｌ」入力に同期して、演算器４０５は、カウンタ下限値テーブル４０２に保持されたカウンタ下限値である１１５ｈｅｘ（Ｍ、Ｙ、Ｋ）・１８０ｈｅｘ（Ｃ）を上位９ビット値とし、下位１０ビットを０００ｈｅｘとして、１９ビット値の４５４００ｈｅｘ（Ｍ、Ｙ、Ｋ）・６００００ｈｅｘ（Ｃ）を１９ビットレジスタ４０７にセットし、誤差保持レジスタ４１１はオール０にクリアされる。

オン信号２１０が「Ｈ」となる前の「Ｌ」状態時には、出力セレクタ４１２は「Ｌ」出力となっているので、圧電トランス２０４、２０８は駆動されない。また、オン信号２１１の「Ｌ」状態時に、比較器４０６は強制的に「Ｌ」出力となり、演算器５０５はこれに応じて減算処理を行う。１９ビットレジスタ４０７の保持値は、４５４００ｈｅｘ（Ｍ、Ｙ、Ｋ）・６００００ｈｅｘ（Ｃ）であり、後述する制御ステップ値テーブル４０３の出力は、正の９ビット値で常に０００１ｈｅｘ以上であるため、減算結果は４５４００ｈｅｘ（Ｍ、Ｙ、Ｋ）・６００００ｈｅｘ（Ｃ）未満となる。

減算時、演算器４０５は、減算結果の上位９ビットをカウンタ下限値テーブル４０２のカウンタ下限値である１１５ｈｅｘ（Ｍ、Ｙ、Ｋ）・１８０ｈｅｘ（Ｃ）と比較し、１１５ｈｅｘ（Ｍ、Ｙ、Ｋ）・１８０ｈｅｘ（Ｃ）未満であれば１９ビットレジスタ４０７の上位９ビットを１１５ｈｅｘ（Ｍ、Ｙ、Ｋ）・１８０ｈｅｘ（Ｃ）ｈｅｘ、下位１０ビットを０００ｈｅｘ、即ち１９ビット値の４５４００ｈｅｘ（Ｍ、Ｙ、Ｋ）・６００００ｈｅｘ（Ｃ）とするので、結果的に１９ビットレジスタ４０７の保持値は、オン信号２１０が「Ｌ」の間はカウンタ下限値テーブル４０２が保持するカウンタ下限値が指定する値を保持する。

従ってオン信号２１０が「Ｌ」の時、分周器４１０は、９ビット値の１１５ｈｅｘ（Ｍ、Ｙ、Ｋ）・１８０ｈｅｘ（Ｃ）を入力し、２７７分周（１８０．５ｋＨｚ）（Ｍ、Ｙ、Ｋ）・３８４分周（１３０．２ｋＨｚ）（Ｃ）でオンデューティ３０％のパルスを出力する。このパルスは、出力セレクタ４１２と誤差保持レジスタ４１１に出力されるが、オン信号２１０が「Ｌ」状態なので、出力セレクタ４１２からは出力されない。また誤差保持レジスタ４１１は、この時レジスタ保持値として０００ｈｅｘを維持する。出力電圧変換回路２０７は、検出する転写バイアス電圧が０Ｖなので０Ｖを出力し、１０ビットＡＤＣ４１４は、タイマ４０４から入力する選択パルス信号（図１３参照）のパルスの立ち上がりエッジ周期でこれをＡＤ変換し、１０ビット値０００ｈｅｘを出力する。

プリンタエンジン制御部１５３は、前記したようにリセット信号を電源投入時などの初期化時に出力し、続いてシリアル通信信号ＳＣＩを送信して出力制御部１６０内のメモリ４６０の各テーブルへ保存値を設定する。図７、図８において、アドレス００ｈｅｘ〜Ｆ７ｈｅｘまでが制御ステップ値テーブル４０３の保持データであり、アドレスＦ８ｈｅｘ（Ｃ）・アドレスＦ９ｈｅｘ（Ｍ）・アドレスＦＡｈｅｘ（Ｙ）・アドレスＦＢｈｅｘ（Ｋ）がカウンタ下限値テーブル４０２の保持データであり、アドレスＦＣｈｅｘ（Ｃ）・アドレスＦＤｈｅｘ（Ｍ）・アドレスＦＥｈｅｘ（Ｙ）・アドレスＦＦｈｅｘ（Ｋ）がカウンタ上限値テーブル４０２の保持データである。

従って、カウンタ下限値は１１５ｈｅｘ（Ｍ、Ｙ、Ｋ）・１８０ｈｅｘ（Ｃ）であり、カウンタ上限値は１３２ｈｅｘ（Ｍ、Ｙ、Ｋ）・１ＣＣｈｅｘ（Ｃ）である。メモリ４６０は、ＳＲＡＭ或いはフラッシュメモリにより構成され、データ送信後、再度リセット信号を入力することにより、１９ビットレジスタ４０７へ、送信されたデータに従ったカウンタ下限値が設定される。

演算器４０５は、加算演算結果の１９ビットの分周比値の上位９ビット値とカウンタ上限値テーブル４０１が保持するカウンタ上限値を比較し、
カウンタ上限値＜加算演算結果
の場合に１９ビットレジスタ４０７の上位９ビットにカウンタ上限値を設定し、下位１０ビットに３ＦＦｈｅｘを設定する。従って、１９ビットレジスタ４０７が保持する１９ビットの分周比値の実質的な上限値は、４ＣＢＦＦｈｅｘ（Ｍ、Ｙ、Ｋ）・７３３ＦＦｈｅｘ（Ｃ）となる。

プリンタエンジン制御部１５３は、印字動作に先立つ、例えば電源投入時のリセット信号出力の後に、１０ビットの目標値データ２１１の出力を開始する。例えば、（Ｋ）系統では４０００Ｖに対応する１９８ｈｅｘ、（Ｙ）系統では４５００Ｖに対応する１ＣＣｈｅｘ、（Ｍ）系統では５０００Ｖに対応する１ＦＦｈｅｘ、（Ｃ）系統では６０００Ｖに対応する２６５ｈｅｘを出力する。前記したように、図６に示す出力制御部１６０では、４重ブロックで記述された構成要素が、それぞれ（Ｋ）、（Ｙ）、（Ｍ）、（Ｃ）の４系統で構成されており、系統毎にタイミングをずらして順次択一的に繰り返し生じるパルス出力するタイマ４０４からの選択パルス信号に同期して演算が時系列で行われるが、各分周器４１０の出力には、上記したように常に制御された圧電トランス駆動パルスが出力される。

目標値データ設定後、所定のタイミング、即ち各感光体ドラム１３と転写ローラ１７のニップを記録用紙３０が通過する間、各系統のオン信号は「Ｌ」から「Ｈ」となる。

上記したように、オン信号２１０が「Ｌ」の間は、比較器４０６の出力は「Ｌ」に固定され、演算器４０５が１９ビットレジスタ４０７の値を減算する。また電源投入時時の初期化時には、例えば（Ｃ）系統の場合、カウンタ下限値テーブル４０２の９ビットのカウンタ下限値が１８０ｈｅｘであるので１９ビット値の６００００ｈｅｘが１９ビットレジスタ４０７にセットされ、制御ステップ値テーブル４０３に対しては１９ビットレジスタ４０７に保持された１９ビットのデジタル値から、この１９ビットのデジタル値のＭＳＢを除く上位８ビット（１１ＳＢ〜１８ＳＢ）、ここでは８０ｈｅｘがアドレス値（入力値）として送信される。

制御ステップ値テーブル４０３では、図７に示すように、この８ビットの入力値に対応する９ビットの出力値１ＦＦｈｅｘを演算器４０５に出力する。演算器４０５は、６００００ｈｅｘから１ＦＦｈｅｘを減算した５ＦＥ０１ｈｅｘの分周比値（１９ビット）を得て、この上位９ビットの１７Ｆｈｅｘとカウンタ下限値１８０ｈｅｘを比較する。ここでは、上位９ビットの値がカウンタ下限値より小さいので、カウンタ下限値１８０ｈｅｘを上位９ｂｉｔに入力し、下位１０ｂｉｔに０００ｈｅｘを入力する。オン信号２１０が「Ｌ」の間、同様の処理が繰り返されるため、１９ｂｉｔレジスタ４０７において、（Ｃ）系統では６００００ｈｅｘが維持され、同様にして（Ｍ、Ｙ、Ｋ）系統では４５４００ｈｅｘが維持される。尚、このとき分周セレクタ４０９は、初期値の駆動周波数１８０．５ｋＨｚ（Ｍ、Ｙ、Ｋ）・１３０．２ｋＨｚ（Ｃ）の圧電トランス駆動パルスを出力する。

図９は、１９ｂｉｔレジスタ４０７が保持する１９ビットの分周比値と、この分周比値によって駆動されたときに、圧電トランス２０８を採用する（Ｃ）系統の転写バイアス発生部１６３Ｃから出力される出力電圧（転写バイアス電圧）の関係を対応して示したデータであり、図１０は、１９ｂｉｔレジスタ４０７が保持する１９ビットの分周比値と、この分周比値によって駆動されたときに、圧電トランス２０４を採用する（Ｍ、Ｙ、Ｋ）系統の転写バイアス発生部１６３Ｍ、１６３Ｙ、１６３Ｋから出力される出力電圧（転写バイアス電圧）の関係を対応して示したデータである。

この状態でオン信号２１０が上記した所定のタイミングで「Ｈ」になると、出力セレクタ４１２は、圧電トランス駆動パルスを圧電トランス駆動回路２０３に出力し、図９及び図１０の各データに示すように、転写バイアス電圧が初期値（下限値に相当）２２０Ｖ（Ｍ、Ｙ、Ｋ）・５４Ｖ（Ｃ）を出力する。一方比較器４０６は、これらの転写バイアス電圧に対応するＡＤＣ４１４からの帰還電圧値（１０ビット）が、（Ｋ）系統では目標値４０００Ｖに対応する１９８ｈｅｘより低い間、（Ｙ）系統では目標値４５００Ｖに対応する１ＣＣｈｅｘより低い間、（Ｍ）系統では目標値５０００Ｖに対応する１ＦＦｈｅｘより低い間、（Ｃ）系統では目標値６０００Ｖに対応する２６５ｈｅｘより低い間、それぞれ「Ｈ」出力する。

この間演算器４０５は、加算処理により１９ビットレジスタ４０７が保持する１９ビットの分周比値を増加し、圧電トランス駆動パルスの駆動周波数を下げていく。これにより図１１に示すように、転写バイアス電圧は上昇し、やがて目標電圧を超えると、比較器４０４が「Ｌ」出力となり、演算器４０４の減算処理によって１９ビットレジスタ４０７が保持する１９ビットの分周比値を減少する。転写バイアス発生部１６３は、以上のような負帰還制御によって、高出力の転写バイアス電圧が、目標値データ２１１が設定する目標電圧値となるように動作する。

以上のようにして、転写バイアス発生部１６３は、オン信号２１０が「Ｈ」となる系統の転写バイアス電圧を速やかに目標値データ２１１が設定する目標電圧値となるように動作する。

図７、図８において、メモリ４６０のアドレス００ｈｅｘ〜Ｆ７ｈｅｘまでが制御ステップ値テーブル４０３の保持データであり、このアドレス値の範囲は、分周器４１０が、１９ビットレジスタ４０７が保持する１９ビットの分周比値の上位９ビットの変化範囲１００ｈｅｘ〜１Ｆ７ｈｅｘに基づいて変化範囲９９．４ｋＨｚ〜１９５．３ｋＨｚの圧電トランス駆動パルスを出力する際の、分周比値のＭＳＢを除く上位８ビットに相当する。

例えば、オン信号２１０が「Ｌ」から「Ｈ」に立ち上がる際の圧電トランス駆動パルスは、カウンタ下限値テーブル４０２の保持値１１５ｈｅｘ（Ｍ、Ｙ、Ｋ）・１８０ｈｅｘ（Ｃ）に基づいて初期値の駆動周波数１８０．５ｋＨｚ（Ｍ、Ｙ、Ｋ）・１３０．２ｋＨｚ（Ｃ）が出力セレクタ４１２から出力されるが、このとき、分周比値のＭＳＢを除く上位８ビットのアドレス値は、１５ｈｅｘ（Ｍ、Ｙ、Ｋ）・８０ｈｅｘ（Ｃ）となり、（Ｃ）系統においてその目標値６０００Ｖに近い５８１０Ｖを出力する際の分周比値７２４００ｈｅｘ（図９参照）におけるアドレス値はＣ９ｈｅｘとなる。

次に、制御ステップ値テーブル４０３のアドレス値（入力値）に対する９ビットデータ（出力値）の設定方法について説明する。

転写バイアス発生部１６３は、例えば（Ｃ）系統での負帰還制御を開始すると、先ず駆動開始周波数（１３０．２ｋＨｚ）で圧電トランス２０８を駆動して５４Ｖの転写バイアス電圧を出力し、その後目標電圧である６０００Ｖとなるまで、１９ビットレジスタ４０７が保持する１９ビットの分周比値にその時のアドレス値に対応する制御ステップ値テーブル４０３の９ビットデータ（出力値）を順次加算して更新してこれを増加する。駆動開始時、この時のアドレス値８０ｈｅｘの近傍では、加算が行われる１ステップ毎に図７に示すように、９ビットデータ（出力値）の１ＦＦｈｅｘが加算され、分周比値が増加するにつれて１ステップ毎に加算される９ビットデータ（出力値）を減じてゆき、出力する転写バイアス電圧が４０００Ｖとなる９ビット分周比値７１Ｃ００ｈｅｘ（上位９ビットは１Ｃ７ｈｅｘ）のアドレス値Ｃ７ｈｅｘでは、加算される９ビットデータ値は図８に示すように００１ｈｅｘとなる。

このように、転写バイアス電圧４０００Ｖを出力する分周比値７１Ｃ００ｈｅｘ（上位９ビット１Ｃ７ｈｅｘ）のアドレス値Ｃ７ｈｅｘでは、加算される９ビットデータ値は００１ｈｅｘとなり、上位９ビットに１プラスした分周比値７２０００ｈｅｘ（上位９ビット１Ｃ８ｈｅｘ）のアドレス値Ｃ８ｈｅｘでも９ビットデータ値は００１ｈｅｘであってこのときの転写バイアス電圧は４９００Ｖとなる。従って、この近辺では、１ステップ当たり分周比値が１（００１ｈｅｘ）ずつ変化するため、１ステップ当たりの変化電圧値は
（（４９００−４０００）Ｖ／１０２４）×１＝０．８９Ｖ
となる。尚、１０２４は、１９ビットの分周比値の下位１０ビットの変化量に相当する。

一方、駆動開始時の転写バイアス電圧５４Ｖを出力する分周比値６００００ｈｅｘ（上位９ビット１８０ｈｅｘ）のアドレス値８０ｈｅｘでは、加算される９ビットデータ値は１ＦＦｈｅｘとなり、上位９ビットに１プラスした分周比値６０４００ｈｅｘ（上位９ビット１８１ｈｅｘ）のアドレス値８１ｈｅｘでも９ビットデータ値は１ＦＦｈｅｘであってこのときの転写バイアス電圧は５６Ｖとなる。従って、この近辺では、１ステップ当たりの分周比値が５１１（１ＦＦｈｅｘ）ずつ変化するため、１ステップ当たりの変化電圧値は、
（（５６−５４）Ｖ／１０２４）×５１１＝０．９９８Ｖ
となる。

以上のように、制御ステップ値テーブル４０３には、図１１に示すように、駆動周波数に応じて非直線的に変化する出力特性を示す圧電トランス２０８（（Ｃ）系統）、２０４（（Ｍ、Ｙ、Ｋ）系統）を使用する場合においても、少なくとも初期の出力電圧５４Ｖ（（Ｃ）系統）、２２０Ｖ（（Ｍ、Ｙ、Ｋ）系統）からそれぞれ周波数が減少して上限値７０００Ｖ（（Ｃ）系統）、５０００Ｖ（（Ｍ、Ｙ、Ｋ）系統）となるまで、１ステップ当たりの変化電圧値が略一定、ここでは略１Ｖとなるように、制御ステップ値テーブル４０３の９ビットデータが設定されている。従って、負帰還制御によって、転写バイアス電圧値が目標電圧値を上下して変化する場合にも、その電圧変化量が略１Ｖ単位で変化するため、定電圧制御が保たれる。

オン信号２１０が「Ｈ」から「Ｌ」になると、１９ビットレジスタ４０７の１９ビット分周比値が暫減されてカウンタ下限値テーブル４０２が保持するカウンタ下限値に戻され、次回の印字時（オン信号２１０のオン）のためのバイアス印加待機状態となる。

次に、実際の制御ステップ値テーブル４０３の設定方法について説明する。

図１４、図１５は、転写バイアス発生部１６３において、圧電トランス２０８（（Ｃ）系統）を用いた場合の、制御ステップ値テーブル４０３の数値の算出例を示す図である。１９ビットレジスタ４０７が保持する１９ビットの分周比値の整数値に相当する上位９ビット値、例えばＤと（Ｄ＋１）に対応する転写バイアス電圧（出力電圧）の差（出力電圧の変化量）を実測により求め、１Ｖ変化するのに必要な分周比値を求める。Ｄと（Ｄ＋１）に対応する転写バイアス電圧（出力電圧）の差は、１９ビット分周比値が１０２４（少数部分の１０ビットに相当）だけ変化して得られたのであるから、
１０２４／（出力電圧の変化量）
によって求める。制御ステップ値テーブル４０３は、こうして得た９ビットデータを、対応するアドレス値（ＮのＭＳＢを除いた８ビットに相当）に予め保存したものである。

同様にして、転写バイアス発生部１６３において、圧電トランス２０４（（Ｍ、Ｙ、Ｋ）系統）を用いた場合の、制御ステップ値テーブル４０３の数値の算出例を図１６に示す。

以上のように制御ステップ値テーブル４０３の９ビットデータを設定することにより、上記した負帰還制御時の１ステップの電圧変化量を、その駆動周波数領域に拘らす略一定（ここでは約１Ｖ）とすることが可能となる。

また、図１１に示すように、圧電トランス２０８（（Ｃ）系統）及び圧電トランス２０４（（Ｍ、Ｙ、Ｋ）系統）は、各駆動周波数領域が互いに重複しないように、それらの仕様、及びコンデンサＣ３４０（（Ｃ）系統）及びコンデンサＣ３０５（（Ｍ、Ｙ、Ｋ）系統）が設定されているため、１つの制御ステップ値テーブル４０３で両系統に対応することができる。

以上のように、本実施の形態１の電源装置によれば、圧電トランスの駆動周波数／出力電圧特性が、図１１に示すように、共振点近くで急峻に変化する領域と僅かに変化する領域を含むものであっても、１制御ステップ当たりの電圧変化を一定に保つことができるため、共振周波数付近の高い出力電圧から低い出力電圧まで広い範囲で安定した制御が可能となる。また、（Ｃ）系統と（Ｍ、Ｙ、Ｋ）系統の駆動周波数領域が重複しないように設定されているため、１つの制御ステップ値テーブル４０３で、両系統の制御に対応することができる。

実施の形態２．
図１７は、本発明に基づく実施の形態２の電源装置５０１を説明するブロック図であり、図１８は、（Ｙ、Ｋ）系統と同じ構成を有する（Ｍ）系統の転写バイアス発生部５６３Ｍ(圧電トランス駆動回路２０３Ｍ、圧電トランス２０４Ｍ、整流回路２０５Ｍ、及び出力電流変換回路５０７Ｍ)の回路構成のみを、図１９に（Ｃ）系統の転写バイアス発生部５６３Ｃの回路構成のみを、それぞれプリンタエンジン制御部１５３、出力制御部１６０と共に示す。

この転写バイアス発生部５６３が前記した図４に示す実施の形態１での転写バイアス発生部１６３と主に異なる点は、出力電圧変換回路２０７が出力電流変換回路５０７にかわった点である。従って、出力電流変換回路５０７を採用する画像形成装置が、前記した実施の形態１の画像形成装置（図１）と共通する部分には同符号を付して、或いは図面を省いて説明を省略し、異なる点を重点的に説明する。

図１８に示すように、出力電流変換回路５０７Ｍにおいて、オペアンプ５１１のマイナス入力端子は、抵抗５１２を介してその出力端子に接続されると共に、整流回路２０５Ｍのダイオード３０６のアノード及びコンデンサ３０８の一方の端子に接続され、オペアンプ５１１の出力端子は、抵抗５１３を介して出力制御部１６０の５Ｖ入力の１０ビットＡＤＣ４１４の入力ポートＡＤＣ（Ｍ）に接続されると共にコンデンサ５１４を介してアースされ、オペアンプ５１１のプラス入力端子は直接アースされている。抵抗５１２は１００ｋΩであり、抵抗５１３とコンデンサ５１４とは平滑回路を構成している。図２０に示すように出力制御部１６０の１０ビットＡＤＣ４１４は、このように構成された出力電流変換回路５０７から出力電流（転写バイアス電流）に応じて変化する帰還電圧信号を入力する。

図１９は、（Ｃ）系統の転写バイアス発生部５６３Ｃの回路構成をプリンタエンジン制御部１５３、出力制御部１６０と共に示した回路図である。前記したように、この転写バイアス発生部が、図１８に示す（Ｍ）、（Ｙ）、（Ｋ）系統の転写バイアス発生部と異なる点は、圧電トランス２０８の仕様、及びこれに伴うコンデンサ３３０の容量のみである。その他の構成では、出力制御部１６０の出力ポートＯＵＴ（Ｃ）及び入力ポートＡＤＣ（Ｃ）が（Ｃ）系統になる以外は図１８と同じであるため、図１９のここでの説明は省略する。

以上の構成において、転写バイアス発生部５６３は、転写ローラ１７に供給される転写バイアス電流が所望の電流値となるように動作する。以下にその動作について説明する。

図１８において、抵抗３１４に流れる転写バイアス電流（Ｉ）は、圧電トランス２０４Ｍの出力で制御され、同値の電流が抵抗５１２（Ｒ＝１００ｋΩ）を流れる。オペアンプ５１１のマイナス端子は仮想接地となるため、オペアンプ５１１の出力電圧Ｖは（Ｖ＝Ｉ・Ｒ）となる。従って、例えば転写バイアス電流ＩがＩ＝５０μＡのとき、オペアンプ５１１の出力電圧である帰還電圧ＶはＶ＝５Ｖとなる。

従って、例えば（Ｃ）、（Ｍ）、（Ｙ）、（Ｋ）の各系統の転写バイアス電流を１０μＡに定電流制御したい場合、図２０に示す出力制御部１６０の５Ｖ入力の１０ビットＡＤＣ４１４が、このとき入力する帰還電圧１．０Ｖに対応する１０ビットの０ＣＣｈｅｘを出力するため、プリンタエンジン制御部１５３は、各目標値データ（１０ビット）２１１として、０ＣＣｈｅｘを出力すればよい。

以上のようにして、転写バイアス発生部５６３は、プリンタエンジン制御部１５３から、例えば転写バイアス電流０Ａ〜５０μＡにデジタル値０００〜３ＦＦｈｅｘが対応する１０ビットの目標値データ２１１に基づいて、（Ｃ）、（Ｍ）、（Ｙ）、（Ｋ）の各系統の転写バイアス電流を出力することが可能となる。

尚、ここでは、帰還電圧１Ｖが駆動バイアス電流１０μＡに相当するため、前記した実施の形態１での動作説明から、１制御ステップ当たりの電流変化を略一定に、約０．００５（１０／２０００）μＡに保つことができる。

以上のように、本実施の形態２の電源装置によれば、圧電トランスの駆動周波数／出力電圧特性が、図１１に示すように、共振点近くで急峻に変化する領域と僅かに変化する領域を含むものであっても、１制御ステップ当たりの電流変化を一定に保つことができるため、大きい出力電流から小さい出力電流まで広い範囲で安定した制御が可能となる。また、（Ｃ）系統と（Ｍ、Ｙ、Ｋ）系統の駆動周波数領域が重複しないように設定されているため、１つの制御ステップ値テーブル４０３で、両系統の制御に対応することができる。

本発明においては、カラータンデム方式の画像形成装置の転写用の電源装置として説明したが、モノクロの画像形成装置にも適用可能であり、帯電、現像など転写以外のバイアス源にも適用可能である。

１１ 画像形成装置、 １２ 画像形成ユニット、 １３ 感光体ドラム、 １４ 帯電ローラ、 １５ ＬＥＤヘッド、 １６ 現像ローラ、 １７ 転写ローラ、 １８ トナー供給ローラ、 １９ 現像ブレード、 ２０ トナーカートリッジ、 ２１ 転写ユニット、 ２１ａ 転写ベルト駆動ローラ、 ２１ｂ 転写ベルト従動ローラ、 ２２ ホッピングローラ、 ２３ レジストローラ対、 ２４ 用紙収容カセット、 ２５ 用紙検出センサ、 ２６ 転写ベルト、 ２８ 定着器、 ２９ 用紙スタッカ部、 ３０ 記録用紙、 ３１ 用紙ガイド、 ３２ ベルトクリーニングブレード、 ３３ ベルトクリーナ容器、 １０１ 電源装置、 １５０ ホストインターフェース部、 １５１ コマンド／画像処理部、 １５２ ＬＥＤヘッドインターフェース部、 １５３ プリンタエンジン制御部、 １５４ ホッピングモータ、 １５５ レジストモータ、 １５６ ベルトモータ、 １５７ 定着器モータ、 １５８ ドラムモータＫ、Ｙ、Ｍ、Ｃ、 １５９ 定着器ヒータ、 １６０ 出力制御部、 １６１ 帯電バイアス発生部、 １６２ 現像バイアス発生部、 １６５ サーミスタ、 ２０１ ＣＤ電源、 ２０３ 圧電トランス駆動回路、 ２０４ 圧電トランス、 ２０５ 整流回路、 ２０７ 電圧変換回路、 ２０８ 圧電トランス、 ３０１ インダクタ、 ３０２ ＮチャンネルパワーＭＯＳＦＥＴ、 ３０３ 抵抗、 ３０４ 抵抗、 ３０５ コンデンサ、 ３０６ ダイオード、 ３０７ ダイオード、 ３０８ コンデンサ、 ３０９ 抵抗、 ３１０ 抵抗、 ３１１ 抵抗、 ３１２ コンデンサ、 ３１３ オペアンプ、 ３１６ 基準クロック発信器、 ３２１ 抵抗、 ４０１ カウンタ上限値テーブル、 ４０２ カウンタ下限値テーブル、 ４０３ 制御ステップ値テーブル、 ４０４ タイマ、 ４０５ 演算器、 ４０６ 比較器、 ４０７ １９ビットレジスタ、 ４０８ １プラス加算器、 ４０９ 分周セレクタ、 ４１０ 分周器、 ４１１ 誤差保持レジスタ、 ４１２ 出力セレクタ、 ４１４ ＡＤＣ、 ４５０ パルス出力生成部、 ４６０ メモリ、 ５０１ 電源装置、 ５０７ 出力電流変換回路、 ５１１ オペアンプ、 ５１２ 抵抗、 ５１３ 抵抗、 ５１４ コンデンサ、 ５６３ 転写バイアス発生部。

Claims (12)

1. 駆動信号が入力され、該駆動信号に基づいてスイッチング信号を出力するスイッチング回路と、
   前記スイッチング信号が入力され、前記駆動信号の周波数に応じて出力電圧又は出力電流を可変する圧電トランスと、
   前記出力電圧又は出力電流を検出して出力レベルに比例する帰還信号を出力する出力変換部と、
   Ｎビットの分周比値を入力して基準クロックを分周し、前記Ｎビットの分周比値に比例する平均周期の前記駆動信号を出力する駆動信号生成部と、
   所定ビットの目標データ値と、前記帰還信号を前記所定ビットにＡ／Ｄ変換した帰還データ値とを比較し、比較結果に応じた比較出力を出力する比較器と、
   各アドレスに予め設定した加減算データを保持するデータメモリと、
   タイマによって処理タイミングが管理されたステップ毎に、前記比較出力に応じて前記Ｎビットの分周比値に対して前記データメモリから読み出した前記加減算データを加算又は減算して該Ｎビットの分周比値を逐次更新する演算器とを有し、
   前記演算器は、前記加減算データを、逐次更新される前記Ｎビットの分周比値から抽出した所定のＭ（Ｍ＜Ｎ）ビット幅のデータを前記アドレスとして読み出したデータとし、負帰還制御により前記帰還データ値が前記目標データ値に接近するように演算し、
   前記データメモリには、各ステップでの加減算処理において、前記出力電圧又は出力電流の変化幅が略一定となるような前記加減算データが前記各アドレスに保存されていることを特徴とする電源装置。
2. 前記圧電トランスは前記出力電圧を可変し、前記出力変換部は、前記出力電圧の出力レベルを検出することを特徴とする請求項１記載の電源装置。
3. 前記圧電トランスは前記出力電流を可変し、前記出力変換部は、前記出力電流の出力レベルを検出することを特徴とする請求項１記載の電源装置。
4. 駆動信号が入力され、該駆動信号に基づいてスイッチング信号を出力するスイッチング回路と、
   前記スイッチング信号が入力され、前記駆動信号の周波数に応じて出力電圧又は出力電流を可変する圧電トランスと、
   前記出力電圧又は出力電流を検出して出力レベルに比例する帰還信号を出力する出力変換部と、
   Ｎビットの分周比値を入力して基準クロックを分周し、前記Ｎビットの分周比値に比例する平均周期の前記駆動信号を出力する駆動信号生成部と、
   所定ビットの目標データ値と、前記帰還信号を前記所定ビットにＡ／Ｄ変換した帰還データ値とを比較し、比較結果に応じた比較出力を出力する比較器と、
   各アドレスに予め設定した加減算データを保持するデータメモリと、
   タイマによって処理タイミングが管理されたステップ毎に、前記比較出力に応じて前記Ｎビットの分周比値に対して前記データメモリから読み出した前記加減算データを加算又は減算して該Ｎビットの分周比値を逐次更新する演算器とを有し、
   前記演算器は、前記加減算データを、逐次更新される前記Ｎビットの分周比値から抽出した所定のＭ（Ｍ＜Ｎ）ビット幅のデータを前記アドレスとして読み出したデータとし、負帰還制御により前記帰還データ値が前記目標データ値に接近するように演算し、
   前記圧電トランスは前記出力電圧を可変し、前記出力変換部は、前記出力電圧の出力レベルを検出する
   ことを特徴とする電源装置。
5. 駆動信号が入力され、該駆動信号に基づいてスイッチング信号を出力するスイッチング回路と、
   前記スイッチング信号が入力され、前記駆動信号の周波数に応じて出力電圧又は出力電流を可変する圧電トランスと、
   前記出力電圧又は出力電流を検出して出力レベルに比例する帰還信号を出力する出力変換部と、
   Ｎビットの分周比値を入力して基準クロックを分周し、前記Ｎビットの分周比値に比例する平均周期の前記駆動信号を出力する駆動信号生成部と、
   所定ビットの目標データ値と、前記帰還信号を前記所定ビットにＡ／Ｄ変換した帰還データ値とを比較し、比較結果に応じた比較出力を出力する比較器と、
   各アドレスに予め設定した加減算データを保持するデータメモリと、
   タイマによって処理タイミングが管理されたステップ毎に、前記比較出力に応じて前記Ｎビットの分周比値に対して前記データメモリから読み出した前記加減算データを加算又は減算して該Ｎビットの分周比値を逐次更新する演算器とを有し、
   前記演算器は、前記加減算データを、逐次更新される前記Ｎビットの分周比値から抽出した所定のＭ（Ｍ＜Ｎ）ビット幅のデータを前記アドレスとして読み出したデータとし、負帰還制御により前記帰還データ値が前記目標データ値に接近するように演算し、
   前記圧電トランスは前記出力電流を可変し、前記出力変換部は、前記出力電流の出力レベルを検出する
   ことを特徴とする電源装置。
6. 駆動信号が入力され、該駆動信号に基づいてスイッチング信号を出力するスイッチング回路と、
   前記スイッチング信号が入力され、前記駆動信号の周波数に応じて出力電圧又は出力電流を可変する圧電トランスと、
   前記出力電圧又は出力電流を検出して出力レベルに比例する帰還信号を出力する出力変換部と、
   Ｎビットの分周比値を入力して基準クロックを分周し、前記Ｎビットの分周比値に比例する平均周期の前記駆動信号を出力する駆動信号生成部と、
   所定ビットの目標データ値と、前記帰還信号を前記所定ビットにＡ／Ｄ変換した帰還データ値とを比較し、比較結果に応じた比較出力を出力する比較器と、
   各アドレスに予め設定した加減算データを保持するデータメモリと、
   タイマによって処理タイミングが管理されたステップ毎に、前記比較出力に応じて前記Ｎビットの分周比値に対して前記データメモリから読み出した前記加減算データを加算又は減算して該Ｎビットの分周比値を逐次更新する演算器とを有し、
   前記演算器は、前記加減算データを、逐次更新される前記Ｎビットの分周比値から抽出した所定のＭ（Ｍ＜Ｎ）ビット幅のデータを前記アドレスとして読み出したデータとし、負帰還制御により前記帰還データ値が前記目標データ値に接近するように演算し、
   前記スイッチング回路、前記圧電トランス、前記出力変換部、前記駆動信号生成部、前記比較器、及び前記演算器を複数系統備え、前記タイマによって前記複数系統毎に順次択一的に繰り返し生じる前記処理タイミングで、前記複数系統が１つの前記データメモリを共用して動作することを特徴とする電源装置。
7. 使用する前記駆動信号の周波数領域が異なる複数種類の圧電トランスを使用し、前記データメモリが、異なるアドレス領域に前記複数種類の圧電トランスに対応した加減算データを保持することを特徴とする請求項６記載の電源装置。
8. 前記複数種類の圧電トランスを使用する系統毎に、前記負帰還制御の開始時の前記Ｎビットの分周比値の初期設定値が異なることを特徴とする請求項７記載の電源装置。
9. 駆動信号が入力され、該駆動信号に基づいてスイッチング信号を出力するスイッチング回路と、
   前記スイッチング信号が入力され、前記駆動信号の周波数に応じて出力電圧又は出力電流を可変する圧電トランスと、
   前記出力電圧又は出力電流を検出して出力レベルに比例する帰還信号を出力する出力変換部と、
   Ｎビットの分周比値を入力して基準クロックを分周し、前記Ｎビットの分周比値に比例する平均周期の前記駆動信号を出力する駆動信号生成部と、
   所定ビットの目標データ値と、前記帰還信号を前記所定ビットにＡ／Ｄ変換した帰還データ値とを比較し、比較結果に応じた比較出力を出力する比較器と、
   各アドレスに予め設定した加減算データを保持するデータメモリと、
   タイマによって処理タイミングが管理されたステップ毎に、前記比較出力に応じて前記Ｎビットの分周比値に対して前記データメモリから読み出した前記加減算データを加算又は減算して該Ｎビットの分周比値を逐次更新する演算器とを有し、
   前記演算器は、前記加減算データを、逐次更新される前記Ｎビットの分周比値から抽出した所定のＭ（Ｍ＜Ｎ）ビット幅のデータを前記アドレスとして読み出したデータとし、負帰還制御により前記帰還データ値が前記目標データ値に接近するように演算し、
   前記分周比値の変化範囲が、前記データメモリによって保存された上限値と下限値に基づいて制限されることを特徴とする電源装置。
10. 前記データメモリの加減算データは書き換え可能であることを特徴とする請求項１乃至９の何れかに記載の電源装置。
11. 駆動信号が入力され、該駆動信号に基づいてスイッチング信号を出力するスイッチング回路と、
    前記スイッチング信号が入力され、前記駆動信号の周波数に応じて出力電圧又は出力電流を可変する圧電トランスと、
    前記出力電圧又は出力電流を検出して出力レベルに比例する帰還信号を出力する出力変換部と、
    Ｎビットの分周比値を入力して基準クロックを分周し、前記Ｎビットの分周比値に比例する平均周期の前記駆動信号を出力する駆動信号生成部と、
    所定ビットの目標データ値と、前記帰還信号を前記所定ビットにＡ／Ｄ変換した帰還データ値とを比較し、比較結果に応じた比較出力を出力する比較器と、
    各アドレスに予め設定した加減算データを保持するデータメモリと、
    タイマによって処理タイミングが管理されたステップ毎に、前記比較出力に応じて前記Ｎビットの分周比値に対して前記データメモリから読み出した前記加減算データを加算又は減算して該Ｎビットの分周比値を逐次更新する演算器とを有し、
    前記演算器は、前記加減算データを、逐次更新される前記Ｎビットの分周比値から抽出した所定のＭ（Ｍ＜Ｎ）ビット幅のデータを前記アドレスとして読み出したデータとし、負帰還制御により前記帰還データ値が前記目標データ値に接近するように演算し、
    前記駆動信号生成部は、前記Ｎビットの分周比値の上位Ｓ（Ｓ＜Ｎ）ビットに相当する選択分周比値と該選択分周比値に１プラスした１プラス選択分周比値とを択一的に選択するセレクタと、該セレクタで選択したＳビットの分周比値を入力して基準クロックを分周し、Ｓビットの分周比値に比例する周期の信号を出力する分周器とを有し、
    前記Ｎビットの分周比値の下位ビットの値に応じて前記セレクタが選択する比率を設定することを特徴とする電源装置。
12. 請求項１乃至１１の何れかに記載の電源装置を備えたことを特徴とする画像形成装置。

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