JP2016126213A - 電源装置および画像形成装置 - Google Patents

Abstract

【課題】正負バイアス切り替え時のオーバーシュートやアンダーシュートを低減させる電源装置を提供する。
【解決手段】電源装置は、第１極性のバイアスを出力する第１出力手段と、前記第１極性とは異なる第２極性のバイアスを出力し、前記第１出力手段とは直列に接続される第２出力手段と、前記第２出力手段が前記第２極性のバイアスを出力し、前記第１出力手段が前記第１極性のバイアスを出力しないときに、前記第１出力手段に流れる電流を制限する第１制限手段と、を備えている。
【選択図】図８

Description

本発明は、正負のバイアスを出力できる電源装置と、当該電源装置を備えた画像形成装置に関する。

例えば、電子写真プロセスを使用する複写機、プリンタ、ファクシミリ等の画像形成装置においては、像担持体に現像剤により画像を形成し、形成した画像を、転写ローラが出力する転写バイアスにより記録材に転写する構成をとるものがある。像担持体等に形成された現像剤像の現像剤は記録材に総て転写されず、その一部が像担持体に残留する。この残留した現像剤は、転写ローラ表面に転移するが、この転写ローラ表面の現像剤量が多くなると、例えば、記録材の裏面に付着して汚れとなる。

このため、特許文献１は、転写ローラに正負の高圧バイアスを印加して、転写ローラにトナーが蓄積することを軽減する構成を開示している。また、特許文献２は、トナー帯電部材を設け、像担持体である中間転写ベルトに残留した現像剤を感光体に戻し、感光体のクリーニング機構により現像剤を回収する構成を開示している。

なお、正負のバイアスを印加する電源装置として、電磁トランスを用いる構成が一般的であるが、特許文献３は、圧電トランスを用いた電源装置を開示している。

特開２００４−１４５２９７号公報 特開２０１０−１１２９９２号公報 特開平１１−２０６１１３号公報

近年の画像形成装置においては、印刷速度の高速化や、画質を安定化させるための補正制御に伴うダウンタイム、つまり、画像形成動作を行うことができない時間の削減が求められている。このため、転写ローラのクリーニングに要する時間も削減することが求められている。転写ローラのクリーニングに要する時間の削減は、正負バイアスそれぞれの印加回数や印加時間を短縮することや、正負バイアスの切替時間を短縮することにより達成される。しかしながら、正負バイアスそれぞれの印加回数や印加時間は、クリーニング性能に比較的大きな影響を与えるため容易に減らすことはできない。したがって、転写ローラのクリーニングに要する時間を削減するには、正負バイアスの切替時間を短縮することが効果的である。

しかしながら、正負バイアスの切替時間、つまり、立ち上がり/立下がり時間を短縮すればするほど、出力電圧を目標電圧に制御するための制御回路の応答スピードが次第に間に合わなくなる。このため、バイアスを出力した際にオーバーシュートやアンダーシュートが生じる。例えば、バイアスにアンダーシュートが生じると、画像形成プロセスの設計の自由度が下がる。その対策として、電源装置の制御回路内の時定数を速くして応答性を改善すると、負荷変動に対する制御の追従性が過敏になり、電圧が不安定となり得る。

本発明は、正負バイアス切替時のオーバーシュートやアンダーシュートを低減させる電源装置と、当該電源装置を備えた画像形成装置を提供するものである。

本発明の一側面によると、電源装置は、第１極性のバイアスを出力する第１出力手段と、前記第１極性とは異なる第２極性のバイアスを出力し、前記第１出力手段とは直列に接続される第２出力手段と、前記第２出力手段が前記第２極性のバイアスを出力し、前記第１出力手段が前記第１極性のバイアスを出力しないときに、前記第１出力手段に流れる電流を制限する第１制限手段と、を備えていることを特徴とする。

本発明によると、正負バイアス切替時のオーバーシュートやアンダーシュートを低減させることができる。

一実施形態による画像形成装置の構成図。 電源装置の構成図。 クリーニングシーケンスの説明図。 電源装置と負荷を示す図。 図２の電源装置の等価回路。 負バイアス印加時の電圧波形を示す図。 図２の電源装置の負バイアス印加時の等価回路。 一実施形態による電源装置の構成図。 図８の電源装置の等価回路。 図８の電源装置の負バイアス印加時の等価回路。 図８の電源装置の変形例の等価回路。 一実施形態によるトランスユニットの構成図。 一実施形態による電源装置の構成図。 一実施形態による電源装置の構成図。

以下、本発明の例示的な実施形態について図面を参照して説明する。なお、以下の実施形態は例示であり、本発明を実施形態の内容に限定するものではない。また、以下の各図においては、実施形態の説明に必要ではない構成要素については図から省略する。

＜第一実施形態＞
図１は、本実施形態による画像形成装置の構成図である。なお、図の参照符号の末尾のａ、ｂ、ｃ、ｄは、対応する部材が形成に係る現像剤像の色が、それぞれ、イエロー、マゼンタ、シアン、ブラックであることを示している。以下の説明において、現像剤の色を区別する必要が無い場合には、末尾のアルファベットを除いた参照符号を使用する。像担持体である感光体１８は、画像形成時、図中の矢印の方向に回転駆動される。帯電部１６は、感光体１８の表面を一様な電位に帯電させる。走査部１１は、画像データに応じて感光体１８の表面を光で走査・露光して静電潜像を形成する。現像部１４は、対応する色の現像剤を有し、現像ローラ１７が出力する現像バイアスにより感光体１８の静電潜像を現像剤で現像して現像剤像を形成する。一次転写ローラ１９は、一次転写バイアスを出力して感光体１８に形成された現像剤像を、像担持体である中間転写ベルト２０に転写する。なお、各感光体１８の現像剤像を重ねて中間転写ベルト２０に転写することで多色の現像剤像が形成される。感光体１８から中間転写ベルト２０に転写されず、感光体１８に残留した現像剤は、クリーニング部１５が除去・回収する。中間転写ベルト２０に転写された現像剤像は、中間転写ベルト２０の回転により二次転写ローラ４２の対向位置へと搬送される。なお、二次転写ローラ４２の中間転写ベルト２０とは逆側には対向ローラ４３が設けられる。

また、カセット２２から記録材の搬送路に給紙された記録材の先端がセンサ２４により検出されると、記録材の搬送は一旦停止される。そして、中間転写ベルト２０に転写された現像剤像と記録材が同時に二次転写ローラ４２の対向位置を通過する様に、ローラ２１は、記録材を二次転写ローラ４２の対向位置に向けて搬送する。二次転写ローラ４２は、二次転写バイアスを出力し、これにより中間転写ベルト２０の現像剤像は記録材に転写される。記録材は、その後、定着部２３において加熱・加圧され、現像剤像の定着が行われる。現像剤像の定着が行われた記録材は画像形成装置外へと排出される。なお、中間転写ベルト２０から記録材に転写されず、中間転写ベルト２０に残留した現像剤は、クリーニングブレード２８により除去され容器２９に回収される。制御部２５は、ＣＰＵ２６を有し、画像形成装置の画像形成に関する制御や、故障検知に関する制御など、画像形成装置の動作を一括して制御する。

図２は、二次転写ローラ４２に二次転写バイアスを供給する従来の電源装置の構成図である。本例において、二次転写バイアスは、正極性のバイアスであり、その値を４０００Ｖとする。図２の電源装置は、二次転写ローラ４２をクリーニングするため、正負のバイアスを交互に切り替えて出力する。まず、二次転写ローラ４２に負極性のバイアスを印加すると、二次転写ローラ４２に付着した負電荷を帯びた現像剤は中間転写ベルト２０に戻される。なお、一次転写等の影響により、一部の正電荷を帯びた現像剤は、正極性のバイアスを印加することで中間転写ベル２０に戻される。中間転写ベルト２０に戻された現像剤はクリーニングブレード２８により除去される。例えば、従来技術においては、図３に示す様に正負のバイアスを交互に３回ずつ出力する。なお、バイアスの値は、最初に出力する、例えば、−１０００Ｖ及び＋１０００Ｖから、徐々に減少させている。

図２の電源装置は、正バイアス回路３５０と、負バイアス回路４５０と、を備えている。制御部２５は、ＦＥＴ３０２をスイッチングし、これによりトランス３０３をスイッチング駆動するため、パルス信号Ｓ２１を出力する。ＦＥＴ３０２をパルス信号Ｓ２１でオン／オフすることで、トランス３０３への入力電圧である電解コンデンサ３０１の両端の電圧が、トランス３０３の一次巻線へパルス状の波形として印加される。このパルス状の波形は、トランス３０３を介して、二次巻線に昇圧された電圧波形として伝達される。

二次側に伝達されたパルス状の電圧は、高耐圧のダイオードと高耐圧のコンデンサを一組とする整流回路により整流平滑され直流電圧に変換される。この二次側に構成される、交流から直流への変換部として機能する整流回路は、コッククロフト・ウォルトン回路と呼ばれ、整流回路の組の数に対応して高い電圧を出力することができる。電解コンデンサ３０１の電圧が最大であるときに、トランス３０３の二次側に１０００Ｖの電圧が生じるものとする。この場合、コンデンサ３１８及びダイオード３１９による一組目の整流回路と、コンデンサ３２８及びダイオード３２９による二組目の整流回路により、コンデンサ３２８には２０００Ｖの電位差が発生する。同様に、コンデンサ３３８及びダイオード３３９による三組目の整流回路と、コンデンサ３４８及びダイオード３４９による四組目の整流回路により、コンデンサ３４８には２０００Ｖの電位差が発生する。したがって、グランド電位からみた接続端子３１５の出力電圧は４０００Ｖとなる。つまり、トランスの二次巻線に生じる電圧（１０００Ｖ）の４倍の電圧が接続端子３１５から出力される。

オペアンプ３１４の負極入力端子には、接続端子３１５の電圧Ｖｏを抵抗３１０及び３１２で分圧した電圧Ｖｂが入力される。なお、ダイオード３１１と、抵抗４１６及び４１７は、オペアンプ３１４を保護するためのクランプ回路である。クランプ回路は、負バイアス回路４５０から負極性のバイアスが出力されたときに、オペアンプ３１４の負極入力端子に０Ｖ以下の電圧が入力されない様にしている。可変電源部３０７は、変更可能な基準電圧Ｖｃを出力する。例えば、抵抗３１０及び３１２の抵抗値をそれぞれ、Ｒ_３１０及びＲ_３１２とすると、オペアンプ３１４の動作状態においては次の式が成り立つ。

Ｖｃ＝Ｖｂ＝（Ｖｏ×Ｒ_３１２）／（Ｒ_３１０＋Ｒ_３１２） （１）
オペアンプ３１４は、負極入力端子の電位Ｖｂが、正極入力端子の電位Ｖｃと等しくなるようにトランジスタ３０４のベース電圧を制御する。例えば、電圧Ｖｏが大きくなって、電圧Ｖｂが、電圧Ｖｃより大きくなると、オペアンプ３１４の出力は小さくなり、トランジスタ３０４をオフさせる方向に動作する。これにより、電解コンデンサ３０１の両端電圧は低下する。よって、トランス３０３の一次巻線に印加される電圧が低下して電圧Ｖｏが小さくなる。電圧Ｖｏが小さくなった場合も同様である。なお、可変電源部３０７が出力する電圧Ｖｃを変更することで、電圧Ｖｏも変更される。したがって、電解コンデンサ３０１に印加される電圧の最大値が１０００Ｖであると、接続端子３１５の出力電圧Ｖｏを０Ｖ〜４０００Ｖの範囲で制御することができる。制御部２５は、制御信号Ｓ２２により可変電源部３０７が出力する電圧Ｖｃを変更する。なお、図２おいて、電圧Ｖａは、電源装置への入力電圧である。

続いて、負バイアス回路４５０について説明する。制御部２５は、パルス信号Ｓ３１で、ＦＥＴ４０２をオン／オフする。これにより、電界コンデンサ４０１が出力する電圧はトランス４０３の一次巻線へパルス状の波形として印加される。このパルス状の波形は、トランス４０３を介して、二次巻線に昇圧して伝達される。この二次巻線に生じる電圧は、整流回路により整流される。負バイアス回路４５０は、クリーニングに必要なバイアスを出力するための整流回路を備えれば良い。よって、本実施形態において、負バイアス回路４５０は、コンデンサ４１８及びダイオード４１９による一組目の整流回路と、コンデンサ４２８及びダイオード４２９よる二組目の整流回路を有する。なお、負バイアス回路４５０は、負極性のバイアスを出力するため、負バイアス回路４５０の整流回路においては、ダイオードの向きが正バイアス回路３５０とは異なる。例えば、トランス４０３の２次側に誘起される電圧の最大値が１０００Ｖであるとすると、図２の負バイアス回路４５０は、最大−２０００ＶのバイアスＶｅを出力する。

また、負バイアス回路４５０が出力するバイアス制御のため、オペアンプ４１４の負極入力端子には、電解コンデンサ４０１の電圧を抵抗４１０及び４１２で分圧した電圧を入力する。可変電源部４０７は、基準電圧Ｖｄをオペアンプ４１４の正極入力端子に入力する。オペアンプ４１４は、負バイアス回路４５０が出力するバイアスが、基準電圧Ｖｄに応じた値となる様に、トランジスタ４０４を制御する。制御部２５は、可変電源部４０７が出力する基準電圧Ｖｄを制御信号Ｓ３２により制御し、これにより、負バイアス回路４５０は、０〜−２０００Ｖのバイアスを出力する。

なお、図２の電源装置において、抵抗３３１は、負バイアスを出力した際に際に直流電流が流れるルートを確保するための抵抗であり、抵抗４３１は、正バイアスを出力した際に直流電流が流れるルートを確保するための抵抗である。

次に、正負のバイアスをそれぞれ出力した時にどのような経路で電流が流れるかについて説明する。図４に示す様に、正バイアス回路３５０と負バイアス回路４５０は、グラウンドと接続端子３１５との間で直列に接続されており、接続端子３１５には負荷３１６が接続される。ここで、負荷３１６は、二次転写ローラ４２、中間転写ベルト２０及び対向ローラ４３を含んでいる。図５（Ａ）は、正バイアスを出力した際の等価回路であり、図５（Ｂ）は、負バイアスを出力した際の等価回路である。なお、通常の二次転写時には負荷３１６には記録材も含まれるが、本実施形態が対象とするクリーニング時には記録材が含まれないので記録材を考慮する必要はない。また、図５（Ｂ）のコンデンサ３６８は、正バイアス回路３５０のコンデンサ３２８及び３４８の合成容量である。

抵抗４３１は、正バイアスを出力した際に直流電流が流れるルートを確保するための抵抗である。また、抵抗３３１は、負バイアスを出力した際に直流電流が流れるルートを確保するための抵抗である。なお、正バイアス回路３５０の抵抗３１０の抵抗値は抵抗３１２の抵抗値と比べて十分大きいため、図５の等価回路では抵抗３１２を省略している。正バイアス回路３５０が出力する電圧Ｖｏが接続端子３１５を介して負荷３１６に印可されると、正バイアスに伴う電流は図５（Ａ）において破線で示す様に流れ正バイアス回路３５０へと戻る。

一方、負バイアスを出力した際には、図５（Ｂ）の破線に示す様に、負バイアス回路４５０からグランド、負荷３１６及び抵抗３１０を介して、抵抗３３１へと直流電流が流れる。クリーニング時には、図３に示す様に、正負のバイアスを交互に二次転写ローラ４２に印可する。制御部２５は、可変電源部４０７及び３０７を制御して、負バイアスと正バイアスを交互に出力する。なお、図３に示す様に、正負バイアスの切替時には、正バイアスと負バイアスが同時に出力されることがないように、各バイアスの立ち上がり、立下り時間を考慮して、どちらのバイアスも出力しないデッドタイムＴｂを設ける。ここで、正負バイアスの立ち上がり/立下がり時間を短縮するには、正負のバイアスを制御するための可変電源部３０７及び４０７の立ち上がり/立下り時間を早くする必要がある。しかし、可変電源部３０７及び４０７が出力する電圧を数ミリ秒等の短時間に急激に変化させると、オペアンプ３１４及び４１４を含む、電圧を制御するための回路の応答が次第に間に合わなくなる。このため、バイアスを出力した際にオーバーシュートやアンダーシュートが生じる。

なお、負バイアスの印加時には、以下に説明する様に、電圧制御回路の応答性以外の要因によってアンダーシュートが生じ得る。図６（Ａ）は、負バイアスを出力した際の接続端子３１５の出力電圧Ｖｏの波形と、負バイアス回路の出力電圧Ｖｅの波形を示している。図６（Ａ）に示す様に、電圧Ｖｏ及びＶｅは、回路の時定数等により、立ち上がり及び立ち下がりは、直線ではなく曲線状になる。従来は、基準電圧Ｖｄの変更時にも時定数を持たせることで、Ｔｆ０＝Ｔｒ０＝１００ミリ秒程度としていた。また、バイアスの印加時間Ｔａ０は、立下りに要する時間を考慮して必要な印加時間よりもやや長く設定していた。この立下り時間Ｔｆ０を短くすると、図６（Ｂ）に示す様に、電圧Ｖｅにはアンダーシュートが生じないにも拘らず、電圧Ｖｏにアンダーシュートが生じる場合がある。このアンダーシュートの原因については図７に示す等価回路を用いてさらに説明する。

図７（Ａ）は、負バイアス出力時の直流成分の等価回路であり、図７（Ｂ）は、負バイアス出力時の交流成分の等価回路である。図７（Ａ）の等価回路において、負バイアス回路４５０より電圧Ｖｅが出力されると、抵抗３１０と抵抗３３１で分圧された電圧Ｖｏが接続端子３１５に現れる。ここで、抵抗３１０及び抵抗３３１の抵抗値をそれぞれＲ_３１０及びＲ_３１１とすると、接続端子３１５に生じる電圧Ｖｏは、Ｖｅ×Ｒ_３１０／Ｒ_３１０＋Ｒ_３３１）である。なお、負荷３１６の抵抗値は、抵抗３１０及び３３１の抵抗値よりも十分大きいため無視できる。つまり、電圧Ｖｏは、電圧Ｖｅよりその絶対値が小さくなる。

また、図７（Ｂ）の等価回路において、負バイアス回路４５０は、振幅Ｖｅのステップ波形を出力する。また、図７（Ｂ）のコンデンサ３６８は、正バイアス回路３５０のコンデンサ３２８及び３４８の合成容量である。図７（Ｂ）に示す様に、コンデンサ３６８と負荷３１６との直列接続による微分回路が等価的に構成されている。このため、負バイアス印加時に、負バイアス回路４５０からマイナス方向にステップ波形が印可されると、接続端子３１５にはこのステップ状の電圧波形を微分した電圧波形が現れる。負荷３１６の抵抗値は、抵抗３１０の抵抗値よりも十分大きいため無視すると、接続端子３１５に現れる微分電圧波形は、印加するステップ波形の傾きが急峻であり、かつ、コンデンサ３６８の容量が大きい程そのピーク電圧が大きくなる。したがって、図６（Ｂ）に示す様に、出力電圧Ｖｏに微分電圧波形に起因するアンダーシュートが生じる。

続いて、本実施形態による電源装置について図８を用いて説明する。なお、図２に示す電源装置と同様の構成要素については同じ参照符号を使用して詳細な説明を省略する。図８に示す様に、本実施形態では、正バイアス回路３５０と負バイアス回路４５０とを直列に接続し、正バイアス回路３５０に接続端子３１５を設け、負バイアス回路４５０をグラウンドに接続する。なお、正バイアス回路３５０をグラウンドに接続し、負バイアス回路４５０に接続端子を設ける構成であっても良い。さらに、本実施形態では、正バイアス回路３５０と負バイアス回路４５０との間に、電流制限部として機能するダイオード３２０を設けている。ダイオード３２０は、負バイアスの印加時における正バイアス回路３５０内の等価的な微分回路に起因するアンダーシュートを軽減する。ダイオード３２０は、少なくとも負バイアス回路４５０が出力する最大電圧に耐えるものを選択する。また、電源装置が正バイアスを印加する際には、ダイオード３２０は、後述する様に電流ルートを構成するため、この電流に耐えるものを使用する。

図９（Ａ）は、図８に示す電源装置が正バイアスを出力した際の等価回路であり、図９（Ｂ）は、図８に示す電源装置が負バイアスを出力した際の等価回路である。正バイアス回路３５０が正バイアスを出力すると、図９（Ａ）の破線で示す様に、負荷３１６及び抵抗３１０と、抵抗４３１及びダイオード３２０と、を介して正バイアス回路３５０に戻る直流電流が流れる。一方、負バイアスを印加すると、図９（Ｂ）に破線で示す様に、グラウンドから、負荷３１６及び抵抗３１０と、抵抗３３１を介して直流電流が流れる。図１０（Ａ）は、負バイアス出力時の直流成分の等価回路であり、図１０（Ｂ）は、負バイアス出力時の交流成分の等価回路である。図１０（Ａ）の等価回路は、図７（Ａ）の等価回路と同様であるためその説明は省略する。図１０（Ｂ）の等価回路においては、負バイアス回路４５０に、コンデンサ３６８と、抵抗３１０及び負荷３１６とが直列に接続されて、微分回路が構成されている。しかし、ダイオード３２０は、コンデンサ３６８を経由して負バイアス回路４５０に向かう電流を制限する。したがって、負バイアス印加時に、負バイアス回路４５０からマイナス方向にステップ波形が出力されても、接続端子３１５にはこのステップ状の電圧波形を微分した電圧波形は現れない。

したがって、直流成分と交流成分それぞれの等価回路から接続端子３１５に出力される電圧を合成した電圧Ｖｏは、図６（Ｃ）様になり、アンダーシュートを抑えることができる。つまり、立下り時間Ｔｆ０を短くすることができる。したがって、アンダーシュートを考慮して時間Ｔａ０を長くする必要もなく、クリーニングに要する時間を短縮することができる。

また、正バイアス回路３５０についても、コンデンサ４２８と、抵抗３１０及び負荷３１６とが直列に接続された微分回路が存在する。しかしコンデンサ４２８の容量は数１００ｐＦ程度と小さいため、微分回路の影響は負バイアス印加時に比べて小さい。また、電源装置は、電圧Ｖｏを一定に保つ様に制御するため、電圧Ｖｏの制御回路が応答できる範囲においては、電圧Ｖｏにオーバーシュートは現れにくい。なお、正バイアス印加時においても、微分回路に起因するオーバーシュートが発生する場合には、負バイアスと同様に対策することができる。具体的には、図１１に示すようにダイオード４２０を追加し、正バイアス出力時には図１０（Ａ）の実線矢印で示す過渡的な電流を制限すれば良い。つまり、容量素子であるコンデンサ４２８を経由して正バイアス回路３５０に向かう電流をダイオード４２０により制限する。なお、負バイアス出力時には、図１０（Ｂ）に示すようにダイオード４２０は、破線矢印で示すように直流電流の流れるルートの一部となる。

以上、図１０（Ｂ）に示す様に、正バイアスを出力せず、負バイアスを出力する際に、正バイアス回路３５０の整流回路内の容量素子であるコンデンサを経由して負バイアス回路４５０に向かう電流をダイオード４２０で制限する。この構成により、負バイアスの印加時に微分回路に起因するアンダーシュートを、小さな回路規模でかつ安価に軽減することができる。このため、二次転写ローラ４２のクリーニング性能を維持しつつ、クリーニングに要する時間を短縮することができる。

なお、等価的な微分回路に起因する突入電流を軽減するのであれば、整流素子であるダイオードに代わる素子や回路を使用することができる。なお、二次転写バイアスのための電源装置を用いて本実施形態を説明したが、本発明の電源装置は、一次転写バイアス等、正負のバイアスを切り替えて出力する総てのバイアスのための電源装置として使用できる。さらに、電磁トランスではなく、圧電トランスを使用することもできる。さらに、画像形成装置は、中間転写ベルトを使用せず、感光体に形成した現像剤像を直接、記録材に転写するものであっても良い。

＜第二実施形態＞
続いて、第二実施形態について第一実施形態との相違点を中心に説明する。画像形成装置には、二次転写バイアスとして４０００Ｖ以上のバイアスが必要となる場合がある。例えば、記録材として、抵抗値の高いＯＨＰシートを使用するような場合である。より高いバイアスを出力するため、図８に示す第一実施形態による電源装置の整流回路の直列数を増やすことが考えられる。しかしながら、出力バイアスを高くすると、プリント基板の基材に電流が流れ、必要な転写電流を供給することができなくなる場合がある。この様に、出力するバイアスが高くなると、高いバイアスが基板に印加されないように、トランスと、二次側の整流回路と、バイアスを出力する接続端子とが一体構成されたトランスユニットを一般的に使用する。

図１２（Ａ）及び（Ｂ）は、この様なトランスユニット５００の外観を示している。また、図５（Ｃ）は、トランスユニット５００の内部回路を示している。図５（Ｃ）の回路は、図５（Ａ）及び（Ｂ）のケース５２１に収容されている。なお図５（Ａ）及び（Ｂ）において、接続端子５１５は、出力バイアスを出力するための端子であり、トランスユニット５００は、端子５２４及び５２５によりプリント基板に実装される。図５（Ｃ）において、トランス５０３の二次側には、ダイオード５０８及びコンデンサ５０９を含む整流回路と、ダイオード５１８とコンデンサ５１９を含む整流回路と、抵抗５１０、５１３及び５３１が接続されている。

図１３は、図１２に示すトランスユニット５００を用いた電源装置の構成図である。なお、図１３の丸で囲む数字はトランスユニット５００の端子であり、図１２の丸で囲む数字の端子に対応する。ＦＥＴ５０２は、制御部が出力するパルス信号Ｓ４１によりオン／オフされる。ＦＥＴ５０２がオン／オフされると、電解コンデンサ５０１の電圧が、トランス５０３の一次巻線にパルス状の波形として印加される。コンデンサ５０６は、トランス５０３の一次巻線へ印加されるこのパルスの電圧を高めるためのものである。トランス５０３を介して二次側に伝達されたパルス状の電圧は、ダイオード５０８及びコンデンサ５０９を一組とする整流回路と、ダイオード５１８及びコンデンサ５１９を一組とする整流回路により交互に倍電圧に整流平滑される。抵抗５１０を介してオペアンプ５１４に電圧Ｖｂが入力され、第一実施形態で説明したのと同様に電圧Ｖｏの制御が行われる。なお、図１３において、電圧Ｖｏを制御するためのオペアンプ５１４に関する回路については、第一実施形態と同様であり、参照符号等は省略している。

ダイオード５２０は、トランスユニット５００の正バイアス回路と負バイアス回路４５０との間に設けられ、電流制限部として機能する。なお、本実施形態における電源装置の正負バイアス印加時の等価回路は、第一実施形態と同じである。したがって、第一実施例と同様、負バイアス印加に等価的に構成される微分回路に起因するアンダーシュートを軽減することができる。なお、ダイオード５２０は、回路基板上ではなく、図１４に示すようにトランスユニット５００内に設けることもできる。

［その他の実施形態］
本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。

３５０：正バイアス回路、４５０：負バイアス回路、３２０：ダイオード

Claims (12)

1. 第１極性のバイアスを出力する第１出力手段と、
   前記第１極性とは異なる第２極性のバイアスを出力し、前記第１出力手段とは直列に接続される第２出力手段と、
   前記第２出力手段が前記第２極性のバイアスを出力し、前記第１出力手段が前記第１極性のバイアスを出力しないときに、前記第１出力手段に流れる電流を制限する第１制限手段と、
   を備えていることを特徴とする電源装置。
2. 前記第１制限手段は、前記第２出力手段が前記第２極性のバイアスを出力し、前記第１出力手段が前記第１極性のバイアスを出力しないときに、前記第１出力手段の容量素子を経由して前記第２出力手段に向かう電流を制限することを特徴とする請求項１に記載の電源装置。
3. 前記第１出力手段が前記第１極性のバイアスを出力し、前記第２出力手段が前記第２極性のバイアスを出力しないときに、前記第２出力手段の容量素子に流れる電流を制限する第２制限手段をさらに備えることを特徴とする請求項１又は２に記載の電源装置。
4. 前記第２制限手段は、前記第１出力手段が前記第１極性のバイアスを出力し、前記第２出力手段が前記第２極性のバイアスを出力しないときに、前記第２出力手段の容量素子を経由して前記第１出力手段に向かう電流を制限することを特徴とする請求項３に記載の電源装置。
5. 前記第１制限手段は、整流手段であることを特徴とする請求項１から４のいずれか１項に記載の電源装置。
6. 前記第１制限手段は、ダイオードであることを特徴とする請求項１から５のいずれか１項に記載の電源装置。
7. 前記第１出力手段及び前記第２出力手段は、
   入力電圧を昇圧するトランスと、
   前記トランスの出力を整流して直流電圧に変換する変換手段と、
   をそれぞれ備えていることを特徴とする請求項１から６のいずれか１項に記載の電源装置。
8. 前記第１制限手段は、前記第１出力手段の容量素子に流れる電流を制限し、
   前記第１出力手段の容量素子は、前記変換手段に含まれる容量素子であることを特徴とする請求項７に記載の電源装置。
9. 前記第１出力手段の容量素子は、前記電源装置の抵抗、又は、前記電源装置の負荷の抵抗と共に微分回路を構成することを特徴とする請求項１から８のいずれか１項に記載の電源装置。
10. 請求項１から９のいずれか１項に記載の電源装置を備えていることを特徴とする画像形成装置。
11. 請求項１から９のいずれか１項に記載の電源装置と、
    像担持体に画像を形成する形成手段と、
    前記像担持体に形成した画像を記録材、又は、別の像担持体に転写するための転写バイアスを出力する転写手段と、
    を備えており、
    前記電源装置は、前記転写バイアスのために前記第１極性のバイアスを前記転写手段に出力することを特徴とする画像形成装置。
12. 前記電源装置は、前記転写手段のクリーニングのために、前記第１極性のバイアスと前記第２極性のバイアスを交互に前記転写手段に出力することを特徴とする請求項１１に記載の画像形成装置。

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