JP2011199937A - 圧電トランス式高圧電源装置 - Google Patents

Abstract

【課題】圧電トランスのデジタル制御において、微細化されたプロセスルールの集積回路を用いずに高い分解能で制御することが可能な圧電トランス式高圧電源装置を提供することを目的とする。
【解決手段】デジタル素子内に、複数の逓倍器２０５５を持ち、圧電トランス１０１からの出力電圧値に応じて複数の逓倍器から出力される逓倍数の異なる逓倍クロックを切替え、圧電トランスを駆動するパルスを生成する。前記逓倍数をプログラマブルに選択できる構成とし、実現可能な圧電トランスの駆動パルス周波数を多く有し、選択、切替えにより圧電トランスより目標となる電圧値を出力する。
【選択図】図１

Description

本発明は、圧電トランスを用いて高電圧を発生させる圧電トランス式高圧電源装置に関するものである。

電子写真方式の画像形成装置に用いる高圧電源装置において、高圧電源装置の小型化・軽量化として圧電トランスを用いた構成が検討されている（例えば、特許文献１参照）。

圧電トランス高圧電源の従来例を図２１を用いて説明する。ここに示す回路は高圧電源であり、１０１は高圧電源の圧電トランス（圧電セラミックトランス）である。圧電トランス１０１の出力はダイオード１０２、１０３及び高圧コンデンサ１０４によって正電圧に整流平滑され負荷である転写ローラ（不図示）に供給される。出力電圧は抵抗１０５、１０６、１０７によって分圧され、保護用抵抗１０８を介してオペアンプ１０９の非反転入力端子（＋端子）に入力される。他方オペアンプの反転入力端子（−端子）には抵抗１１４を介してアナログ信号である高圧電源の制御信号（Ｖｃｏｎｔ）が入力される。オペアンプ１０９と抵抗１１４とコンデンサ１１３を図２１のように構成することにより、積分回路として機能しており、抵抗とコンデンサの部品定数によって決まる積分時定数で平滑化した制御信号Ｖｃｏｎｔがオペアンプ１０９に入力される。オペアンプの出力端は電圧制御発振器（ＶＣＯ）１１０に接続され、電圧制御発振器はオペアンプ１０９の出力電圧に応じた周波数でトランジスタ１１１をスイッチングし、インダクタ１１２で電圧を増幅して図２２に示す電圧を圧電トランスの一次側に供給する。

圧電トランスの特性は一般的に図２３に示すような共振周波数ｆ_Ｍにおいて出力電圧が最大となるような裾広がりの形状をしており、周波数による出力電圧の制御が可能である。共振周波数ｆ_Ｍよりも高い駆動周波数で出力電圧の制御を行う場合、圧電トランスの出力電圧を増加させるには駆動周波数を高い方から低い方へ変化させることで可能となる。共振周波数ｆ_Ｍよりも低い駆動周波数で出力電圧の制御を行う場合は、駆動周波数を低い方から高い方へ変化させることで出力電圧が増加する。

通常、電圧制御発振器（ＶＣＯ）１１０の動作周波数範囲は、圧電トランスの素子のばらつきにより、共振周波数の値が異なるため、共振周波数ｆ_Ｍを含む範囲で設定し、圧電トランスの構造上の特性により発生する不要共振周波数（ｆ_Ｍ以外の共振周波数。以下スプリアス周波数と記す）の電圧より大きく共振周波数ｆ_Ｍの電圧より小さい電圧範囲で制御を行う。

高圧電源装置のさらなる小型化として、圧電トランス高圧電源の駆動回路としてデジタル素子により制御を行う構成が考えられる。図２４は図２１の積分回路（オペアンプ１０９、抵抗１１４、コンデンサ１１３）と電圧制御発振器（ＶＣＯ）１１０をデジタル素子とした場合の圧電トランス高圧電源を示している。

図２４において、２０５１は、ＣＰＵ２０７からのデータを記憶し、記憶したデータを接続されている各ブロックへ送出する記憶手段としてのメモリを示す。２０５２は、圧電トランスの出力電圧を分圧し、整流素子を通したアナログ信号をデジタル信号に変換するＡ／Ｄコンバータを示す。２０５３は前記Ａ／Ｄコンバータ２０５２によってデジタル信号に変換された出力電圧値と、目標電圧値との差分電圧を演算する差分電圧演算ブロックを示す。２０５４は前記差分電圧値から周波数変化量を演算し、演算した周波数変化量と現在出力しているパルスの周波数とを加算した周波数のパルスを生成し、生成したパルスによりトランジスタ１１１をスイッチングする周波数生成ブロックを示す。

圧電トランスを駆動させるために、ＣＰＵ２０７は最大周波数ｆ_０のパルス生成開始の命令と目標電圧値の情報をメモリ２０５１に送る。周波数生成ブロック２０５４は記憶手段２０５１からパルス生成開始の信号を受け、クロック発生手段から発生されたクロック信号を基準として周波数ｆ_０のパルスを生成する。生成したパルスをトランジスタ１１１に入力する。生成されたパルスの周波数でトランジスタ１１１をスイッチングし、インダクタ１１２で電圧を増幅して、圧電トランスの一次側に供給し、二次側で出力電圧を得る。圧電トランスからの出力電圧は整流素子を介し、Ａ／Ｄコンバータ２０５２によってデジタル値に変換される。差分電圧演算ブロック２０５３は、Ａ／Ｄ変換されたデジタル値と、メモリ２０５１に送られた目標電圧値から差分電圧を演算する。得られた差分電圧から次に入力する周波数を演算する。演算により得られたパルスを生成し、圧電トランスに入力し、圧電トランスからの出力電圧が目標電圧となるまで、前記差分電圧演算、パルス生成の処理を繰り返す。

また、複数の異なる周波数帯域で動作するＰＬＬ周波数シンセサイザの提供を目的とし、帯域によって使用する周波数を切替えるために、複数のＰＬＬをデジタル素子中に配置しているものがある（例えば、特許文献２参照）。

特開平１１−２０６１１３号公報 特開平１０−３０３７４７号公報

特許文献１に記載の従来例では、最大周波数ｆ_０から共振周波数ｆ_Ｍの間で圧電トランスの駆動周波数を変化させることによって出力電圧を制御している。図２３におけるｆ_Ｎは電圧制御発振器（ＶＣＯ）１１０で動作可能な最低周波数、ｆ_０は電圧制御発振器（ＶＣＯ）１１０で動作可能な最大周波数である。

高圧電源装置のさらなる小型化として、図２４に示すような駆動回路をデジタル素子で実現する構成が考えられている。しかしながら、図２４に示すデジタル素子で圧電トランスを制御する場合、画像形成において画像に影響を与えないと考えられる圧電トランスの駆動周波数を２ＧＨｚ以上とする高分解能のパルスを生成する必要がある。具体的に説明すると、例えば、画像形成の帯電高圧出力時の画像形成において画像に影響が出ないと考えられる出力電圧リップルを２Ｖとし、周波数分解能を１０Ｈｚと設定する。ここで、圧電トランスの駆動周波数を１６３ｋＨｚとすると、周波数を１０Ｈｚずらした値は１６２．９９ｋＨｚとなり、これら２つの周期の差分が０．３７６ｎｓ（周波数２．６６ＧＨｚ）となる。したがって、前記周期の差分を満足するデジタル素子の駆動周波数は２ＧＨｚ以上となり、２ＧＨｚ以下の駆動周波数で制御した場合、ノイズ発生原因となって画像不良が発生する可能性がある。デジタル素子で２ＧＨｚ以上の駆動周波数を実現するには、微細化されたプロセス（例えば９０ｎｍの微細化プロセス）の集積回路を使用する必要があり、集積回路のコストが高になる。 本発明は上記問題を解決するものであり、その目的は、高価な集積回路を用いなくても、高い分解能で圧電トランスの駆動周波数を制御をすることが可能な圧電トランス式高圧電源装置を提供することである。

上記課題を解決するため、本発明は以下の（１）と（２）の構成を有する。

（１）駆動パルスの周波数に応じた電圧を出力する圧電トランスと、
クロック信号の周波数を逓倍する周波数逓倍手段と、
前記周波数逓倍手段により逓倍された逓倍クロック信号から前記駆動パルスを発生する駆動パルス発生手段と、
前記圧電トランスの出力電圧を検出する電圧値検出手段と、
前記電圧値検出手段の検出結果と目標電圧との差分から圧電トランスに入力する前記駆動パルスの周波数を演算する周波数演算手段とを有し、
前記周波数演算手段により演算した周波数に応じて前記周波数逓倍手段の逓倍数を変更して、前記駆動パルスの周波数を制御することにより前記圧電トランスから出力される電圧を前記目標電圧になるように制御することを特徴とする圧電トランス式高圧電源装置。

（２）駆動パルスの周波数に応じた電圧を出力する圧電トランスと、
クロック信号の周波数を逓倍する複数の周波数逓倍手段と、
複数の前記周波数逓倍手段の夫々により逓倍された複数の逓倍クロック信号から前記駆動パルスを発生する複数の駆動パルス発生手段と、
前記圧電トランスの出力電圧を検出する電圧値検出手段と、
前記電圧値検出手段の検出結果と目標電圧との差分から圧電トランスに入力する前記駆動パルスの周波数を演算する周波数演算手段とを有し、
前記周波数演算手段により演算した周波数に応じて前記複数の駆動パルス発生手段のうちの１つを選択し、選択した駆動パルス発生手段から前記圧電トランスへ駆動パルスを出力して、前記圧電トランスから出力される電圧を前記目標電圧になるように制御することを特徴とする圧電トランス式高圧電源装置。

本発明は、上記構成を有することで、高い分解能で圧電トランスの駆動周波数を制御をすることが可能になる。

実施例１における圧電トランス高圧電源の駆動回路のデジタル素子化した場合の基本構成図 逓倍器の構成図 実施例１の画像形成装置の構成図 実施例１における電源投入からプリント終了までのフローチャート 図４の周波数制御のフローチャート 実施例１における圧電トランスの駆動パルス生成のタイミング図 実施例１の逓倍数を変化させずにフィードバック制御したときの目標電圧付近の出力電圧分布を示す図 実施例１の各逓倍クロック信号と生成できる圧電トランスの駆動パルスの周波数の対応表 実施例２におけるＡＳＩＣ２０５の内部ブロック図 実施例２における目標電圧出力までの周波数特性カーブを示す図 実施例２における電源投入からプリント終了までのフローチャート 実施例２における周波数制御のフローチャート 実施例２のクロック信号を２０ＭＨｚとし、逓倍数５、１０の逓倍クロック信号で実現できる駆動パルスの周波数の対応表 実施例２におけるパルス切替えのタイミング図 実施例３におけるパルス切替えのタイミング図 実施例４におけるＡＳＩＣ２０５の内部ブロック図 実施例４における目標電圧出力までの周波数特性カーブを示す図 実施例４における位相検出ブロックのタイミング図 実施例４における周波数制御のフローチャート 実施例４における逓倍クロック切替えのタイミング図 従来の圧電トランス高圧電源を示す図 圧電トランスの入力電圧波形を示す図 圧電トランスの駆動周波数と出力電圧の特性を表す図 従来の圧電トランス高圧電源の駆動回路をデジタル素子化した場合のＡＳＩＣ２０５の内部ブロック図

以下、添付図面に基づき、本発明を実施する為の最良の形態を、実施例により、詳しく説明する。

図１は図２４の圧電トランス式高圧電源装置の回路図に逓倍器２０５５（周波数逓倍手段）を追加した圧電トランス高圧電源装置の回路図を示す。図２４との違いは、逓倍器の逓倍数をプログラマブルに変更することによって圧電トランスを駆動する駆動パルスの周波数を多段階に細かく可変制御することが可能な点である。

図１において、２０５１から２０５４は図２４と同一の構成であるため、説明は省略する。２０５５は、クロック発生手段から出力される原振クロック信号を逓倍する逓倍器を示す。ここで、逓倍器２０５５の逓倍数はプログラマブルに変更できる構成となっている。また、逓倍器２０５５は図２で示されるＰＬＬ回路である。図２中の２５０、２５４は入力信号の周波数をそれぞれ１／Ｍ、１／Ｎ倍する分周器を示す。２５１は分周器２５０からの出力信号と帰還信号との位相差を検出する位相比較器、２５２は位相比較器からのリプルを含んだ直流信号を平均化し、交流成分の少ない直流信号に変換するためのループフィルタを示す。また、２５３は入力の直流信号によって発振周波数を制御する周波数発振器（ＶＣＯ）を示す。

図３は本実施例の高圧電源装置を搭載した画像形成装置の構成図である。

レーザプリンタ４０１中の４０２は記録紙３２を収納するデッキ、４０３はデッキ４０２内の記録紙３２の有無を検知するデッキ紙有無センサ、４０４はデッキ４０２から記録紙３２を繰り出すピックアップローラである。また、４０５は前記ピックアップローラ４０４によって繰り出された記録紙３２を搬送するデッキ給紙ローラ、４０６は前記デッキ給紙ローラ４０５と対をなし記録紙３２の重送を防止するためのリタードローラである。そして、デッキ給紙ローラ４０５の下流には記録紙３２を同期搬送するレジストローラ対４０７、前記レジストローラ対への記録紙３２の搬送状態を検知するレジ前センサ４０８が配設されている。

またレジストローラ対４０７の下流には静電吸着搬送転写ベルト（以下「ＥＴＢ」と記す）４０９が配設されている。ＥＴＢ上には４色（イエローＹ、マゼンタＭ、シアンＣ、ブラックＢｋ）分のプロセスカートリッジ４１０Ｙ〜４１０Ｂｋとスキャナユニット４２０Ｙ〜４２０Ｂｋからなる画像形成部により形成される。この形成された画像が、転写ローラ４３０Ｙ〜４３０Ｂｋにより順次重ね合わされカラー画像が形成される。形成されたカラー画像は、記録紙３２上に転写され、記録紙３２は下流に搬送される。下流には記録紙３２上に転写されたトナー像を熱定着するために内部に加熱用のヒータ４３２を備えた定着ローラ４３３と加圧ローラ４３４対、記録紙３２を搬送するための定着排紙ローラ対４３５、搬送状態を検知する定着排紙センサ４３６が配設されている。

また、各スキャナユニット４２０は、各画像信号に基づいて変調されたレーザ光を発光するレーザユニット４２１、レーザ光を各感光ドラム３０５上に走査するためのポリゴンミラー４２２とスキャナモータ４２３、結像レンズ群４２４より構成されている。そして、前記各プロセスカートリッジ４１０には公知の電子写真プロセスに必要な感光ドラム３０５、帯電ローラ３０３と現像ローラ３０２、トナー格納容器４１１を備えており、レーザプリンタ４０１本体に対して着脱可能に構成されている。さらに、上記ビデオコントローラ４４０は、パーソナルコンピュータ等の外部装置４４１から送出される画像データを受け取ると、この画像データをビットマップデータに展開し、画像形成用の画像信号を生成する。

２０１はレーザプリンタ４０１の制御手段であるＤＣコントローラ、ＲＡＭ２０７１、記憶手段２０７２を備えたＣＰＵ２０７、特定用途向け集積回路（以降ＡＳＩＣと記載）２０５、クロック発生手段２０８、各種入出力制御回路（不図示）等で構成されている。ＡＳＩＣ２０５とメインＣＰＵ２０７は高圧電源２０２の制御を行うデジタル素子である。ＡＳＩＣ２０５とメインＣＰＵ２０７は、バス通信を行う。

２０２は高圧電源（圧電トランス式高圧電源装置）であり、各プロセスカートリッジ４１０に対応した帯電高圧電源（不図示）、現像高圧電源（不図示）と、各転写ローラ４３０に対応した高圧を出力可能な圧電トランスを使用した転写高圧電源とで構成されている。

図１の構成における圧電トランス式高圧電源装置の電源投入からプリント終了までの制御に関して以下に説明する。

図４は図１の回路における電源投入からプリント終了までのフローチャートを示している。電源投入後、逓倍器２０５５はクロック発生手段から出力されるクロック信号の周波数を逓倍する（Ｓ１０１）。ここで例として、クロック信号の周波数を２０ＭＨｚ、逓倍数を１０として、逓倍クロックの周波数を２００ＭＨｚとする。ＣＰＵ２０７はプリントコマンドを待ち（Ｓ１０２）、プリントコマンドが来ると高圧電源の出力目標電圧値の設定を行う（Ｓ１０３）。目標電圧値の設定後、ＣＰＵ２０７はプリント動作を開始するための各種設定を行う（Ｓ１０４）。スタート設定終了後、圧電トランスの周波数制御を開始する（Ｓ１０５）。

周波数制御Ｓ１０５に関して、図５を用いて説明する。図５は周波数制御Ｓ１０５のフローチャートを示している。スタート設定終了後、ＣＰＵ２０７はメモリ２０５１に制御開始位置の周波数ｆ_０の情報を送り、周波数生成ブロック２０５４（駆動パルス発生手段）はメモリ２０５１からｆ_０の情報を受け取り、周波数ｆ_０のパルスを生成する（Ｓ１５０）。周波数生成ブロック２０５４で生成したパルスをトランジスタ１１１、インダクタ１１２を介して、圧電トランス１０１に入力する（Ｓ１５１）。パルス入力により得られた圧電トランスからの出力電圧を整流素子にて整流し、Ａ／Ｄコンバータ２０５２（電圧値検出手段）によってデジタル値に変換する（Ｓ１５２）。デジタル値に変換された出力電圧（検出結果）は、差分電圧演算ブロック２０５３（電圧差分値演算手段）へ送られ、前記差分電圧演算ブロック２０５３は、出力電圧値と目標電圧値との差分ＶＤを演算する（Ｓ１５３）。ＣＰＵ２０７は前記差分電圧値演算ブロック２０５３の演算結果を受け取り、演算結果ＶＤが−β≦ＶＤ≦βの条件を満足するかを判断する（Ｓ１５４）。ここで、βは画像形成において画像に影響を与えない範囲の電圧許容幅を示し、目標電圧値±βを目標出力電圧範囲とする。Ｓ１５４の条件を満足しない場合、ＣＰＵ２０７は差分電圧値ＶＤ＜−βであるかを判断する（Ｓ１５５）。ＶＤ＜−βの状態でないと判断されると、ＣＰＵ２０７は次のパルス生成の命令を送り、周波数生成ブロック２０５４は、差分電圧値演算ブロック２０５３で演算した差分電圧値ＶＤから周波数変化量を演算する（Ｓ１５６）。周波数生成ブロック２０５４（周波数演算手段）は演算された周波数変化量を現在圧電トランスに入力している周波数に加算し、次に入力する周波数を演算する（Ｓ１５７）。演算によって得られた圧電トランスに入力する周波数は、メモリ２０５１に格納される（Ｓ１５８）。ここで、周波数は演算される度に、メモリ２０５１に格納、更新される。周波数生成ブロック２０５４は、演算によって得られた周波数のパルスを生成する（Ｓ１５９）。

ここで、パルス生成方法について、図６を用いて説明する。圧電トランスを駆動させるためのパルスの生成は、逓倍クロックを基準としたカウンタによって行う。波形１００は逓倍クロック信号を、波形１０１はパルス生成開始信号を、波形１０２はパルス生成開始信号の立ち上りから逓倍クロック信号基準でカウントしたカウント値を、波形１０３はカウント値によって生成された圧電トランスに入力するパルスを示している。

制御開始時のｆ_０のパルス生成では、ｆ_０の逆数の周期を逓倍クロックの周期で割った値（ここでは２Ａ）が生成したい周波数のパルス１周期のカウント値となる。また、図６の波形１０２にあるように、前記パルス１周期カウント値の１／２の値（ここではＡ）がカウント上限値となる。パルス生成開始信号（波形１０１）の立ち上りを検知した後、逓倍クロック（波形１００）基準でカウントする。カウントし始めは、パルスのＨの部分を生成し、カウント上限値までカウントするとＬの部分に切り替え、カウント上限値になる毎にＨ，Ｌを切替えてパルスを生成する。周波数生成ブロック２０５４はＡの値を変えることにより、逓倍周波数を基準として圧電トランス１０１の駆動パルスの周波数を変えることができる。

生成したパルスを圧電トランスに入力し、圧電トランスからの出力電圧を取得し、差分電圧ＶＤを演算する（Ｓ１５１〜Ｓ１５３）。次にＳ１５５でＶＤ＜−βであると判断された場合について説明する。ＶＤ＜−βであると判断された場合、図７に示すように、フィードバック制御時に分解能不足から目標電圧の上下の電圧を行き来し続け、目標電圧範囲外の電圧値で止まってしまい、目標電圧範囲に到達することができない。そのため、Ｓ１５５でＶＤ＜−βの判断がされると、逓倍器２０５５の逓倍数を変化させる（Ｓ１６０）。逓倍器の逓倍数を変化させることにより、目標電圧範囲に出力電圧を制御するように逓倍器の逓倍数を可変に制御して圧電トランスの駆動パルスの周波数を細かく制御することが可能となる。

逓倍数を変化させた場合の実現可能周波数について図８を用いて説明する。図８は、クロック発生手段２０８から出力されるクロック信号の周波数を２０ＭＨｚ、逓倍によって得られる逓倍クロック信号の周波数を１１０〜２００ＭＨｚまで１０ＭＨｚおきに変化させた場合の例を示している。ここでは、逓倍クロック周期×２Ａの周期のパルス生成について示している。図６に示すように、カウンタの上限値と逓倍クロックの周期（もしくは周波数）によって生成できるパルスの周波数が決定してしまう。そのため、２００ＭＨｚの逓倍クロックを用いた場合、１６１．０３ｋＨｚと１６０．９ｋＨｚの周波数を生成可能であるが、中間の周波数を実現することは不可能である。ここで、目標電圧を出力する周波数がこの中間の値、たとえば１６０．９５ｋＨｚであった場合は、２００ＭＨｚの逓倍クロックでは実現できないが、１５０ＭＨｚの逓倍クロックでは実現可能であり、逓倍数を変化させることで所望の周波数を生成できる。

Ｓ１６０で逓倍数を変化させた逓倍クロックを周波数生成ブロック２０５４に入力すると同時に、ＣＰＵ２０７はＳ１５８でメモリ２０５１に格納した周波数値を周期に変換する。そして、変更後の逓倍クロックの周期で除算することにより、カウンタの上限値を演算し、メモリ２０５１へ送出する。周波数生成ブロック２０５４はＣＰＵ２０７からカウンタ上限値を受け取り（Ｓ１６１）、変更後の逓倍クロック基準で上限値までのカウントを繰り返し、パルスを生成する（Ｓ１５９）。生成したパルスにより圧電トランスから、生成したパルスの周波数に対応する出力電圧を得る。得られた出力電圧がＳ１５４の条件を満足するまで、Ｓ１５１〜Ｓ１６１のフローを繰り返す。

Ｓ１５４の条件を満足し、目標電圧を得られた後、連続してプリントを行うかをＣＰＵ２０７は判断し（Ｓ１０６）、プリント終了まで圧電トランスにパルスを入力し続ける。
実施例１では、Ｓ１５７で次に圧電トランスに入力するパルスの周波数を演算する構成を説明したが、図８に示すような実現可能な周波数を選択し、パルスを生成する構成でも構わない。

なお、記憶手段としてのメモリ２０５１としてはＲＡＭ等の揮発性メモリを用いればよいが、必要に応じて不揮発性メモリを用いてもよい。

実施例１の構成で、圧電トランスを駆動させるパルスを生成するための逓倍クロックの逓倍数を変化させることにより、圧電トランスを駆動させるパルスの周波数を多段階に細かく制御することが可能となる。

実施例１の構成では、逓倍数を変化させることで、所望となる出力電圧値は得られるものの、逓倍器２０５５から出力される逓倍クロック信号が安定するまでに時間がかかってしまう。そのため、周波数生成ブロック２０５４に安定しない状態の逓倍クロック信号が入力され、逓倍クロックが安定するまでの間、所望の周波数が得られないといった課題がある。

実施例２では、複数の逓倍器の逓倍クロックが逓倍器と同数の周波数生成ブロックに対応して接続され、複数の周波数生成ブロックから生成されたパルスの１つを選択することで、逓倍器から出力される逓倍クロック信号を安定した状態で使用することを目的とする。実施例２における圧電トランスから目標電圧値の出力を得る構成について説明する。

図９は実施例２の圧電トランス式高圧電源装置を示す。実施例１と同様の構成については、図１と同じ記号を用い、ここでは説明を省略する。実施例１との違いは、逓倍器と周波数生成ブロックを複数有し、各逓倍器から生成された逓倍クロックからパルスを生成し、生成した複数のパルスから圧電トランスに入力するパルスを選択するセレクタを持つ点である。図９中の２０５５１、２０５５２は図１の逓倍器２０５５と、２０５４１、２０５４２の周波数生成ブロックは図１の周波数生成ブロック２０５４と同様の構成である。また、２０５６は複数の周波数生成ブロックで生成される圧電トランスに入力するパルスを切替えるセレクタ（駆動パルス選択手段）を示している。

実施例２は、図１０（ａ）に示すように、圧電トランスの駆動パルスの周波数を高周波数側から低周波数側に変化させる際に、出力電圧の値に応じて周波数生成ブロック２０５４１もしくは２０５４２で出力しているパルスを切替える。目標出力付近まで到達し、目標出力電圧範囲以上の電圧となった場合、図１０（ｂ）に示すように、周波数生成ブロック２０５４１、２０５４２で出力しているパルスに切替えることで、目標電圧を出力させる。ここで、図１０（ｂ）は図１０（ａ）の丸で囲まれた部分の拡大図を示す。異なる逓倍数の逓倍クロック信号から生成したパルスを切替えることにより、圧電トランスの出力電圧の立ち上り時間を短縮するとともに、逓倍器から出力される逓倍クロック信号が安定した状態で使用可能としたものである。以下本発明の実施例２を詳細に説明する。

実施例２の電源投入からプリント終了までの圧電トランスの制御に関して、図１１を用いて説明する。

電源投入後、各逓倍器２０５５１、２０５５２にそれぞれ異なる逓倍数が設定される（Ｓ２０１）。設定された逓倍数でクロック発生手段から送られてくるクロック信号の周波数を逓倍器２０５５１、２０５５２で逓倍する（Ｓ２０２）。ここで、クロック発生手段から送られてくるクロック信号の周波数を２０ＭＨｚ、逓倍数をそれぞれ５、１０と仮定する。ＣＰＵ２０７はプリントコマンドを待ち（Ｓ２０３）、プリントコマンドが来ると目標電圧値の設定を行う（Ｓ２０４）。目標電圧値の設定後、ＣＰＵ２０７はプリント動作を開始するための各種設定を行う（Ｓ２０５）。スタート設定終了後、圧電トランスの周波数制御を開始する（Ｓ２０６）。

図１２は周波数制御Ｓ２０６のフローチャートを示す。図５と同様の構成については、同一の記号を用い、説明を省略する。ここで、最初に圧電トランスに入力されているパルスは周波数生成ブロック２０５４１で生成されたパルスをセレクタ２０５６が選択していると仮定する。Ｓ１５０〜Ｓ１５３のステップを経て、目標電圧値と圧電トランスからの出力電圧値（Ａ／Ｄ変換後の値）から差分電圧値ＶＤを演算する。ＣＰＵ２０７は前記差分電圧値演算ブロック２０５３の演算結果を受け取り、演算結果ＶＤが−β≦ＶＤ≦βの条件を満足するかを判断する（Ｓ１５４）。Ｓ１５４の条件を満足しない場合、ＣＰＵ２０７は差分電圧値ＶＤ＜−βであるかを判断する（Ｓ１５５）。Ｓ１５５の状態でないと判断されると、ＣＰＵ２０７はＶＤの値から使用している周波数生成ブロック２０５４１を使用していない周波数生成ブロック２０５４２に切替えるかの判断を行う（Ｓ１８０）。図１０（ａ）に示すように、高周波数側から低周波数側へ駆動周波数を変化させる際に、パルス生成に用いる逓倍クロックを変化させる。具体的に、逓倍数５、逓倍数１０の逓倍クロックの周期を比較した際、周期が２倍異なるため、図１３に示すように、逓倍数１０の逓倍クロックは、より細かい周波数で制御できる。図１０（ａ）にあるように、最初に周波数を変化させる際は逓倍数が低い逓倍クロックにより粗く制御を行い、目標電圧付近になるについて逓倍数が高い逓倍クロックを使用することで細かい制御を行うことで圧電トランスの立上げ時間を短縮させる。Ｓ１８０で周波数生成ブロックの切替え必要であると判断した場合、セレクタ２０５６に切替え命令を送り、周波数生成ブロック２０５４１から周波数生成ブロック２０５４２に切替える（Ｓ１８１）。

周波数生成ブロックの切替えはＣＰＵ２０７が切替え必要と判断した任意のタイミングで行う。図１４の波形１は、逓倍器２０５５１で生成される逓倍クロック信号を示す。波形２は、周波数生成ブロック２０５４１のパルス生成開始信号を示す。波形３は、周波数生成ブロック２０５４１が入力する逓倍器２０５５１の逓倍クロック基準でカウントしたカウント値を示す。波形４は、周波数生成ブロック２０５４１が生成する圧電トランスに入力する駆動パルスを示す。波形５は、逓倍器２０５５２で逓倍クロック信号を示す。波形６は、周波数生成ブロック２０５４２のパルス生成開始信号を示す。波形７は、周波数生成ブロック２０５４２が入力する逓倍器２０５５２の逓倍クロック基準でカウントするカウント値を示す。波形８は周波数生成ブロック２０５４２が生成するパルスを示す。波形９は、セレクタ２０５６の周波数生成ブロック切替え信号を示す。波形１０はセレクタで選択した駆動パルス信号を示す。

ここで、クロック発生手段で生成されるクロック信号の周波数を２０ＭＨｚ、逓倍器２０５５１の逓倍数を１０、逓倍器２０５５２の逓倍数を８とする。そして、周波数生成ブロック２０５４１、２０５４２で生成しているパルスの周期をそれぞれ２Ａ／２００ｎｓ、２Ｂ／１８０ｎｓと仮定して以下に説明する。また、図１４において、逓倍器２０５５２に関する信号は点線で示す。周波数生成ブロック２０５４１、２０５４２は記憶手段２０５１からパルス生成開始信号（波形２、波形６）を受けると、逓倍クロック（波形１、波形５）基準でカウントを始める（波形３、波形７）。ＣＰＵ２０７は圧電トランスを駆動しているパルスの周波数からカウント上限値を設定し、記憶手段２０５１に送る。記憶手段２０５１に送られたカウント上限値を周波数生成ブロック２０５４１、２０５４２は受けとり、カウント上限値までカウントを行う。カウントし始めのパルスはＨを生成し、カウント値がカウント上限値まで達するとＬに切替え、カウント上限値になるごとにＨとＬを切替える（波形４、波形８）。ＣＰＵ２０７が、周波数生成ブロック切替えを必要と判断したとき、セレクタ２０５６を切替え、周波数生成ブロック２０５４２で生成した駆動パルスを出力する（波形９、波形１０）。図１４中のセレクタの波形９は０のときが周波数生成ブロック２０５４１で生成した駆動パルスを、１のときが周波数生成ブロック２０５４２で生成した駆動パルスを選択する。図１４中の波形１０にあるように、切替え時に、周波数生成ブロック２０５４１で生成した駆動パルスのＬの幅が短くなると同時に、周波数生成ブロック２０５４２で生成した駆動パルスが１周期生成する途中の状態で出力されてしまう（波形１０の丸で囲んだ部分）。しかしながら、圧電トランスの周波数応答性から連続的に同一の周波数のパルスを出力している際に異なる周波数のパルスを１波与えても、そのパルス分はほとんど無視されるため問題はない。

周波数生成ブロック切替え（Ｓ１８１）後、ＣＰＵ２０７は切替えた周波数生成ブロックに入力している逓倍クロック信号の周波数からカウント上限値を演算し、記憶手段２０５１に送出する。送出したデータを周波数生成ブロックは受け取り（Ｓ１８２）、圧電トランスを駆動するパルスの周波数を演算する（Ｓ１５７）。切替えが必要ないと判断された場合は、差分電圧から周波数変化量を演算し、ＣＰＵ２０７は演算結果からカウント上限値を演算し（Ｓ１５６）、演算結果から次の圧電トランスを駆動するパルスの周波数を演算する（Ｓ１５７）。演算された周波数は記憶手段２０５１に格納される（Ｓ１５８）。周波数生成ブロック切替えと同時に、ＣＰＵ２０７は選択されていない周波数生成ブロックの逓倍数を変更するかの判断を行う。例えば、逓倍数６、逓倍数８の逓倍クロック基準で周波数生成ブロックを切替え時に、目標出力までの周波数の変化は逓倍数を変化させて細かく制御を行うため、逓倍数６に設定されている逓倍器の逓倍数を８以上の値にする必要がある。そのため、周波数生成ブロック切替え後は逓倍数の変更を行わなければならない。Ｓ１８３で逓倍数切替えが必要と判断されると、選択されていない周波数生成ブロックに入力している逓倍クロックを生成している逓倍器の逓倍数を変更する（Ｓ１８４）。逓倍数変更判断処理後、Ｓ１５７で演算した周波数のパルスを生成し（Ｓ１５９）、圧電トランスにパルスを入力し、出力電圧を得る。

次にＳ１５５の条件を満足した場合について以下に説明する。Ｓ１５５の条件を満足すると、ＣＰＵ２０７はＳ１５８で格納した周波数と次に選択する周波数生成ブロックに入力されている逓倍周波数からカウント上限値を演算する（Ｓ１８５）。ＣＰＵ２０７は演算結果を記憶手段２０５１に送出し、次に切替える周波数生成ブロックは記憶手段２０５１に送出されたカウント上限値を受け取る（Ｓ１８６）。Ｓ１８６後、セレクタにて現在選択されている周波数生成ブロックからもう一方の周波数生成ブロックに切替える（Ｓ１８７）。周波数生成ブロック切替え処理後は、Ｓ１８３からＳ１５４までのステップを実行し、差分電圧ＶＤを取得する。出力電圧が目標電圧範囲内の電圧になるまで、前記フローを繰り返す。Ｓ１５４の条件を満足し、目標電圧を得られた後、連続してプリントを行うかをＣＰＵ２０７は判断し（Ｓ２０７）、プリント終了まで圧電トランスにパルスを入力し続ける。

また、本実施例では２つの逓倍器、周波数生成ブロックの構成について説明したが、２つ以上の逓倍器もしくは周波数生成ブロックを用いた構成でも構わない。

実施例１と同様に、図８に示すような実現可能な周波数を選択し、パルスを生成する構成でも構わない。

実施例２の構成で、圧電トランスを駆動させるパルスを複数もち選択することにより、実施例１と比較して安定した状態の逓倍クロックを使用できるとともに、圧電トランスの立上げ時間を短縮することができる。また、逓倍器を複数もちプログラマブルに逓倍数を変更することにより、圧電トランスを駆動させるパルスの周波数を多段階に細かく制御することが可能となる。

実施例３では、実施例２と同様の構成において、複数の周波数生成ブロックから１つの周波数生成ブロックを選択する際にタイミング設定を行い、目標電圧値の出力を得る構成について説明する。

実施例３では、実施例２と同様の構成であるため、ここでは周波数生成ブロックの切替えタイミングのみ説明する。本実施例の周波数制御における周波数生成ブロックで生成されるパルスの切替えタイミングに関して図１５を用いて説明する。図１５の波形１から波形１０は図１４と同一の信号であるため、同一の波形名を用いる。

実施例２と同様に、クロック発生手段の周波数を２０ＭＨｚ、逓倍器２０５５１の逓倍数を１０、逓倍器２０５５２の逓倍数を８とする。また、圧電トランスを駆動しているパルスを２Ａ／２００ｎｓと仮定して以下に説明する。周波数生成ブロック２０５４１は記憶手段２０５１からパルス生成信号（波形２）を受けると、逓倍クロック（波形１）基準でカウントを始める（波形３）。ＣＰＵ２０７は圧電トランスを駆動しているパルスの周波数からカウント上限値を設定し、記憶手段２０５１に送る。記憶手段２０５１に送られたカウント上限値を周波数生成ブロック２０５４１は受けとり、カウント上限値までカウントを行う。カウントし始めのパルスはＨを生成し、カウント値がカウント上限値まで達するとＬに切替え、カウント上限値になるごとにＨとＬを切替える（波形４）。ＣＰＵ２０７が、パルス切替えを必要と判断したとき、生成された圧電トランス駆動パルスのＬの幅が終了する数カウント前を閾値（ここでは、Ａ−３を閾値としている）として設定する。カウント値（波形３）がＣＰＵで設定された閾値までカウントすると、周波数生成ブロック２０５４２のパルス生成開始信号（波形６）を立てると同時に、セレクタ２０５６を切替え（波形９）、周波数生成ブロックで生成した駆動パルスを出力する（波形１０）。図１５中のセレクタの波形９は図１４と同様に０のときが周波数生成ブロック２０５４１で生成した駆動パルスを、１のときが周波数生成ブロック２０５４２で生成した駆動パルスを選択する。周波数生成ブロック２０５４２はパルス生成開始信号（波形６）を受けると、目標電圧値と出力電圧値の差分から次の周波数を演算し、逓倍クロック（波形５）のカウント上限値を設定し、カウントを開始する（波形７）。周波数生成ブロック２０５４１は、設定されたカウントの上限値までカウントすると、パルス生成開始信号（波形２）を停止し、カウント動作を止める。ここで、波形３と波形７のカウント値Ｎはカウントできるビット幅での最大値を示している。また、切替えによって駆動パルスのＬの幅が短くなってしまう（ここでは波形３のカウント値Ａ−３からＡ−１までの時間）が、実施例１で説明したように圧電トランスの周波数応答性から問題ない。

実施例３の構成で、周波数生成ブロックの切替えタイミング設定を行い、圧電トランスを駆動するパルスを生成する周波数生成ブロックを設定されたタイミングで切替えることで、実施例２と比較して、切替え時に安定したパルスを出力可能となる。また、実施例２と同様に、逓倍器を複数もちプログラマブルに逓倍数を変更することにより、圧電トランスを駆動させるパルスの周波数を多段階に細かく制御することが可能となる。

実施例４では、複数の逓倍器をもち、１つの周波数生成ブロックに入力された複数の逓倍クロック信号から１つの逓倍クロック信号を選択する構成について説明する。

図１６は、実施例４における圧電トランス式高圧電源の回路図を示している。実施例１および実施例２との相違点は、圧電トランス１０１を駆動するパルスを生成する周波数生成ブロックが１つである点である。

図１６において、図１および実施例１と同様の構成は、同一の記号で示し、説明は省略する。図１６の２０５７は、逓倍器２０５５１、２０５５２から出力される逓倍クロック信号を選択するセレクタ（逓倍クロック信号選択手段）を示す。また、２０５８１、２０５８２は逓倍器２０５５１、２０５５２から出力される逓倍クロック信号を遅延させる遅延回路を示す。２０５９１、２０５９２はクロック発生手段２０８で生成されたクロック信号と遅延回路２０５８１、２０５８２で逓倍クロック信号を遅延させた信号の位相情報を検出する位相検出ブロックを示す。

実施例４は、図１７（ａ）に示すように、圧電トランスの駆動パルスの周波数を高周波数側から低周波数側に変化させる際に、出力電圧の値に応じて逓倍器２０５５１で生成した逓倍クロック信号を別の逓倍器２０５５２で生成した逓倍クロック信号に切替える。切替えタイミングには、位相検出ブロック２０５９１、２０５９２で検出したものを利用する。また、目標出力以上の電圧となった場合、図１７（ｂ）のように、周波数生成ブロック２０５４に入力している逓倍器２０５５１で生成した逓倍クロック信号を、もう一方の逓倍器２０５５２で生成した逓倍クロック信号に切替えることで、目標電圧を出力させる。これにより圧電トランスの出力電圧の立ち上り時間を短縮するとともに、逓倍器から出力される逓倍クロック信号を安定した状態で切替えることを可能としたものである。以下本発明の実施例４を詳細に説明する。

電源投入からプリント終了までのフローチャートは実施例１および実施例２と同様の構成であるため、説明には図１１を用いる。図１８は位相検出ブロックの信号のタイミング波形を示している。図１９は周波数制御（図１１中のＳ２０６）のフローチャートを示している。ここで、実施例４の周波数制御のフローチャートは実施例２の周波数制御のフローチャートの周波数生成ブロック切替えの部分を逓倍器切替えに置き換えた構成であるため、フローチャートの説明はここでは省略し、逓倍器切替えのみ説明する。

逓倍器切替えに関して図１８を用いて説明する。波形１１は、クロック発生手段から生成されるクロック信号、波形１２は、逓倍器２０５５１で生成される逓倍クロック信号、波形１３は遅延回路２０５８１を通した後の逓倍クロック信号を示す。また、波形１４は波形１３基準でクロック信号をカウントしたカウント値、波形１５は逓倍器２０５５２で生成される逓倍クロック信号、波形１６は遅延回路２０５８２を通した後の逓倍クロック信号を示す。さらに、波形１７は波形１６基準でクロック信号をカウントしたカウント値を示している。ここで、逓倍器２０５５１の逓倍数を５、逓倍器２０５５２の逓倍数を４と仮定する。図１６において、位相検出ブロックの前に遅延回路２０５８１、２０５８２を設置しているのは、各逓倍クロック信号とクロック信号との位相を比較する際に、クロック信号のセットアップタイム、ホールドタイムを満足する点でカウントをするためである。ここで、クロック信号の立ち上りでのカウント値が０からとなるように、カウント値に対応するクロック信号の値（Ｈ，Ｌ）が異なる場合には、カウントを１ではなく、２加算させることで立ち上りを検知させる。図１８でクロック信号から生成される逓倍クロックの位相が合う点をカウント値の０と仮定し、図２０を用いてセレクタ２０５７の切替えについて説明をする。

波形２１は逓倍器２０５５１で生成される逓倍クロック信号、波形２２は逓倍器２０５５２で生成される逓倍クロック信号、波形２３はセレクタ２０５７で出力している逓倍クロック、波形２４は圧電トランスを駆動するパルス生成のためのカウント数を示す。また、波形２５は波形２１と波形２２の逓倍クロック信号の切替えタイミング信号、波形２６は逓倍クロック信号の切替え報知信号、波形２７はセレクタの逓倍クロック選択信号、波形２８は圧電トランスを駆動するパルスを示す。ここで、発生しているパルスの周期をＤ＝２Ａ×（波形１の逓倍クロック周期）と仮定する。また図２０中の逓倍器２０５５２で生成される逓倍クロックに関連する信号部分については、点線で示す。逓倍器２０５５１で生成された逓倍クロック（波形２１）を基準として、周波数生成ブロック２０５４はカウントを開始する（波形２４）。また、図１６の位相検出ブロック２０５９１、２０５９２により選択されたカウント値（図１８の波形１４、波形１７）によって切替えタイミング信号を生成する（波形２５）。ここでは切替えタイミング信号は図１８の波形１４（逓倍器２０５５２が選択されている場合は波形１７）が０の間だけＨとなる信号とする。ここで、タイミング信号を生成せずに任意のタイミングで逓倍器を切替えてしまうと、カウンタの動作が不安定になり、誤動作をする可能性があるため、タイミング設定を行う。パルス生成の終了の逓倍クロック信号がクロック信号をカウントする上限値直前（ここでは５）のクロック周期になるとＣＰＵ２０７は切替え報知信号（波形２６）を立ち上げる。切替え報知信号がＨになった状態で切替えタイミング信号を受けると、波形２７を１にし、逓倍クロックを波形２１から波形２２に切替える。波形２７は実施例１および実施例２で説明した信号と同様の信号である。ここで、実施例２と同様に切替え時に切替える前のパルスの下の幅が短くなってしまうが、圧電トランスの周波数応答性から問題ない。

本実施例では２つの逓倍器を用いた構成について説明したが、２つ以上の逓倍器を用いた構成でも構わない。

実施例４の構成では、実施例２と比較して低コストで安定した逓倍クロックを使用できるとともに、圧電トランスを駆動させるパルスの周波数を多段階に細かく制御することが可能となる。

１０１ 圧電トランス
２０８ クロック発生手段
２０５３ 差分電圧検出ブロック（電圧差分値演算手段に対応）
２０５４ 周波数生成ブロック（駆動パルス発生手段に対応）
２０５５ 逓倍器（周波数逓倍手段に対応）

Claims (7)

1. 駆動パルスの周波数に応じた電圧を出力する圧電トランスと、
   クロック信号の周波数を逓倍する周波数逓倍手段と、
   前記周波数逓倍手段により逓倍された逓倍クロック信号から前記駆動パルスを発生する駆動パルス発生手段と、
   前記圧電トランスの出力電圧を検出する電圧値検出手段と、
   前記電圧値検出手段の検出結果と目標電圧との差分から圧電トランスに入力する前記駆動パルスの周波数を演算する周波数演算手段とを有し、
   前記周波数演算手段により演算した周波数に応じて前記周波数逓倍手段の逓倍数を変更して、前記駆動パルスの周波数を制御することにより前記圧電トランスから出力される電圧を前記目標電圧になるように制御することを特徴とする圧電トランス式高圧電源装置。
2. 駆動パルスの周波数に応じた電圧を出力する圧電トランスと、
   クロック信号の周波数を逓倍する複数の周波数逓倍手段と、
   複数の前記周波数逓倍手段の夫々により逓倍された複数の逓倍クロック信号から前記駆動パルスを発生する複数の駆動パルス発生手段と、
   前記圧電トランスの出力電圧を検出する電圧値検出手段と、
   前記電圧値検出手段の検出結果と目標電圧との差分から圧電トランスに入力する前記駆動パルスの周波数を演算する周波数演算手段とを有し、
   前記周波数演算手段により演算した周波数に応じて前記複数の駆動パルス発生手段のうちの１つを選択し、選択した駆動パルス発生手段から前記圧電トランスへ駆動パルスを出力して、前記圧電トランスから出力される電圧を前記目標電圧になるように制御することを特徴とする圧電トランス式高圧電源装置。
3. 前記電圧値検出手段は、整流素子を通した前記圧電トランスの出力電圧をデジタル値に変換することを特徴とする請求項１または２に記載の圧電トランス式高圧電源装置。
4. 前記周波数逓倍手段の逓倍数は、プログラマブルに変更できることを特徴とする請求項１に記載の圧電トランス式高圧電源装置。
5. 前記周波数逓倍手段の逓倍数を、前記圧電トランスからの出力電圧値に応じて変化させることを特徴とする請求項１に記載の圧電トランス式高圧電源装置。
6. 前記駆動パルス発生手段を選択するための切替えタイミングは、任意に設定されるタイミングもしくは前記圧電トランスに入力するパルスの生成の終了の直前であることを特徴とする請求項２に記載の圧電トランス式高圧電源装置。
7. 前記周波数逓倍手段を複数有し、複数の前記周波数逓倍手段からの夫々の前記逓倍クロック信号を遅延させる複数の遅延回路を有し、複数の前記周波数逓倍手段の１つを選択するための切替えタイミングは、複数の前記遅延回路によって生成される信号に同期したタイミングであることを特徴とする請求項１に記載の圧電トランス式高圧電源。

Images