(A)第1の実施形態
以下、本発明による圧電トランス駆動装置、電源装置および画像形成装置の第1の実施形態を、図面を参照しながら詳述する。なお、この実施形態の電源装置は、高圧電源装置である。
(A−1)第1の実施形態の構成
まず、第1の実施形態の画像形成装置101全体構成について説明する。
図2は、この実施形態の画像形成装置101の概略断面図である。
この画像形成装置101は、例えば、電子写真方式のカラー画像形成装置であり、複数色の現像装置102(例えば、ブラック現像装置102K、イエロー現像装置102Y、マゼンタ現像装置102M、及びシアン現像装置102C)と、複数色の露光装置としての発光ダイオード(以下「LED」という。)ヘッド103(例えば、ブラックLEDヘッド103K、イエローLEDヘッド103Y、マゼンタLEDヘッド103M、及びシアンLEDヘッド103C)とを備えている。各色の現像装置102(102K,102Y,102M,102C)内には、各色のトナーカートリッジ104(104K,104Y,104M,104C)、各色の帯電ローラ136(136K,136Y,136M,136C)、各色の供給ローラ133(133K,133Y,133M,133C)、各色の現像ローラ134(134K,134Y,134M,134C)、各色の現像ブレード135(135K,135Y,135M,135C)、各色の感光体ドラム132(132K,132Y,132M,132C)、及び、各色のクリーニングブレード137(137K,137Y,137M,137C)が設けられている。
各現像装置102は、内部の各感光体ドラム132に接している各帯電ローラ136によって一様に帯電されるようになっている。帯電された各感光体ドラム132は、各LEDヘッド103の発光によって静電潜像が形成される。各供給ローラ133は、現像剤としてのトナーを各現像ローラ134へ供給するものである。各現像ブレード135が、各現像ローラ134の表面に一様にトナー層を形成すると、各感光体ドラム132上にトナー像が現像される構成になっている。各クリーニングブレード137は転写後の残トナーをクリーニングするものである。各トナーカートリッジ104は、各現像装置102内に着脱可能に取り付けられ、内部のトナーを各現像装置102に供給する構成になっている。
各現像装置102の下方向には、各色の転写ローラ105(105K,105Y,105M,105C)、転写ベルト駆動ローラ106、及び転写ベルト従動ローラ107が設けられている。各転写ローラ105は、転写ベルト108の裏面から転写位置に、バイアス電圧(以下単に「バイアス」という。)が印加可能に配置されている。転写ベルト駆動ローラ106及び転写ベルト従動ローラ107は、転写ベルト108を張架し、転写ベルト駆動ローラ106の駆動によって記録媒体(例えば、用紙)が搬送可能な構成になっている。
転写ベルト108の近傍には、転写ベルトクリーニングブレード111及びクリーナ容器112が設けられ、更に、その転写ベルト108の下方向に、用紙カセット113が着脱可能に取り付けられている。転写ベルトクリーニングブレード111は、転写ベルト108上のトナーを掻き落とせるようになっていて、その掻き落とされたトナーが、クリーナ容器112に収容される。用紙カセット113内には、用紙115が積載される。
用紙カセット113の先端と転写ベルト駆動ローラ106との間には、ホッピングローラ114、用紙ガイド114a、及び一対のレジストローラ116、117が配設されている。ホッピングローラ114は、用紙カセット113から用紙115を取り出して、用紙ガイド114aへ給紙する。給紙された用紙115は、用紙ガイド114aに沿って搬送され、停止状態の一対のレジストローラ116、117に突き当たってスキュー補正(ずれ補正)される。一対のレジストローラ116、117は、用紙115のスキュー補正後に所定タイミングで駆動され、その用紙115を転写ベルト108へ搬送する構成になっている。
転写ベルト108の用紙供給下流側には、定着器118が配設されている。定着器118は、一対の熱定着ローラ118a、118bを有し、用紙115上のトナー像を熱と圧力によって定着するものである。定着器118内には、熱発生部としての定着器ヒータ259、及び熱検知手段(温度測定センサ)としてサーミスタ265が設けられている。
そして、この定着器118の下流側には、一対の排出ローラ119a、119b、用紙ガイド119、及び排紙トレー120が設けられている。用紙115は、一対の排出ローラ119a、119bにより、用紙ガイド119に沿って搬送され、排紙トレー120にフェースダウンで排出される構成になっている。
図3は、画像形成装置101における制御系の構成を示すブロック図である。
画像形成装置101は、制御系として、ホストインタフェース部250を有し、このホストインタフェース部250がコマンド/画像処理部251を制御する。コマンド/画像処理部251は、LEDヘッドインタフェース部253に対して画像データを出力する。LEDヘッドインタフェース部253は、プリンタエンジン制御部253によってヘッド駆動パルス等で制御され、LEDヘッド103K,103Y,103M,103Cを発光させる。
プリンタエンジン制御部253は、高圧制御部260に対して帯電バイアス、現像バイアス、転写バイアス等の制御値を供給する。高圧制御部260は、供給された制御値に応じた信号を、帯電バイアス発生部261、現像バイアス発生部262、及び転写バイアス発生部263のそれぞれに供給する。
帯電バイアス発生部261は、高圧制御部260からの信号に基づいて、各帯電ローラ136K,136Y,136M,136Cに対してバイアスを印加する。また、現像バイアス発生部262は、高圧制御部260からの信号に基づいて、各現像ローラ134K,134Y,134M,134Cに対してバイアスを印加する。さらにまた、転写バイアス発生部263は、高圧制御部260からの信号に基づいて、各転写ローラ105K,105Y,105M,105Cにバイアスを印加する。
なお、図3では、高圧電源装置301に、高圧制御部260、帯電バイアス発生部261、現像バイアス発生部262、及び転写バイアス発生部263が含まれる構成として図示している。
プリンタエンジン制御部253は、ホッピングモータ254、レジストモータ255、ベルトモータ256、定着器ヒータモータ257、及び各色のドラムモータ258K,258Y,258M,258Cを所定のタイミングで駆動する。定着器ヒータ259は、サーミスタ265の検出値に応じてプリンタエンジン制御部253によって温度制御される。
次に、第1の実施形態における高圧電源装置301の構成について、図1を用いて説明する。
図1では、図3に示す高圧電源装置301の構成のうち、高圧制御部260及び転写バイアス発生部263の転写1チャンネル分の回路構成(1つの転写ローラ105に対してバイアスを印加する構成)についてのみ図示している。すなわち、高圧電源装置301では、転写ローラ105毎に図1に示す回路が設けられている。なお、第1の実施形態の高圧電源装置としては、図1に示す転写1チャンネル分の回路構成だけで独立した装置として構成するようにしてもよいし、図3に示すように複数チャンネル分を1つの装置に収容する構成としてもよい。
高圧電源装置301は、プリンタエンジン制御部253の出力ポートOUT1からオン/オフ信号ON/OFF(以下、単に「信号ON/OFF」という。)の供給を受ける。また、高圧電源装置301は、プリンタエンジン制御部253の出力ポートOUT2からリセット信号RESET(以下、単に「信号RESET」という。)の供給を受ける。さらに、プリンタエンジン制御部253は、目標値設定手段であるプリンタエンジン制御部253の出力ポートOUT3から、8bitの目標値を表す目標データDATA(以下、単に「信号DATA」という。)の供給を受ける。そして、プリンタエンジン制御部253は、上述の信号に基づいて、DCの高電圧を生成して、出力負荷311(転写ローラ105と)へ供給する。
高圧電源装置301は、圧電トランス駆動装置310、圧電トランス307、整流回路308、及び出力電圧変換手段309等により構成されている。
圧電トランス駆動装置310は、圧電トランス307に駆動バルスを供給して駆動するものであり、高圧制御部260、発振手段としての発振回路302、フェーズロックループ(以下「PLL」という。)回路303、ループフィルタ304、DC電源305、圧電トランス駆動回路306、及びANDゲート312を有している。
発振回路302は、例えば、水晶発振子から構成することができ、一定周波数(例えば、25MHz)のクロック(以下、単に「クロックCLK」という。)を発生する回路であり、この出力側に高圧制御部260が接続されている。
高圧制御部260は、例えば、発振回路302から供給されるクロックCLKに同期して動作し、プリンタエンジン制御部253の制御に基づいて、制御パルス等を出力する。そして、高圧制御部260は、クロックCLKの供給を受けるクロック入力ポートCLK_IN、プリンタエンジン制御部253の出力ポートOUT1から出力される信号ON/OFFの供給を受ける入力ポートIN11、プリンタエンジン制御部253の出力ポートOUT2から出力される信号RESETの供給を受ける入力ポートIN12、プリンタエンジン制御部253の出力ポートOUT3から出力される目標データDATAの供給を受ける入力ポートIN13、検出値を表す検出信号S309の供給を受ける入力ポートIN14、PLL回路303に対して制御パルスS260a(詳細については後述する)を供給する出力ポートOUT11、PLL回路303に対して禁止パルスS260b(詳細については後述する)を供給する出力ポートOUT12、及びANDゲート312に対して遅延制御パルスS260c(詳細については後述する)を供給する出力ポートOUT13を有している。
高圧制御部260では、信号ON/OFFに基づいて、出力ポートOUT11からの制御パルスS260a、OUT12からの禁止パルスS260b、及びOUT13からの遅延制御パルスS260cの出力のON/OFFが制御される。また、高圧制御部260では、信号RESETにより、各レジスタが初期化される。
この実施形態では、高圧制御部260は、特定の用途向けに複数機能の回路を1つにまとめた集積回路であるエーシック(Application Specific Integrated Circuit、以下「ASIC」という。)により構成されているものとする。なお、高圧制御部260の具体的なハードウェア構成については限定されないものであり、ASICとディスクリート部品を組み合わせて構成するようにしてもよいし、全部をディスクリート部品を用いて構成するようにしてもよい。
高圧制御部260の出力ポートOUT11,OUT12には、制御パルスS260aに同期した制御パルスS303を出力するPLL回路303が接続されている。PLL回路303は、例えば、半導体メーカ各社から提供されているHC4046等の集積回路(以下「IC」という。)を用いて構成することができる。また、PLL回路303には、ループフィルタ304が接続されている。そして、PLL回路303の出力側には、ANDゲート312が接続されている。
出力電圧変換手段309は、整流回路308が出力するDCの高圧電圧を低電圧に変換する回路である。そして、出力電圧変換手段309の出力側が、高圧制御部260の入力ポートIN14を介して8bitのアナログデジタルコンバータ(以下「8bitADC」という。)416に接続されている。すなわち、出力電圧変換手段309は、DCの低電圧を検出信号S309として、高圧制御部260内の8bitADC416に供給するものである。
ANDゲート312は、PLL回路303から供給される制御パルスS303と、高圧制御部260から供給される遅延制御パルスS260cとの論理積の信号(ANDで論理演算した結果の信号)を、駆動パルスS312として出力する。ANDゲート312は、制御パルスS303及び遅延制御パルスS260cの両方がHの場合にのみ、Hを出力し、それ以外の場合(いずれか一方の信号のレベルがLの場合)にはLを出力する。そして、ANDゲート312から出力された駆動パルスS312は、圧電トランス駆動装置310に供給される。そして、圧電トランス駆動装置310は、この駆動パルスS312に基づいて、圧電トランス307を駆動させることになる。
ANDゲート312を実現する方式については限定されないものであるが、例えば、既存のANDゲートを備えるIC(例えば、半導体各社からICとして供給されている74HC08)を用いて実現するようにしてもよい。
圧電トランス駆動回路306は、ANDゲート312から供給される駆動パルスS312に基づいてスイッチングするスイッチング素子を用いて、駆動電圧S306を出力する回路である。そして、この圧電トランス駆動回路306の出力側に、圧電トランス307が接続されている。
圧電トランス307は、セラミック等の圧電振動子の共振現象を利用して駆動電圧の昇圧を行い交流(以下「AC」という。)の高電圧であるAC出力電圧S307を出力するトランスである。そして、この圧電トランス307の出力側(2次側)に、整流手段としての整流回路308が接続されている。整流回路308は、圧電トランス307から出力されたAC出力電圧S307をDCの高電圧であるDC出力電圧に変換して出力負荷311へ供給する回路である。整流回路308の出力側には、出力電圧変換手段309が接続されている。
なお、図1の高圧電源装置301は、上述の通り、各転写ローラ105(105K,105Y,105M,105C)、即ち、チャンネル毎に並置されるが、これらの複数のチャンネルに対して一部を共用する構成にしてもよい。例えば、圧電トランス307及び整流回路308等は、複数のチャンネル分必要となるが、発振回路302及び高圧制御部260は、1組で共用できる。この場合、高圧制御部260はチャンネル数分の入出力ポートを備えることになる。又、高圧制御部260は、高圧電源装置301内に設けられているが、プリンタエンジン制御部253内の大規模集積回路(以下「LSI」という。)中に設けてもよい。
図4は、高圧電源装置301の内部構成の例について示した回路図である。
図4に示す発振回路302は、水晶発振子408を有しており、水晶発振子408の一端は、コンデンサ404の一端と高圧制御部260のクロック入力ポートOSC_INとに接続されている。コンデンサ404の他端は、コンデンサ406の一端に接続され、コンデンサ406の他端は、水晶発振子408の他端と抵抗407の一端に接続されている。抵抗407の他端は、抵抗408の一端と高圧制御部260のクロック出力ポートOSC_OUTに接続されている。抵抗408の他端は、水晶発振子408の一端とクロック入力ポートOSC_INとに接続されている。
発振回路302は、水晶発振子408によって定まる周波数で発振し、高圧制御部260にクロックCLKを供給する。第1の実施形態では、水晶発振子408を使用しているが、セラミック発振子等の他の発振子に置き換えるようにしてもよい。コンデンサ404,406及び抵抗407,408は、高圧制御部260とのマッチングに応じて定数が決定されている。
高圧制御部260の出力ポートOUT11は、PLL回路303の入力ポートSIG_INに接続され、高圧制御部260の出力ポートOUT12は、PLL回路303の入力ポートINHに接続されている。
高圧制御部260は、8bitのパラレル信号で、目標データDATAを入力ポートIN13から取得する構成となっている。すなわち、入力ポートIN13は、8bitのパラレルインタフェースとなっている。目標データDATAの1フレームあたりのデータ長は、8bitに限定されず、例えば、10bitや12bitとしてもよい。また、目標データDATAはシリアル信号(この場合入力ポートIN13はシリアルインタフェース)としてもよい。高圧制御部260において、8bitADC416に検出信号S309を入力して、8bitのデジタル信号である変換検出信号に変換する。そして、高圧制御部260では、信号ON/OFFがハイレベル(以下「H」という。)のときに、目標データDATAと変換検出信号が等しくなるように制御パルスS260aを制御する。高圧制御部260では、PLL回路303の出力を禁止するときには、出力ポートOUT12から禁止パルスをHにして出力するようになっている。
PLL回路303では、DC電源417から5Vの電圧が供給される。また、PLL回路303では、入力ポートSIG_INに供給された制御パルスS260aと、出力ポートVCO_OUTから出力され、入力ポートCOMPにフィードバック供給される制御パルスS303との位相が比較される。そして、PLL回路303では、上述の2つの信号の位相比較結果を示す位相比較信号S303aが、出力ポートPC2OUTからループフィルタ304へ供給されるようになっている。PLL回路303において、入力ポートVCO_INには、ループフィルタ304からの平滑化された信号が供給される。
禁止パルスS260bがローレベル(以下「L」という。)になると、PLL回路303が活性化し、出力ポートVCO_OUTから制御パルスS303が出力される。PLL回路303では、この制御パルスS303は、入力ポートSIG_INに入力される制御パルスS260aに同期するようになっている。
ループフィルタ304は、抵抗424とコンデンサ425とを有し、抵抗424の一端は、PLL回路303の出力ポートPC2OUTに接続され、抵抗424の他端は、コンデンサ425の一端とPLL回路303の入力ポートVCO_INに接続されている。コンデンサ425の他端は、グランドGNDに接続されている。
そして、PLL回路303の出力ポートVCO_OUTは、ANDゲート312に接続されている。すなわち、制御パルスS303は、PLL回路303の出力ポートVCO_OUTから出力されて、ANDゲート312の入力ポートに供給される。
そして、ANDゲート312から出力される駆動パルスS312は、圧電トランス駆動回路306に入力され、この圧電トランス駆動回路306にDC電源305が接続されている。DC電源305は、例えば、図示しない低圧電源装置から商用電源であるAC100Vを変圧整流することにより供給されるDC24Vの電源である。
圧電トランス駆動回路306は、抵抗426と、スイッチング素子であるFET428(例えば、NチャネルパワーMOSFET)と、共振回路を構成するインダクタ427及びコンデンサ429とを有している。FET428のゲートには、PLL回路303の出力ポートVCO_OUTが接続されている。インダクタ427及びFET428は、DC電源305とグランドGNDとの間に直列に接続され、コンデンサ429は、FET428に対して並列に、このFET428のドレイン及びソース間に接続されている。
この圧電トランス駆動回路306では、ANDゲート312から出力される駆動パルスS312が、抵抗426を介して、FET428のゲートに入力される。すると、FET428により、DC電源305DC24Vがスイッチングされ、これが共振回路のインダクタ429及びコンデンサ427により共振されて、半波正弦波の駆動電圧S306が出力されるようになっている。
第1の実施形態では、インダクタ427で説明したが、オートトランス等を用いることも可能である。又、FET428については、NMOSでなくバイポーラトランジスタに置き換えることも可能である。また負荷が大きく、FET428のドレイン・ソース間に流れる電流が大きい場合には、出力ポートVCO_OUTと、FET428との間にゲートドライブ回路を設けてもよい。
圧電トランス駆動回路306の共振回路の出力側には、圧電トランス307の1次側の入力端子307aが接続されている。そして、圧電トランス307の2次側の出力端子307bから、FET428のスイッチング周波数に応じて0〜数KVのAC高電圧S307が出力される構成になっている。2次側の出力端子307bの出力電圧特性は、図9に示すように、周波数によって異なり、FET428のスイッチング周波数により昇圧比が決定される。
圧電トランス307における2次側の出力端子307bには、AC/DC変換用の整流回路308が接続されている。整流回路308は、圧電トランス307の2次側の出力端子307bから出力されたAC出力電圧S307をDC出力電圧S308に変換して出力する回路であり、ダイオード430,431及びコンデンサ432により構成されている。第1の実施形態では、整流回路308の出力は、正バイアス出力であるが、ダイオード430、431のアノード、カソードの極性を逆方向に実装すれば負極性のバイアスを出力することも容易である。高圧電源装置301では、出力負荷311の内容に応じて対応する極性のバイアスを出力するように構成されている必要がある。
DC高電圧信号は、コンデンサ432によって平滑化され、抵抗433を介して出力負荷311にバイアスとして印加される。
整流回路308の出力側には、出力電圧変換手段309が接続されている。出力電圧変換手段309は、整流回路308から供給される出力電圧S308を分圧して、DC低電圧に変換する分圧抵抗435,436と、フィルタ回路を構成する抵抗437と、コンデンサ438と、そのフィルタ回路を介して出力電圧S308に基づくDC低電圧を入力する演算増幅器(以下「オペアンプ」という。)434とを有している。
整流回路308の出力電圧S308は、抵抗435と抵抗436とにより分圧され、抵抗437とコンデンサ438により構成されるフィルタ回路によってリップル成分が除去さる。
そして、出力電圧S308に基づくDC低電圧が、オペアンプ434によりインピーダンス変換され、高圧制御部260の入力ポートIN14を介して8bitADC416に、検出信号S309として供給される。例えば、抵抗435が100MΩ、抵抗436が100kΩの場合には、DC高電圧は、100/(100+100000)でDC低電圧に変換される。例えば、DC高電圧が5000Vのときには、DC低電圧は約5Vとなる。例えば、8bitADC416に入力される検出信号S309の値が「FFhex」(hex;16進数を示す。以下同様)となるように制御した場合には、DC高電圧は、5000Vとなる。また、例えば、「80hex」を目標データDATAに設定し、8bitADC416への入力値が「80hex」となるように制御する場合には、DC高電圧は、2510Vとなる。なお、上述の設定数値は一例であり、出力電圧範囲に応じて定数を変更してもよい。
図5は、高圧制御部260の構成を示す回路ブロック図である。また、図6は、誤差保持レジスタ507の動作を示す説明図である。さらに、図7は、分周器パルスS508周期(分周器出力周期)、誤差保持レジスタ507の値、18bitレジスタ505の下位10bitの値、及び加算器506への入力信号の関係を示す説明図である。
図5に示すように、高圧制御部260は、比較器501、上限値レジスタ502、下限値レジスタ503、タイマ504、18bitレジスタ505、加算器506、誤差保持レジスタ507、分周器508、出力セレクタ509、インバータ510、遅延器520、及び遅延テーブル521を有している。
クロックCLKは、発振回路302から入力される25MHzのクロック信号であり、高圧制御部260では、この信号に同期して内部回路が動作する。8bitADC416は、所定の変換周期で出力電圧変換手段309から入力される検出信号S309である0から5Vのアナログ信号を00hex〜FFhexの8bitのデジタル信号に変換する。変換周期は、マイクロ秒(以下「μsec」という。)オーダーで良く、制御周期と同期を取る必要はない。
比較器501は、プリンタエンジン制御部253から入力される8bitの目標データDATAと検出信号S309(8bitのデータが示す値)とを比較する。そして、比較器501は、目標データDATAの値が、検出信号S309の値より大きい場合には、Hを、大きくない場合にはLを、18bitレジスタ505に供給する。
18bitレジスタ505は、タイマ504から供給されるパルスの立ち上がりエッジをトリガとして、比較器501からの信号に応じて18bitレジスタ505の設定値を増減する処理を行う。
圧電トランス307は、図9に示すような特性を有している。即ち、圧電トランス307は、周波数fxで最大昇圧比を得、周波数fy付近で昇圧比が最小となる。第1の実施形態では、開始周波数fstartから共振周波数fxより高い周波数fendの範囲にて、周波数を制御する構成になっているものとする。例えば、第1の実施形態では、fyが約130kHz、fxが約107kHzであり、駆動周波数範囲を130(fstart)〜108(fend)kHzに設定している。
上限値レジスタ502の値は、108kHzに対応する値となり、周期9.259μsec、231.475分周である。したがって、上位8bitがE7hex、下位10bitが1024×0.475=486(1E6hex)となり、18bit値「39DE6hex」が設定される。また、下限値レジスタ503の値は130kHzに対応する値となり、周期7.692μsec、192.3分周であるので上位8bitが「C0hex」、下位10bitが1024×0.3=307(133hex)となり、18bit値「30133hex」が設定される。
タイマ504は、分周器を有しており、クロックCLKを分周したパルスを生成して出力する。高圧制御部260では、このパルスの周期が、制御周期となる。例えば、制御周期が10μsecであれば、タイマ504は、250クロックサイクル周期のパルスを出力する。また、制御周期が100μsecであれば、タイマ504は、2500クロックサイクル周期のパルスを出力する。制御周期は200μsec以下が好ましいが、実装設計において適宜調整するようにしてもよい。第1の実施形態では、制御周期は固定周期となっているが、可変としてもよい。例えば、プリンタエンジン制御部253から高圧制御部260へ、制御周期を設定する制御信号を供給する構成を追加し、高圧制御部260において、当該制御信号に応じた制御周期を適用するようにしてもよい。
18bitレジスタ505は、分周器508に設定する分周値を保持するレジスタである。18bitレジスタ505が保持する18ビットのうち、上位8bitは整数値を格納する整数部である。また、18bitレジスタ505が保持する18ビットのうち、下位10bitが小数値を格納する分数部である。18bitレジスタ505において、「(上位8bit)+(下位10bit)/1024」が平均分周比となる。
そして、信号RESETがHになると、18bitレジスタ505には、下限値レジスタ503の18bit値が設定されるようになっている。18bitレジスタ505は、タイマ504から供給されるパルスの立ち上がりエッジをトリガとして、比較器501からの信号に基づいて18bitレジスタ505の設定値を増減する処理を行うようになっている。
この18bitレジスタ505と、加算器506と、誤差保持レジスタ507と、分周器508とは、分数分周器を構成している。これらの構成要素により構成される分数分周器は、「フラクショナルN分周器」として機能するものであり、誤差保持レジスタ507に分数部の値が累算される。分数部の値の加算値がオーバフローすると、誤差保持レジスタ507は、加算器506に第1論理値(例えば、H)を出力し、それ以外の時には第2論理値(例えば、L)を出力する。
加算器506は、18bitレジスタ505の整数部である上位8bit値S505bが供給されると、誤差保持レジスタ507の出力信号がHの場合は、1を、Lの場合には、0を加算して分周器508に出力する。18bitレジスタ505の整数部である8bitの値をNとすると、分周器508には、N又はN+1が供給される。すなわち、分周器508は、50%デューティのN又はN+1分周のパルスを出力する。
図6において、誤差保持レジスタ507は、18bitレジスタ505の下位10bit値S505aの加算結果を保持する誤差保持レジスタ本体507aと、18bitレジスタ505の下位10bit値S505aを入力して誤差保持レジスタ本体507aの値に加算して加算結果を誤差保持レジスタ本体507aに格納する加算器507bとを有している。
加算器507bは、誤差保持レジスタ507の下位10bit値S505aを誤差保持レジスタ本体507aの値に加算し、加算結果を誤差保持レジスタ507のbit0−10、及び下位11bitと置き換えるようになっている。加算器507bによる加算処理は、分周器508から出力される分周器パルスS508の立ち上がりエッジをトリガとして行われる。誤差保持レジスタ507では、加算器507bによる加算処理と同時に、bit10の値がbit11へシフトされる。誤差保持レジスタ507において、bit10は、値がbit11へシフトされた後には、0クリアされるようになっている。図6に示す誤差保持レジスタ507のbit11は、説明を簡易にするために図示したが、省略してもよい。
図7において、分周器出力周期は、分周器508から出力されるパルスのカウント値を示す。誤差保持レジスタ507の12bitの値は、初期状態では「000hex」になっている。第1の実施形態では、18bitレジスタの下位10bit値S505aは、「12Chex」としている。この値は、300/1024=約0.3である。誤差保持レジスタ507のレジスタ値(図7では「誤差保持レジスタ値」)は、分周器508がパルスを出力する毎に、図7のように更新され、加算器506に対しては、L(0)、若しくは、H(1)が供給されるようになっている。そして、加算器506により分周値は誤差加算され、繰り上がりを発生した場合に、分周値整数部に加算される。このように、制御パルスS260aの平均周波数が18bitレジスタで指示した値に収斂するようになっている。
図5において、出力セレクタ509は、信号ON/OFFがHになるとPLL回路303に対して制御パルスS260aを供給する。また、出力セレクタ509は、インバータ510を介して、信号ON/OFFを反転した禁止信号S260bを生成し、PLL回路303の入力ポートINHに供給する。
PLL回路303は、制御パルスS260aに同期した周波数の制御パルスS303をANDゲート312に供給する。制御パルスS260aは、短い時間で周期がN分周、N+1分周と切り替わるが、PLL回路303のVCO_INポートに供給される信号は、ループフィルタ304により平滑される。したがって、PLL回路303からは、18bitレジスタ505に設定されたデジタル値に応じた周波数の制御パルスS303が出力される。
例えば、18bitレジスタ505の設定値が220.5×1024=225792(37200hex)の場合、220分周、113.63kHz(25MHz/220)と221分周、113.12kHzのパルスが高圧制御部260から交互に出力されるが、PLL回路303からは113.38kHzのパルスが圧電トランス駆動回路306へ出力されることになる。
第1の実施形態では、分数部10bit、基準周波数25MHzとしたが、分数部のbit数は任意に取り得るし、基準周波数も任意に選択することが可能である。更に、分数分周器を、フラクショナルN方式で説明したが、複数の分周比を短時間に切り替え可能なら閾値マトリクスを用いてもよいし、乱数を用いてもよい。
遅延器520は、分周器508から供給される分周器パルスS508に対して、遅延テーブル521から供給されるデータに基づいた遅延を付与した信号を生成し、この信号を遅延制御パルスS260cとして出力するものである。
遅延テーブル521は、例えば、図13のようなテーブル情報を記憶し、入力データ(図13では、「入力値8bit」)に応じた出力データ(図13では、「出力値8bit」)を出力する。具体的には、遅延テーブル521は、18bitレジスタ505から上位8bitのデータが供給されると、その上位8ビットのデータを入力値8bitとした場合に、対応する出力値8bitをテーブル(図13に示すテーブル)から検索して出力する。
そして、遅延器520では、遅延テーブル521から供給される出力値8bitに応じて、制御パルスS260aを遅延させることにより、遅延制御パルスS260cを生成する。すなわち、遅延テーブル521は、分周値(18bitレジスタ505が保持している値)に応じた遅延時間を求めて、遅延器520に供給する処理を行う構成となっている。
図11は、圧電トランス駆動装置310内で生成される各信号の関係について示したタイミングチャートである。
図11では、上段から、制御パルスS260a、制御パルスS303、遅延パルスS260c、駆動パルスS312について図示している。図11に示すように、遅延パルスS260cは、制御パルスS303と同じ周期(周波数)で、遅延時間Td(遅延テーブル521から出力される出力値8bitに基づく遅延時間)だけ遅延したパルスとなっている。図11では、遅延パルスS260c及び制御パルスS303のパルス幅(Hとなっている時間の幅)は、いずれもTpとしている。そして、ANDゲート312から出力される駆動パルスS312は、制御パルスS303と遅延パルスS260cとの論理積である。したがって、図11に示すように、駆動パルスS312のパルス幅はTp−Tdとる。したがって、圧電トランス駆動装置310では、Tdを用いて、駆動パルスS312のパルス幅(時間幅)を調整している。言い換えると、圧電トランス駆動装置310では、駆動パルスS312の立ち上がりエッジのタイミングを調整している。これにより、圧電トランス駆動装置310では、分周値(18bitレジスタ505が保持している値)に応じた、パルス幅(オンデューティ)の調整を行っている。
なお、第1の実施形態圧電トランス駆動回路306は、他励方式であるので、FET428(ドレイン)の電位の立ち上がりは、FET428のゲートオフ直後となる。
そして、第1の実施形態では、圧電トランス駆動装置310では、圧電トランス駆動回路306(圧電トランス307)でゼロボルトスイッチング可能となるように、駆動パルスS312のパルス幅(オンデューティ)が調整されている。すなわち、遅延テーブル521には、圧電トランス駆動回路306(圧電トランス307)でゼロボルトスイッチング可能となるような値が設定されている必要がある。圧電トランス駆動回路306(圧電トランス307)において、ゼロボルトスイッチングが可能となるパルス幅(オンデューティ)の範囲は、駆動パルスS312の周波数により異なる。また、圧電トランス駆動回路306(圧電トランス307)において、駆動周波数ごとにゼロボルトスイッチングが可能となるパルス幅(オンデューティ)は、実装構成(例えば、圧電トランスの特性、回路定数等)により異なる。したがって、予め実験等を行って、圧電トランス駆動回路306(圧電トランス307)の周波数特性を把握した上で、遅延テーブル521に最適な値を設計することが望ましい。そして、図13に示す遅延テーブル521の例は、実際に高圧電源装置301を構築して、上述のような実験を行った結果に基づく内容となっている。
例えば、第1の実施形態において、18bitレジスタ505の上位8bitが「E6hex」の場合には、遅延テーブル521から出力されるデータ(出力値8bit)は、「00hex」となる。この場合、遅延器520は、分周器508から供給される制御パルスS260aをそのまま、遅延制御パルスS260cとして出力することになる。この場合は、PLL回路303から出力される制御パルスS303と、遅延制御パルスS260cは、ほぼ同じ出力(デューティ50%のパルス)となる。したがって、この場合、ANDゲート312からは、デューティ50%のパルスが、駆動パルスS312として出力されることになる。
また、例えば、第1の実施形態において、18bitレジスタ505の上位8bitが「C8hex」の場合には、遅延テーブル521から出力されるデータ(出力値8bit)は、「28hex」となる。この場合、遅延器520は、28hexサイクル、すなわち40サイクル(40×40nsec=1.6μsec)遅延したパルスを出力する。18bitレジスタ505の上位8bitが「C8hex」の場合は、分周器508に設定される分周値が200となる。したがって、分周器508から出力される制御パルスS260aは、8.00μsec周期(40nsec×200=8.00μsec)で、50%デューティのパルス(オン時間4.00μsecのパルス)となる。この制御パルスS260aに対して、遅延器520は、1.6μsecの遅延を付与したパルスを、遅延制御パルスS260cとして出力する。そして、ANDゲート312は、制御パルスS260aと遅延制御パルスS260cの論理積を、駆動パルスS312として出力する。したがって、ANDゲート312は、8.00μsec周期で、2.4μsecのオン期間(30%デューティ)のパルスを、駆動パルスS312として出力することになる。
以上のように、遅延テーブル521に、図13に示す内容を設定することにより、ANDゲート312から出力される駆動パルスS312は、130kHz〜108kHzの間でオンデューティが約29〜50%に変化するように設定されているものとする。
図12は、駆動パルスS312の周波数とオンデューティ(パルス幅)を変化させた場合における、FET428のドレインでの電位の波形、及び、駆動パルスS312の波形を示した説明図である。
図12(a)は、駆動周波数(駆動パルスS312の周波数)を108kHz、オンデューティを50%とした場合について示している。また、図12(b)は、駆動周波数を108kHz、オンデューティを30%とした場合について示している。さらに、図12(c)は、駆動周波数を125kHz、オンデューティを50%とした場合について示している。さらにまた、図12(d)は、駆動周波数を125kHz、オンデューティを55%とした場合について示している。
図12(b)に示すように、駆動パルスS312の周波数が108kHzの時は、オンデューティを30%にすると、駆動パルスS312の立ち上がりエッジ直前にFET(ドレイン)の電位が上昇する成分(以下、「高調波成分」と呼ぶ)が現れ、ゼロボルトスイッチングとならない領域が生じる。それに対し、図12(a)に示すように、オンデューティを50%で駆動する場合には、図12(b)における上述の電位上昇タイミングより手前で、駆動パルスS312が立ち上がるのでゼロボルトスイッチングとなっている。また、駆動パルスS312の周波数が125kHzの時は、オンデューティを30%にすると、図12(c)に示すように、ゼロボルトスイッチングとなる。しかし、オンデューティを55%とすると、図12(d)に示すように、共振波形である正弦波がゼロボルトとなる前に、駆動パルスS312の立ち上がりエッジが発生してしまい、ゼロボルトスイッチングとならない。
駆動周波数ごとに、ゼロボルトスイッチングが可能となるパルス幅(オンデューティ)は、上述の通り、実装構成に依存している。そのため、例えば、上述の図12のように、駆動周波数とオンデューティの組み合わせごとに、FET428(ドレイン)の電位の波形を得て、ゼロボルトスイッチングとなる範囲を求めれば、遅延テーブル521内容を適切に設計することができる。また、実験ではなく、高圧電源装置301の設計図(回路構成)から、圧電トランス307の特性や回路定数を求め、さらに、シミュレーション等により、FET428(ドレイン)の電位の波形を得るようにしてもよい。
第1の実施形態の圧電トランス駆動回路306(圧電トランス307)でゼロボルトスイッチングを実現するためには、オン期間(駆動パルスS312がHとなっている期間)を、FET428(ドレイン)の電位が0Vとなっている期間(以下、「ゼロボルト期間」と呼ぶ)以内とし、さらに、ゼロボルト期間が開始してから、図12(b)に示す高調波成分が立ち上がる直前までの期間を、上述のゼロボルト期間から差し引いた範囲で設定する必要がある。例えば、図12(b)では、ゼロボルト期間が、タイミングT1からタイミングT3までとなっている。そして、図12(b)では、高調波成分が立ち上がる直前のタイミングがタイミングT2となっている。したがって、図12(b)の場合(駆動パルスS312の周波数が108kHzの場合)は、オン期間をT1〜T3の期間内とし、さらに、少なくともタイミングT2までにオン期間が開始される必要がある。言い換えると、図12(b)の場合は、タイミングT1からタイミングT2までの間に、駆動パルスS312のオン期間が開始されるように、オンデューティが調整されている必要がある。
図8は、PLL回路303における周辺回路を示す回路図である。
PLL回路303は、例えば、HC4046等のICを用いて構成することができる。図8では、PLL回路303をHC4046のIC(図8では、IC303a)を用いて実現した場合の回路構成について示している。
図8において、抵抗424とコンデンサ425とは、ループフィルタ304を構成している。第1の実施形態では、ループフィルタとして、ラグフィルタで説明しているが、ラグリードフィルタ等の他のフィルタであってもよい。
IC303aの電源入力ポートVccには、DC電源417が接続されている。また、IC303aの電源入力ポートVccには、パスコンであるコンデンサ601が接続されている。コンデンサ600、抵抗602、603は、IC303aに搭載されたVCOの発振周波数範囲を決定する素子であり、発振周波数範囲が第1の実施形態の圧電トランス駆動範囲100〜130kHzを含むように調整されているものとする。IC303aに搭載されたVCOの発振周波数可変範囲は、100倍以上の範囲を有するので、最低周波数が10kHz程度となるように調整されていることが望ましい。
以上のように第1の実施形態では、第1のパルス生成手段を構成する高圧制御部260(主として、上限値レジスタ502、下限値レジスタ503、タイマ504、18bitレジスタ505、加算器506、誤差保持レジスタ507、分周器508)により、第1のパルスとしての制御パルスS260aが生成される。そして、第2のパルス生成手段を構成するPLL回路303(ループフィルタ304を含む)により、第2のパルスとしての制御パルスS303が生成される。そして、第3のパルス生成手段を構成する高圧制御部260(主として、遅延器520、遅延テーブル521)及びANDゲート312により、制御パルスS303を利用して、第3のパルスとしての駆動パルスS312が生成される。そして、圧電トランス駆動手段としての圧電トランス駆動回路306により、圧電トランス307が駆動される。
(A−2)第1の実施形態の動作
[画像形成装置の全体の動作]
まず、図2、図3を参照して、第1の実施形態における画像形成装置101全体の概略の動作を説明する。
まず、画像形成装置101において、図3に示すホストインタフェース部250に、図示しない外部機器から、PDL(Page Description Language、ページ記述言語)等で記述された印刷データが供給されたものとする。ホストインタフェース部250は、供給された印刷データを、コマンド/画像処理部251によってビットマップデータに変換し、LEDヘッドインタフェース部253及びプリンタエンジン制御部253に出力する。
そして、プリンタエンジン制御部253により、LEDヘッドインタフェース部253、及び高圧制御部260等が制御される。プリンタエンジン制御部253は、定着器118に設けられたサーミスタ265の検出信号に応じて定着器ヒータ259を制御することにより、定着器118内の一対の熱定着ローラ118a、118bを所定温度にした後、印字動作を開始する。
プリンタエンジン制御部253で制御されるホッピングモータ254により、ホッピングローラ114が駆動すると、用紙カセット113内に積載された用紙115が1枚ずつ取り出され、用紙ガイド114aへ給紙される。給紙された用紙115は、用紙ガイド114aに沿って搬送され、停止状態の一対のレジストローラ116、117に突き当てられてレジストモータ255の駆動によりスキューが補正される。次に、用紙115の通過が図示しない用紙検出センサで検出され、この検出信号がプリンタエンジン制御部253へ送られる。そして、プリンタエンジン制御部253の制御により、画像形成動作に同期したタイミングでベルトモータ256、定着器ヒータモータ257、及び複数の感光体ドラムを駆動する各ドラムモータ258K,258Y,258M,258Cが駆動を開始する。同時に、LEDヘッドインタフェース部253の動作により、各LEDヘッド103(103K,103Y,103M,103C)が駆動を開始する。そして、高圧制御部260により制御される帯電バイアス発生部261及び現像バイアス発生部262の動作により、各現像器102(102K,102Y,102M,102C)が駆動を開始し、更に、高圧制御部260により制御される転写バイアス発生部263の動作により、各転写ローラ105(105K,105Y,105M,105C)が駆動を開始する。
前記ベルトモータ256の駆動が開始されると、一対のレジストローラ116、117によって用紙115が転写ベルト108上へ搬送される。
各現像器102(102K,102Y,102M,102C)は、電子写真プロセスにより、各感光体ドラム132(132K,132Y,132M,132C)にトナー像を形成する。この時、前記ビットマップデータに応じて各LEDヘッド103(103K,103Y,103M,103C)が点灯される。各転写ローラ105(105K,105Y,105M,105C)に印加された転写バイアスにより、各現像器102(102K,102Y,102M,102C)で現像された4色のトナー像が、転写ベルト108上を搬送される用紙115に転写される。4色のトナー像が転写された用紙115は、定着器118によってその4色のトナー像が加圧及び加熱されて定着された後、一対の排出ローラ119a、119bにより、用紙ガイド119に沿って搬送され、排紙トレー120へフェースダウンで排出(載置)される。
[高圧電源装置の動作概略]
次に、図1を用いて、高圧電源装置301における概略の動作を説明する。
なお、第1の実施形態における転写バイアスは、画像形成装置101の4色、即ち高電圧出力4チャンネルをそれぞれ独立に制御するが、各制御の構成及び動作が同一であるので、以下、1チャンネルについてのみ動作を説明する。
プリンタエンジン制御部253は、図示しない用紙検出センサによる用紙検出信号を基準として、所定のタイミングで、4色(K,Y,M,C)の転写バイアスを順次オン、即ち出力ポートOUT1から出力する信号ON/OFFをH(転写バイアスのオンを指示する信号)にする。転写バイアスオフ(信号ON/OFFをL)のタイミングは、図示しない用紙検出センサによる用紙検出信号を基準として、用紙115が各色の転写ローラ105(105K,105Y,105M,105C)上を通り抜けたタイミングとしてもよい。
転写バイアス印加を行う際には、プリンタエンジン制御部253の出力ポートOUT2から、高圧制御部260の入力ポートIN12へ、Lの信号RESETが供給され、高圧制御部260内の諸々の設定が初期化される。そして、プリンタエンジン制御部253は、出力ポートOUT3から、高圧の出力電圧S308に対する8bitの目標データDATAを、高圧制御部260の入力ポートIN13へ供給する。
そして、プリンタエンジン制御部253は、出力ポートOUT3から目標データDATAを出力した後、転写バイアスを印加するタイミングで、出力ポートOUT1から出力する信号ON/OFFをLからHに遷移させる。
高圧制御部260の8bitADC416では、検出信号S309が供給されると、これを8bitのデジタル信号である変換検出信号S416に変換する。そして、高圧制御部260は、信号ON/OFFがHのときに、目標データDATAと変換検出信号S416が等しくなるように制御パルスS260aを制御する。高圧制御部260は、PLL回路303の出力を禁止するときには、出力ポートOUT12から禁止パルスS260bをHにして出力する。PLL回路303から出力される制御パルスS260aは、ANDゲート312へ供給される。
圧電トランス駆動回路306は、DC電源305から供給されるDC24Vをスイッチングし、正弦半波電圧の駆動電圧S306を圧電トランス307の1次側入力端子307aに印加する。圧電トランス307は、1次側入力端子に駆動電圧S306が入力されると、振動して駆動周波数に応じて昇圧した高圧のAC出力電圧S307を、2次側出力端子307bから整流回路308へ出力する。整流回路308は、入力された高圧のAC出力電圧S307を整流して、正極性の高圧のDC出力電圧S308を出力し、出力負荷311及び出力電圧変換手段309へ供給する。
出力電圧変換手段309は、高圧のDC出力電圧S308を、0〜5.0Vの範囲のDC低電圧に変換し、検出信号S309として、高圧制御部260の入力ポートIN14を介して8bitADC416へ供給する。
[高圧電源装置の詳細動作]
次に、図4を用いて高圧電源装置301の動作を詳細に説明する。
まず、発振回路302で生成された25MHzのクロックCLKが、高圧制御部260のクロック入力ポートCLK_INに供給されたものとする。そして、高圧制御部260は、プリンタエンジン制御部253から入力ポートIN12に供給される信号RESETがLになった時、内部回路の諸々の設定を初期化する。高圧制御部260は、プリンタエンジン制御部253から入力ポートIN11に供給される信号ON/OFFがLからHになると、整数部及び小数部からなる分周値(デジタル値)により、クロックCLKを分数分周した制御パルスS260aを、出力ポートOUT11から出力する。
制御パルスS260aは、PLL回路303内の入力ポートSIG_INに供給される。PLL回路303では、DC電源305から5Vの電圧が供給される。そして、PLL回路303では、入力ポートSIG_INから供給された制御パルスS260aと、出力ポートVCO_OUTから出力された制御パルスS303(入力ポートCOMPにフィードバック入力される)とが比較される。そして、PLL回路303では、比較結果を示す位相比較信号S303aが出力ポートPC2OUTからループフィルタ304へ供給される。ループフィルタ304は、位相比較信号S303aを平滑化して、PLL回路303の入力ポートVCO_INに供給する。PLL回路303は、禁止パルスS260bがLになると、活性化して出力ポートVCO_OUTから制御パルスS303を出力する。この制御パルスS303は、PLL回路303によって、入力ポートSIG_INに供給される制御パルスS260aに位相同期することになる。
駆動パルスS312は、圧電トランス駆動回路306の抵抗426を介してFET428のゲートに印加され、このFET428がオン/オフ動作する。FET428のオン/オフ動作により、インダクタ427、及びコンデンサ429により構成される圧電トランス駆動回路306が駆動され、駆動電圧S306(正弦半波電圧)が圧電トランス307の1次側入力端子307aに印加されて、この圧電トランス307が振動する。これにより、圧電トランス307の2次側の出力端子307bから、高圧のAC出力電圧S307が出力される。
整流回路308の出力側に接続された出力電圧変換手段309は、例えば、100MΩの抵抗435と100kΩの抵抗436とにより、高圧のDC出力電圧S308を約1000分の1に分圧する。そして、出力電圧変換手段309は、抵抗437及びオペアンプ145のボルテージフォロアにより、高圧のDC出力電圧S308を低電圧の検出信号S309に変換する。そして、検出信号S309は、高圧制御部260の入力ポートIN14を介して、8bitADC416へ供給される。
[高圧制御部の動作]
次に、図5に示す高圧電源装置301の動作を説明する。
高圧制御部260は、図4に示す発振回路302から供給される25MHzのクロックCLKに同期して動作する。高圧制御部260では、入力ポートIN11に供給される信号ON/OFFがLからHになると、比較器501が動作する。そして、高圧制御部260では、その信号ON/OFF(選択信号Select)にもとづいて、出力セレクタ509が分周器508側に切り換えられ、その出力セレクタ509から制御パルスS260aが出力される。選択信号Selectは、同時にインバータ510で反転されて禁止信号S260bとしてPLL回路303に供給される。
高圧制御部260は、プリンタエンジン制御部253から出力されるLの信号RESETについて、入力ポートIN12で供給を受ける。
8bitADC416は、所定の変換周期で出力電圧変換手段309から供給される検出信号S309(0から5Vのアナログ信号)を、変換検出信号S416(00hex〜FFhexの8bitのデジタル信号)に変換する。
比較器501は、プリンタエンジン制御部253から供給される8bitの目標データDATAの値と、変換検出信号S416の値とを比較し、目標データDATAが変換検出信号S416より大きい場合には、Hを、大きくない場合にはLを、18bitレジスタ505へ供給する。
18bitレジスタ505は、タイマ504から供給されるパルスの立ち上がりエッジをトリガとして、比較器501からの信号に応じて18bitレジスタ505の設定値を増減する。18bitレジスタ505は、分周値を設定するレジスタであり、上位8bitが整数値を示し、下位10bitが分数値を示す。18bitレジスタ505では、「(上位8bit)+(下位10bit)/1024」が、平均分周比となる。18bitレジスタ505では、信号RESETがHになると、下限値レジスタ503の18bit値が設定される。18bitレジスタ505は、タイマ504から供給されるパルスの立ち上がりエッジをトリガとして、比較器501からの信号に基づいて18bitレジスタ505の設定値を増減する。
誤差保持レジスタ507では、分数値が累算される。誤差保持レジスタ507は、分数値の加算値がオーバフローすると、加算器506にHを供給し、それ以外の時にはLを供給する。
加算器506は、上位8bit値S505b(18bitレジスタ505の整数部)の供給を受ける。そして、加算器506は、誤差保持レジスタ507から供給される信号がHの場合は、1を、Lの場合には、0を、上位8bit値S505bに加算して分周器508に供給する。
18bitレジスタ505の整数部である8bitの値をNとすると、分周器508は、N又はN+1の供給を受け、50%デューティのN又はN+1分周のパルスを出力する。分周器508において、50%デューティ値は、8bitの値を1bit右シフトした7bitの値により算出される。
図6に示すように、加算器507bは、誤差保持レジスタ507の下位10bit値S505aを誤差保持レジスタ本体507aの値に加算し、加算結果を誤差保持レジスタ507のbit0−10、及び下位11bitと置き換える。加算器507bでは、分周器508から供給される分周器パルスS508の立ち上がりエッジをトリガとして上述の加算処理が行われる。誤差保持レジスタ507では、上述の加算処理と同時にbit10の値がbit11へシフトされる。誤差保持レジスタ507において、bit10は、値がbit11へシフトされた後には、0クリアされる。
出力セレクタ509は、信号ON/OFFがHになるとPLL回路303に対して制御パルスS260aを供給する。また、出力セレクタ509は、インバータ510を介して、信号ON/OFFを反転した禁止信号S260bを、PLL回路303の入力ポートINHに供給する。
図7に示すように、第1の実施形態の誤差保持レジスタ507において、18bitレジスタ下位10bitには、「12Chex」が設定されている。分周器パルスS508の出力周期が0のときには、オーバフローが発生しないので、加算器507bには、Lのオーバフロー信号が入力される。なお、図7においては、Lを0、Hを1で表している。分周器パルスS508の出力周期が1のときには、18bitレジスタ下位10bit信号S505aの値が、誤差保持レジスタ507に累算されて「12Chex」になる。その結果、誤差保持レジスタ507では、オーバフローが発生しないので、加算器507bには、Lのオーバフロー信号が入力される。同様に、分周器パルスS508の出力周期が1〜3のときには、誤差保持レジスタ507においてオーバフローが発生しない。
例えば、分周器パルスS508の出力周期が4のときには、18bitレジスタ下位10bit信号S505aの値が誤差保持レジスタ507に累算されて4B0hexになる。その結果、誤差保持レジスタ507では、オーバフローが発生して、加算器507bには、Hのオーバフロー信号が入力される。
次に、高圧制御部260の動作の概要について図10のフローチャートを用いて説明する。この実施形態の高圧制御部260は、ASICで構成されている。したがって、高圧制御部260は、例えば、論理記述言語により記述されたハードワェアでASIC上に実現することができる。但し、第1の実施形態の構成はハードウェアでなくソフトウェア(プロセッサと、当該プロセッサに実行させるプログラム)によっても実現可能である。
高圧制御部260では、信号RESETがHになると後述するフローチャートの動作が開始される。そして、高圧制御部260では、まず下限値レジスタ503の設定値が18bitレジスタ505にセットされる(S101)。
そして、高圧制御部260では、信号RESETがL(FALSE)であるかH(TRUE)であるかが判定される(S102)。高圧制御部260は、ステップS102で、信号RESETがL(FALSE)である場合には、後述するステップS103から動作し、そうでない場合には、上述のステップS101に戻って動作する。
そして、ステップS102で、信号RESETがL(FALSE)である場合には、高圧制御部260は、タイマ504の立ち上がりエッジを検出するまで待機する(S103)。
そして、高圧制御部260は、8bitADC416が出力する変換検出信号S416が示す値について、目標データDATAより小さいか否かを判定する(S104)。そして、高圧制御部260は、8bitADC416が出力する変換検出信号S416が示す値について、目標データDATAより小さい場合には、後述するステップS105から動作し、そうでない場合には、後述するステップS107から動作する。
上述のステップS104で、8bitADC416が出力する変換検出信号S416が示す値について、目標データDATAより小さいという条件を満たす場合、高圧制御部260は、さらに18bitレジスタ505の値が上限値レジスタ502に等しいか否かを判定し、両者が等しくない場合のみ、18bitレジスタ505の値を1だけ加算(インクリメント)する(S105、S106)。そして、高圧制御部260は、上述のステップS102に戻って動作する。
一方上述のステップS104で、8bitADC416が出力する変換検出信号S416が示す値について、目標データDATAより小さいという条件を満たさない場合、高圧制御部260は、さらに18bitレジスタ505の値が下限値レジスタ503に等しいか否かを判定し、両者が等しくない場合のみ、18bitレジスタ505の値を1だけ減算(デクリメント)する(S107、S108)。そして、高圧制御部260は、上述のステップS102に戻って動作する。
図10では、分周値の設定値である18bitレジスタ505の値を1ずつ加減算しているが、目標値との差分に応じて加減算量を変更する等して周波数制御時の周波数変化量の可変幅を変更してもよい。周波数制御方法については公知文献等により種々提案されている。
(A−3)第1の実施形態の効果
第1の実施形態によれば、以下のような効果を奏することができる。
(A−3−1)圧電トランス307の入力端子307aには、駆動電圧S306が印加される。圧電トランス307の制御パルスS303が圧電トランスの振動に対して僅かながら位相差を有するために、駆動電圧S306の波高が不均一となる。圧電トランス307は、機械的振動をするために、分周値の異なるパルスにより駆動しても平均周波数で振動する。しかしながら、平均周波数の振動に対して整数分周値での駆動により個々のパルスに対する位相差が生じ、共振波形のピーク電圧に変動が生じる。
そして、圧電トランス307では、1次側駆動波形(駆動電圧S306)が昇圧され、2次側にAC出力電圧S307が出力される。出力されたAC出力電圧S307は整流されるが、この整流波形(DC出力電圧S308)には、駆動周波数のリップルとは別の低周波のリップルが生じる。圧電トランス307の駆動電圧S306の駆動周波数は、100kHz程度と高く、リップルの周期は10μsec程度であるので、例えば300mm/secの速度で用紙が搬送される画像形成装置であってもリップル周期は、300/105=0.003mmであり、画像上で認識されることはない。しかしながら、低周波のリップルは、画像に縞状のムラとして認識されてしまう。前記低周波のリップルは、従来の分数分周器を使用した場合、分数部のビット数をNビットとした場合に(駆動周波数周期)×2Nを最大周期として、駆動周波数周期の整数倍の周期で現れる。
しかし、第1の実施形態では、個々のパルスの位相差をループフィルタ304により打ち消して駆動するので、低周波のリップルを低減することが可能となった。
すなわち、第1の実施形態によれば、制御パルスS260aを出力する高圧制御部260の出力側にPLL回路303及びループフィルタ304を設け、制御パルスS260aに位相同期し、周波数が制御パルスS260aの平均周波数に一致する制御パルスS303を出力するようにした。この制御パルスS303により、圧電駆動回路75を駆動するようにしたので、圧電トランス307から出力される高圧のDC出力電圧S308の低周波のリップルを低減するという効果がある。
更に、制御パルスS260aの平均周波数と制御パルスS303の周波数が等しいため、周波数可変周期を10μsec〜数100μsecとすることが可能となった。そのため、立ち上がり時間の速い高圧電源装置301を実現することができる。
(A−3−2)高圧電源装置301(圧電トランス駆動装置310)では、圧電トランス駆動回路306(圧電トランス307)でゼロボルトスイッチング可能となるように、駆動パルスS312のパルス幅(オンデューティ)が調整されている。これにより、高圧電源装置301(圧電トランス駆動装置310)では、駆動周波数(駆動パルスS312の周波数)によらず、圧電トランス駆動回路306(圧電トランス307)のゼロボルトスイッチングが可能となる。すなわち、第1の実施形態では、FET428の発熱を抑えて、高圧電源装置301(圧電トランス駆動装置310)を安定的に動作することができる。
(B)第2の実施形態
以下、本発明による圧電トランス駆動装置、電源装置および画像形成装置の第2の実施形態を、図面を参照しながら詳述する。なお、この実施形態の電源装置は、高圧電源装置である。
(B−1)第2の実施形態の構成及び動作
図14は、第2の実施形態の画像形成装置の機能的構成について示したブロック図である。なお、図14では、第1の実施形態との同一又は対応する部分には、同一又は対応する符号を付している。以下、第2の実施形態を示す図面についても同様である。
図14に示すように、第2の実施形態の画像形成装置101では、高圧電源装置301が高圧電源装置1301に置き換わっている。また、第2の実施形態では、高圧電源装置301の転写バイアス発生部263が転写バイアス発生部1263に置き換わっている。第2の実施形態では、その他の構成は第1の実施形態と同様となっている。したがって、以下では、第2の実施形態について、第1の実施形態との差異を説明する。
図15は、第2の実施形態の高圧電源装置1301の内部構成を示すブロック図である。図15では、第1の実施形態(上述の図1)と同様に、高圧制御部1260及び転写バイアス発生部1263の転写1チャンネル分の回路構成(1つの転写ローラ105に対してバイアスを印加する構成)についてのみ図示している。
図16は、図15に示すブロック図の回路の構成例について示した回路図である。
図15、図16に示すように、第2の実施形態の高圧電源装置1301では、PLL回路303(ループフィルタ304を含む)、ANDゲート312等が省略されている。そして、第2の実施形態の高圧電源装置1301に搭載される圧電トランス駆動装置1310は、図15に示すように、高圧制御部1260、発振回路302、DC電源305、圧電トランス駆動回路306、及び出力電圧変換手段309を有している。第2の実施形態の高圧電源装置1301(圧電トランス駆動装置1310を含む)は、第1の実施形態とほぼ同様の効果を奏するものであるが、具体的な構成方式が異なっている。
したがって、第2の実施形態の高圧制御部1260(ASIC)では、第1の実施形態の分数分周回路及びPLL回路の機能についても、ASIC上に実現した構成となっている。
第2の実施形態の高圧制御部1260では、外部インタフェースの構成が第1の実施形態と異なっている。第1の実施形態の高圧制御部260では、3つの出力ポート(OUT11〜OUT13)を備えていたが、第2の実施形態では出力ポートOUT11だけとなっている。また第2の実施形態の高圧制御部1260において、入力ポートIN11〜IN14の構成は第1の実施形態と同様である。
第2の実施形態の高圧制御部1260では、出力ポートOUT11から、圧電トランス駆動回路306を駆動するための駆動パルスS1260が出力される。そして、第2の実施形態では、高圧制御部1260から圧電トランス駆動回路306へ、駆動パルスS1260が直接供給される構成となっている。
図17は、第2の実施形態の高圧制御部1260の内部構成について示したブロック図である。第2の実施形態の高圧制御部1260も、第1の実施形態と同様にASICにより実現することが可能となっている。
第2の実施形態の高圧制御部1260は、8bitADC416、比較器501、上限値レジスタ502、下限値レジスタ503、タイマ504、出力セレクタ509、18bitレジスタ1505、加算器1506、比較器1507、分周器1508、カウンタ1550、位相比較器1551、三角波VCO1552、1/4分周器1553、ループフィルタ1523、レベルテーブル1521、8bitDAC1522、及び比較器1524を有している。
第2の実施形態において、比較器501、上限値レジスタ502、下限値レジスタ503、出力セレクタ509の構成は、第1の実施形態と同様であるので詳しい説明は省略する。第2の実施形態では、比較器1507から、圧電トランス駆動回路306に供給するための駆動パルスS1260が出力される。なお、駆動パルスS1260が生成される詳細構成については後述する。
第2の実施形態では、位相比較器1551、三角波VCO1552、ループフィルタ1523を用いてPLL回路が構成されている。ループフィルタ1306は、PLL回路においてラグ・リードタイプのループフィルタとして機能するように構成されているものとする。ループフィルタ1306は、位相比較器1551から出力される位相比較信号を平滑化して、三角波VCO1552供給する。
三角波VCO1552は、位相比較器1551からループフィルタ1306を介して供給される位相比較信号に基づいた周期の三角波のパルスを生成して、比較器1524に供給するものである。
そして、比較器501の出力信号である駆動パルスS1260は、出力セレクタ509を介して、圧電トランス駆動回路80へ出力されると同時に、1/4分周器1553へ入力されて4分周され、位相比較器1551に還流するようになっている。
第2の実施形態では、1/4分周器1553を用いた4分周の構成となっているが、他の分周値の分周器に置き換えるようにしてもよい。例えば、18bitレジスタ1505に設定される目標データDATAを可変にする制御周期より、分周器(第2の実施形態では1/4分周器1553)の出力パルスの周期が短くなるように設計されていれば、その分周器に設定する分周値は限定されないものである。タイマ504により、周波数指示値可変周期が決定されるが、指示値可変に対して、三角波VCO1552の出力周波数がリニアに追随するには、「タイマ504の出力パルス周期≧1/4分周器1533の出力パルス周期」という関係を満たす必要がある。
そして、1/4分周器1553から位相比較器1551に供給されるパルスは、駆動パルスS1260の周波数の1/4の周波数となる。例えば、駆動パルスS1260の周波数が108〜130kHの場合、1/4分周器1553が出力するパルスの周波数は27〜32.5kHzとなる。18bitレジスタ1505は、整数部10bit、小数部8bitなので設定値が第1の実施形態の場合と等しくなる。
第2の実施形態における分数分周は、第1の実施形態と異なり、「閾値マトリクス」を用いている点で異なっている。分周器1508の動作は第1の実施形態の分周器508と同様であるが、分周器1508から出力される分周器パルスS1508(パルスの数)が、カウンタ1550によりカウントされる。カウンタ1550は、8bitのカウンタで00〜FFhexまでカウントすることが可能であるものとする。カウンタ1550は、カウント値が「FFhex」となると(オーバフローすると)、「00hex」に戻ってカウントを再開する構成となっている。
図18は、18bitレジスタ1505、カウンタ1550、及び比較器1507の動作について示した説明図である。
図18に示すように、カウンタ1550の値は、bit7→bit0、bit6→bit1、bit5→bit2、bit4→bit3、bit3→bit4、bit2→bit5、bit1→bit6、bit0→bit7と入れ替えられ、その入れ替えられた値(以下、「カウンタ入替値」と呼ぶ)が比較器1507に供給されるようになっている。そして、比較器1507において、上述のカウンタ入替値は、18bitレジスタ1505の分数部である下位8bitと比較される。そして、「下位8bitの値≧カウンタ入替値」となったとき、比較器1507は、加算器1506に第1論理(例えば、H)を供給し、それ以外の時には第2論理値(例えば、L)を供給する。
図19は、「分数器出力周期(分周器パルスS1508の周期)」、「カウンタ入替値」、「18bitレジスタ1505の下位8bit」、及び「加算器入力」(加算器1506に入力される値)の関係について示した説明図である。なお、図19においては、Lを0、Hを1で表している。
図18、図19に示すように、カウンタ入替値が閾値マトリクスを構成するようになっている。そして、比較器1507において、閾値マトリクスを構成するカウンタ入替値が、小数部の値(18bitレジスタ1505の下位8bit)と比較された結果、加算器1506に対してH(1)又はL(0)の信号(値)が供給されることになる。
加算器506は、18bitレジスタ505の整数部である上位8bit値S1505bが供給されると、比較器1507の出力信号がHの場合は、1を、Lの場合には、0を加算して分周器1508に供給する。18bitレジスタ1505の整数部である8bitの値をNとすると、分周器1508には、N又はN+1が供給されることになる。
第2の実施形態では分周器パルスS1508をカウントするカウンタ1550を用いるが、8bit×256のテーブルとして閾値マトリクスを構成してもよい。分周器1508から出力される分周器パルスS1508に対して、周期が4逓倍された三角波が、三角波VCO1552から出力されることになる。
次に、駆動パルスS1260が生成される構成(レベルテーブル1521、8bitDAC1522、三角波VCO1552、及び比較器1524)について説明する。
18bitレジスタ1505の上位8bitはレベルテーブル1521へ供給される。
レベルテーブル1521は、例えば、図21のようなテーブル情報を記憶し、入力データ(図21では、「入力値8bit」)に応じた出力データ(図21では、「出力値8bit」)を出力する。具体的には、レベルテーブル1521は、18bitレジスタ1505から上位8bitのデータが供給されると、その上位8ビットのデータを入力値8bitとした場合に、対応する出力値8bitをテーブル(図21に示すテーブル)から検索して出力する。
そして、8bitDAC1522では、レベルテーブル1521から供給される出力値8bitに応じたレベル(電圧)の電圧信号S1522が生成され、比較器1524に供給される。以下では、この電圧信号S1521の電圧レベルを「電圧レベルLV1521」と呼ぶものとする。
そして、比較器1524では、三角波VCO1552から供給される三角波パルスS1552の電圧レベルと、電圧信号S1521の電圧レベルLV1521とが比較される。比較器1524は、三角波パルスS1552の電圧レベルが、電圧レベルLV1521よりも大きい場合にはHを出力し、そうでない場合にはLを出力する。比較器1524の比較結果に応じたレベルで出力される信号が、駆動パルスS1260となる。したがって、電圧信号S1521の電圧レベルLV1521は、図20に示すように、パルス幅(オンデューティ)を変動させるためのパラメータ(閾値)として機能する。すなわち、レベルテーブル1521は、第1の実施形態の遅延テーブル521(図13参照)と同様の機能を果たす。
例えば、レベルテーブル1521に入力値8bit(18bitレジスタ1505の上位8bit)として、「E7hex」が供給された場合を想定する。この場合、レベルテーブル1521から8bitDAC1522へ、出力値8bitとして「80hex」が供給される。このとき、三角波パルスS1552の周波数は、108.22kHzとなり、さらに、駆動パルスS1260は、50%デューティ(オンデューティが50%)のパルスとなるように、各構成要素(レベルテーブル1521、三角波VCO1552、8bitDAC1522)はなされているものとする。
すなわち、図21に示すように、駆動周波数(三角波パルスS1552及び駆動パルスS1260の周波数)が125kHzとなるまで、電圧信号S1521の電圧レベルLV1521は暫滅する。そして、駆動周波数が125kHz以上となると、8bitDAC1522の設定値は「4Chex」で1.49Vとなり約30%のデューティとなる。
以上のように第2の実施形態では、第1のパルス生成手段を構成する高圧制御部1260(主として上限値レジスタ502、下限値レジスタ503、タイマ504、出力セレクタ509、18bitレジスタ1505、加算器1506、比較器1507、分周器1508、及びカウンタ1550)により、第1のパルスとしての制御パルスS1508が生成される。そして、第2のパルス生成手段を構成する高圧制御部1260(主として、PLL回路を構成する位相比較器1551、三角波VCO1552、1/4分周器1553、ループフィルタ1523)により、第2のパルスとしての三角波パルスS1552が生成される。そして、第3のパルス生成手段を構成する高圧制御部1260(主としてレベルテーブル1521、8bitDAC1522、比較器1524)により、三角波VCO1552を利用して、第3のパルスとしての駆動パルスS1260が生成される。そして、圧電トランス駆動手段としての圧電トランス駆動回路306により、圧電トランス307が駆動される。
(B−2)第2の実施形態の効果
第2の実施形態によれば、以下のような効果を奏することができる。
(B−2−1)第2の実施形態では、分数分周されたデジタルパルス(分周器パルスS1508)に同期した三角波VCO1552と、電圧信号S1522とを比較した結果により生成される駆動パルスS1260で、圧電トランス307(圧電トランス駆動回路306)を駆動させている。これにより、第2の実施形態では、第1の実施形態と同様に、圧電トランス307(圧電トランス駆動回路306)でゼロボルトスイッチング可能となるように、駆動パルスS1260のパルス幅(オンデューティ)が調整されている。したがって、第2の実施形態においても、第1の実施形態と同様に、FET428の発熱を抑えて、高圧電源装置301(圧電トランス駆動装置310)を安定的に動作することができる。
(B−2−2)第2の実施形態では、三角波VCO1552の出力パルスを1/4に分周して位相比較器1551で位相比較することにより、制御パルス(分周器パルスS1508)の周波数を下げても、第1の実施形態と同程度の精度の駆動パルスを得ることが可能となった。また、第2の実施形態の圧電トランス駆動装置1310では、第1の実施形態と同一分解能で小数値のビット数を減ずるが可能となることに伴い、制御パルス(分周器パルスS1508)によるノイズを減じることが可能となった。さらに、第2の実施形態の圧電トランス駆動装置1310では、第1の実施形態よりも精度の高い駆動パルスを得ることが可能となり、且つ、分数分周によりPLL回路に入力するパルスの周波数を極端に低下させることもないので必要な制御周期も確保可能となった。
(C)他の実施形態
本発明は、上記の各実施形態に限定されるものではなく、以下に例示するような変形実施形態も挙げることができる。
(C−1)上記の各実施形態では、本発明の圧電トランス駆動装置、及び電源装置を、画像形成装置(カラータンデム直接転写方式の画像形成装置)に適用する例について説明したが、本発明の圧電トランス駆動装置、及び電源装置を適用する装置は限定されないものである。例えば、本発明の圧電トランス駆動装置、及び電源装置を、モノクロの画像形成装置、カラー中間転写装置、カラー複写機、ファクシミリ装置等の種々の画像形成装置に適用するようにしてもよい。
(C−2)上記の各実施形態では、本発明の圧電トランス駆動装置、及び電源装置を、転写バイアスの生成に適用する例について説明したが、転写以外のバイアス生成に適用するようにしてもよい。