JP2023520724A - デジタルとアナログとの間で信号を変換するための回路 - Google Patents

Abstract

本発明は、デジタルとアナログとの間で信号を変換するための回路に関する。本発明の一態様によれば、同期クロック信号を供給または使用するように構成されたプロセッサと、変換器クロック信号を使用してデジタルとアナログとの間でデータを変換するように構成された変換器と、同期クロック信号と変換器クロック信号との間の位相関係を決定するように構成された位相比較器と、位相関係に関する情報を受信するために位相比較器に結合され、位相関係に応じて、プロセッサと変換器との間で交換される信号データに遅延を適用するように構成されたデジタルシグナルプロセッサとを備える、回路において、同期クロック信号と変換器クロック信号との間に所定の周波数関係が存在する、回路。

Description

本発明は、デジタルとアナログとの間で信号を変換するための回路、被試験デバイスを試験するための試験装置、およびデジタルとアナログとの間で信号を変換するための方法に関する。

最先端のデバイスの稼働率が増加するにつれて、生産規模の量でそのようなデバイスの性能を評価する課題は、ますます難しいものになる。難しさの１つは従来の高速デバイス試験モードに起因すると考えられ、このような試験モードは、より高い周波数において、被試験デバイス（ＤＵＴ）単独の性能ではなく、ＤＵＴと試験ハードウェアとの合成性能を反映する傾向がある。

ＧＨｚ（ギガヘルツ）周波数範囲において高速で高性能なデバイスを試験するとき、従来の自動試験機器（ＡＴＥ）での性能に対する制限要因は、試験ハードウェアの一部であるアナログ－デジタル変換器（ＡＤＣ）およびデジタル－アナログ変換器（ＤＡＣ）の刺激および変換（サンプリング）クロック信号におけるジッタによってますます決まる。ジッタは、基準クロックソースに関連することが多い周期的信号の時間変動である。ジッタは、連続パルスの周波数または周期的信号の位相などの特性において観測され得る。しかしながら、ＡＴＥの性能に関連して、制限作用は変換クロック単独のジッタによって引き起こされると一般的に想定されている。したがって、超低ジッタクロックを供給することに高コストおよび高度な開発努力が（例えば、高度な位相ロックループ（ＰＬＬ）アーキテクチャを組み込んだ低ジッタクロック発生器を開発することによって）一般に費やされる。

近年、固定サンプルレートでの連続動作のためにＡＤＣおよびＤＡＣが製造されている。つまり、ＡＤＣおよびＤＡＣが連続モードで使用されるとき、変換器のサンプリングレートはＰＬＬによってデータレートにロックされる。信号を変換するためのすべての周波数は通常知られており、したがって、任意のユーザデータレートから変換器レートに変換するためにデジタルシグナルプロセッサ（ＤＰＳ）を使用することが可能である。例えば図８に示すように、バーストモードでも同じようにすることが可能である。しかしながら、図９に示すようにクロックタイミングを合わせるためには、各測定の前にＰＬＬをセットアップする必要がある。つまり、サブ変換器レート分解能でバーストの正確なタイミングを実現することが求められる。

信号を変換するための従来の回路（例えば、図７に略図として示す回路）は、各チャネルに１つのＰＬＬを必要とする。ＰＬＬの最も単純な構成は、位相比較器と、ループフィルタと、電圧制御発振器とを備えるが、一般に、ＰＬＬは、特別で高価な外部構成要素を必要とする。加えて、低ジッタＰＬＬはＣＭＯＳプロセスに組み込むことができず、したがって、ＰＬＬは多くの基板スペースを消費する。各バーストの前にＰＬＬが安定するのに必要な時間もまた、試験が多数の比較的短いバーストを含むことが多く、ＡＴＥの課題である。

したがって、本発明の目的は、バーストモードで信号を変換するための回路の改善された概念を提供することにある。

上記の目的は、請求項１に記載のデジタルとアナログとの間で信号を変換するための回路、請求項１５に記載の被試験デバイスを試験するための試験装置、および請求項１８に記載のデジタルとアナログとの間で信号を変換するための方法によって解決される。

また、本発明のいくつかの実施形態は、本発明の方法のステップを実行するためのコンピュータプログラムを提供する。

本願の第１の態様に係る回路は、デジタルとアナログとの間で（例えば、デジタル表現とアナログ表現との間で、すなわち、デジタル表現からアナログ表現へ、またはアナログ表現からデジタル表現へ）信号を変換するための回路において、同期クロック信号と変換器クロック信号との間に所定の周波数関係（例えば、所定の値においてロックされた所定の周波数関係）が存在する、回路であり、同期クロック信号（例えば、時間格子または時間軸上の（例えば、時間的に等間隔の）サンプル時間に関連付けられた入力データ値に基づいてデータを出力するためのタイミングを示すクロック信号である同期クロック信号）を供給または使用するように構成されたプロセッサと、変換器クロック信号（例えば、プロセッサから供給されたデータを受信するためのタイミングを示す、および／またはデジタルとアナログとの間の変換が実行される時間を規定するクロック信号である変換器クロック信号）を使用してデジタルとアナログとの間でデータを変換するように構成された変換器と、（例えば、同期クロック信号を受信するためにプロセッサに結合され、変換器クロック信号を受信するために変換器に結合され、）同期クロック信号と変換器クロック信号との間の位相関係を決定するように構成された（すなわち、位相比較器が、同期クロック信号と変換器クロック信号との間での立ち上がりエッジまたは立ち下がりエッジのタイミングの比較を実行し、それによって信号間の位相比較を実行するように構成された）位相比較器と、位相関係（例えば、同期クロック信号と比較器クロック信号との間の位相差）に関する情報を受信するために位相比較器に結合され、（例えば、位相関係に応じて同期クロック信号と変換器クロック信号との間の位相差を少なくとも部分的に補償するために）プロセッサと変換器との間で交換される信号データ（例えば、異なるサンプル時間に関連付けられた（例えば、元の時間格子または時間軸上にない）時間離散出力値）に遅延を適用するように構成されたデジタルシグナルプロセッサとを備える。

実施形態において、回路は、同期クロック信号と変換器クロック信号との間の位相関係に関する情報に基づいて、変換器クロック信号と時間的に同期しているイネーブル信号を取得するために、同期クロック信号と時間的に同期しており、デジタルとアナログとの間でのデータの変換をトリガするイネーブル信号が変換器クロック信号の立ち上がりエッジにおいてサンプリングされるか立ち下がりエッジにおいてサンプリングされるかを決定するように構成される。

実施形態おいて、回路は、同期クロック信号と変換器クロック信号との間の位相関係に関する情報に応じて、同期クロック信号と時間的に同期しており、デジタルとアナログとの間でのデータの変換をトリガするイネーブル信号が、中間信号を取得するために、変換器クロック信号の第１のエッジタイプのエッジ（例えば、立ち下がりエッジ）においてサンプリングされ、かつ中間信号が、変換器クロック信号と時間的に同期しているイネーブル信号を取得するために、変換器クロック信号の第２のエッジタイプのエッジ（例えば、立ち上がりエッジ）においてサンプリングされる第１のモードと、同期クロック信号と時間的に同期しており、デジタルとアナログとの間でのデータの変換をトリガするイネーブル信号が、変換器クロックと時間的に同期しているイネーブル信号を取得するために、変換器クロック信号の第２のエッジタイプのエッジにおいてサンプリングされる第２のモードとの間で選択するように構成される。

実施形態おいて、回路は、イネーブル信号（例えば、変換器クロック信号とは異なるクロック領域上の試験信号であり、信号データの出力タイミングを揃えるためにプロセッサから供給されるイネーブル信号）を受信するためにプロセッサに結合された第１のフリップフロップ回路であって、第１のフリップフロップ回路が、同期クロック信号と変換器クロック信号との間の位相差の値が第１の所定の範囲内にあることを位相関係が示す場合、サンプリングされた信号を取得するために、第１のサンプリング位相においてイネーブル信号をサンプリングする（例えば、位相差が準安定につながるリスクを有する可能性がある所定の値よりも小さい場合には、イネーブル信号をサンプリングする位相が、サンプリング時間インスタンスを同期クロック信号のクロックエッジから離すように反転される）ように構成される、第１のフリップフロップ回路と、イネーブル信号を受信するためにプロセッサに結合され、かつサンプリングされた信号を受信するために第１のフリップフロップ回路に結合された信号選択器であって、信号選択器が、選択された信号を取得するために、（例えば、位相関係に応じて）受信された信号のうちの１つを選択するように構成される、信号選択器と、選択された信号を受信するために信号選択器に結合された第２のフリップフロップ回路であって、第２のフリップフロップ回路が、位相関係が（例えば、第１の所定の範囲とは異なり、典型的には第１の所定の範囲と重複しない）第２の所定の範囲内にある（このことは、例えば、同期クロック信号と変換器クロック信号との間の位相差の値が所定の値よりも大きいことを示し得る）場合（この場合、サンプリングされた信号のエッジが変換器クロック信号と同期している、すなわち、信号どうしの出力タイミングが揃っており、したがって、クロック信号の立ち上がりタイミングを揃える必要がない）、第２のサンプリング位相においてイネーブル信号をサンプリングするように構成される、第２のフリップフロップ回路と、信号データを受信するためにデジタルシグナルプロセッサに結合され、かつ（例えば、変換器の信号データ出力タイミングを示す）第２のフリップフロップ回路の出力信号の遅延したバージョンを受信するために、（例えば、イネーブル信号と変換器クロック信号との間の位相差に基づいて遅延時間を計算する）遅延回路を介して第２のフリップフロップ回路に結合された先入れ先出し回路であって、先入れ先出し回路が、サンプリングされたイネーブル信号に関連付けられた信号データを変換器に供給する、先入れ先出し回路とを備える。

実施形態において、選択器は、位相関係に関する情報に基づいて入力信号のうちの１つを選択するマルチプレクサを備える。加えて、位相比較器は、位相関係を決定するために同期クロック信号と変換器クロック信号との間の位相差を測定するように構成された位相－デジタル変換器を備える。さらに、デジタルシグナルプロセッサ（例えば、非整数遅延フィルタ）は、同期クロック信号と変換器クロック信号との間の位相差を打ち消す、かつ／または少なくとも部分的に補償するように構成される。

実施形態において、デジタルシグナルプロセッサ（例えば、非整数遅延フィルタ）は、同期クロック信号と同期して供給される１つもしくは複数の入力データ値（例えば、本来同期クロック信号によって決定される時間においてデジタル－アナログ変換されるべきであったが、同期クロック信号と変換器クロック信号との間の時間シフト／位相シフトに起因して不可能であった、プロセッサによって供給される１つもしくは複数の信号サンプル）に基づいて、変換器クロック信号によって決定される時間格子における変換時間に関連付けられたフィルタされたデータ値（例えば、変換器クロック信号によって決定される時間において変換器によって実際にはデジタル－アナログ変換される信号サンプル）を供給するように構成される、および／またはデジタルシグナルプロセッサ（例えば、非整数遅延フィルタ）は、変換器クロック信号によって決定される時間格子において規定された１つもしくは複数のデータ値（例えば、本来同期クロック信号によって決定される時間においてアナログ－デジタル変換されるべきであったが、同期クロック信号と変換器クロック信号との間の時間シフト／位相シフトに起因して不可能であった、実際には変換器クロック信号によって決定される時間において変換器によってアナログ－デジタル変換される１つもしくは複数の信号サンプル）に基づいて、同期クロック信号によって決定される時間軸に揃えられたフィルタされたデータ値を供給するように構成される。

実施形態において、デジタルシグナルプロセッサまたは非整数遅延フィルタはファロー構造（Ｆａｒｒｏｗ ｓｔｒｕｃｔｕｒｅ）を使用する。しかしながら、遅延を実装するための任意の他の適切な手段が許容される。回路は、発振器であって、発振器の出力信号が変換器クロック信号として使用される、または回路が発振器の出力信号から変換器クロック信号を導出するように構成される、発振器を備える。回路は、同期クロック信号の周波数と変換器クロック信号の周波数とが所定の関係にあるように、共通基準信号から同期クロック信号および変換器クロック信号を導出するように構成される。変換器は、デジタル－アナログ変換器またはアナログ－デジタル変換器である。

本願の第２の態様は、本願に係る回路を備える被試験デバイスを試験するための試験装置に関する。試験装置は、同期クロック信号と同期して、試験フロー（例えば、被試験デバイスに信号を供給し、被試験デバイスから受信した信号を評価する、複数のチャネルモジュールを使用する試験フロー）を実行する（例えば、開始する）ように構成される。試験装置は、（例えば、プロセッサによって供給される）入力信号値に基づいて変換器を使用して取得されたアナログ信号を被試験デバイスに供給する（例えば、それによって被試験デバイスを刺激する）ように構成される、および／または装置は、遅延を使用して変換器から取得されたデジタル化された被試験デバイス信号に基づいてデジタルシグナルプロセッサによって供給されるデジタルデータを取得し、（例えば、被試験デバイスの特性を明らかにするために）デジタルデータを評価するように構成される。

本願の第３の態様は、デジタルとアナログとの間で信号を変換するための方法であり、プロセッサから供給される、またはプロセッサによって使用される同期クロック信号、および変換器によって使用される変換器クロック信号を受信するステップと、同期クロック信号と変換器クロック信号との間の位相関係を決定するステップと、同期クロック信号と変換器クロック信号との間の位相関係に基づいて、プロセッサと変換器との間で交換される信号データに遅延を適用するステップと、を備え、同期クロック信号と変換器クロック信号との間に所定の周波数関係が存在する。

実施形態に係る方法は、同期クロック信号と変換器クロック信号との間の位相関係に応じて、同期クロックと時間的に同期しており、デジタルとアナログとの間でのデータの変換をトリガするイネーブル信号が、中間信号を取得するために、変換器クロックの第１のエッジタイプのエッジにおいてサンプリングされ、かつ中間信号が、変換器クロックと時間的に同期しているイネーブル信号を取得するために、変換器クロックの第２のエッジタイプのエッジにおいてサンプリングされる第１のモードと、同期クロックと時間的に同期しており、デジタルとアナログとの間でのデータの変換をトリガするイネーブル信号が、変換器クロックと時間的に同期しているイネーブル信号を取得するために、変換器クロックの第２のエッジタイプのエッジにおいてサンプリングされる第２のモードとの間で選択するステップと、サンプリングされたイネーブル信号に関連付けられた信号データを変換器に供給するステップと、を含む。

本願の第４の態様によれば、コンピュータプログラムが提供され、コンピュータプログラムは、コンピュータまたはマイクロコントローラ上で実行されると上述の方法を実施するように構成され、その結果、上述の方法はコンピュータプログラムによって実施される。

以下、図面を参照しながら本願の実施形態をより詳細に説明する。

本願発明の第１の実施形態による、信号を変換するための回路の概略ブロック図である。 本願発明の第１の実施形態による位相比較器の概略タイミング図である。 本願発明の概念による、図２による位相比較器の概略ブロック図である。 本願発明の概念の第１の実施形態による、同期クロックと変換器クロックとの間の位相関係を示す概略図である。 本願発明の第２の実施形態による回路の実装例を示す概略ブロック図である。 本願発明の概念の第３の実施形態による、被試験デバイスを試験するための試験装置を示す概略ブロック図である。 本願発明の概念の第３の実施形態による、デジタルとアナログとの間で信号を変換するための方法のステップを示すフローチャートである。 従来技術による概略ブロック図である。 従来技術による概略タイミング図である。

以下の説明は、限定ではなく説明を目的として、特定の実施形態、手順、技法など、具体的な詳細を記載する。これらの具体的な詳細とは別に、他の実施形態が採用されてもよいことが当業者には理解されよう。例えば、以下の説明は、非限定的な例示的な応用を用いることにより進められるが、本技術は、任意のタイプの変換器に採用されてもよい。場合によっては、不必要な詳細で説明を不明瞭にしないように、周知の方法、インターフェース、回路、およびデバイスの詳細な説明は省略される。

同等または均等な機能を有する同等または均等な要素は、以下の説明では同等または均等な参照符号で示される。

図１は、本発明の第１の実施形態による、信号を変換するための回路の概略ブロック図を示している。回路１００は、プロセッサ２と、変換器４と、位相比較器（ＰＤＣ）６と、デジタルシグナルプロセッサ（ＤＳＰ）８とを備える。

プロセッサ２は、ＰＤＣ６に結合され、ＰＤＣ６に同期クロック信号を供給する。加えて、プロセッサ２は、ＤＳＰ８に結合され、ＤＳＰ８にデータ／信号データを供給する。プロセッサ２は、同期クロック信号（例えば、時間格子または時間軸上の（例えば、時間的に等間隔の）サンプル時間に関連付けられた入力データ値に基づいてデータを出力するためのタイミングを示すクロック信号である同期クロック信号）を供給または使用するように構成される。本実施形態では、同期クロック信号がプロセッサ２からＰＤＣ６に供給されることが示されている。しかしながら、同期クロック信号は、別のデータソースからプロセッサ２に供給されてもよい。この場合、プロセッサ２は、供給された同期クロック信号を使用する。

変換器４は、ＰＤＣ６に結合され、ＰＤＣ６に変換器クロック信号を供給する。加えて、変換器４は、ＤＳＰ８に結合され、プロセッサ２によって供給された信号データをＤＳＰ８を介して受信する。変換器４は、変換器クロック信号（例えば、プロセッサから供給されたデータを受信するためのタイミングを示す、および／またはデジタルとアナログとの間の変換が実行される時間を規定するクロック信号である変換器クロック信号）を使用してデジタルとアナログとの間でデータを変換するように構成される。変換器４は、デジタル－アナログ変換器またはアナログ－デジタル変換器である。

ＰＤＣ６は、同期クロック信号を受信するためにプロセッサ２に結合され、かつ変換器クロック信号を受信するために変換器４に結合され、そしてＰＤＣ６は、同期クロック信号と変換器クロック信号との間の立ち上がりエッジまたは立ち下がりエッジのタイミングの比較を実行し、それによって信号間の位相比較を実行するように構成される。つまり、ＰＤＣ６は、同期クロック信号と変換クロック信号との間の位相差を検出する。加えて、ＰＤＣ６は、位相関係を決定するために同期クロック信号と変換器クロック信号との間の位相差を測定するように構成された位相－デジタル変換器を備える。

ＤＳＰ８は、位相関係（例えば、同期クロック信号と変換器クロック信号との間の位相差）に関する情報を受信するためにＰＤＣ６に結合され、そしてＤＳＰ８は、（例えば、位相関係に応じて同期クロック信号と変換器クロック信号との間の位相差を少なくとも部分的に補償するために）プロセッサと変換器との間で交換される信号データ（例えば、異なるサンプル時間に関連付けられた（例えば、元の時間格子または時間軸上にない）時間離散出力値）に遅延を適用するように構成され、同期クロック信号と変換器クロック信号との間に所定の周波数関係（例えば、所定の値においてロックされた所定の周波数関係）が存在する。さらに、ＤＳＰ８は、同期クロック信号と変換器クロック信号との間の位相差を打ち消す、かつ／または少なくとも部分的に補償するように構成される。

回路１００では、同期クロック信号と変換器クロック信号との間に所定の周波数関係（例えば、所定の値においてロックされた所定の周波数関係）が存在する。所定の周波数関係は、回路の必要とされる結果もしくは実行状態または任意の他の基準に基づいて規定される。

上述のように、プロセッサ２は、ＤＳＰ８に信号データを供給し、ＰＤＣ６に同期クロック信号を供給する。ＰＤＣ６は、変換器４から変換器クロック信号を受信し、同期クロック信号と変換器クロック信号との間の位相関係を決定する。決定された位相関係に関する情報は、ＰＤＣ６からＤＳＰ８に供給される。次いで、ＤＳＰ８は、位相関係に応じて、プロセッサ２と変換器４との間で交換される信号データに遅延を適用する。これにより、変換器クロック信号が同期クロック信号に対して位相シフトしているという事実によって生じた出力タイミング差が変換器４において補正される。

図２はＰＤＣ６の概略タイミング図を示し、図３はＰＤＣ６の概略ブロック図を示している。図２および図３に示すように、基準クロック信号ＲＥＦＣＬＫ／ＲＥＦ＿ＣＬＫおよび測定クロック信号ＭＥＡＳ＿ＣＬＫがＰＤＣ６に供給される。次いで、ＰＤＣ６は、ＲＥＦ＿ＣＬＫの立ち上がりエッジ（すなわち、基準クロック信号の立ち上がりエッジ）とＭＥＡＳ＿ＣＬＫの立ち上がりエッジ（すなわち、測定クロック信号の立ち上がりエッジ）との間の遅延を伝える。上述のように、ＰＤＣ６は位相差（すなわち、信号の遅延）を決定する、つまり、ＰＤＣ６の精度は回路のタイミング精度に直接影響する。このように、ＰＤＣ６は、正確であることが求められる。

図４は、同期クロック信号と変換器クロック信号との間の位相関係を示す概略図を示している。ＤＳＰ８、または図４に示すように、例えば、ＤＳＰ８に含まれる非整数遅延フィルタリングは、同期クロック信号と同期して供給される１つもしくは複数の入力データ値（例えば、本来同期クロック信号によって決定される時間においてデジタル－アナログ変換されるべきであったが、同期クロック信号と変換器クロック信号との間の時間シフト／位相シフトに起因して不可能であった、プロセッサ２によって供給される１つもしくは複数の信号サンプル）に基づいて、変換器クロック信号によって決定される時間格子における変換時間に関連付けられ、変換器クロック信号によって決定される時間において変換器によって実際にはデジタル－アナログ変換された、フィルタされたデータ値（信号サンプル）を供給するように構成される、および／またはＤＳＰ８もしくは非整数遅延フィルタリングが、変換器クロック信号によって決定される時間格子において規定された１つもしくは複数のデータ値（例えば、本来同期クロック信号によって決定される時間においてアナログ－デジタル変換されるべきであったが、同期クロック信号と変換器クロック信号との間の時間シフト／位相シフトのために不可能であった、実際には変換器クロック信号によって決定される時間において変換器によってアナログ－デジタル変換されている１つもしくは複数の信号サンプル）に基づいて、同期クロック信号によって決定される時間軸に揃えられたフィルタされたデータ値を供給するように構成される。

加えて、ＰＤＣ６は、標準的なＣＭＯＳプロセスに組み込むことが可能であり、したがって、既知の技術におけるＰＬＬ手法の場合と比較してより高い密度を可能にする。さらに、すべての変換器クロックに対して１つの中央クロック発生が可能であり、このことによっても、より高い密度が可能になる。別の利点は、使用可能なＰＤＣ測定値が、低位相雑音ＰＬＬの典型的な設定時間よりもはるかに短い時間で入手可能であることである。

図５は、本発明の第２の実施形態による回路２００の実装形態を示す概略ブロック図を示している。図５に示すように、回路２００は、第１のフリップフロップ回路（ＦＦ）１０と、信号選択器（例えば、マルチプレクサ）１２と、第２のフリップフロップ回路（ＦＦ）１４と、発振器（ＶＣＳＯ）（電圧制御ＳＡＷ発振器、ＳＡＷ＝表面弾性波）１６とをさらに備える。加えて、ＤＳＰ８は、非整数遅延フィルタを備え、非整数遅延フィルタは、ファロー構造で実装することができる、または任意の他の適切な実装形態を使用することができる。

第１のＦＦ１０は、イネーブル信号ＴＥＳＴ＿ＥＮ（例えば、変換器クロック信号とは異なるクロック領域上の試験信号であり、信号データの出力タイミングを揃えるためにプロセッサから供給されるイネーブル信号）を受信するためにプロセッサ２に結合され、ＦＦ１０は、同期クロック信号と変換器クロック信号との間の位相差の値が第１の所定の範囲内にあることを位相関係が示す場合、サンプリングされた信号を取得するために、第１のサンプリング位相においてイネーブル信号をサンプリングする（例えば、位相差が準安定につながるリスクを有する可能性がある所定の値よりも小さい場合には、イネーブル信号をサンプリングする位相が、サンプリング時間インスタンスを同期クロック信号のクロックエッジから離すように反転される）ように構成される。所定の範囲は、例えば、必要とされる試験の精度に基づいて決定される。

信号選択器（すなわち、マルチプレクサ１２）は、イネーブル信号ＴＥＳＴ＿ＥＮを受信するためにプロセッサ２に結合され、かつサンプリングされた信号を受信するために第１のＦＦ１０に結合され、マルチプレクサ１２は、選択された信号ＥＮ＿ＳＹＮＣを取得するために、例えば位相関係に応じて、受信された信号のうちの１つを選択するように構成される。マルチプレクサ１２は、位相関係に関する情報に基づいて、入力信号のうちの１つを選択する。

第２のＦＦ１４は、選択された信号ＥＮ＿ＳＹＮＣを受信するためにマルチプレクサ１２に結合され、第２のＦＦ１４は、位相関係が（例えば、第１の所定の範囲とは異なり、典型的には第１の所定の範囲と重複しない）第２の所定の範囲内にある（このことは、例えば、同期クロック信号と変換器クロック信号との間の位相差の値が所定の値よりも大きいことを示し得る）場合（この場合、サンプリングされた信号のエッジが変換器クロック信号と同期している、すなわち、信号どうしの出力タイミングが揃っており、したがって、クロック信号の立ち上がりタイミングを揃える必要がない）、第２のサンプリング位相においてイネーブル信号ＴＥＳＴ＿ＥＮをサンプリングするように構成される。

図４では、立ち上がりエッジに基づいて位相差を決定することを示しているが、上述のように、回路２００は立ち下がりエッジを選択することが可能である。つまり、回路２００は、同期クロック信号と変換器クロック信号との間の位相関係に関する情報に応じて、同期クロック信号と時間的に同期しており、デジタルとアナログとの間でのデータの変換をトリガするイネーブル信号が、中間信号を取得するために、変換器クロック信号の第１のエッジタイプのエッジ（例えば、立ち下がりエッジ）においてサンプリングされ、かつ中間信号が、変換器クロック信号と時間的に同期しているイネーブル信号を取得するために、変換器クロック信号の第２のエッジタイプのエッジ（例えば、立ち上がりエッジ）においてサンプリングされる第１のモードと、同期クロック信号と時間的に同期しており、デジタルとアナログとの間でのデータの変換をトリガするイネーブル信号が、変換器クロックと時間的に同期しているイネーブル信号を取得するために、変換器クロック信号の第２のエッジタイプのエッジにおいてサンプリングされる第２のモードとの間で選択するように構成される。

ＶＣＳＯ１６は変換器４に結合される。ＶＣＳＯ１６の出力信号は変換器クロック信号として使用される。回路２００は、同期クロック信号の周波数と変換器クロック信号の周波数とが所定の関係にあるように、共通基準信号から同期クロック信号および変換器クロック信号を導出するように構成される。加えて、回路２００は、ＶＣＳＯ１６の出力信号から変換器クロック信号を導出するように構成されてもよい。

加えて、図５に示すように、先入れ先出し回路ＦＩＦＯが、信号データを受信するためにＤＳＰ８に結合され、かつＦＦ１４の出力信号をプログラマブルな目標クロック信号サイクル数だけ遅延させるために使用される追加の遅延回路（「遅延Ｎ」）を介して第２のＦＦ１４に結合される。クロックサイクル数は、ＦＩＦＯイネーブル信号ＲＥＡＤ＿ＥＮが、十分なデータがＦＩＦＯ内で利用可能であり、被試験デバイスがＤＡＣを介してデータを受信するようにサポートされる正しい時点で正確にアクティブになり、ＦＩＦＯがサンプリングされたイネーブル信号に関連付けられた信号データを変換器４に供給するように選択される。

さらに、図５に示すように、回路２００は、変換器クロック信号と時間的に同期しているイネーブル信号を取得するために、同期クロック信号と変換器クロック信号との間の位相関係に関する情報に基づいて、同期クロック信号と時間的に同期しており、デジタルとアナログとの間でのデータの変換をトリガするイネーブル信号が変換器クロック信号の立ち上がりエッジにおいてサンプリングされるか立ち下がりエッジにおいてサンプリングされるかを決定するように構成される。

図６は、本発明の第３の実施形態による、被試験デバイスを試験するための試験装置を示す概略ブロック図を示している。図６では、試験装置は第２の実施形態による回路２００を備えるが、試験装置は、第１の実施形態による回路１００を備えてもよい。図６に示すように、ＰＤＣ６は、ＤＳＰ８および選択器１２に位相差に関する情報を供給するための処理回路をさらに備える。詳細な説明は、本発明の回路を繰り返し説明することを避けるために省略する。

図６に示すように、試験装置では、同期クロック信号と同期して、波形の始まりは信号（ＴＥＳＴ＿ＥＮ）（例えば、試験フロー（例えば、被試験デバイスに信号を供給し、被試験デバイスから受信した信号を評価する、複数のチャネルモジュールを使用する試験フロー）を開始する）によって決定される。したがって、データインターフェースにおけるタイミング要件は比較的緩和される。

加えて、試験装置（すなわち、回路２００）は、（例えば、プロセッサ２によって供給された）入力信号値に基づいて変換器４を使用して取得されたアナログ信号を被試験デバイスに供給する（例えば、それによって被試験デバイスを刺激する）ように構成される、および／または装置は、遅延を使用して変換器４から取得されたデジタル化された被試験デバイス信号に基づいてＤＳＰ８によって供給されるデジタルデータを取得し、（例えば、被試験デバイスの特性を明らかにするために）デジタルデータを評価するように構成される。

図７は、本発明の概念の第３の実施形態による、デジタルとアナログとの間で信号を変換するための方法のステップを示すフローチャートを示している。

まず、同期クロック信号および変換器クロック信号を受信する（Ｓ１０）。つまり、位相比較器（すなわち、例えば、図１または図２に示すＰＤＣ６）は、プロセッサ（すなわち、例えば、図１または図２のプロセッサ２）からの同期クロック信号と、変換器（すなわち、例えば、図１または図２の変換器４）からの変換器クロック信号とを受信する。同期クロックは、プロセッサ２によって供給されても任意の他のソースによって供給されてもよい。

次に、同期クロック信号と変換器クロック信号との間の位相関係を決定する（Ｓ１２）。次いで、位相関係に基づいて信号データに遅延を適用する（Ｓ１４）。つまり、ステップＳ１２において決定された同期クロック信号と変換器クロック信号との間の位相関係に基づいて、プロセッサと変換器との間で交換される信号データに遅延を適用する。加えて、同期クロック信号と変換器クロック信号との間には所定の周波数関係が存在する。

上記のステップに加えて、サンプリングエッジモードを選択することが可能である。つまり、本方法は、サンプリングエッジモードを選択するステップ（すなわち、同期クロック信号と変換器クロック信号との間の決定された位相関係に応じて第１のモードと第２のモードとの間で選択するステップ）をさらに含む。第１のモードでは、同期クロックと時間的に同期しているイネーブル信号が、中間信号を取得するために、変換器クロック信号の第１のエッジタイプのエッジ（例えば、立ち下がりエッジ）においてサンプリングされ、かつ中間信号が、変換器クロックと時間的に同期しているイネーブル信号を取得するために、変換器クロックの第２のエッジタイプのエッジ（例えば、立ち上がりエッジ）においてサンプリングされる。第２のモードでは、同期クロックと時間的に同期しているイネーブル信号が、変換器クロックと時間的に同期しているイネーブル信号を取得するために、第２のエッジタイプのエッジ（例えば、立ち上がりエッジ）においてサンプリングされる。次いで、サンプリングされたイネーブル信号に関連付けられた信号データは、変換器（例えば、図１または図２の変換器４）に供給される。

本願の第４の態様によれば、コンピュータプログラムが提供され、コンピュータプログラムは、コンピュータまたはマイクロコントローラ上で実行されると上述の方法を実施するように構成され、その結果、上述の方法はコンピュータプログラムによって実施される。

いくつかの態様を装置に関連して説明してきたが、これらの態様は対応する方法の説明も表すことは明らかであり、ブロックまたはデバイスは方法ステップまたは方法ステップの特徴に対応する。同様に、方法ステップに関連して説明される態様もまた、対応する装置の対応するブロックまたは項目または特徴の説明を表す。方法ステップのいくつかまたはすべてが、例えばマイクロプロセッサ、プログラマブルコンピュータ、または電子回路などのハードウェア装置によって（またはこれを使用して）実行されてもよい。いくつかの実施形態では、最も重要な方法ステップのうちの１つまたは複数がそのような装置によって実行されてもよい。

本発明のデータストリームは、デジタル記憶媒体に記憶することもできるし、無線伝送媒体またはインターネットなどの有線伝送媒体など、伝送媒体上で伝送することもできる。

特定の実装要件に応じて、本願の実施形態は、ハードウェアでもソフトウェアでも実装することができる。実装は、電子的に読み取り可能な制御信号が記憶されたデジタル記憶媒体（例えば、フロッピーディスク（登録商標）、ＤＶＤ、Ｂｌｕ－Ｒａｙ（登録商標）、ＣＤ、ＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、またはフラッシュメモリ）を使用して実行することができ、これらは対応する方法が実行されるようにプログラム可能なコンピュータシステムと協働する（または協働することができる）。したがって、デジタル記憶媒体はコンピュータ可読であってもよい。

本発明によるいくつかの実施形態は、本明細書に記載の方法のうちの１つが実行されるように、プログラム可能なコンピュータシステムと協働することができる電子的に読み取り可能な制御信号を有するデータキャリアを含む。

一般に、本願の実施形態は、プログラムコードを有するコンピュータプログラム製品として実装することができ、プログラムコードは、コンピュータプログラム製品がコンピュータ上で実行されると方法のうちの１つを実行するように動作可能である。プログラムコードは、例えば、機械可読キャリアに記憶されてもよい。

他の実施形態は、機械可読キャリアに記憶され、本明細書に記載の方法のうちの１つを実行するためのコンピュータプログラムを含む。

したがって、換言すれば、本発明の方法の一実施形態は、コンピュータプログラムがコンピュータ上で実行されると本明細書に記載の方法のうちの１つを実行するためのプログラムコードを有するコンピュータプログラムである。

したがって、本発明の方法のさらなる実施形態は、本明細書に記載の方法のうちの１つを実行するためのコンピュータプログラムを記録して含むデータキャリア（またはデジタル記憶媒体、またはコンピュータ可読媒体）である。データキャリア、デジタル記憶媒体、または記録された媒体は、典型的には、有形および／または非一時的である。

したがって、本発明の方法のさらなる実施形態は、本明細書に記載の方法のうちの１つを実行するためのコンピュータプログラムを表すデータストリームまたは信号系列である。データストリームまたは信号系列は、例えば、データ通信接続を介して（例えば、インターネットを介して）転送されるように構成されてもよい。

さらなる実施形態は、本明細書に記載の方法のうちの１つを実行するように構成または適合された処理手段（例えば、コンピュータまたはプログラマブルロジックデバイス）を含む。

さらなる実施形態は、本明細書に記載の方法のうちの１つを実行するためのコンピュータプログラムがインストールされたコンピュータを含む。

本発明によるさらなる実施形態は、本明細書に記載の方法のうちの１つを実行するためのコンピュータプログラムを受信機に転送する（例えば、電子的または光学的に転送する）ように構成された装置またはシステムを含む。受信機は、例えば、コンピュータ、モバイルデバイス、またはメモリデバイスなどであってもよい。装置またはシステムは、例えば、コンピュータプログラムを受信機に転送するためのファイルサーバを含んでもよい。

いくつかの実施形態では、プログラマブルロジックデバイス（例えば、フィールドプログラマブルゲートアレイ）を使用して、本明細書に記載の方法の機能のいくつかまたはすべてを実行してもよい。いくつかの実施形態では、フィールドプログラマブルゲートアレイは、本明細書に記載の方法のうちの１つを実行するためにマイクロプロセッサと協働してもよい。一般に、方法は、任意のハードウェア装置によって実行されることが好ましい。

本明細書に記載の装置は、ハードウェア装置を使用して、またはコンピュータを使用して、またはハードウェア装置とコンピュータとの組み合わせを使用して実装されてもよい。

本明細書に記載の装置、または本明細書に記載の装置の任意の構成要素は、少なくとも部分的にハードウェアおよび／またはソフトウェアで実装されてもよい。

上述の実施形態は、本発明の原理の例示に過ぎない。本明細書に記載の構成および詳細な説明の修正および変形は、当業者には明らかであることを理解されたい。したがって、本明細書において実施形態の記載および説明として提示された具体的な詳細によってではなく、以下に示す特許請求の範囲によってのみ限定されることが意図されている。

２ プロセッサ
４ 変換器
８ ＤＳＰ
１０ ＦＦ
１２ マルチプレクサ，選択器
１４ ＦＦ
１６ ＶＣＳＯ
１００ 回路
２００ 回路

Claims (20)

1. デジタルとアナログとの間で信号を変換するための回路であって、
   同期クロック信号を供給または使用するように構成されたプロセッサと、
   変換器クロック信号を使用してデジタルとアナログとの間でデータを変換するように構成された変換器と、
   前記同期クロック信号と前記変換器クロック信号との間の位相関係を決定するように構成された位相比較器と、
   前記位相関係に関する情報を受信するために前記位相比較器に結合され、前記位相関係に応じて前記プロセッサと前記変換器との間で交換される信号データに遅延を適用するように構成されたデジタルシグナルプロセッサと
   を備え、
   前記同期クロック信号と前記変換器クロック信号との間に所定の周波数関係が存在する、回路。
2. 前記回路が、前記変換器クロック信号と時間的に同期しているイネーブル信号を取得するために、前記同期クロック信号と前記変換器クロック信号との間の前記位相関係に関する情報に基づいて、前記同期クロック信号と時間的に同期しており、デジタルとアナログとの間でのデータの変換をトリガするイネーブル信号が前記変換器クロック信号の立ち上がりエッジにおいてサンプリングされるか立ち下がりエッジにおいてサンプリングされるかを決定するように構成される、請求項１に記載の回路。
3. 前記回路が、前記同期クロック信号と前記変換器クロック信号との間の前記位相関係に関する前記情報に応じて、
   前記同期クロック信号と時間的に同期しており、デジタルとアナログとの間でのデータの変換をトリガする前記イネーブル信号が、中間信号を取得するために、前記変換器クロック信号の第１のエッジタイプのエッジにおいてサンプリングされ、かつ前記中間信号が、前記変換器クロック信号と時間的に同期している前記イネーブル信号を取得するために、前記変換器クロック信号の第２のエッジタイプのエッジにおいてサンプリングされる第１のモードと、
   前記同期クロック信号と時間的に同期しており、デジタルとアナログとの間でのデータの変換をトリガする前記イネーブル信号が、前記変換器クロックと時間的に同期している前記イネーブル信号を取得するために、前記変換器クロック信号の前記第２のエッジタイプのエッジにおいてサンプリングされる第２のモードと
   の間で選択するように構成される、請求項２に記載の回路。
4. イネーブル信号を受信するために前記プロセッサに結合された第１のフリップフロップ回路であって、前記第１のフリップフロップ回路が、前記同期クロック信号と前記変換器クロック信号との間の位相差の値が第１の所定の範囲内にあることを前記位相関係が示す場合、サンプリングされた信号を取得するために、第１のサンプリング位相において前記イネーブル信号をサンプリングするように構成される、第１のフリップフロップ回路と、
   前記イネーブル信号を受信するために前記プロセッサに結合され、かつ前記サンプリングされた信号を受信するために前記第１のフリップフロップ回路に結合された信号選択器であって、前記信号選択器が、選択された信号を取得するために、前記受信された信号のうちの１つを選択するように構成される、信号選択器と、
   前記選択された信号を受信するために前記信号選択器に結合された第２のフリップフロップ回路であって、前記第２のフリップフロップ回路が、前記位相関係が第２の所定の範囲内にある場合、第２のサンプリング位相において前記イネーブル信号をサンプリングするように構成される、第２のフリップフロップ回路と、
   前記信号データを受信するために前記デジタルシグナルプロセッサに結合され、かつ前記第２のフリップフロップ回路の出力信号の遅延したバージョンを受信するために遅延回路を介して前記第２のフリップフロップ回路に結合された先入れ先出し回路であって、前記先入れ先出し回路が、前記サンプリングされたイネーブル信号に関連付けられた信号データを前記変換器に供給する、先入れ先出し回路と
   を備える、請求項１から３のいずれか一項に記載の回路。
5. 前記選択器が、前記位相関係に関する前記情報に基づいて入力信号のうちの１つを選択するマルチプレクサを備える、請求項４に記載の回路。
6. 前記位相比較器が、前記位相関係を決定するために前記同期クロック信号と前記変換器クロック信号との間の位相差を測定するように構成された位相－デジタル変換器を備える、請求項１から５のいずれか一項に記載の回路。
7. 前記デジタルシグナルプロセッサが、前記同期クロック信号と前記変換器クロック信号との間の位相差を打ち消す、かつ／または少なくとも部分的に補償するように構成される、請求項１から６のいずれか一項に記載の回路。
8. 前記デジタルシグナルプロセッサが、前記同期クロック信号と同期して供給される１つもしくは複数の入力データ値に基づいて、前記変換器クロック信号によって決定される時間格子における変換時間に関連付けられたフィルタされたデータ値を供給するように構成される、および／または
   前記デジタルシグナルプロセッサが、前記変換器クロック信号によって決定される時間格子において規定された１つもしくは複数のデータ値に基づいて、前記同期クロック信号によって決定される時間軸に揃えられたフィルタされたデータ値を供給するように構成される、請求項７に記載の回路。
9. 前記デジタルシグナルプロセッサが有限インパルス応答（ＦＩＲ）フィルタを使用する、請求項７または８に記載の回路。
10. 前記デジタルシグナルプロセッサがファロー構造を使用する、請求項７または８に記載の回路。
11. 前記回路が、発振器であって、前記発振器の出力信号が前記変換器クロック信号として使用される、または前記回路が前記発振器の前記出力信号から前記変換器クロック信号を導出するように構成される、発振器を備える、請求項１から１０のいずれか一項に記載の回路。
12. 前記回路が、前記同期クロック信号の周波数と前記変換器クロック信号の周波数とが所定の関係にあるように、共通基準信号から前記同期クロック信号および前記変換器クロック信号を導出するように構成される、請求項１から１１のいずれか一項に記載の回路。
13. 前記変換器がデジタル－アナログ変換器である、請求項１から１２のいずれか一項に記載の回路。
14. 前記変換器がアナログ－デジタル変換器である、請求項１から１２のいずれか一項に記載の回路。
15. 請求項１から１４のいずれか一項に記載の回路を備える、被試験デバイスを試験するための試験装置。
16. 前記試験装置が、前記同期クロック信号に同期して試験フローを実行するように構成される、請求項１５に記載の試験装置。
17. 前記装置が、入力信号値に基づいて前記変換器を使用して取得されたアナログ信号を前記被試験デバイスに供給するように構成される、および／または
    前記装置が、前記遅延を使用して前記変換器から取得されたデジタル化された被試験デバイス信号に基づいて前記デジタルシグナルプロセッサによって供給されるデジタルデータを取得し、前記デジタルデータを評価するように構成される、請求項１６に記載の試験装置。
18. デジタルとアナログとの間で信号を変換するための方法であって、
    プロセッサから供給される、またはプロセッサによって使用される同期クロック信号、および変換器によって使用される変換器クロック信号を受信するステップと、
    前記同期クロック信号と前記変換器クロック信号との間の位相関係を決定するステップと、
    前記同期クロック信号と前記変換器クロック信号との間の前記位相関係に基づいて、前記プロセッサと前記変換器との間で交換される信号データに遅延を適用するステップと
    を含み、
    前記同期クロック信号と前記変換器クロック信号との間に所定の周波数関係が存在する、方法。
19. 前記方法が、
    前記同期クロック信号と前記変換器クロック信号との間の前記位相関係に応じて、
    前記同期クロックと時間的に同期しており、デジタルとアナログとの間でのデータの変換をトリガする前記イネーブル信号が、中間信号を取得するために、前記変換器クロックの第１のエッジタイプのエッジにおいてサンプリングされ、かつ前記中間信号が、前記変換器クロックと時間的に同期している前記イネーブル信号を取得するために、前記変換器クロックの第２のエッジタイプのエッジにおいてサンプリングされる第１のモードと、
    前記同期クロックと時間的に同期しており、デジタルとアナログとの間でのデータの変換をトリガする前記イネーブル信号が、前記変換器クロックと時間的に同期している前記イネーブル信号を取得するために、前記変換器クロックの前記第２のエッジタイプのエッジにおいてサンプリングされる第２のモードと
    の間を選択するステップと、
    前記サンプリングされたイネーブル信号に関連付けられた前記信号データを前記変換器に供給するステップと
    を含む、請求項１８に記載の方法。
20. コンピュータまたはマイクロコントローラ上で実行されているときに、請求項１８または１９に記載の方法を実行するためのコンピュータプログラム。

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