JPH08102731A - データレシーバクロック回路の見かけ上の精度を改良するための方法及び装置 - Google Patents

データレシーバクロック回路の見かけ上の精度を改良するための方法及び装置

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JPH08102731A
JPH08102731A JP3592795A JP3592795A JPH08102731A JP H08102731 A JPH08102731 A JP H08102731A JP 3592795 A JP3592795 A JP 3592795A JP 3592795 A JP3592795 A JP 3592795A JP H08102731 A JPH08102731 A JP H08102731A
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clock
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  • Circuits Of Receivers In General (AREA)
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Abstract

(57)【要約】 【目的】 データレシーバ内の送信情報信号を回復する
のに使用されるクロック回路の見かけ上の精度を改良す
るための方法及び装置を与える。 【構成】 データレシーバ内のタイミング及び送信情報
信号を回復するのに使用されるクロック回路20の見かけ
上の精度が改良される。受信信号10に内在するタイミン
グ関係は受信信号の所望の情報部分内に埋め込まれたタ
イミング成分の獲得に先だって検出される。タイミング
関係はクロック回路の精度より優れた精度を有する。ク
ロック回路は，改良された精度範囲で動作するようタイ
ミング関係に応答して制御される。その後，埋め込まれ
たタイミング成分は獲得され，クロック回路を制御する
ために使用される。図示された実施例において，タイミ
ング関係は受信信号の記号速度40から引き出される。他
の実施例において，タイミング関係は送信テレビ信号の
ような分離送信リファレンス信号34から得られる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はデジタルデータ通信に関
し，特に受信信号内に含まれるタイミング情報に基づい
たデータレシーバ内で使用される比較的精度の低いクロ
ック回路の見かけ上の精度を改良するための方法及び装
置に関する。
【０００２】
【従来の技術】デジタル通信において，入力データスト
リームからコヒーレントなクロック信号を引き出すこと
がしばしば必要である。このためにしばしば，フェーズ
・ロック・ループ(PLL)が，電圧制御オシレータ(VCO)を
入力データにロックすることにより使用される。VCOの
出力はその後入力信号からデータビットを引き出すため
のクロックとして使用される。
【０００３】PLLにおいて，リファレンス入力信号との
特定の位相関係で出力信号を維持するためにフィードバ
ックが使用される。クロック回復回路において，出力信
号は調節可能マスターオシレータから引き出される。典
型的に，所望の信号を受信し回復するのに必要なタイミ
ング成分（タイムベース）をすばやく獲得するべく，高
精度の調節可能マスターオシレータ（すなわち，クロッ
ク）を与えることが要求される。タイミング成分は受信
されるべき特定の情報を含むデータパケット内に埋め込
まれている。
【０００４】
【発明が解決しようとする課題】ビデオ，オーディオま
たは他のデータ転送サービスが通信装置のデータ転送速
度に関して非同期的に与えられるところの装置におい
て，局所出力クロック（すなわち，レシーバ・マスター
・クロック）を入力パケットデータ内に埋め込まれたタ
イミング情報と同期化させることが必要である。しばし
ば，該パケットサービスの公称タイムベース周波数は数
ppmのオーダで周知周波数と近似されるが，同期化には
至らない。局所出力クロックを入力パケットデータ内に
埋め込まれたタイミング情報に同期化させるために，パ
ケットタイムリファレンストラッキングループ（すなわ
ち，出力タイミングループ）がマスタークロックの周波
数及び位相と受信パケット内にあるタイミング情報との
差に基づいてマスタークロックを制御するべく使用され
る。
【０００５】典型的に，出力タイミングループの帯域幅
は非常に狭く，たとえば1Hzより非常に小さいオーダで
ある。この低ループ帯域幅の結果，局所出力オシレータ
は所望の信号を得るまで非常に時間がかかる。この問題
を改善するためのアプローチは，上記のように高精度の
局所マスタークロック周波数を維持することであった。
たとえば，数ppmのオーダの精度を有するマスタークロ
ックが妥当である。精確なマスタークロックに対する要
求はデータレシーバ装置に複雑さと高いコストを導く。
【０００６】低コストの局所マスタークロックを使っ
て，所望のタイミング信号をすばやく得ることができる
データレシーバを与えることが有利である。さらに，所
望の信号を得るのに必要な時間を短縮するべく，精度の
悪いクロックの見かけ上の精度を増加させるような装置
を与えることが有利である。
【０００７】本発明は，データレシーバ内の送信情報信
号を回復するのに使用されるクロック回路の見かけ上の
精度を改良するための上記利点を有する方法及び装置を
与える。
【０００８】
【課題を解決するための手段】本発明に従って，データ
レシーバ内のタイミング及び送信情報信号を回復するの
に使用されるクロック回路の見かけ上の精度を改良する
ための方法が与えられる。受信信号内に内在する既知タ
イミング関係（以下，タイミング関係という）は受信信
号の情報部分内に埋め込まれたサービスタイミング成分
（以下，タイミング成分という）の取得に先だって検出
される。タイミング関係は局所クロック回路の精度より
優れた精度を有する。クロック回路は改良された周波数
精度の範囲で動作するようタイミング関係に応答して制
御される。
【０００９】クロック回路が改良範囲の精度で動作して
いる後で，受信信号の情報部分のタイミング成分が得ら
れる。その後クロック回路はタイミング関係に応答する
代わりにタイミング成分に応答して制御される。図示さ
れた実施例において，タイミング関係は受信信号の記号
速度から引き出される。概して，タイミング関係及びタ
イミング成分は非同期である。タイミング成分は受信信
号内で実行される所望のサービス用にデータパケット内
に埋め込まれる。
【００１０】タイミング関係が受信信号の記号速度から
引き出されるところの第１の実施例において，記号速度
は受信記号のストリームにより定義される。クロック回
路は受信記号のストリームの位相をクロック回路により
生成されるクロック信号の位相と比較することにより，
タイミング関係に応答して制御される。タイミング関係
が受信信号の記号速度から引き出されるところの他の実
施例において，時間間隔は受信記号のセットをカウント
することにより確立される。その後，時間間隔にわたっ
てクロック回路により生成されたパルスの総数が決定さ
れる。クロック回路は，クロック回路制御信号を得るべ
くパルスの総数を所定のリファレンス値と比較すること
によりタイミング関係に応答して制御される。
【００１１】本発明はまた，クロック回路の見かけ上の
精度を改良するための装置を与える。クロック回路はデ
ータレシーバ内のタイミング及び送信情報信号を回復す
るために使用される。受信信号の情報部分に埋め込まれ
たタイミング成分の獲得に先だって，受信信号内に内在
するタイミング関係を検出するための手段が与えられ
る。タイミング関係は局所クロック回路の精度より優れ
た精度を有する。改良範囲の精度で動作するようタイミ
ング関係に応答してクロック回路を制御するための第１
の手段が与えられる。
【００１２】さらに，クロック回路が改良範囲の精度で
動作した後，タイミング成分を得るための手段が与えら
れる。第２の手段はタイミング成分が得られた後にタイ
ミング関係に応答する代わりにタイミング成分に応答し
てクロック回路を制御する。
【００１３】タイミング関係は受信情報信号の記号速度
から引き出される。該記号速度は受信記号のストリーム
により定義される。クロック回路を制御するための第１
の手段は，受信記号のストリームの位相をクロック回路
により生成されたクロック信号の位相と比較する。他の
実施例において，受信記号のセットをカウントすること
により時間間隔を確立するための手段が与えられる。時
間間隔にわたってクロック回路により生成されたパルス
の総数について，決定がなされる。その後，第１の手段
は，クロック回路制御信号を与えるべくパルスの総数を
リファレンス値と比較することにより，クロック回路を
制御する。タイミング成分は受信信号内で実行される所
望のサービス用にデータパケット内に埋め込まれる。
【００１４】他の実施例において，データレシーバ内の
タイミング及び送信情報信号を回復するべく使用される
クロック回路の見かけ上の精度を改良するための装置が
与えられる。第２受信信号の情報部分内に埋め込まれた
タイミング成分の獲得に先だって，第１受信信号内のタ
イミング関係を検出するための手段が与えられる。タイ
ミング関係はクロック回路の精度より優れた精度を有す
る。第１の手段は，改良された精度範囲内で動作するよ
うタイミング関係に応答してクロック回路を制御するべ
く与えられる。また，クロック回路が改良された精度範
囲で動作した後，タイミング成分を得るための手段が与
えられる。第２の手段は，タイミング成分が得られた後
タイミング関係に応答する代わりにタイミング成分に応
答して，クロック回路を制御する。ひとつの実施例にお
いて，第１受信信号は送信テレビ信号であり，タイミン
グ関係はそれに内在するタイミング関係である。たとえ
ば，タイミング関係はテレビ信号の同期化またはカラー
バーストパルスから引き出される。
【００１５】
【実施例】本発明はレシーバ内のマスタークロックの出
力を該マスタークロックの精度より優れた精度の送信チ
ャネルのデータ速度にロックすることによりデジタル信
号の獲得時間を短縮する。ひとたびデータ獲得が達成さ
れると，合成マスタークロック周波数が初期局所クロッ
ク用に利用される。つづいて，マスタークロック出力速
度制御が受信信号内に埋め込まれたタイミング成分に転
送される。たとえば，マスタークロックの精度がマスタ
ークロックをデータ記号速度にロックすることにより改
良された後，出力速度制御は従来のデータパケットタイ
ミング情報を使って達成される。
【００１６】他の実行において，入力同期データチック
(tick)が測定され，データのキャリアが獲得される前に
局所リファレンスクロックを調節するために使用され
る。たとえば，精確な周期的フレーム同期パルスは入力
データ内で検出されマスタークロックの出力をロックす
るために使用される。他の実施例において，送信された
リファレンス信号は改良された精度範囲で動作するよう
マスタークロックを制御する際使用するために検索され
る。たとえば送信されたリファレンス信号は，水平同期
またはカラーバーストパルスのような放送テレビ信号の
内在成分から成る。
【００１７】本発明により，電圧制御オシレータまたは
電圧制御結晶オシレータのような比較的精度が低くかつ
廉価なオシレータが，レシーバでのマスタータイミング
を獲得時間を過度に増加させることなく出力するために
使用されることを可能にする。局所クロックの初期出力
タイミングは受信信号から引き出されるタイミング関係
（たとえば，記号速度）と同様の精度である。
【００１８】図１は本発明に従う装置のブロックであ
る。受信データ信号は入力端子10を通じてパケット識別
検出器12及び記号タイミングループ40に入力される。パ
ケットID検出器12は受信信号内に含まれる多重パケット
から所望のサービス用のパケットを検出する，従来の構
成要素である。所望のサービス用のパケットは端子14を
通じて出力される。データパケット通信方法の例は，Pa
ikらによる米国特許第5,241,382号の“Degital HDTV Da
ta Packet Format and Receiver Therefor”に記載され
ている。他の例は，ISO/IEC 13818-1:CD,“MPEG-2 Syst
ems Committee Draft Standard”1993年11月29日，に発
見できる。
【００１９】端子10で受信された信号は，固定データ速
度を有するデータ記号の形式である。記号タイミングル
ープ40は記号速度を検出しそれをタイミング・リファレ
ンスとしてパケットID検出器12に与える。本発明に従っ
て，記号速度もまたライン42及びスイッチ44を通じて端
子50でキャリブレーションループ32に連結される。キャ
リブレーションループは，端子10で受信された信号の情
報部分内に埋め込まれたタイミング成分を得る前に，改
良された精度範囲で動作するようマスタークロック20を
制御するべく記号速度をタイミング関係として使用す
る。キャリブレーションの間，マスタークロック20は，
ライン38を通じてキャリブレーションループから及びス
イッチ46の端子28からキャリブレーションループを受信
する。マスタークロック20の出力はライン36を通じてキ
ャリブレーションループにフィードバックされる。この
フィードバックにより，キャリブレーションループは，
記号タイミングループ40により受信された信号から決定
されたより精度の良いデータ記号速度により命令された
狭い範囲をマスタークロック周波数にもたらすことが可
能になる。
【００２０】キャリブレーションループがマスタークロ
ックに改良された精度範囲をもたらした後，マスターク
ロックを制御するのに使用されるキャリブレーション信
号は初期値としてパケットタイミングループのループフ
ィルタ24へ出力される。該初期値は，受信パケットから
パケットタイミングリファレンスを得るために初期条件
としてパケットタイミングループにより使用される。
【００２１】パケットタイミング回復ループは，カウン
タ22，ループフィルタ24，及びデジタル-アナログコン
バータ(DAC)26から成る従来の回路である。キャリブレ
ーションが達成された後，スイッチ46はマスタークロッ
ク制御入力をスイッチ端子30を通じて動作のラン(run)
モードへ接続するべく作用する。この点において，キャ
リブレーションループ32から出力されたキャリブレーシ
ョン信号により制御される代わりに，マスタークロック
はDAC26のアナログ出力により制御される。
【００２２】パケットタイミング回復ループのコンパレ
ータ18は，カウンタ22で実マスタークロック周波数をカ
ウントした結果と，タイミング検出器16により検出され
たタイミング成分を比較する。タイミング成分はパケッ
トID検出器12から出力されたパケット内に埋め込まれて
いる。もしマスタークロックが埋め込まれたタイミング
成分により命令された正確な周波数でなければ，コンパ
レータ18の出力はこの差を表す。差は従来の方法でルー
プフィルタ24により処理され，かつマスタークロック20
を埋め込まれたタイミングにより命令された周波数へ一
致させるべくDAC26によりアナログ・フォーマットに変
換される。
【００２３】他の実施例において，送信されたリファレ
ンスは端子10で受信された信号内に内在するタイミング
関係（たとえば，記号速度）の代わりに，キャリブレー
ションループにより使用される。これを達成するため
に，スイッチ44はライン42を通じて記号タイミングを受
信する代わりに，端子34から送信リファレンス信号を受
信するよう動作する。送信リファレンスはあらゆる精確
なリファレンス信号である。たとえば送信リファレンス
は，放送テレビ信号内に与えられる水平同期またはカラ
ーバーストパルスのようなタイミング関係から引き出さ
れる。局所マスタークロック20より優れた精度を有する
そのようなタイミングリファレンスが使用される。スイ
ッチ44及び端子34は付加的であり，端子10で受信される
信号内のタイミング関係と分離送信リファレンスとの間
で選択することが所望されるときにのみ与えられる。分
離送信リファレンスのみが使用されるところでは，スイ
ッチ44及びライン42は端子34が直接キャリブレーション
ループ32の端子50に結合された状態で除去される。
【００２４】キャリブレーションループ32を実行する２
つの異なる実施例は図２及び図３に開示されている。図
２において，位相ロックループは，マスタークロック20
に記号速度と同様の精度をもたらすために使用される。
図示された実施例において，マスタークロックは27MHz
の公称周波数で動作する。記号タイミングループ40によ
り検出され及び端子50を通じてキャリブレーションルー
プへ入力された記号速度は29.27MHzである。記号速度は
デバイダ52により割り算され（÷1860），位相検出器54
に入力される。マスタークロック出力は，位相検出器54
への入力用にライン36を通じてデバイダ56（÷1716）に
入力される。これら特定の数はスタンダード・ナショナ
ル・テレビジョン・システム・コミッティー(NTSC)のテ
レビ信号に対応するよう選択される。本発明がデジタル
ビデオ信号の受信と関連して使用されるところで，記号
速度及びマスタークロック速度のNTSCライン速度への分
割(dividing)により，すでにレシーバ内に存在するビデ
オ回路はキャリブレーションループと共有されうる。し
かし，他の所望の関係が使用可能であり，特定の記号速
度，クロック速度及び分割比は図示の目的のためにのみ
与えられたものであることを認識すべきである。
【００２５】位相検出器54は分割マスタークロック周波
数と分割記号速度の間の差を決定し，従来の方法により
マスタークロックを制御するためのエラー信号を与え
る。アンプ58は周知技術によりエラー信号を増幅するべ
く与えられる。アナログ・デジタルコンバータ(ADC)60
は，アナログエラー信号を初期値メモリ62内への保存用
にデジタル値に変換する。上記のように，マスタークロ
ックにキャリブレーションループ32によってより精度の
高い範囲をもたらされた際，初期値は図１のパケットタ
イミングループ内のループフィルタ24により始動リファ
レンスとして使用される。
【００２６】図３に示されたキャリブレーションループ
の実施例において，記号タイミングループ40により出力
された記号速度は端子50を通じてカウンタ70に入力され
る。送信前にデータをパケット化するデータエンコーダ
で使用されるマスター時間基準に直接関係する固定時間
増分を確立するべく，カウンタ70は固定数の受信記号を
カウントする。同時にカウンタ70は受信記号をカウント
し，カウンタ72はマスタークロック20からのパルスをカ
ウントする。各固定時間間隔がカウンタ70により決定さ
れた後，カウンタ72はリセットされる。固定時間間隔中
にカウンタ72によりカウントされるパルス数は，固定時
間間隔にわたってマスタークロック20から期待されるパ
ルス数と同じ時間にクロックにより生成されるパルスの
実数との差を決定するべく，コンパレータ74において期
待値と比較される。エラー信号は，ロジック76（たとえ
ば，読み出し-修正-書き込み(read-modify-write)関
数）を使ってマスタークロック20を制御するべく保存公
称値を修正するために使用される。修正値は初期値メモ
リ78内に保存され，マスタークロック20を制御するべく
DAC80によりアナログ形式に変換される。ひとたびマス
タークロックがキャリブレーションループによりキャリ
ブレートされると，現初期値は図１に示されるように，
初期値メモリからパケットタイミングループのループフ
ィルタ24へ出力される。図３のキャリブレーションルー
プ実施例が，図２の位相固定ループ実施例に対抗して周
波数固定ループと呼ばれることは当業者の認めるところ
である。
【００２７】キャリブレーション位置から実行位置への
スイッチ46の動作は所望の敷居値に応答可能である。た
とえば，図２の位相固定ループ実施例において，最悪の
条件の下でマスタークロックに所望の精度範囲をもたら
すのに適した所定の時間間隔の後，実行位置へスイッチ
46が切り替わることより，固定タイムアウトが与えられ
る。他に，スイッチは位相固定ループのロック条件を検
出した後に動作する。図３の周波数固定ループ実施例に
おいて，スイッチ46はカウンタ70により所定の記号数が
カウントされた後，キャリブレーション位置から実行位
置へ動作する。たとえば，1ppmの解像度を得るために，
カウンタ70は百万個の記号をカウントしなければならな
い。30MHzの記号速度で，これには約33ミリ秒必要であ
る。所望の精度が得られたとき，埋め込まれたパケット
タイミングの獲得及びトラッキングのためにスイッチ46
は実行モードへ切り替わる。
【００２８】本発明は，所望の情報信号の獲得時間を短
縮するために，比較的精度の低いデータレシーバ・マス
タークロックの見かけ上の精度を改良するための方法及
び装置を与えることが明らかとなった。最初にレシーバ
・マスタークロックは受信信号内に内在する精確なタイ
ミング関係を使ってキャリブレートされる。検出された
タイミング関係はマスタークロック自身の精度より優れ
た精度有する。キャリブレーション後，所望の情報信号
のタイミング成分が得られ，従来の方法によりマスター
クロックを実行するのに使用される。受信信号内または
別々に送信されたリファレンス信号内の十分に優れた精
度のタイミング関係はマスタークロックをキャリブレー
トするのに使用される。
【００２９】発明は特定の実施例について説明された
が，特許請求の範囲に記載された発明の思想及び態様か
ら離れることなく，さまざまな変形及び修正が可能であ
ることは当業者の認めるところである。
【図面の簡単な説明】
【図１】本発明に従うクロック回復回路のブロック図で
あり，キャリブレーション及びマスタークロックの実行
モードの両方を示した図である。
【図２】図１のキャリブレーションループの１つの実施
例のブロック図である。
【図３】図１のキャリブレーションループの他の実施例
のブロック図である。
【符号の説明】
10 入力端子 16 タイミング検出器 20 クロック回路（マスタークロック） 22 カウンタ 26 デジタル-アナログコンバータ 32 キャリブレーション・ループ 34 送信リファレンス 40 記号タイミングループ 46 スイッチ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｈ０３Ｌ 7/06 Ｈ０３Ｌ 7/06 Ａ

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 データレシーバ内のタイミング及び送信
    情報信号を回復するのに使用されるクロック回路の見か
    け上の精度を改良するための方法であって,前記受信信
    号の情報部分内に埋め込まれたタイミング成分獲得に先
    だって，受信信号内に内在するタイミング関係を検出す
    る段階であって，前記タイミング関係は前記クロック回
    路の精度より優れた精度を有するところの段階と，改良
    された精度範囲内で動作するよう前記タイミング関係に
    応答して前記クロック回路を制御する段階と，から成る
    方法。
  2. 【請求項２】 請求項１に記載の方法であって，さらに
    前記クロック回路が前記改良された精度範囲で動作した
    後に，前記情報部分の前記タイミング成分を獲得する段
    階と，前記タイミング成分が獲得された後，前記タイミ
    ング関係に応答する代わりに前記タイミング成分に応答
    して前記クロック回路を制御する段階と，から成る方
    法。
  3. 【請求項３】 請求項１または２に記載の方法であっ
    て，前記タイミング関係は前記受信信号の記号速度から
    引き出される，ところの方法。
  4. 【請求項４】 請求項３に記載の方法であって，前記記
    号速度は，受信記号のストリームにより定義され，前記
    クロック回路は，受信記号の前記ストリームの位相を前
    記クロック回路により生成されたクロック信号の位相と
    比較することによって，前記タイミング関係に応答して
    制御される，ところの方法。
  5. 【請求項５】 前記記号速度が受信記号のストリームに
    より定義されるところの請求項３に記載の方法であっ
    て，前記方法がさらに前記受信記号のセットをカウント
    することにより時間間隔を確立する段階と,前記時間間
    隔にわたって前記クロック回路により生成されたパルス
    の総数を決定する段階と，から成り，クロック回路制御
    信号を与えるべく，前記パルス総数をリファレンス値と
    比較することにより，前記クロック回路は前記タイミン
    グ関係に応答して制御される，ところの方法。
  6. 【請求項６】 請求項１から５のいずれかに記載の方法
    であって，前記タイミング関係及び前記タイミング成分
    が非同期である，ところの方法。
  7. 【請求項７】 請求項１から６のいずれかに記載の方法
    であって，前記タイミング成分は，前記受信信号内で実
    行される所望のサービス用にデータパケット内に埋め込
    まれている，ところの方法。
  8. 【請求項８】 データレシーバ内の送信情報信号を回復
    するのに使用されるクロック回路の見かけ上の精度を改
    良するための装置であって，前記受信信号の情報部分内
    に埋め込まれたタイミング成分獲得に先だって，受信信
    号内に内在するタイミング関係を検出するための手段で
    あって，前記タイミング関係は前記クロック回路の精度
    より優れた精度を有するところの手段と，改良された精
    度範囲内で動作するよう前記タイミング関係に応答して
    前記クロック回路を制御するための第１手段と，から成
    る装置。
  9. 【請求項９】 請求項８に記載の方法であって，さらに
    前記クロック回路が前記改良された精度範囲で動作した
    後に，前記タイミング成分を獲得するための手段と，前
    記タイミング成分が獲得された後，前記タイミング関係
    に応答する代わりに前記タイミング成分に応答して前記
    クロック回路を制御するための第２の手段と，から成る
    装置。
  10. 【請求項１０】 請求項８または９に記載の装置であっ
    て，前記タイミング関係は前記受信信号の記号速度から
    引き出される，ところの装置。
  11. 【請求項１１】 請求項１０に記載の装置であって，前
    記記号速度は，受信記号のストリームにより定義され，
    前記クロック回路を制御するための前記第１手段は，受
    信記号の前記ストリームの位相を前記クロック回路によ
    り生成されたクロック信号の位相と比較する,ところの
    装置。
  12. 【請求項１２】 前記記号速度が受信記号のストリーム
    により定義されるところの請求項１０に記載の装置であ
    って，前記装置がさらに前記受信記号のセットをカウン
    トすることにより時間間隔を確立するための手段と，前
    記時間間隔にわたって前記クロック回路により生成され
    たパルスの総数を決定するための手段と，から成り，前
    記クロック回路を制御するための前記第１手段が，クロ
    ック回路制御信号を与えるべく前記パルス総数をリファ
    レンス値と比較する，ところの装置。
  13. 【請求項１３】 請求項８から１２のいずれかに記載の
    装置であって，前記タイミング成分は前記受信信号内で
    実行される所望のサービス用にデータパケット内に埋め
    込まれている，ところの装置。
  14. 【請求項１４】 データレシーバ内の送信情報信号を回
    復するのに使用されるクロック回路の見かけ上の精度を
    改良するための装置であって，第２受信信号の情報部分
    内に埋め込まれたタイミング成分の獲得に先だって，第
    １受信信号内のタイミング関係を検出するための手段で
    あって，前記タイミング関係は前記クロック回路の精度
    より優れた精度を有するところの手段と，改良された精
    度範囲内で動作するよう前記タイミング関係に応答して
    前記クロック回路を制御するための第１手段と，から成
    る装置。
  15. 【請求項１５】 請求項１４に記載の装置であって，さ
    らに前記クロック回路が前記改良された精度範囲で動作
    した後に，前記タイミング成分を獲得するための手段
    と，前記タイミング成分が獲得された後，前記タイミン
    グ関係に応答する代わりに前記タイミング成分に応答し
    て前記クロック回路を制御するための第２手段と,から
    成る装置。
  16. 【請求項１６】 請求項１４または１５に記載の装置で
    あって，前記タイミング関係は送信テレビ信号の内在タ
    イミング関係である，ところの装置。
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2146801C (en) * 1994-05-27 1999-11-02 Barin Geoffry Haskell Timing recovery for variable bit-rate video on asynchronous transfer mode (atm) networks
EP0876017A1 (en) * 1997-05-02 1998-11-04 Lsi Logic Corporation Digital clock recovery
US6298088B1 (en) * 1997-05-28 2001-10-02 Sarnoff Corporation Method and apparatus for splicing compressed information signals
JP2002271307A (ja) * 2001-03-09 2002-09-20 Sega Corp 端末同期方法、通信システム及び端末装置
US6829014B1 (en) * 2001-05-04 2004-12-07 General Instrument Corporation Frequency bounded oscillator for video reconstruction
US7372875B2 (en) * 2002-09-30 2008-05-13 Lucent Technologies Inc. Systems and methods for synchronization in asynchronous transport networks
US7064617B2 (en) * 2003-05-02 2006-06-20 Silicon Laboratories Inc. Method and apparatus for temperature compensation
US7295077B2 (en) * 2003-05-02 2007-11-13 Silicon Laboratories Inc. Multi-frequency clock synthesizer
US7288998B2 (en) * 2003-05-02 2007-10-30 Silicon Laboratories Inc. Voltage controlled clock synthesizer
US7187241B2 (en) * 2003-05-02 2007-03-06 Silicon Laboratories Inc. Calibration of oscillator devices
US7436227B2 (en) * 2003-05-02 2008-10-14 Silicon Laboratories Inc. Dual loop architecture useful for a programmable clock source and clock multiplier applications
US7456765B1 (en) * 2004-05-25 2008-11-25 Cirrus Logic, Inc. Systems and methods for clock mode determination utilizing master clock frequency measurements
US8326075B2 (en) * 2008-09-11 2012-12-04 Google Inc. System and method for video encoding using adaptive loop filter
US20120223849A1 (en) * 2011-03-03 2012-09-06 Exar Corporation Set-point resolution improvement for switch mode power supplies
US8780996B2 (en) 2011-04-07 2014-07-15 Google, Inc. System and method for encoding and decoding video data
US8780971B1 (en) 2011-04-07 2014-07-15 Google, Inc. System and method of encoding using selectable loop filters
US8781004B1 (en) 2011-04-07 2014-07-15 Google Inc. System and method for encoding video using variable loop filter
US8885706B2 (en) 2011-09-16 2014-11-11 Google Inc. Apparatus and methodology for a video codec system with noise reduction capability
US9131073B1 (en) 2012-03-02 2015-09-08 Google Inc. Motion estimation aided noise reduction
US9344729B1 (en) 2012-07-11 2016-05-17 Google Inc. Selective prediction signal filtering
US9523763B2 (en) * 2013-03-03 2016-12-20 The Boeing Company Satellite-based integer cycle ambiguity resolution of local medium wave radio signals
JP6149594B2 (ja) * 2013-08-09 2017-06-21 富士通株式会社 受信回路
US10102613B2 (en) 2014-09-25 2018-10-16 Google Llc Frequency-domain denoising
US10615954B2 (en) * 2015-03-24 2020-04-07 Maxlinear, Inc. Low-power asynchronous data links

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE791484A (nl) * 1971-11-18 1973-05-16 Trt Telecom Radio Electr Systeem voor synchrone datatransmissie over een synchroon digitaal transmissiekanaal
US3806822A (en) * 1972-12-13 1974-04-23 Motorola Inc Phase locked loop employing gated alternating current injection for fast synchronization
US4017803A (en) * 1976-01-29 1977-04-12 Sperry Rand Corporation Data recovery system resistant to frequency deviations
US4077016A (en) * 1977-02-22 1978-02-28 Ncr Corporation Apparatus and method for inhibiting false locking of a phase-locked loop
KR900000464B1 (ko) * 1984-10-05 1990-01-30 가부시기가이샤 히다찌세이사꾸쇼 복조 회로
US4633193A (en) * 1985-12-02 1986-12-30 At&T Bell Laboratories Clock circuit synchronizer using a frequency synthesizer controlled by a frequency estimator
GB2223136B (en) * 1988-03-28 1992-10-14 Plessey Co Plc Broad band vco control system for clock recovery
US4893319A (en) * 1988-12-19 1990-01-09 Planar Systems, Inc. Clock regeneration circuit employing digital phase locked loop
US5276716A (en) * 1990-02-15 1994-01-04 Advanced Micro Devices Inc. Bi-phase decoder phase-lock loop in CMOS
US5184091A (en) * 1991-06-04 1993-02-02 Zenith Electronics Corporation Circuit for phase locking an oscillator within any one of a plurality of frequency ranges
US5241382A (en) * 1992-04-25 1993-08-31 General Instrument Corporation Digital HDTV data packet format and receiver therefor
US5231486A (en) * 1992-07-27 1993-07-27 General Electric Company Data separation processing in a dual channel digital high definition television system

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