CN106533432A - 一种基于fpga的位同步时钟提取方法及装置 - Google Patents

一种基于fpga的位同步时钟提取方法及装置 Download PDF

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Abstract

本发明涉及通信技术领域，具体涉及一种基于FPGA的位同步时钟提取方法及装置，包括外部CK信号，包括信号发生模块、模拟信号传输模块、待测信号调理模块、信号处理模块、显示屏模块和键盘控制模块；外部CK信号输入信号发生模块，信号发生模块依次连接模拟信号传输模块、待测信号调理模块、信号处理模块、显示屏模块和键盘模块；信号发生模块用于产生测试m序列；模拟信号传输模块用于m序列滤波、衰减；待测信号调理模块用于m序列放大、整形；信号处理模块用于从m序列提取位同步时钟信号；显示屏模块用于频率显示；键盘控制模块用于控制键盘。该方法及装置利用m序列的自相关性质和新型锁相环方法，实现100kHz‑350kHz信号的位同步时钟提取，系统工作稳定。

Description

一种基于FPGA的位同步时钟提取方法及装置
技术领域
本发明属于通信技术领域，尤其涉及一种基于FPGA的位同步时钟提取方法及装置。
背景技术
在通信系统中，特别是在数字通信系统中,同步是一个非常重要的问题。在数字通信系统中国，同步包括载波同步、码元同步、群同步和网同步。码元同步又称时钟同步或时钟恢复，在接收数字信号时，为了对接收码元积分以求得码元的能量以及对每个接收码元抽样判决，必须知道每个接收码元准确的起止时刻。这就是说，在接收端需要产生与接收码元严格同步的时钟脉冲序列，用它来确定每个码元的积分区间和抽样判决时刻。时钟脉冲序列是周期性的归零脉冲序列，其周期与接收码元周期相同，且相位和接收的起止时刻对正。当码元同步时此时钟脉冲序列和接收码元起止时刻保持着正确的时间关系。码元同步技术则是从接收信号中获取同步信息，使此时钟脉冲序列和接收码元起止时刻保持正确关系的技术。对于二进制码元而言，码元同步又称为位同步，位同步是最基本的同步。位同步时钟信号不仅用于监测输入码元信号,确保收发同步,而且在获取帧同步及对接收的数字码元进行各种处理的过程中也为系统提供了一个基准的同步时钟。位同步的目的是使每个码元得到最佳的解调和判决。位同步可以分为外同步法和自同步法两大类。一般而言,自同步法应用较多。外同步法需要另外专门传输位同步信息，自同步法则是从信号码元中提取其包含的位同步信息。自同步法又可以分为两种,即开环同步法和闭环同步法。开环法采用对输入码元做某种变换的方法提取位同步信息，闭环法则用比较本地时钟和输入信号的方法,将本地时钟锁定在输入信号上。闭环法更为准确,但是也更为复杂。
提取位同步信号有多种方法，其中最常用的是数字锁相法。其基本原理是：在接收端利用鉴相器比较接收码元和本地产生的位同步信号的相位，若两者相位不一致(超前或滞后)，鉴相器就产生误差信号去调整位同步信号的相位，直至获得准确的位同步信号为止。
传统的提取位同步信号的锁相法是通过扣除门/附加门的加减脉冲进行相位调整的，它由高稳定的晶振、分频器、相位比较器和控制器组成。接收到的码元经相位比较器后，如果位同步脉冲超前则产生超前脉冲关闭扣除门，从而减少脉冲个数，通过模N计数器调整相位，使输出的脉冲产生相应的延迟；反之，如果位同步时钟滞后则产生滞后脉冲打开附加门，从而增加脉冲的个数，通过模N计数器调整相位，使输出的脉冲产生相应的提前。但是传统的方法电路结构复杂，用到的硬件资源较多，不利于集成化。
发明内容
本发明的目的是提供一种基于通信原理，利用FPGA高度集成的特点，巧妙地利用m序列自相关的性质，能够精确、快速地提取出位同步时钟信号的方法及专用装置。具有工作性能稳定，整体功耗低，结构简单，高度集成化，人机交互友好的特点。
为实现上述目的，本发明采用的技术方案是：一种基于FPGA的位同步时钟提取方法，包括以下步骤：
步骤1，外部CK信号输入信号发生模块，产生测试m序列；
步骤2，步骤1所得测试m序列经模拟信号传输模块进行信号在传输过程的衰减与波形损失模拟；
步骤3，将步骤2得到的模拟传输衰减损失的m序列通过待测信号调理模块进行输入信号处理模块前的预处理；
步骤4，将步骤3得到的m序列输入信号处理模块，在信号处理模块内经过测频与锁相，得到提取出的位同步时钟信号，并且通过显示屏模块显示。
在上述的基于FPGA的位同步时钟提取方法中，步骤2的实现包括以下步骤：
步骤2.1，步骤1所得测试m序列经过两个CMOS非门74HC04形成TTL电平；
步骤2.2，将步骤2.1处理过的m序列通过一个截止频率为300kHz的二阶有源低通滤波器与分压网络进行衰减，模拟信号在传输过程中的衰减与波形损失。
使用基于FPGA的位同步时钟提取方法的装置，包括外部CK信号，包括信号发生模块、模拟信号传输模块、待测信号调理模块、信号处理模块、显示屏模块和键盘控制模块；所述外部CK信号输入信号发生模块，所述信号发生模块依次连接模拟信号传输模块、待测信号调理模块、信号处理模块、显示屏模块和键盘模块；
所述信号发生模块用于产生测试m序列；
所述模拟信号传输模块用于m序列滤波、衰减；
所述待测信号调理模块用于m序列放大、整形；
所述信号处理模块用于从m序列提取位同步时钟信号；
所述显示屏模块用于频率显示；
所述键盘控制模块用于控制键盘。
在上述装置中，所述信号发生模块和信号处理模块均采用主控芯片FPGA，主控芯片FPGA为ALTERA公司的EP4CE40F23C8芯片，片内嵌入了NIOSⅡ嵌入式处理器。
在上述装置中，所述模拟信号传输模块包括滤波器和衰减器；所述滤波器采用二阶无限增益多路负反馈巴特沃斯低通滤波器，截止频率为300MHz，运放采用TI公司THS4011高速宽带低噪声运放，电容采用村田高精度贴片电容；衰减器采用L型电路衰减。
在上述装置中，所述待测信号调理模块包括放大模块和整形模块；所述放大模块采用TI公司的THS4011高速宽带低噪声运放进行饱和放大；整形模块采用TI公司的TLV3016芯片，且考虑到不影响占空比，选择过零比较器。
在上述装置中，所述显示屏模块采用MD070SD电阻式触摸屏，并由主控芯片FPGA电路驱动显示位同步时钟频率，失锁时的信息提示。
本发明的有益效果是：利用FPGA的高集成度与可编程特性，应用Verilog硬件描述语言使设计更加灵活，不仅缩短了设计周期，而且可实现复杂的数字电路系统，并且在提取方法中利用了m序列的自相关性质与优化过的锁相环方法，能够精确提取m序列中的位同步时钟。且提取出的位同步时钟频率相对误差小于10-4，时钟相位抖动量不大于一个位同步时钟周期的3％。整个系统外围硬件电路采用低功耗芯片，整体功耗较低，性能稳定，在失锁时能够在液晶屏中显示，人机交互友好。
附图说明
图1是本发明一个实施例结构示意框图；
图2是本发明一个实施例的电路结构图；
图3是本发明一个实施例的m序列的自相关函数示意图；
图4是本发明一个实施例的数字锁相环构成图；
图5是本发明一个实施例的二阶有源低通滤波器与衰减器电路图；
图6是本发明一个实施例的放大整形电路图；
图7是本发明一个实施例的软件系统流程图。
具体实施方式
下面结合附图对本发明的实施方式进行详细描述。
所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其它工艺的可应用性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
本发明的描述中，需要说明的是，除非另有规定和限定，术语“相连”“连接"应做广义理解，例如，可以是机械连接或电连接，也可以是两个元件内部的连通，可以是直接相连，也可以通过中间媒介间接相连，对于相关领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。
本实施例采用如下技术方案：一种基于FPGA的位同步时钟提取方法，包括以下步骤：
步骤1，外部CK信号输入信号发生模块，产生测试m序列；
步骤2，步骤1所得测试m序列经模拟信号传输模块进行信号在传输过程的衰减与波形损失模拟；
步骤3，将步骤2得到的模拟传输衰减损失的m序列通过待测信号调理模块进行输入信号处理模块前的预处理；
步骤4，将步骤3得到的m序列输入信号处理模块，在信号处理模块内经过测频与锁相，得到提取出的位同步时钟信号，并且通过显示屏模块显示。
在上述的基于FPGA的位同步时钟提取方法中，步骤2的实现包括以下步骤：
步骤2.1，步骤1所得测试m序列经过两个CMOS非门74HC04形成TTL电平；
步骤2.2，将步骤2.1处理过的m序列通过一个截止频率为300kHz的二阶有源低通滤波器与分压网络进行衰减，模拟信号在传输过程中的衰减与波形损失。
使用基于FPGA的位同步时钟提取方法的装置，包括外部CK信号，包括信号发生模块、模拟信号传输模块、待测信号调理模块、信号处理模块、显示屏模块和键盘控制模块；所述外部CK信号输入信号发生模块，所述信号发生模块依次连接模拟信号传输模块、待测信号调理模块、信号处理模块、显示屏模块和键盘模块；
所述信号发生模块用于产生测试m序列；
所述模拟信号传输模块用于m序列滤波、衰减；
所述待测信号调理模块用于m序列放大、整形；
所述信号处理模块用于从m序列提取位同步时钟信号；
所述显示屏模块用于频率显示；
所述键盘控制模块用于控制键盘。
进一步地，所述信号发生模块和信号处理模块均采用主控芯片FPGA，主控芯片FPGA为ALTERA公司的EP4CE40F23C8芯片，片内嵌入了NIOSⅡ嵌入式处理器。
进一步地，所述模拟信号传输模块包括滤波器和衰减器；所述滤波器采用二阶无限增益多路负反馈巴特沃斯低通滤波器，截止频率为300MHz，运放采用TI公司THS4011高速宽带低噪声运放，电容采用村田高精度贴片电容；衰减器采用L型电路衰减。
进一步地，所述待测信号调理模块包括放大模块和整形模块；所述放大模块采用TI公司的THS4011高速宽带低噪声运放进行饱和放大；整形模块采用TI公司的TLV3016芯片，且考虑到不影响占空比，选择过零比较器。
更进一步地，所述显示屏模块采用MD070SD电阻式触摸屏，并由主控芯片FPGA电路驱动显示位同步时钟频率，失锁时的信息提示。
具体实施时，一种基于FPGA的从m序列中提取位同步时钟信号的方法，包含以下步骤：
1、在一个测试频率下，通过外部输入CK信号生成测试m序列，所述测试频率记为X；测试m序列的实时生成方法为，根据外部输入CK信号的频率，利用FPGA中的移位寄存器和或门产生m序列；
2、根据采用步骤1所得测试序列进行对信号在传输过程的衰减与波形损失模拟，并对输入给FPGA的信号进行预处理，实现方式如下，
2.1、测试m序列经过两个CMOS非门74HC04形成TTL电平；
2.2、将步骤2.1处理过的m序列通过一个截止频率为300kHz的二阶有源低通滤波器与分压网络进行衰减，从而模拟信号在传输过程中的衰减与波形损失；
3、将步骤2得到的模拟传输衰减损失的m序列通过饱和放大与整形进行输入进FPGA前的预处理；
4、将步骤3得到的m序列输入FPGA，在FPGA内经过测频与锁相，得到提取出的位同步时钟信号，并且在液晶显示屏中显示测得的频率。
本实施例使用基于FPGA的位同步时钟提取方法的装置，如图1所示，包括用于产生测试m序列的信号发生模块，用于m序列滤波、衰减的模拟信号传输模块，用于m序列放大、整形的待测信号调理模块，用于从m序列提取位同步时钟信号的信号处理模块以及用于频率显示的显示屏模块与用于控制的键盘模块。信号发生模块与模拟信号传输模块相连，模拟信号传输模块与待测调理模块相连，信号处理模块同时与待测信号调理模块、显示屏模块和键盘模块相连。
如图2所示，上述装置的主控芯片FPGA，FPGA芯片为ALTERA公司的EP4CE40F23C8，该芯片具有丰富的逻辑资源并且内嵌NIOSⅡ嵌入式处理器，能够实现复杂的算法。通过FPGA实现了m序列的产生，实现了对位同步时钟信号频率的测定、对锁相环芯片的控制以及控制显示屏显示频率等其他信息。显示屏模块采用MD070SD电阻式触摸屏，并由FPGA电路驱动显示。显示屏显示的内容包括：位同步时钟频率，失锁时的信息提示。
上述提取位同步时钟的核心在于测频与锁相。要从m序列中提取时钟信号，首先要知道就是m序列的载波频率，而载波频率可以利用m序列本身所具有的自相关性质来获取，而不再采用传统的判断上升沿或者下降沿的方法测频。由于m序列自相关函数如图3中折线R(τ)所示，可见其具有周期性并且取值只有0和1，当周期T0非常长和码元宽度T0/m极小时，R(τ)近似于冲击函数δ(t)的形状。FPGA对外部输入的m序列进行采样，假设用5M的时钟对以200KHZ为载波的m序列进行采样，连续采20000次(为了保证采样点中至少包含两个周期)编号0～19999，然后对编号0～4000的点与编号i～i+4000(i≠0)的点进行自相关处理，求和该值记为SUM，若编号0～4000的点与编号i～i+4000的点相关SUM会有一个最大值，此时可认为i就是求得载波频率的中间值，最后利用采样频率与i的关系可以求得m序列的载波频率。此测频方法充分利用了m序列的自相关性质，适当调节采样点的个数及做自相关运算的数组范围就可以测量不同范围的载波频率，同时对i值的范围进行预估可以减少系统的运算量，缩短运算时间，而且能够及其精确地测出位同步时钟信号的频率。
锁相考虑到传统锁相方法的一些不足，故采用新型的锁相环法。如图4所示，不再采用传统的扣除门/附加门，而是采用FPGA中最常用的移位寄存器和多路选择器实现相位调整。CLK_local是利用FPGA内部的锁相环倍频后得到的高稳定度、高频时钟。CLK1是CLK_local经N次分频后得到的，分频系数N要求满足分频后的时钟CLK1等于所要提取出的位同步时钟R_clk。Din为接收到的码元。Valid为超前、之后鉴相器的使能输出，Up_Down为超前、滞后鉴相器的比较输出，Valid为逻辑0时关闭模N增/减计数器，Valid为逻辑1时开启模N增/减计数器，如果位同步时钟滞后Up_Down的输出为逻辑0，使模N增/减计数器进行减计数，如果位同步时钟超前对Up_Down的输出值为逻辑1，使模N增/减计数器进行增计数。接收到的码元经超前、滞后鉴相器后，如果同步时钟滞后则计数器减计数，从而通过多路选择器后减少一个单位的延迟，反之如果位同步时钟超前则计数器进行增计数，从而通过多路选择器后增加一个单位的延迟，至此完成锁相功能。经实测，此锁相方案能够快速锁定相位，稳定性高，极少出现失锁，且可移植性好，有利于系统集成。
如图5所示，本实施例的模拟信号传输模块主要包括300kHz低通滤波器与L型电阻衰减器模拟信号传输的衰减与波形损失。鉴于巴特沃斯带内平坦的响应特性，低通滤波器采用有源二阶无限增益多路负反馈巴特沃斯型滤波器，芯片采用TI公司的THS4011高速宽带低噪声运放，避免引入噪声，电容C1、C2采用村田公司的高精度贴片电容。
如图6所示，本实施例的待测信号调理模块主要包括放大、整形电路。放大电路采用TI公司的高速宽带低噪声运放THS4011反相端输入进行饱和放大，整形电路采用TI公司的TLV3016芯片，该芯片具有低功耗、方便调试、方波上升沿爬升速度快等特点，且考虑到不影响占空比，选择过零比较器而非迟滞比较器。
本实施例实际测试中，选用RIGOL DP832直流稳压稳流电源，Tektronix TDS100260MHz数字存储示波器，RIGOL DG1022双通道函数/任意波形发生器进行测试。用信号发生器输入频率F范围为200KHz-310KHz的方波CK信号，在液晶显示屏上显示测得的频率F测，求得并测量脉冲相位抖动量Δ，测试流程图如图7所示。测试数据如表所示。其中相对误差由公式δ＝|F测-F|/F×100％确定。
F/KHz F测/KHz δ/％ Δ/％ F/KHz F测/KHz δ/％ Δ/％
200.000 200.000000 0.0000 1.2 240.000 239.977406 0.0094 2.592
205.000 205.010900 0.0053 2.911 250.000 250.000000 0.0000 1.775
210.000 210.014828 0.0070 2.142 260.000 259.991843 0.0031 1.794
215.000 215.008437 0.0039 2.043 270.000 270.012718 0.0047 2.268
220.000 220.001250 0.0005 2.376 280.000 279.973656 0.0094 2.835
225.000 224.986765 0.0059 1.53 300.000 300.000000 0.0000 2.130
230.000 229.978359 0.0094 2.967 310.000 309.992718 0.0023 2.263
235.000 234.979734 0.0086 2.773
测试结果分析：从表中可以看出，测得的频率的相对误差较小，这是由于采样数组没有取完整个m序列周期，会带来一定微小的误差，但是系统测量精度仍可达到10-5，并且相位抖动量max≤3％,精确地提取出位同步时钟。
应当理解的是，本说明书未详细阐述的部分均属于现有技术。
虽然以上结合附图描述了本发明的具体实施方式，但是本领域普通技术人员应当理解，这些仅是举例说明，可以对这些实施方式做出多种变形或修改，而不背离本发明的原理和实质。本发明的范围仅由所附权利要求书限定。

Claims (7)

1.一种基于FPGA的位同步时钟提取方法，其特征在于，包括以下步骤：
步骤1，外部CK信号输入信号发生模块，产生测试m序列；
步骤2，步骤1所得测试m序列经模拟信号传输模块进行信号在传输过程的衰减与波形损失模拟；
步骤3，将步骤2得到的模拟传输衰减损失的m序列通过待测信号调理模块进行输入信号处理模块前的预处理；
步骤4，将步骤3得到的m序列输入信号处理模块，在信号处理模块内经过测频与锁相，得到提取出的位同步时钟信号，并且通过显示屏模块显示。
2.如权利要求1所述的基于FPGA的位同步时钟提取方法，其特征在于，步骤2的实现包括以下步骤：
步骤2.1，步骤1所得测试m序列经过两个CMOS非门74HC04形成TTL电平；
步骤2.2，将步骤2.1处理过的m序列通过一个截止频率为300kHz的二阶有源低通滤波器与分压网络进行衰减，模拟信号在传输过程中的衰减与波形损失。
3.使用如权利要求1所述方法的装置，包括外部CK信号，其特征在于，包括信号发生模块、模拟信号传输模块、待测信号调理模块、信号处理模块、显示屏模块和键盘控制模块；所述外部CK信号输入信号发生模块，所述信号发生模块依次连接模拟信号传输模块、待测信号调理模块、信号处理模块、显示屏模块和键盘模块；
所述信号发生模块用于产生测试m序列；
所述模拟信号传输模块用于m序列滤波、衰减；
所述待测信号调理模块用于m序列放大、整形；
所述信号处理模块用于从m序列提取位同步时钟信号；
所述显示屏模块用于频率显示；
所述键盘控制模块用于控制键盘。
4.如权利要求3所述的装置，其特征在于，所述信号发生模块和信号处理模块均采用主控芯片FPGA，主控芯片FPGA为ALTERA公司的EP4CE40F23C8芯片，片内嵌入了NIOSⅡ嵌入式处理器。
5.如权利要求3所述的装置，其特征在于，所述模拟信号传输模块包括滤波器和衰减器；所述滤波器采用二阶无限增益多路负反馈巴特沃斯低通滤波器，截止频率为300MHz，运放采用TI公司THS4011高速宽带低噪声运放，电容采用村田高精度贴片电容；衰减器采用L型电路衰减。
6.如权利要求3所述的装置，其特征在于，所述待测信号调理模块包括放大模块和整形模块；所述放大模块采用TI公司的THS4011高速宽带低噪声运放进行饱和放大；整形模块采用TI公司的TLV3016芯片，且考虑到不影响占空比，选择过零比较器。
7.如权利要求3所述的装置，其特征在于，所述显示屏模块采用MD070SD电阻式触摸屏，并由主控芯片FPGA电路驱动显示位同步时钟频率，失锁时的信息提示。
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