CN206135932U - 一种基于fpga的模拟位同步时钟信号传输及提取电路系统 - Google Patents

Abstract

本实用新型涉及通信工程技术，具体涉及一种基于FPGA的模拟位同步时钟信号传输及提取电路系统，包括CLK时钟信号，还包括m序列信号产生系统，模拟信道传输系统，位同步时钟提取系统；所述m序列信号产生系统接CLK时钟信号，所述m序列信号产生系统、模拟信道传输系统和位同步时钟提取系统依次连接。该提取电路系统适用时钟频率范围1Hz~1MHz，频率精确度达到10^‑5数量级，检测速度快（小于3秒），运行稳定，人机交互良好。能缩短捕捉时间，提高鉴频精度，改善时钟跟踪的准确性和稳定性；减少误码，符合日常多数通信环境。

Description

一种基于FPGA的模拟位同步时钟信号传输及提取电路系统

技术领域

本实用新型属于通信工程技术领域，尤其涉及一种基于FPGA的模拟位同步时钟信号传输及提取电路系统。

背景技术

在数字通信系统中，所有消息都是由一连串的码元序列传送的，所以接收时需要知道每个码元的起始时刻，以便在恰当的时候取样判决。这就要求接收端必须提供一个位定时脉冲序列，该序列的重复频率与码元速率相同，相位与最佳取样判决时刻一致。这种提取定时脉冲序列的过程称为位同步。同步是数字通讯系统中非常重要的一个问题，而位同步是最基本的同步，同步性能的好坏直接影响通信系统的性能。位同步时钟信号不仅用于监测输进码元信号，确保收发同步，而且在获取祯同步、群同步及对接收的数字码元进行各种处理的过程中，也为系统提供了一个基准的同步时钟。

伪码序列的设计是码分多址（CDMA）数字蜂窝移动通信体制的关键技术之一。伪码序列良好的相关特性和随机性对码分多址通信系统的性能具有决定性的作用。m序列是目前广泛应用的一种伪随机序列，其在通信领域有着广泛的应用，如扩频通信，卫星通信的码分多址，数字数据中的加密、加扰、同步、误码率测量等领域。它容易产生，规律性强，有很好的自相关性和较好的互相关特性，是目前通信系统中应用最多的伪码序列。

实现位同步的方法主要由两类：一类是外同步法，由发送端发送专门的同步信息（常称为导频），接收端将导频信号提取出来作为同步信号的方法。即在基带信号中插入位同步导频信号。另一类是自同步法，即直接从数字基带信号中提取位同步信号。自同步法按照其提取位同步信号的方式，大致可分为滤波法与锁相法。滤波法是利用窄带滤波器对含定时信息的归零二进制序列进行滤波，从中滤除所需要的位同步分量，再进行整形、移相等处理，可得到规则的位同步信号。锁相法是利用锁相环来提取位同步信号。

目前，市面上只有单独的位同步时钟提取方法，通常是锁相环法，但是并没有一整套模拟信号产生—传输—恢复—提取的系统，且传统锁相环法存在诸多不足：

1、传统的时钟同步系统，捕捉时间较长，鉴频精度低，时钟跟踪的准确性和稳定性不够理想；

2、在失锁或切换时钟时抖动剧烈，导致误码几率大大增加。

3、没有考虑到信号在信道传输过程中的衰减及噪声干扰，实际应用条件苛刻，不符合日常通信的大多数环境。

实用新型内容

本实用新型的目的是提出适用时钟频率范围1Hz~1MHz，频率精确度达到10^-5数量级，检测速度快（小于3秒），运行稳定，人机交互良好的一整套基于FPGA的新型模拟位同步时钟信号传输及提取电路系统方案。该系统能缩短捕捉时间，提高鉴频精度，改善时钟跟踪的准确性和稳定性；减少误码，符合日常多数通信环境。

为实现上述目的，本实用新型采用的技术方案是：一种基于FPGA的模拟位同步时钟信号传输及提取电路系统，包括CLK时钟信号，还包括m序列信号产生系统，模拟信道传输系统，位同步时钟提取系统；所述m序列信号产生系统接CLK时钟信号，所述m序列信号产生系统、模拟信道传输系统和位同步时钟提取系统依次连接。

在上述的基于FPGA的模拟位同步时钟信号传输及提取电路系统中，所述m序列信号产生系统包括串联连接的FPGA和逻辑门电路。

在上述的基于FPGA的模拟位同步时钟信号传输及提取电路系统中，所述FPGA输入IO端口连接CLK时钟信号，进行m序列加密，输出m序列同步时钟信号至输出IO端口，与所述逻辑门电路输入端连接。

在上述的基于FPGA的模拟位同步时钟信号传输及提取电路系统中，所述逻辑门电路选用74HC00与非门芯片制作成具有2个非门效果的逻辑门电路，将m序列位同步时钟信号电平转换为TTL电平，用作传输的模拟数字信号。

在上述的基于FPGA的模拟位同步时钟信号传输及提取电路系统中，所述的模拟信道传输系统包括串联连接的无限增益二阶有源低通滤波电路及衰减电路。

在上述的基于FPGA的模拟位同步时钟信号传输及提取电路系统中，所述无限增益二阶有源低通滤波电路选用低噪高速高压摆率运放THS4011制作，为切比雪夫型滤波器，反相输入，设计-3dB点300KHz；用于模拟信号在信道传递过程中高频成分的损失。

在上述的基于FPGA的模拟位同步时钟信号传输及提取电路系统中，所述衰减电路包括反向跟随器和电阻分压电路；所述反向跟随器选用低噪高速高压摆率运放THS4011制作，反相输入，增益为1，用于将经过无限增益二阶有源低通滤波电路的反相信号变为与原信号同相的信号；所述电阻分压电路包括1kΩ和49kΩ电阻串联，设计衰减倍数50倍，用于模拟信号在信道中的衰减，将输入Vpp约为5V的m序列位同步时钟信号衰减至Vpp约为0.1V的基带信号。

在上述的基于FPGA的模拟位同步时钟信号传输及提取电路系统中，所述位同步时钟提取系统包括串联连接的放大整形电路和FPGA。

在上述的基于FPGA的模拟位同步时钟信号传输及提取电路系统中，所述放大整形电路包括放大电路串联RC高通滤波电路串联过零比较电路；所述放大电路选用高精度低噪声运放OPA228搭建，同相输入，设计放大倍数20倍，用于将输入Vpp约为0.1V的基带信号放大至Vpp约为2V；所述的RC高通滤波电路采用一阶RC高通滤波器形式，用于滤除放大后信号中存在的直流成分；所述过零比较电路选用TLV3501高速比较器，同相输入，过零比较，前后各串联一个1kΩ电阻稳定波形；用于输出将基带信号还原后的m列位同步时钟信号。

在上述的基于FPGA的模拟位同步时钟信号传输及提取电路系统中，所述FPGA连接有液晶屏，所述FPGA中的数控程序通过脉冲计数法测频得到位同步时钟频率，再通过上升沿触发锁相法对信号锁相，输出提取的位同步时钟信号，同时FPGA将所测位同步时钟频率显示在与其相连的液晶屏上。

本实用新型所述的基于FPGA的模拟位同步时钟信号传输及提取电路系统实现以下功能：1、可产生任意时钟频率下的m序列加密时钟信号；2、可模拟通信过程中信号在信道传递过程中的衰减；3、可准确提取经m序列加密后的时钟信号，测得其频率并将其还原产生。

本实用新型有益效果是：适用时钟频率范围1Hz~1MHz，频率精确度达到10^-5数量级，检测速度快（小于3秒），运行稳定，人机交互良好。能缩短捕捉时间，提高鉴频精度，改善时钟跟踪的准确性和稳定性；减少误码，符合日常多数通信环境。

附图说明

图1为本实用新型一个实施例的结构示意图；

图2为本实用新型一个实施例m序列信号产生系统电路图；

图3为本实用新型一个实施例模拟信道传输系统电路图；

图4为本实用新型一个实施例位同步时钟提取系统电路图。

具体实施方式

下面结合附图对本实用新型的实施方式进行详细描述。

所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本实用新型，而不能解释为对本实用新型的限制。

下文的公开提供了许多不同的实施例或例子用来实现本实用新型的不同结构。为了简化本实用新型的公开，下文中对特定例子的部件和设置进行描述。它们仅仅为示例，并且目的不在于限制本实用新型。此外，本实用新型可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本实用新型提供了各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其它工艺的可应用性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

本实用新型的描述中，需要说明的是，除非另有规定和限定，术语“相连”“连接"应做广义理解，例如，可以是机械连接或电连接，也可以是两个元件内部的连通，可以是直接相连，也可以通过中间媒介间接相连，对于相领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。

本实施例采用的技术方案如下：一种基于FPGA的模拟位同步时钟信号传输及提取电路系统，包括CLK时钟信号，还包括m序列信号产生系统，模拟信道传输系统，位同步时钟提取系统；所述m序列信号产生系统接CLK时钟信号，所述m序列信号产生系统、模拟信道传输系统和位同步时钟提取系统依次连接。

进一步，所述m序列信号产生系统包括串联连接的FPGA和逻辑门电路。

进一步，所述FPGA输入IO端口连接CLK时钟信号，进行m序列加密，输出m序列同步时钟信号至输出IO端口，与所述逻辑门电路输入端连接。

进一步，所述逻辑门电路选用74HC00与非门芯片制作成具有2个非门效果的逻辑门电路，将m序列位同步时钟信号电平转换为TTL电平，用作传输的模拟数字信号。

进一步，所述的模拟信道传输系统包括串联连接的无限增益二阶有源低通滤波电路及衰减电路。

进一步，所述无限增益二阶有源低通滤波电路选用低噪高速高压摆率运放THS4011制作，为切比雪夫型滤波器，反相输入，设计-3dB点300KHz；用于模拟信号在信道传递过程中高频成分的损失。

进一步，所述衰减电路包括反向跟随器和电阻分压电路；所述反向跟随器选用低噪高速高压摆率运放THS4011制作，反相输入，增益为1，用于将经过无限增益二阶有源低通滤波电路的反相信号变为与原信号同相的信号；所述电阻分压电路包括1kΩ和49kΩ电阻串联，设计衰减倍数50倍，用于模拟信号在信道中的衰减，将输入Vpp约为5V的m序列位同步时钟信号衰减至Vpp约为0.1V的基带信号。

进一步，所述位同步时钟提取系统包括串联连接的放大整形电路和FPGA。

进一步，所述放大整形电路包括放大电路串联RC高通滤波电路串联过零比较电路；所述放大电路选用高精度低噪声运放OPA228搭建，同相输入，设计放大倍数20倍，用于将输入Vpp约为0.1V的基带信号放大至Vpp约为2V；所述的RC高通滤波电路采用一阶RC高通滤波器形式，用于滤除放大后信号中存在的直流成分；所述过零比较电路选用TLV3501高速比较器，同相输入，过零比较，前后各串联一个1kΩ电阻稳定波形；用于输出将基带信号还原后的m列位同步时钟信号。

更进一步，所述FPGA连接有液晶屏，所述FPGA中的数控程序通过脉冲计数法测频得到位同步时钟频率，再通过上升沿触发锁相法对信号锁相，输出提取的位同步时钟信号，同时FPGA将所测位同步时钟频率显示在与其相连的液晶屏上。

具体实施时，如图1所示，一种基于FPGA的模拟位同步时钟信号传输及提取电路系统，包括m序列信号产生系统1、模拟信道传输系统2、位同步时钟提取系统3依次级联构成。m序列信号产生系统1由FPGA 和逻辑门电路级联构成；模拟信道传输系统2由无限增益二阶有源低通滤波电路及衰减电路级联构成；位同步时钟提取系统3由放大整形电路和FPGA级联构成。

而且，m序列信号产生系统包括FPGA及逻辑门电路，其中时钟信号输入到FPGA对应IO口，逻辑门电路串接于FPGA输出端之后，将m序列信号变为TTL电平数字信号。

而且，模拟信道传输系统包括无限增益二阶有源低通滤波电路及衰减电路，其中无限增益二阶有源低通滤波电路串接在逻辑门电路输出端之后，并在输出端串接衰减电路，衰减电路的输出即为模拟的基带信号。

而且，位同步时钟提取系统包括放大整形电路及FPGA，其中放大整形电路输入端串接于衰减电路之后，输出端输出信号输入到FPGA对应的IO口，最后由FPGA处理并输出提取的位同步时钟信号。

如图2所示，m序列信号产生系统1包括一块FPGA 11和逻辑门电路12。CLK时钟信号输入到FPGA 11中，由FPGA 11的m序列产生程序将CLK时钟信号变换为m序列时钟信号，输出给由74HC00构成的逻辑门电路12，经两次与非后得到Vpp约为5V的与FPGA 11输出同相的TTL电平m序列时钟信号13，即用于传输的模拟数字信号。

如图3所示，模拟信道传输系统2由无限增益二阶有源低通滤波电路21及衰减电路22构成。该模拟信道传输系统输入信号为m序列信号产生系统1输出的信号13。由于信号在实际传输过程中会有失真、衰减及噪声的产生，故在此用一个低通滤波器及衰减电路来模拟实际情况中的信道传输损失。采用低噪高速高压摆率运放THS4011制作滤波衰减网络，该芯片采用±12V供电，无限增益多路负反馈二阶有源低通滤波器滤波器为切比雪夫型滤波器，设计-3db点300KHz。由于该滤波器为反相输入，故衰减网络22用THS4011制作了一个反向跟随器保证输出同相位。电阻分压网络串接在反向跟随器之后，将衰减倍数设为50。最终衰减网络22输出Vpp约为0.1V的信号23即为模拟实际过程中的基带信号。

如图4所示，位同步时钟提取系统3由放大整形电路和FPGA34组成。其中，放大整形电路由放大电路31、RC高通滤波电路32、过零比较电路33串联组成。该放大整形电路输入信号为模拟信道传输系统2输出信号23。放大电路31选用高精度低噪声运放OPA228搭建，设计放大倍数20倍，即将输入的Vpp约为0.1V的基带信号放大至Vpp约为2V。RC高通滤波电路32采用一阶高通形式，目的是滤除放大后信号中存在的直流成分，保证整形输出的还原的m序列时钟信号与原信号同相同占空比。过零比较电路33选用TLV3501高速比较器，为保证还原信号与原信号同相采用同相输入过零比较电路。放大整形电路输出即为还原之后的m序列位同步时钟信号。将还原后的信号输入到FPGA 34的IO端口，通过脉冲计数法测频得到位同步时钟频率，再通过上升沿触发锁相法对信号锁相，最终输出的信号即为提取出的位同步时钟信号35，同时FPGA 34将所测频率显示在与其相连的液晶屏上。

本实施例适用时钟频率范围1Hz~1MHz，频率精确度达到10^-5数量级，检测速度快（小于3秒），运行稳定，人机交互良好。

应当理解的是，本说明书未详细阐述的部分均属于现有技术。

虽然以上结合附图描述了本实用新型的具体实施方式，但是本领域普通技术人员应当理解，这些仅是举例说明，可以对这些实施方式做出多种变形或修改，而不背离本实用新型的原理和实质。本实用新型的范围仅由所附权利要求书限定。

Claims (10)

1.一种基于FPGA的模拟位同步时钟信号传输及提取电路系统，包括CLK时钟信号，其特征在于，还包括m序列信号产生系统，模拟信道传输系统，位同步时钟提取系统；所述m序列信号产生系统接CLK时钟信号，所述m序列信号产生系统、模拟信道传输系统和位同步时钟提取系统依次连接。

2.如权利要求1所述的基于FPGA的模拟位同步时钟信号传输及提取电路系统，其特征在于，所述m序列信号产生系统包括串联连接的FPGA和逻辑门电路。

3.如权利要求2所述的基于FPGA的模拟位同步时钟信号传输及提取电路系统，其特征在于，所述FPGA输入IO端口连接CLK时钟信号，进行m序列加密，输出m序列同步时钟信号至输出IO端口，与所述逻辑门电路输入端连接。

4.如权利要求2所述的基于FPGA的模拟位同步时钟信号传输及提取电路系统，其特征在于，所述逻辑门电路选用74HC00与非门芯片制作成具有2个非门效果的逻辑门电路，将m序列位同步时钟信号电平转换为TTL电平，用作传输的模拟数字信号。

5.如权利要求1所述的基于FPGA的模拟位同步时钟信号传输及提取电路系统，其特征在于，所述的模拟信道传输系统包括串联连接的无限增益二阶有源低通滤波电路及衰减电路。

6.如权利要求5所述的基于FPGA的模拟位同步时钟信号传输及提取电路系统，其特征在于，所述无限增益二阶有源低通滤波电路选用低噪高速高压摆率运放THS4011制作，为切比雪夫型滤波器，反相输入，设计-3dB点300KHz；用于模拟信号在信道传递过程中高频成分的损失。

7.如权利要求5所述的基于FPGA的模拟位同步时钟信号传输及提取电路系统，其特征在于，所述衰减电路包括反向跟随器和电阻分压电路；所述反向跟随器选用低噪高速高压摆率运放THS4011制作，反相输入，增益为1，用于将经过无限增益二阶有源低通滤波电路的反相信号变为与原信号同相的信号；所述电阻分压电路包括1kΩ和49kΩ电阻串联，设计衰减倍数50倍，用于模拟信号在信道中的衰减，将输入Vpp约为5V的m序列位同步时钟信号衰减至Vpp约为0.1V的基带信号。

8.如权利要求1所述的基于FPGA的模拟位同步时钟信号传输及提取电路系统，其特征在于，所述位同步时钟提取系统包括串联连接的放大整形电路和FPGA。

9.如权利要求8所述的基于FPGA的模拟位同步时钟信号传输及提取电路系统，其特征在于，所述放大整形电路包括放大电路串联RC高通滤波电路串联过零比较电路；所述放大电路选用高精度低噪声运放OPA228搭建，同相输入，设计放大倍数20倍，用于将输入Vpp约为0.1V的基带信号放大至Vpp约为2V；所述的RC高通滤波电路采用一阶RC高通滤波器形式，用于滤除放大后信号中存在的直流成分；所述过零比较电路选用TLV3501高速比较器，同相输入，过零比较，前后各串联一个1kΩ电阻稳定波形；用于输出将基带信号还原后的m列位同步时钟信号。

10.如权利要求8所述的基于FPGA的模拟位同步时钟信号传输及提取电路系统，其特征在于，所述FPGA连接有液晶屏，所述FPGA中的数控程序通过脉冲计数法测频得到位同步时钟频率，再通过上升沿触发锁相法对信号锁相，输出提取的位同步时钟信号，同时FPGA将所测位同步时钟频率显示在与其相连的液晶屏上。