KR100864853B1 - 안정화 시간이 짧은 ｐｌｌ 및 안정화 시간이 짧은 주파수및 위상 안정화방법과 상기 방법을 이용하는 ｐｌｌ - Google Patents

안정화 시간이 짧은 ｐｌｌ 및 안정화 시간이 짧은 주파수및 위상 안정화방법과 상기 방법을 이용하는 ｐｌｌ Download PDF

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Abstract

본 발명은 안정화시간이 짧은 PLL 및 안정화 시간이 짧은 주파수 및 위상 안정화방법을 개시한다. 상기 안정화 시간이 짧은 PLL은, 주파수검출기, FSM, 위상검출기, 논리회로, 전하펌프, 루프필터, VCO 및 분주기를 구비한다. 상기 안정화 시간이 짧은 주파수 및 위상 안정화방법은, 주파수고정단계, 위상일치단계 및 정밀주파수고정단계를 구비한다.

Description

안정화 시간이 짧은 ＰＬＬ 및 안정화 시간이 짧은 주파수 및 위상 안정화방법과 상기 방법을 이용하는 ＰＬＬ{PLL with short period of stabilizing and Method for stabilizing the frequency and phase with short period}
도 1은 본 발명에 따른 안정화 시간이 짧은 PLL의 블록 다이어그램이다.
도 2는 도 1에 도시된 VCO(180)의 내부회로도이다.
도 3은 도 2에 도시된 VCO(180)의 동작을 설명하는 파형도이다.
도 4는 도 1에 도시한 주파수검출기(110)의 블록다이어그램이다.
도 5는 도 4에 도시된 주파수검출기(110)의 동작을 설명하는 파형도이다.
도 6은 도 1에 도시된 FSM(120)이 수행하는 유한상태기계도이다.
도 7은 본 발명에 따른 짧은 안정화 시간을 가지는 PLL에 의하여 생성되는 발진신호를 나타낸다.
도 8은 기존의 PLL(1), 기존의 PLL과 본 발명에 따른 주파수 고정단계 만을 적용하는 경우(2) 및 본 발명에 따른 PLL(3)의 제어전압(Vctrl) 곡선을 나타내고 있다.
본 발명은 PLL에 관한 것으로, 특히 안정화 시간이 짧은 주파수 및 위상 안정화방법 및 안정화시간이 짧은 PLL에 관한 것이다.
PLL(Phase-Locked Loop)은 주파수 합성기(synthesizer) 및 백플레인 트랜시버(backplane transceiver)등에 많이 쓰이고 있다. 특히 PLL에 포함된 주파수 곱셈 기능은 DLL(Delay Locked Loop)과 비교할 때 커다란 장점으로 작용하여 고속 트랜시버의 클럭(Clock) 공급원으로서 앞으로도 계속하여 사용될 것이다.
PLL을 시스템에 사용하고자 할 경우 크게 두 가지의 점을 고려하여야 한다. 첫 째, PLL은 2차(Second Order) 시스템이기 때문에 PLL로부터 공급되는 클럭의 안정성이 확보되지 않았을 경우, 전체 시스템의 동작에 문제가 발생할 수 있다는 점이다.
둘 째, PLL이 리셋(Reset) 된 후 안정화 되는 데는 일정한 시간이 필요하기 때문에, 시스템에서 요구하는 클럭의 주파수가 바뀌었을 경우나 리셋 한 후 시스템을 다시 시작고자 할 경우 상기 안정화에 소요되는 시간만큼 시스템의 전체 동작이 중단되어야 한다는 점이다.
상기와 같은 이유로 안정성을 확보 하면서도 안정화 시간이 짧은 PLL이 요구되고 있으며, 이에 따라 PLL의 안정화 시간을 줄이기 위한 여러 방법들이 지금까지 연구되어 왔다.
첫 째, PLL의 대역폭(bandwidth)을 제어하는 방식이 있다. 이 방식은, PLL에 입력되는 입력신호와 PLL로부터 출력되는 출력신호를 일정한 비율로 분주시킨 분주출력신호 사이의 위상 차이가 크면, 차지 펌프회로(Charge Pump Circuit)의 전류를 증가시킴으로서 상기 출력신호를 빠르게 안정화시키도록 한다. 또한 위상 차이가 적으면 차지 펌프회로의 전류를 감소시켜 인가되는 위상 노이즈(Phase Noise)를 작게 만든다. 이 방법은 비교적 빠른 안정화 시간을 갖기는 하지만, PLL의 대역폭이 어느 한도 이상으로 커지면 전체 PLL이 불안정 해지므로 안정화 시간을 줄이는 데는 한계가 있다.
둘 째, VCD(Voltage Controlled Delay) 기능을 포함하는 VCO(Voltage Controlled Oscillator)를 사용하는 방법이다. 주파수 고정(Locking)을 빠르게 하기 위하여, PLL의 동작 초기에는 VCD를 사용하는 DLL 루프(loop)를 채용하고, 주파수가 고정 된 이후에는 VCO를 사용하는 PLL을 채용하여 안정화 시간을 빠르게 하는 방법이다. 이 방법은 매우 빠른 안정화 시간을 가지는 장점이 있지만, VCD과 VCO의 혼합된 구조 때문에 주파수 체배 계수에 제약이 따르게 된다.
본 발명이 이루고자 하는 기술적 과제는, 안정성 문제가 발생하지 않고 주파수 체배 개수를 마음대로 할 수 있으며 빠른 안정화 시간을 가지는 안정화 시간이 짧은 PLL을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 안정성 문제가 발생하지 않고 주파수 체배 개수를 마음대로 할 수 있으며 빠른 안정화 시간을 가지는 안정화 시간이 짧은 주파수 및 위상 안정화방법을 제공하는데 있다.
상기 기술적 과제를 이루기 위한 본 발명에 따른 안정화 시간이 짧은 PLL은, 주파수검출기(110), FSM(120), 위상검출기(130), 논리회로(140), 전하펌프(150), 루프필터(160), VCO(180) 및 분주기(190)를 구비한다.
상기 주파수검출기(110)는 기준클럭신호(Ext_clk) 및 제어전압(Vctrl)에 응답하여 주파수비교신호(S, L, F)를 생성한다. 상기 FSM(120)는 상기 기준클럭신호(Ext_clk) 및 상기 주파수비교신호(S, L, F)에 응답하여 주파수고정신호(F_Lock), 발진제어신호(OSC), 제1주파수제어신호(Uf) 및 제2주파수제어신호(Df)를 생성한다. 상기 위상검출기(130)는 상기 주파수고정신호(F_Lock)에 응답하여 상기 기준클럭신호(Ext_clk) 및 내부클럭신호(Int_clk)의 위상을 비교하여 제1위상제어신호(Up) 및 제2위상제어신호(Dp)를 생성한다. 상기 논리회로(140)는 상기 제1주파수제어신호(Uf), 상기 제2주파수제어신호(Df), 상기 제1위상제어신호(Up) 및 상기 제2위상제어신호(Dp)에 응답하여 제1전하펌프 제어신호(UCP) 및 제2전하펌프 제어신호(DCP)를 생성한다. 상기 전하펌프(150)는 상기 제1전하펌프 제어신호(UCP) 및 상기 제2전하펌프 제어신호(DCP)에 응답하여 상기 제어전압(Vctrl)을 생성한다. 상기 루프필터(160)는 상기 제어전압(Vctrl)을 필터링한다. 상기 VCO(180)는 상기 발진제어신호(OSC) 및 상기 제어전압(Vctrl)에 응답하여 발진신호(VCO_out)를 생성한다. 상기 분주기(190)는 상기 발진신호(VCO_out)의 주파수를 N(N은 정수) 분주하여 상기 내부클럭신호(Int_clk)를 생성한다.
상기 다른 기술적 과제를 이루기 위한 본 발명에 따른 안정화 시간이 짧은 주파수 및 위상 안정화방법은, 주파수고정단계, 위상일치단계 및 정밀주파수고정단계를 구비한다.
상기 주파수고정단계는 기준클럭신호(Ext_clk) 및 제어전압(Vctrl)을 이용하여 비교클럭신호(Clk_Ref)를 생성하고, 상기 기준클럭신호(Ext_clk)와 상기 비교클럭신호(Clk_Ref)의 주파수를 일치시키고, 상기 제어전압(Vctrl) 및 상기 기준클럭신호(Ext_clk)와 동기가 일치되는 발진제어신호(OSC)를 생성시킨다. 상기 위상일치단계는 상기 발진제어신호(OSC) 및 상기 제어전압(Vctrl)에 응답하여 발진신호(VCO_out) 및 내부클럭신호(Int_clk)를 생성하고, 상기 기준클럭신호(Ext_clk) 및 상기 내부클럭신호(Int_clk)의 위상을 일치시킨다. 상기 정밀주파수고정단계는 상기의 두 단계에서 결정된 주파수 및 위상 조건을 이용하여 상기 기준클럭신호(Ext_clk)와 상기 내부클럭신호(Int_clk)의 주파수 및 위상을 일치시킨다.
이하에서는 본 발명의 구체적인 실시 예를 도면을 참조하여 상세히 설명하도록 한다.
도 1은 본 발명에 따른 안정화 시간이 짧은 PLL의 블록 다이어그램이다.
도 1을 참조하면, 상기 짧은 안정화 시간을 가지는 PLL(100)은, 주파수검출기(110), FSM(120), 위상검출기(130), 논리회로(140), 전하펌프(150), 루프필터(160), 전압 레귤레이터(170), VCO(180), 분주기(190) 및 위상지연블록(200)을 구비한다.
주파수검출기(110)는 기준클럭신호(Ext_clk) 및 제어전압(Vctrl)에 응답하여 주파수비교신호(S, L, F)를 생성한다. FSM(120; Finite State Machine)은 기준클럭신호(Ext_clk) 및 주파수비교신호(S, L, F)에 응답하여 주파수고정신호(F_Lock), 발진제어신호(OSC), 제1주파수제어신호(Uf) 및 제2주파수제어신호(Df)를 생성하며, 발진제어신호(OSC)는 기준클럭신호(Ext_clk)와 동기가 일치되도록 한다.
위상검출기(130)는 상기 주파수고정신호(F_Lock)에 응답하여 기준클럭신호(Ext_clk) 및 내부클럭신호(Int_clk)의 위상을 비교하여 제1위상제어신호(Up) 및 제2위상제어신호(Dp)를 생성한다.
논리회로(140)는 2개의 오어게이트(141, 142)를 구비한다. 제1오어게이트(141)는 제1주파수제어신호(Uf) 및 제1위상제어신호(Up)를 논리 합하여 제1전하펌프 제어신호(UCP)를 생성한다. 제2오어게이트(142)는 제2주파수제어신호(Df) 및 제2위상제어신호(Dp)를 논리 합하여 제2전하펌프 제어신호(DCP)를 생성한다. 여기서 제1전하펌프 제어신호(UCP) 및 제2전하펌프 제어신호(DCP)는 전하펌프(150)에서 전하를 증가시키거나 감소시킬 것을 지시하는 신호이다.
전하펌프(150)는 제1전하펌프 제어신호(UCP) 및 제2전하펌프 제어신호(DCP)에 응답하여 제어전압(Vctrl)을 생성한다.
루프필터(160)는 제어전압(Vctrl)을 필터링한다. 루프 필터(160)는 일 단자가 제어전압(Vctrl)에 연결된 제1커패시터(C1), 일 단자가 제1커패시터(C1)의 다른 일 단자에 연결되고 다른 일 단자가 접지전압(GND)에 연결된 저항(R), 일 단자가 제어전압(Vctrl)에 연결되고 다른 일 단자가 접지전압(GND)에 연결된 제2커패시터(C2)로 구현할 수 있다.
전압 레귤레이터(170)는 제어전압(Vctrl)을 안정화시킨다. VCO(180)는 발진제어신호(OSC) 및 제어전압(Vctrl)에 응답하여 발진신호(VCO_out)를 생성한다. 분주기(190)는 상기 발진신호(VCO_out)의 주파수를 N(N은 정수) 분주하여 상기 내부 클럭신호(Int_clk)를 생성한다. 여기서 N은 주파수 체배 정수로서 N의 값은 임의로 변경시킬 수 있으며 변경될 수 있는 범위는 한정되지 않는다. 제2위상지연블록(200)은 기준클럭신호(Ext_clk)의 위상을 지연시키고, 위상이 지연된 기준클럭신호(Ext_clk)를 주파수검출기(110) 및 위상검출기(130)에 전달한다.
도 2는 도 1에 도시된 VCO(180)의 내부회로도이다.
도 2를 참조하면, VCO(180)는 3개의 낸드게이트(171 ~ 173)를 구비한다. 제1낸드게이트(171)는 일 단자에 발진제어신호(OSC)가 인가되고 다른 일 단자에 발진신호(VCO_out)가 인가된다. 제2낸드게이트(172)는 일 단자가 제1전원전압(Vdd)에 연결되고 다른 일 단자에 제1낸드게이트(171)의 출력신호가 인가된다. 제3낸드게이트(173)는 일 단자가 제1전원전압(Vdd)에 연결되고 다른 일 단자에 제2낸드게이트(172)의 출력신호가 인가되며 발진신호(VCO_out)를 생성한다.
제1낸드게이트(171) 내지 제3낸드게이트(173)는 제어전압(Vctrl)에 응답하여, 입력되는 신호에 대한 연산속도를 조절한다. 도 2에는 도시되지 않았지만, 3개의 낸드게이트(171 ~ 173)를 구성하는 트랜지스터들이 사용하는 전원전압의 하나로 제어전압(Vctrl)을 사용한다. 이 경우, 제어전압(Vctrl)의 전압준위가 높을 때는 입력신호에 대한 출력신호의 응답속도가 빠르게 되어 지연시간이 감소하게 되고, 반대로 제어전압(Vctrl)의 전압준위가 상대적으로 낮을 때는 입력신호에 대한 출력신호의 응답속도가 늦게 되어 지연시간이 증가하게 된다. 이는 상기 제어전압(Vctrl)의 전압준위가 낸드게이트의 부하(Load)에 흐를 수 있는 전류의 양을 조절할 수 있기 때문이다.
제2낸드게이트(172) 및 제3낸드게이트(173)의 일 입력단자에는 제1전원전압(Vdd)이 인가되어 있는데, 제1전원전압(Vdd)의 전압준위가 논리하이 상태에 대응된다면, 제1전원전압(Vdd)의 전압준위는 제2낸드게이트(172) 및 제3낸드게이트(173)의 출력단자의 논리 상태에 영향을 줄 수 없다. 따라서 제2낸드게이트(172) 및 제3낸드게이트(173)는 다른 일 입력단자에 인가되는 신호의 위상을 반전시키는 인버터(Inverter)와 같이 동작하게 된다.
제1낸드게이트(171)의 일 입력단자에 인가되는 발진제어신호(OSC)의 전압준위가 논리하이에 대응된다면, 상기의 설명과 동일한 이유로, 제1낸드게이트(171)는 다른 일 입력단자로 인가되는 제3낸드게이트(173)로부터 출력되는 신호(VCO_out)의 위상을 반전시키는 인버터와 같이 동작하게 된다.
도 3은 도 2에 도시된 VCO(180)의 동작을 설명하는 파형도이다.
도 3을 참조하면, VCO(180)는 발진제어신호(OSC)가 논리하이 상태일 때는 정상적으로 동작하지만 논리로우 상태일 때는 제1낸드게이트(171)의 출력(V1)이 논리하이 상태로 천이된다. 따라서 이어지는 나머지 낸드게이트(172, 173)의 출력신호(V2, VCO_out)도 일정하게 고정된 논리 값을 가지게 된다.
발진제어신호(OSC)가 논리하이 상태에서 논리로우 상태로 천이한 후 일정한 게이트 지연 시간(Tgd)이 지나면, 제1낸드게이트(171)의 출력(V1)이 논리하이 상태로 천이한다. 제1낸드게이트(171)의 출력(V1)이 논리하이 상태로 천이하고 일정한 게이트 지연 시간이 지나면 제2낸드게이트(172)의 출력(V2)이 논리로우 상태로 천이한다. 제2낸드게이트(172)의 출력(V2)이 논리로우 상태로 천이하고 일정한 게이 트 지연 시간이 지나면 제3낸드게이트(173)의 출력(VCO_out)이 논리하리 상태로 천이한다. 발진제어신호(OSC)가 논리로우 상태를 유지하는 시간 구간동안에는 3개의 낸드게이트(171 ~ 173)의 출력이 변하지 않고 이전의 논리상태를 유지하게 된다. 따라서 이때에는 VCO(180)가 정상적으로 동작한다고 할 수 없다.
발진제어신호(OSC)가 논리로우 상태에서 논리하이 상태로 천이한 후 일정한 게이트 지연시간이 경과하면 제1낸드게이트(171)의 출력(V1)이 논리하이 상태에서 논리로우 상태로 천이하게 된다. 제1낸드게이트(171)의 출력(V1)이 논리하이 상태에서 논리로우 상태로 천이한 후 일정한 게이트 지연시간이 경과하면 제2낸드게이트(172)의 출력(V2)의 논리로우 상태에서 논리하이 상태로 천이한다. 마찬가지로 제2낸드게이트(172)의 출력(V2)의 논리로우 상태에서 논리하이 상태로 천이한 후 일정한 게이트 지연시간이 경과하면 제3낸드게이트(173)의 출력(VCO_out)이 논리하이 상태에서 논리로우 상태로 천이하게 된다.
제1낸드게이트(171)의 한 쪽 입력단자에 인가되고 있는 논리하이 상태의 발진제어신호(OSC)는 제1낸드게이트(171)의 출력에 영향을 미치지 못하므로, 다른 일 단자에 인가되는 제3낸드게이트(173)의 출력(VCO_out)의 논리 값에 따라 제1낸드게이트(171)의 출력이 변하게 된다. 따라서 제3낸드게이트(173)의 출력(VCO_out)이 논리하이 상태에서 논리로우 상태로 천이한 후 일정한 게이트 지연시간이 경과하면 제1낸드게이트(171)의 출력(V1)이 논리로우 상태에서 논리하이 상태로 다시 천이하게 된다.
결국 3개의 각 낸드게이트(171 ~ 173)의 출력이 직렬 연결된 이어지는 낸드 게이트의 입력신호로 작용하게 되므로, 각 낸드게이트의 출력은 논리하이 상태로 논리로우 상태를 주기적으로 반복하게 될 것이다.
상기의 설명에서 게이트 지연시간(Tgd)이라고 표현한 것은 각 낸드게이트의 입력신호와 출력신호 사이의 응답지연시간을 의미하는 것이다. 낸드게이트를 구성하는 회로에 따라 상기 게이트 지연시간은 변하게 되고, 특히 내부회로를 구성하는 트랜지스터의 크기에 따라서도 변하게 된다.
도 3을 참조하면, 단위 게이트 지연시간(Unit time of gate delay)을 Tgd라고 할 때, 발진제어신호(OSC)가 논리로우 상태에서 논리하이 상태로 천이한 후 제3낸드게이트(173)의 출력(VCO_out)이 논리로우 상태에서 논리하이 상태로 천이하는데 소요되는 시간은 6 Tgd임을 알 수 있다. 또한 제3낸드게이트(173)의 출력 즉 발진신호(VCO_out)의 주기(Tvco)도 6 Tgd가 된다.
도 4는 도 1에 도시한 주파수검출기(110)의 블록다이어그램이다.
도 4를 참조하면, 주파수검출기(110)는 플립플롭(410), 제1위상지연블록(420), 복제 VCO(430), 복제 분주기(440), 제4지연기(D4) 및 위상비교블록(450)을 구비한다.
플립플롭(410)은 기준클럭신호(Ext_clk)를 저장하고 제1지연클럭신호(Clk1) 및 제1지연클럭신호(Clk1)와 위상이 반대되는 역제1지연클럭신호(Clk1B)를 출력한다.
제1위상지연블록(420)은 3개의 지연기(D1 ~ D3)를 구비한다. 제1지연기(D1)는 제1지연클럭신호(Clk1)의 위상을 일정시간 지연시켜 제2지연클럭신호(Clk2)를 생성한다. 제2지연기(D2)는 제2지연클럭신호(Clk2)의 위상을 일정시간 지연시켜 제3지연클럭신호(Clk3)를 생성한다. 제3지연기(D3)는 제3지연클럭신호(Clk3)의 위상을 일정시간 지연시켜 제4지연클럭신호(Clk4)를 생성한다. 제1지연기(D1) 내지 상기 제3지연기(D3)가 입력신호를 지연시키는 지연시간은 모두 동일하다.
복제 VCO(430)는 제어전압(Vctrl) 및 역제1지연클럭신호(Clk1B)를 이용하여 복제 발진신호(Rep_VCO_out)를 생성한다. 복제 분주기(440)는 제4지연클럭신호(Clk4)에 응답하여 복제 발진신호(Rep_VCO_out)의 주파수를 주파수 체배 계수 N으로 분주하여 복제 내부클럭신호(Rep_Int_out)를 생성한다.
본 발명의 핵심 아이디어 중의 하나는, PLL이 리셋 된 후 초기 동작단계에서는 기준클럭신호(Ext_clk) 및 제어전압(Vctrl) 만을 이용하여 주파수고정을 달성하는 것이다. 이 때 위상검출기(130), VCO(180) 및 분주기(190)는 동작시키지 않는다. 위상검출기(130)가 동작되지 않음으로 주파수고정을 수행할 때 위상의 변화는 고려하지 않아도 되기 때문에, 주파수고정에 소비되는 시간을 짧게 할 수 있다. 이를 위해 주파수검출기(110)의 내부에 VCO(180) 및 분주기(190)를 복제한 복제 VCO(430) 및 복제 분주기(440)를 설치하여 사용한다. 따라서 복제 VCO(430)는 VCO(180)와 복제 분주기(440)는 분주기(190)와 동일한 전기적 특성을 가진다.
제4지연기(D4)는 복제 내부클럭신호(Rep_Int_out)의 위상을 지연시켜 비교클럭신호(Clk_Ref)를 생성한다. 제4지연기(D4)가 입력신호를 지연시키는 지연시간은 제1지연기(D1) 내지 제3지연기(D3)와 동일하다.
위상비교블록(450)은 3개의 위상비교기(451 ~ 453)를 구비한다. 제1위상비교 기(451)는 비교클럭신호(Clk_Ref)의 위상과 제1지연클럭신호(Clk1)의 위상을 비교하여 제1주파수비교신호(F)를 생성한다. 제2위상비교기(452)는 비교클럭신호(Clk_Ref)의 위상과 제2지연클럭신호(Clk2)의 위상을 비교하여 제2주파수비교신호(L)를 생성한다. 제3위상비교기(453)는 비교클럭신호(Clk_Ref)의 위상과 제3지연클럭신호(Clk3)의 위상을 비교하여 제3주파수비교신호(S)를 생성한다.
여기서, 제1주파수비교신호(F)는 비교클럭신호(Clk_Ref)의 위상이 제1지연클럭신호(Clk1)의 위상보다 앞설 때 인에이블 되며, 제2주파수비교신호(L)는 비교클럭신호(Clk_Ref)의 위상과 제2지연클럭신호(Clk2)의 위상이 동일할 때 인에이블 되고, 제3주파수비교신호(S)는 비교클럭신호(Clk_Ref)의 위상이 제3지연클럭신호(Clk3)의 위상보다 늦을 때 인에이블 되는 것이 바람직하다.
도 5는 도 4에 도시된 주파수검출기(110)의 동작을 설명하는 파형도이다.
도 5를 참조하면, 제1지연클럭신호(Clk1)는 기준클럭신호(Ext_clk)의 2배의 주기를 가진다. 기준클럭신호(Ext_clk)의 첫 번째 라이징 에지(Rising Edge)에서 제1지연클럭신호(Clk1)는 논리로우 상태로 천이하며, 기준클럭신호(Ext_clk)의 두 번째 라이징 에지에서 제1지연클럭신호(Clk1)는 논리하이 상태로 천이한다. 제2지연클럭신호(Clk2)는 제1지연클럭신호(Clk1)의 위상을 일정한 버퍼지연시간(Tbuf) 만큼 지연시킨 신호이고, 제3지연클럭신호(Clk3)는 제2지연클럭신호(Clk2)의 위상을 일정한 버퍼지연시간 만큼 지연시킨 신호이다.
역제1지연클럭신호(Clk1B)는 제1지연클럭신호(Clk1)와 위상이 반대되는 신호이다. 복제 내부클럭신호(Rep_Int_out)는 역제1지연클럭신호(Clk1B)가 논리로우 상 태에서 논리하이 상태로 천이 한 후부터 정상적인 클럭신호가 된다. 복제 내부클럭신호(Rep_Int_out)는, VCO(180)를 복제한 복제 VCO(430)으로부터 생성되는 신호이므로, 역제1지연클럭신호(Clk1B)가 논리로우 상태에서 논리하이 상태로 천이 한 후부터 6개의 지연시간 6 Tgd 후에 논리하이 상태로 천이하게 된다. 이 6개의 Tgd기간을 Tvco라고 가정한다.
본 설명에서는 주파수 체배 수를 4라고 가정하고 설명한다. 복제 분주기(440)로부터 출력되는 복제분주신호(Rep_Int_clk, 미도시)는, 역제1지연클럭신호(Clk1B)가 논리로우 상태에서 논리하이 상태로 천이 한 때로부터 4 Tvco 후에 복제 내부클럭신호(Rep_Int_out)가 논리하이로 천이할 때 동시에 논리하이로 천이한다.
복제분주신호(Rep_Int_clk, 미도시)는 제4지연기(D4)를 거치면서 지연되어 비교클럭신호(Clk_Ref)가 되며, 이때의 지연시간은 버퍼지연시간(Tbuf)이 된다.
본 발명의 목적을 달성하기 위해서는, 도 2에 도시된 낸드게이트(171 ~ 173)의 게이트 지연시간(Tgd)과 도 4에 도시된 4개의 지연기(D1 ~ D4)의 버퍼지연시간(Tbuf)을 동일하게 하는 것이 중요하다.
비교클럭신호(Clk_Ref)는 역제1지연클럭신호(Clk1B)가 논리로우 상태에서 논리하이 상태로 천이 한 때로부터 응답시간(Tint_clk) 시간 후에 논리로우 상태로부터 논리하이 상태로 천이한다.
도 4 및 도 5를 참조하면, 비교클럭신호(Clk_Ref)는 제1지연클럭신호(Clk1), 제2지연클럭신호(Clk2) 및 제3지연클럭신호(Clk3)와 각각 그 위상이 비교된다. 상 술한 바와 같이, 제1주파수비교신호(F)는 비교클럭신호(Clk_Ref)의 라이징 에지가 제1지연클럭신호(Clk1)의 라이징 에지보다 앞설 때, 제2주파수비교신호(L)는 비교클럭신호(Clk_Ref)의 라이징 에지가 제2지연클럭신호(Clk2)의 라이징 에지와 동일할 때, 그리고 제3주파수비교신호(S)는 비교클럭신호(Clk_Ref)의 라이징 에지가 제3지연클럭신호(Clk3)의 라이징 에지보다 늦을 때 각각 인에이블 된다.
비교클럭신호(Clk_Ref)는, 버퍼지연시간(Tbuf)만큼 지연되어 있다는 점을 제외하고는, 분주기(190)로부터 출력되는 내부클럭신호(Int_clk)에 대응되는 신호이다. 따라서 제1지연클럭신호(Clk1) 보다 버퍼지연시간(Tbuf)만큼 지연되어있는 제2지연클럭신호(Clk2)와 비교클럭신호(Clk_Ref)의 위상이 일치된다는 것은, 발진신호(VCO_out)를 N분주 시킨 내부클럭신호(Int_clk)가 기준클럭신호(Ext_clk)와 주파수가 일치되었다는 것을 의미한다.
이 때 제어전압(Vctrl)은, 위상검출기(130)로부터 출력되는 위상제어신호(Up, Dp)의 영향을 받지 않고, 주파수검출기(110)로부터 출력되는 주파수비교신호(F, L, S)에 따라 변하는 주파수제어신호(Uf, Df)의해 결정되므로, 주파수 고정이 빨라지게 된다.
FSM(120)에서는 제2주파수비교신호(L)가 인에이블이 되면, 주파수고정신호(F_lock)를 인에이블 시켜 위상검출기(130)가 동작할 것을 지시한다. 일단 주파수가 고정된 다음 위상을 고정시키는 것은 상당히 간단하게 진행된다.
도 6은 도 1에 도시된 FSM(120)이 수행하는 유한상태기계도이다.
여기서 유한상태기계(Finite State Machine)란 유한개의 상태와 이런 상태들 간의 변환으로 구성된 계산 모형을 의미하며, 본 발명은 모두 3가지의 단계를 구성한다.
제1단계(S1)는 주파수 고정 단계(Frequency Locking Step)로서, 제2주파수비교신호(L)가 인에이블 될 때(L="1") 까지 계속하여 주파수 고정단계를 수행한다. 이 단계에서는 주파수검출기(110) 만을 사용하며, 제2주파수비교신호(L)가 인에이블 되지 않는 경우(L≠"1")에는 주파수제어신호(Uf, Df)를 출력하여 제어전압(Vctrl)을 변경시킨다. 제2주파수비교신호(L)가 인에이블 되면(L="1"), 주파수고정신호(F_lock)를 인에이블 시킨다.
제2단계(S2)는 순간 위상 동기 단계(Instantaneous Phase Synchronization Step)로서, 제2주파수비교신호(L)가 인에이블(L="1")이 되었을 때, M(M은 정수) 사이클의 반복된 위상 조절을 수행한다. 이 단계에서는 위상검출기(130) 만을 사용한다. 여기서 M은 예를 들면 4 또는 9와 같이 설계 시 M의 최적의 값은 사용자가 지정할 수 있다. M의 값은 다음 단계의 수행시간을 가장 짧게 할 수 있도록 결정되어야 하며, 이는 설계되는 회로 및 시스템에 따라 결정될 수 있다.
제3단계(S3)는 미세 고정단계(Line Locking Step)로서, 주파수검출기(110) 및 위상검출기(130)를 모두 사용하여 발진신호(VCO_out)의 주파수 및 위상을 정밀하게 고정시킨다.
도 7은 본 발명에 따른 짧은 안정화 시간을 가지는 PLL에 의하여 생성되는 발진신호를 나타낸다.
도 7을 참조하면, 기준클럭신호(Ext_clk)가 논리하이 상태로 천이하는 순간 발진제어신호(OSC)가 논리로우 상태에서 논리하이 상태로 천이된다. 발진제어신호(OSC)가 논리하이 상태로 천이하는 순간으로부터 4 Tvco 후에 내부클럭신호(Int_clk)가 논리로우 상태에서 논리하이 상태로 천이한다. 이 때 도 7에 도시된 유한상태기계(FSM)의 모든 과정을 거친 경우라며, 내부클럭신호(Int_clk)와 기준클럭신호(Ext_clk)의 동기가 일치하게 되며, 이는 발진신호(VCO_clk)와 기준클럭신호(Ext_clk)의 동기가 일치함을 의미한다.
도 8은 기존의 PLL(1), 기존의 PLL과 본 발명에 따른 주파수 고정단계 만을 적용하는 경우(2) 및 본 발명에 따른 PLL(3)의 제어전압(Vctrl) 곡선을 나타내고 있다.
도 8을 참조하면, 안정화 하는 데 소요되는 시간이, 본 발명에 따른 PLL(3)의 경우 250ns(nano seconds), 기존의 PLL에 본 발명에 따른 주파수 고정단계 만을 적용하는 경우(2) 580ns, 그리고 기존의 PLL만을 사용하는 경우(1) 약 930ns이다.
기존의 PLL에 본 발명에 따른 주파수 고정단계 만을 적용하는 경우(2)는 기존의 PLL만을 사용하는 경우(1)에 비하여 안정화시간이 짧기는 하지만, 본 발명에 따른 PLL(3)의 경우에 비해 2배의 안정화시간이 필요하다.
이상에서는 본 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시 예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.
상술한 바와 같이, 본 발명에 따른 안정화 시간이 짧은 PLL 및 안정화 시간이 짧은 주파수 및 위상 안정화 방법은 안정성 문제가 발생하지 않고 주파수 체배 개수를 마음대로 할 수 있으며 빠른 안정화 시간을 가지는 PLL을 구현할 수 있다.

Claims (17)

  1. 기준클럭신호(Ext_clk) 및 제어전압(Vctrl)에 응답하여 주파수비교신호(S, L, F)를 생성하는 주파수검출기(110);
    상기 기준클럭신호(Ext_clk) 및 상기 주파수비교신호(S, L, F)에 응답하여 주파수고정신호(F_Lock), 발진제어신호(OSC), 제1주파수제어신호(Uf) 및 제2주파수제어신호(Df)를 생성하는 FSM(120);
    상기 주파수고정신호(F_Lock)에 응답하여 상기 기준클럭신호(Ext_clk) 및 내부클럭신호(Int_clk)의 위상을 비교하여 제1위상제어신호(Up) 및 제2위상제어신호(Dp)를 생성하는 위상검출기(130);
    상기 제1주파수제어신호(Uf), 상기 제2주파수제어신호(Df), 상기 제1위상제어신호(Up) 및 상기 제2위상제어신호(Dp)에 응답하여 제1전하펌프 제어신호(UCP) 및 제2전하펌프 제어신호(DCP)를 생성하는 논리회로(140);
    상기 제1전하펌프 제어신호(UCP) 및 상기 제2전하펌프 제어신호(DCP)에 응답하여 상기 제어전압(Vctrl)을 생성하는 전하펌프(150);
    상기 제어전압(Vctrl)을 필터링하는 루프필터(160);
    상기 발진제어신호(OSC) 및 상기 제어전압(Vctrl)에 응답하여 발진신호(VCO_out)를 생성하는 VCO(180); 및
    상기 발진신호(VCO_out)의 주파수를 N(N은 정수) 분주하여 상기 내부클럭신호(Int_clk)를 생성하는 분주기(190)를 구비하는 것을 특징으로 하는 안정화 시간 이 짧은 PLL.
  2. 제1항에 있어서, 상기 주파수검출기(110)는,
    상기 기준클럭신호(Ext_clk)를 저장하고 제1지연클럭신호(Clk1) 및 상기 제1지연클럭신호(Clk1)와 위상이 반대되는 역제1지연클럭신호(Clk1B)를 출력하는 플립플롭(410);
    상기 제1지연클럭신호(Clk1)의 위상을 지연시킨 제2지연클럭신호(Clk2), 제3지연클럭신호(Clk3) 및 제4지연클럭신호(Clk4)를 생성하는 제1위상지연블록(420);
    상기 제어전압(Vctrl) 및 상기 역제1지연클럭신호(Clk1B)를 이용하여 복제 발진신호(Rep_VCO_out)를 생성하는 복제 VCO(430);
    상기 제4지연클럭신호(Clk4)에 응답하여 상기 복제 발진신호(Rep_VCO_out)의 주파수를 N 분주하여 복제 내부클럭신호(Rep_Int_out)를 생성하는 복제 분주기(440);
    상기 복제 내부클럭신호(Rep_Int_out)의 위상을 지연시켜 비교클럭신호(Clk_Ref)를 생성하는 제4지연기(D4); 및
    상기 비교클럭신호(Clk_Ref)의 위상과 상기 제1지연클럭신호(Clk1) 내지 상기 제3지연클럭신호(Clk3)의 위상을 각각 비교하여 상기 주파수비교신호(S, L, F)를 생성하는 위상비교블록(450)을 구비하는 것을 특징으로 하는 안정화 시간이 짧은 PLL.
  3. 제2항에 있어서,
    상기 복제 VCO(430)는 상기 VCO(180)와 동일한 전기적 특성을 가지며,
    상기 복제 분주기(440)는 상기 분주기(190)와 동일한 특성을 가지는 것을 특징으로 하는 안정화 시간이 짧은 PLL.
  4. 제2항에 있어서, 상기 제1위상지연블록(420)은,
    상기 제1지연클럭신호(Clk1)의 위상을 지연시켜 상기 제2지연클럭신호(Clk2)를 생성하는 제1지연기(D1);
    상기 제2지연클럭신호(Clk2)의 위상을 지연시켜 상기 제3지연클럭신호(Clk3)를 생성하는 제2지연기(D2); 및
    상기 제3지연클럭신호(Clk3)의 위상을 지연시켜 상기 제4지연클럭신호(Clk4)를 생성하는 제3지연기(D3)를 구비하는 것을 특징으로 하는 안정화 시간이 짧은 PLL.
  5. 제4항에 있어서, 상기 제1지연기(D1) 내지 상기 제4지연기(D4)의 지연시간은 모두 동일한 것을 특징으로 하는 안정화 시간이 짧은 PLL.
  6. 제2항에 있어서, 상기 위상비교블록(450)은,
    상기 비교클럭신호(Clk_Ref)의 위상과 상기 제1지연클럭신호(Clk1)의 위상을 비교하여 제1주파수비교신호(F)를 생성하는 제1위상비교기(451);
    상기 비교클럭신호(Clk_Ref)의 위상과 상기 제2지연클럭신호(Clk2)의 위상을 비교하여 제2주파수비교신호(L)를 생성하는 제2위상비교기(452); 및
    상기 비교클럭신호(Clk_Ref)의 위상과 상기 제3지연클럭신호(Clk3)의 위상을 비교하여 제3주파수비교신호(S)를 생성하는 제3위상비교기(453)를 구비하는 것을 특징으로 하는 안정화 시간이 짧은 PLL.
  7. 제6항에 있어서,
    상기 제1주파수비교신호(F)는 상기 비교클럭신호(Clk_Ref)의 위상이 상기 제1지연클럭신호(Clk1)의 위상보다 앞설 때 인에이블 되며,
    상기 제2주파수비교신호(L)는 상기 비교클럭신호(Clk_Ref)의 위상과 상기 제1지연클럭신호(Clk1)의 위상이 동일할 때 인에이블 되고,
    상기 제3주파수비교신호(S)는 상기 비교클럭신호(Clk_Ref)의 위상이 상기 제1지연클럭신호(Clk1)의 위상보다 늦을 때 인에이블 되는 것을 특징으로 하는 안정화 시간이 짧은 PLL.
  8. 제1항에 있어서, 상기 논리회로(140)는,
    상기 제1주파수제어신호(Uf) 및 상기 제1위상제어신호(Up)를 논리 합하여 상기 제1전하펌프 제어신호(UCP)를 생성하는 제1오어게이트(141); 및
    상기 제2주파수제어신호(Df) 및 상기 제2위상제어신호(Dp)를 논리 합하여 상기 제2전하펌프 제어신호(DCP)를 생성하는 제2오어게이트(412)를 구비하는 것을 특 징으로 하는 안정화 시간이 짧은 PLL.
  9. 제8항에 있어서,
    상기 제1전하펌프 제어신호(UCP) 및 상기 제2전하펌프 제어신호(DCP)는 상기 전하펌프(150)에서 전하를 증가시키거나 감소시킬 것을 지시하는 신호인 것을 특징으로 하는 안정화 시간이 짧은 PLL.
  10. 제1항에 있어서, 상기 VCO(180)는,
    일 단자에 상기 발진제어신호(OSC)가 인가되고 다른 일 단자에 상기 발진신호(VCO_out)가 인가되는 제1낸드게이트(171);
    일 단자가 제1전원전압(Vdd)에 연결되고 다른 일 단자에 상기 제1낸드게이트(171)의 출력신호가 인가되는 제2낸드게이트(172); 및
    일 단자가 상기 제1전원전압(Vdd)에 연결되고 다른 일 단자에 상기 제2낸드게이트(172)의 출력신호가 인가되며 상기 발진신호(VCO_out)를 생성하는 제3낸드게이트(173)를 구비하며,
    상기 제1낸드게이트(171) 내지 상기 제3낸드게이트(173)는, 상기 제어전압(Vctrl)에 응답하여, 입력되는 신호에 대한 연산속도를 조절하는 것을 특징으로 하는 안정화 시간이 짧은 PLL.
  11. 제1항에 있어서,
    상기 제어전압(Vctrl)을 안정화시키는 전압 레귤레이터(170)를 더 구비하는 것을 특징으로 하는 안정화 시간이 짧은 PLL.
  12. 제1항에 있어서,
    상기 기준클럭신호(Ext_clk)의 위상을 지연시키는 제2위상지연블록(200)을 더 구비하며,
    상기 주파수검출기(110) 및 상기 위상검출기(130)에는 상기 제2위상지연블록(200)으로부터 위상이 지연된 기준클럭신호(Ext_clk)가 인가되는 것을 특징으로 하는 안정화 시간이 짧은 PLL.
  13. 기준클럭신호(Ext_clk) 및 제어전압(Vctrl)을 이용하여 비교클럭신호(Clk_Ref)를 생성하고, 상기 기준클럭신호(Ext_clk)와 상기 비교클럭신호(Clk_Ref)의 주파수를 일치시키고, 상기 제어전압(Vctrl) 및 상기 기준클럭신호(Ext_clk)와 동기가 일치되는 발진제어신호(OSC)를 생성시키는 주파수고정단계;
    상기 발진제어신호(OSC) 및 상기 제어전압(Vctrl)에 응답하여 발진신호(VCO_out) 및 내부클럭신호(Int_clk)를 생성하고, 상기 기준클럭신호(Ext_clk) 및 상기 내부클럭신호(Int_clk)의 위상을 일치시키는 위상일치단계; 및
    상기의 두 단계에서 결정된 주파수 및 위상 조건을 이용하여 상기 기준클럭신호(Ext_clk)와 상기 내부클럭신호(Int_clk)의 주파수 및 위상을 일치시키는 정밀주파수고정단계를 구비하는 것을 특징으로 하는 안정화 시간이 짧은 주파수 및 위 상 안정화방법.
  14. 제13항에 있어서, 상기 주파수고정단계는,
    상기 기준클럭신호(Ext_clk)를 이용하여 제1지연클럭신호(Clk1), 제2지연클럭신호(Clk2) 및 제3지연클럭신호(Clk3)를 생성하는 단계;
    상기 기준클럭신호(Ext_clk) 및 상기 제어전압(Vctrl)을 이용하여 복제 발진신호(Rep_VCO_clk)를 생성하는 단계;
    상기 복제 발진신호(Rep_VCO_clk)를 N(N은 정수) 분주하여 복제 내부클럭신호(Rep_Int_clk)를 생성하는 단계;
    복제 내부클럭신호(Rep_Int_clk)의 위상을 지연시켜 상기 비교클럭신호(Clk_Ref)를 생성하는 단계;
    상기 비교클럭신호(Clk_Ref)의 위상과 상기 제1지연클럭신호(Clk1), 상기 제2지연클럭신호(Clk2) 및 상기 제3지연클럭신호(Clk3)의 위상을 각각 비교하여 제1주파수비교신호(F) 내지 제3주파수비교신호(S)를 생성하는 단계;
    상기 제1주파수비교신호(F) 내지 상기 제3주파수비교신호(S) 및 상기 기준클럭신호(Ext_clk)를 이용하여 상기 기준클럭신호(Ext_clk)와 상기 비교클럭신호(Clk_Ref)의 주파수를 일치시키고 상기 발진제어신호(OSC) 및 상기 제어전압(Vctrl)을 생성시키는 단계를 구비하는 것을 특징으로 하는 안정화 시간이 짧은 주파수 및 위상 안정화방법.
  15. 제14항에 있어서, 상기 제1지연클럭신호(Clk1), 상기 제2지연클럭신호(Clk2) 및 상기 제3지연클럭신호(Clk3)를 생성하는 단계는,
    상기 기준클럭신호(Ext_clk)의 주기를 2배하여 상기 제1지연클럭신호(Clk1)를 생성하고, 상기 제1지연클럭신호(Clk1)의 위상을 일정시간 지연시켜 상기 제2지연클럭신호(Clk2)를 생성하며, 상기 제2지연클럭신호(Clk2)의 위상을 일정시간 지연시켜 상기 제3지연클럭신호(Clk3)를 생성하는 것을 특징으로 하는 안정화 시간이 짧은 주파수 및 위상 안정화방법.
  16. 제14항에 있어서, 상기 제1주파수비교신호(F) 내지 제3주파수비교신호(S)를 생성하는 단계는,
    상기 비교클럭신호(Clk_Ref)의 위상과 상기 제1지연클럭신호(Clk1)의 위상을 비교하여 상기 제1주파수비교신호(F)를 생성하고, 상기 비교클럭신호(Clk_Ref)의 위상과 상기 제2지연클럭신호(Clk2)의 위상을 비교하여 상기 제2주파수비교신호(L)를 생성하며, 상기 비교클럭신호(Clk_Ref)의 위상과 상기 제3지연클럭신호(Clk3)의 위상을 비교하여 상기 제3주파수비교신호(S)를 생성하는 것을 특징으로 하는 안정화 시간이 짧은 주파수 및 위상 안정화방법.
  17. 제16항에 있어서,
    상기 제1주파수비교신호(F)는 상기 비교클럭신호(Clk_Ref)의 라이징 에지가 제1지연클럭신호(Clk1)의 라이징 에지보다 앞설 때,
    상기 제2주파수비교신호(L)는 상기 비교클럭신호(Clk_Ref)의 라이징 에지가 제2지연클럭신호(Clk2)의 라이징 에지와 동일할 때,
    그리고 상기 제3주파수비교신호(S)는 비교클럭신호(Clk_Ref)의 라이징 에지가 제3지연클럭신호(Clk3)의 라이징 에지보다 늦을 때 각각 인에이블 되는 것을 특징으로 하는 안정화 시간이 짧은 주파수 및 위상 안정화방법.
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