JPWO2002052775A1 - 半導体集積回路 - Google Patents
半導体集積回路 Download PDFInfo
- Publication number
- JPWO2002052775A1 JPWO2002052775A1 JP2002553354A JP2002553354A JPWO2002052775A1 JP WO2002052775 A1 JPWO2002052775 A1 JP WO2002052775A1 JP 2002553354 A JP2002553354 A JP 2002553354A JP 2002553354 A JP2002553354 A JP 2002553354A JP WO2002052775 A1 JPWO2002052775 A1 JP WO2002052775A1
- Authority
- JP
- Japan
- Prior art keywords
- signal
- phase
- clock signal
- semiconductor integrated
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 238000001514 detection method Methods 0.000 claims abstract description 36
- 238000005070 sampling Methods 0.000 claims abstract description 35
- 230000007704 transition Effects 0.000 claims abstract description 33
- 230000010354 integration Effects 0.000 claims description 48
- 239000003990 capacitor Substances 0.000 claims description 15
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 13
- 230000027311 M phase Effects 0.000 claims 6
- 238000010586 diagram Methods 0.000 description 14
- 230000001934 delay Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Manipulation Of Pulses (AREA)
Abstract
入力信号に大きな波形歪やジッタが生じていても、入力信号をサンプリングするために適切な位相を有するクロック信号を発生させるタイミング制御回路を含む半導体集積回路。この半導体集積回路は、クロック信号の連続する２つのパルスの間の期間において入力信号の相対的なレベルを積分する少なくとも１つの積分手段と、クロック信号の連続する２つのパルスの間の期間において入力信号の遷移を検出し、遷移の方向に対応する検出信号を出力する少なくとも１つの検出手段と、少なくとも１つの検出手段から出力される検出信号に従って少なくとも１つの積分手段の出力信号を反転する少なくとも１つのスイッチ手段と、少なくとも１つのスイッチ手段の出力信号に基いて、クロック信号の位相を制御するために用いられる位相制御信号を発生する位相制御信号発生手段とを具備する。
Description
技術分野
本発明は、一般的に半導体集積回路に関し、特に、入力信号をサンプリングするために用いるクロック信号の位相を調整するタイミング制御回路を含む半導体集積回路に関する。
背景技術
ディジタル信号の伝送や再生においては、受信又は再生された入力信号をサンプリングするためにクロック信号が用いられる。このような場合には、入力信号の遷移点に基づいて適切な位相を有するクロック信号を発生するか、又は、入力信号をオーバーサンプリングすることにより、１つのサンプリングポイントに対して複数の位相を有する多相クロック信号を発生し、その中から適切な位相を有するクロック信号を選択することが行われている。一般的に、回路規模や消費電力を低減するためには、前者の方式が選択される。以下、前者の方式について、従来技術の説明を行う。
従来は、入力信号の遷移点を検出し、この遷移点からビット周期の５０％だけずれた位置がサンプリングポイントとなるようにクロック信号を発生し、このクロック信号を用いて入力信号をサンプリングしていた。ここで、入力信号が差動信号である場合には、差動信号がクロスする位置が入力信号の遷移点に相当する。
ところで、ディジタル信号の伝送や再生においては、信号の伝送路における浮遊容量等によって波形歪やジッタが生じたり、記録再生系におけるシンボル間干渉等によって波形歪やジッタが生じる。これらの波形歪やジッタが大きくなると、従来のタイミング制御回路においては、サンプリングポイントを最適の位置に設定することが困難になる。その様子を図１〜図３に示す。
図１〜図３においては、差動入力信号に大きな波形歪やジッタが生じており、差動入力信号を構成する正相入力信号Ｉｎ１と逆相入力信号Ｉｎ２とがクロスする位置が一点に定まっていない。図１に示すように、正相入力信号Ｉｎ１と逆相入力信号Ｉｎ２との電位差が全体として最大となるタイミングｔ１〜ｔ４が、最適のサンプリングポイントを与える。しかしながら、実際には、波形歪やジッタの影響で、サンプリングポイントが最適位置から前か後にずれてしまう。例えば、図２においては、正相入力信号Ｉｎ１と逆相入力信号Ｉｎ２とがクロスする最も速いタイミングに基づいて、サンプリングポイントが設定されている。一方、図３においては、正相入力信号Ｉｎ１と逆相入力信号Ｉｎ２とがクロスする最も遅いタイミングに基づいて、サンプリングポイントが設定されている。
このように、従来のタイミング制御回路においては、大きな波形歪やジッタが存在する場合に、差動入力信号を構成する正相入力信号Ｉｎ１と逆相入力信号Ｉｎ２との電位差がサンプリングポイントにおいて小さくなってしまうため、これが主な原因となってエラーが発生し易いという問題があった。
発明の開示
そこで、上記の点に鑑み、本発明の目的は、入力信号に大きな波形歪やジッタが生じていても、入力信号をサンプリングするために適切な位相を有するクロック信号を発生させるタイミング制御回路を含む半導体集積回路を提供することである。
以上の課題を解決するため、本発明に係る半導体集積回路は、クロック信号の連続する２つのパルスの間の期間において入力信号の相対的なレベルを積分する少なくとも１つの積分手段と、クロック信号の連続する２つのパルスの間の期間において入力信号の遷移を検出し、遷移の方向に対応する検出信号を出力する少なくとも１つの検出手段と、少なくとも１つの検出手段から出力される検出信号に従って少なくとも１つの積分手段の出力信号を反転する少なくとも１つのスイッチ手段と、少なくとも１つのスイッチ手段の出力信号に基いて、クロック信号の位相を制御するために用いられる位相制御信号を発生する位相制御信号発生手段とを具備する。
上記の構成によれば、クロック信号の連続する２つのパルスの間の期間において入力信号の遷移方向に従って入力信号の相対的なレベルを積分することによりクロック信号の位相が制御されるので、入力信号に大きな波形歪やジッタが生じていても、入力信号をサンプリングするために適切な位相を有するクロック信号を発生させることができる。
発明を実施するための最良の形態
図４は、本発明の第１の実施形態に係る半導体集積回路に含まれているタイミング制御回路の構成を示す図である。
図４において、クロック信号発生回路１は、入力された差動入力信号Ｉｎ１とＩｎ２から抽出されるビット周波数成分に基づいて、入力信号をサンプリングするために用いるクロック信号を発生する。クロック信号発生回路１が出力するクロック信号の位相は、位相制御信号Ｆ／Ｓによって制御することができる。
一般的に、Ｎを自然数とすると、クロック信号発生回路１は、Ｎ個のデータに対して位相φ１〜φＮを有するＮ相のクロック信号を発生するように構成されている。Ｎの値は、例えば１０とすることができる。なお、位相φ１〜φＮを経て位相が一巡するので、位相φ（Ｎ＋１）は、位相φ１に等しいと考えて良い。さらに、クロック信号発生回路１は、これらＮ相のクロック信号の位相情報をすべて含んだシリアルクロック信号を出力するようにしても良い。
差動入力信号Ｉｎ１とＩｎ２は、第１の積分回路２と、データ遷移検出回路３にも供給される。ここで、１つの第１の積分回路２と、１つのデータ遷移検出回路３と、１つのスイッチ回路４とが組み合わされて、１つの回路ブロックを構成している。Ｎ相のクロック信号に対応して、回路ブロックの数もＮ個とされている。
各回路ブロックは、Ｎ相のクロック信号の内から所定の２つのクロック信号を供給されて動作する。各回路ブロックにおいて、第１の積分回路２から出力される差動信号は、対応するスイッチ回路４に供給される。スイッチ回路４の切換動作は、対応するデータ遷移検出回路３から出力される検出信号によって制御される。
Ｎ個のスイッチ回路４から出力される差動信号は、それぞれ合成されて第２の積分回路５に供給される。第２の積分回路５とレベル検出回路６とは、位相制御信号発生手段を構成している。この位相制御信号発生手段は、Ｎ個のスイッチ回路４の出力に基づいて、クロック信号の位相を早めるか遅くするかを制御するために用いられる位相制御信号Ｆ／Ｓを発生し、クロック信号発生回路１に供給する。即ち、第２の積分回路５が、Ｎ個のスイッチ回路４から出力される差動信号をそれぞれ積分すると、レベル検出回路６が、第２の積分回路５から出力される差動信号の差成分を検出することにより、位相制御信号Ｆ／Ｓを作成する。
次に、図４に示す回路の構成及び動作について、詳しく説明する。
Ｎ個の第１の積分回路２は、連続する２つのクロックパルスの間の期間φ１〜φ２、φ２〜φ３、・・・、又はφＮ〜φ１において、差動入力信号Ｉｎ１とＩｎ２の差成分を積分して、差動信号として出力する。
図５に示すように、第１の積分回路２は、差動増幅回路８の差動出力に２つのキャパシタＣ１及びＣ２を接続することにより構成することができる。差動増幅回路８には、Ｎ相クロック信号の中から、位相φｉを有するクロック信号と位相φ（ｉ＋１）を有するクロック信号とが供給される。差動増幅回路８は、位相φｉを有するクロック信号がハイレベルであり、位相φ（ｉ＋１）を有するクロック信号がローレベルである期間φｉ〜φ（ｉ＋１）においてのみ活性化され、その期間において差動入力信号Ｉｎ１とＩｎ２の差成分を積分して、得られた電荷をキャパシタＣ１及びＣ２にそれぞれ蓄える。
再び図１を参照すると、データ遷移検出回路３は、連続する２つのクロックパルスの間の期間φ１〜φ２、φ２〜φ３、・・・、又はφＮ〜φ１における差動入力信号のレベルに基づいて、データが遷移したことを検出し、遷移の方向に対応する検出信号を出力する。
スイッチ回路４は、データ遷移検出回路３から出力される検出信号がデータが遷移したことを示す場合のみ、第１の積分回路２の出力を第２の積分回路５の入力に接続する。その際、データが“０”から“１”に遷移した場合には、第１の積分回路２の非反転出力を第２の積分回路５の正相入力に接続すると共に、第１の積分回路２の反転出力を第２の積分回路５の逆相入力に接続する。一方、データが“１”から“０”に遷移した場合には、第１の積分回路２の反転出力を第２の積分回路５の正送入力に接続すると共に、第１の積分回路２の非反転出力を第２の積分回路５の逆相入力に接続する。なお、データが遷移しない場合には、第１の積分回路２の出力は、第２の積分回路５に接続されない。
このように動作させることにより、図６に示すように、入力信号の遷移の方向に従って、積分値の符号が決定される。即ち、データが“０”から“１”に遷移する期間ｔ１〜ｔ２においては、Ｉｎ１＜Ｉｎ２の場合に積分値をマイナスとし、Ｉｎ１＞Ｉｎ２の場合に積分値をプラスとする。一方、データが“１”から“０”に遷移する期間ｔ２〜ｔ３においては、Ｉｎ１＜Ｉｎ２の場合に積分値をプラスとし、Ｉｎ１＞Ｉｎ２の場合に積分値をマイナスとする。
図６に示すように、サンプリングポイントが最適の位置に設定されている場合には、プラスの領域の面積とマイナスの領域の面積とが等しくなり、プラスの積分値とマイナスの積分値とが相殺されて、第１の積分回路２（図１）の差動出力が等しいレベルになる。
これに対し、図７に示すように、サンプリングポイントが最適の位置よりも前になった場合には、マイナスの領域の面積がプラスの領域の面積よりも大きくなり、第１の積分回路２（図１）の差動出力において、反転出力が非反転出力よりも大きくなる。
一方、図８に示すように、サンプリングポイントが最適の位置よりも後になった場合には、プラスの領域の面積がマイナスの領域の面積よりも大きくなり、第１の積分回路２（図１）の差動出力において、非反転出力が反転出力よりも大きくなる。
図１に示す第２の積分回路５は、サンプリング位相φ１〜φＮについて設けられたＮ個の第１の積分回路２の差動出力を、全サンプリング期間に渡って積分するために設けられている。図９に示すように、第２の積分回路５は、２つのキャパシタＣ３及びＣ４により構成することができる。第２の積分回路の積分期間は、第１の積分回路の積分期間よりも長くすることが望ましい。従って、キャパシタＣ３及びＣ４の容量は、キャパシタＣ１及びＣ２（図５）の容量よりも大きくする。
再び図１を参照すると、レベル検出回路６は、第２の積分回路５から出力される差動信号Ｏｕｔ１、Ｏｕｔ２の差成分を検出し、比較結果に基づいて位相制御信号Ｆ／Ｓを出力する。即ち、レベル検出回路６は、Ｏｕｔ１＞Ｏｕｔ２の場合には位相制御信号Ｆ／Ｓをハイレベルとし、Ｏｕｔ１＜Ｏｕｔ２の場合には位相制御信号Ｆ／Ｓをローレベルとする。従って、サンプリングポイントが最適の位置よりも前になった場合には位相制御信号Ｆ／Ｓがローレベルとなり、サンプリングポイントが最適の位置よりも後になった場合には位相制御信号Ｆ／Ｓがハイレベルとなる。
レベル検出回路６が出力する位相制御信号Ｆ／Ｓは、クロック信号発生回路１に供給される。クロック信号発生回路１は、位相制御信号Ｆ／Ｓがローレベルである場合にはクロック信号の位相を遅らせ、位相制御信号Ｆ／Ｓがハイレベルである場合にはクロック信号の位相を早める。このようにして、一種のＰＬＬ（フェーズ・ロックド・ループ）が構成され、クロック信号が、入力信号をサンプリングするための最適のタイミングに調整される。なお、クロック信号発生回路１が電圧制御発振器（ＶＣＯ）を含むように構成し、第２の積分回路のアナログ出力信号（差動信号又はシングル信号）を用いて制御するようにしても良い。
次に、本発明の第２の実施形態について説明する。図１０は、本発明の第２の実施形態に係る半導体集積回路に含まれているタイミング制御回路の構成を示す図である。本実施形態においては、第１の実施形態におけるクロック信号発生回路に替わって、入力されたＮ相のクロック信号を位相制御信号に従って遅延させる可変遅延回路が用いられている。同じＮ相のクロック信号が他の回路においても使用されている場合には、別個にクロック信号発生回路を設けるよりも、回路規模が比較的小さい可変遅延回路を設ける方が適している。
図１０に示すタイミング制御回路１０において、可変遅延回路７は、供給されたＮ相のクロック信号Ｃｋ１〜ＣｋＮを、位相制御信号Ｆ／Ｓに従って遅延させる。遅延されたＮ相のクロック信号φ１〜φＮは、複数の第１の積分回路２と、複数のデータ遷移検出回路３とに供給される。第１の実施形態におけるのと同様に、１つの第１の積分回路２と、１つのデータ遷移検出回路３と、１つのスイッチ回路４とが組み合わされて、１つの回路ブロックを構成している。複数の回路ブロックに含まれている複数のスイッチ回路４の出力は合成されて、第２の積分回路５に供給される。レベル検出回路６は、第２の積分回路５の出力に基づいて、クロック信号の位相を早めるか遅くするかを制御するための位相制御信号Ｆ／Ｓを作成する。
レベル検出回路６が出力する位相制御信号Ｆ／Ｓは、可変遅延回路７に供給される。可変遅延回路７は、位相制御信号Ｆ／Ｓがローレベルである場合にはクロック信号の位相を遅らせ、位相制御信号Ｆ／Ｓがハイレベルである場合にはクロック信号の位相を早める。このようにして、Ｎ相のクロック信号が、入力信号をサンプリングするための最適のタイミングに調整される。
次に、本発明の第３の実施形態について説明する。図１１は、本発明の第３の実施形態に係る半導体集積回路に含まれているタイミング制御回路の構成を示す図である。本実施形態においては、３種類の入力信号に対応して、第２の実施形態に係るタイミング制御回路が３系統用いられる。
図１１において、３種類の入力信号が、ＲＧＢ毎のシリアル画像データであるとする。即ち、Ｒチャンネルの差動入力信号ＩｎＲ１、ＩｎＲ２がタイミング制御回路１０Ｒに入力され、Ｇチャンネルの差動入力信号ＩｎＧ１、ＩｎＧ２がタイミング制御回路１０Ｇに入力され、Ｂチャンネルの差動入力信号ＩｎＢ１、ＩｎＢ２がタイミング制御回路１０Ｂに入力される。これらのタイミング制御回路１０Ｒ〜１０Ｂには、Ｎ相のクロック信号Ｃｋ１〜ＣｋＮが供給される。タイミング制御回路１０Ｒ〜１０Ｂに含まれている可変遅延回路は、供給されたＮ相のクロック信号Ｃｋ１〜ＣｋＮを、それぞれの位相制御信号に従って遅延させる。
これにより、タイミング制御回路１０Ｒからは、Ｒチャンネルの差動入力信号ＩｎＲ１、ＩｎＲ２をサンプリングするためのクロック信号φＲ１〜φＲＮが出力され、タイミング制御回路１０Ｇからは、Ｇチャンネルの差動入力信号ＩｎＧ１、ＩｎＧ２をサンプリングするためのクロック信号φＧ１〜φＧＮが出力され、タイミング制御回路１０Ｂからは、Ｂチャンネルの差動入力信号ＩｎＢ１、ＩｎＢ２をサンプリングするためのクロック信号φＢ１〜φＢＮが出力される。
このように、本実施形態においては、３つのチャンネル間においてＮ相のクロック信号Ｃｋ１〜ＣｋＮを共通に使用しているので、各チャンネル毎にクロック信号発生回路を設けるよりも回路規模を削減することができる。
以上、本発明を実施形態に基づいて説明したが、本発明は、上記の実施形態に限定されることなく、特許請求の範囲に記載される範囲内で自由に変形、変更することが可能である。
本発明によれば、入力信号に大きな波形歪やジッタが生じていても、入力信号をサンプリングするために適切な位相を有するクロック信号を発生させることができるので、クロック信号の位相マージンを向上させ、エラーレートを低減することが可能である。
産業上の利用可能性
本発明に係る半導体集積回路は、入力信号をサンプリングするために用いるクロック信号の位相が調整される画像機器やコンピュータ等において利用することが可能である。
【図面の簡単な説明】
本発明の利点及び特徴は、以下の詳細な説明と図面とを関連させて考察すれば明らかになる。これらの図面において、同じ参照番号は同じ構成要素を指している。
図１は、差動入力信号に大きな波形歪やジッタが生じている場合における最適のサンプリングポイントを示す図である。
図２は、差動入力信号に大きな波形歪やジッタが生じている場合において、サンプリングポイントが最適位置から前にずれた状態を示す図である。
図３は、差動入力信号に大きな波形歪やジッタが生じている場合において、サンプリングポイントが最適位置から後にずれた状態を示す図である。
図４は、本発明の第１の実施形態に係る半導体集積回路に含まれているタイミング制御回路の構成を示す図である。
図５は、図４に示す第１の積分回路の具体的な回路例を示す図である。
図６は、サンプリングポイントが最適の位置に設定されている場合における入力信号の波形と積分値との関係を示す図である。
図７は、サンプリングポイントが最適の位置よりも前になった場合における入力信号の波形と積分値との関係を示す図である。
図８は、サンプリングポイントが最適の位置よりも後になった場合における入力信号の波形と積分値との関係を示す図である。
図９は、図４に示す第２の積分回路の具体的な回路例を示す図である。
図１０は、本発明の第２の実施形態に係る半導体集積回路に含まれているタイミング制御回路の構成を示す図である。
図１１は、本発明の第３の実施形態に係る半導体集積回路に含まれているタイミング制御回路の構成を示す回路図である。
本発明は、一般的に半導体集積回路に関し、特に、入力信号をサンプリングするために用いるクロック信号の位相を調整するタイミング制御回路を含む半導体集積回路に関する。
背景技術
ディジタル信号の伝送や再生においては、受信又は再生された入力信号をサンプリングするためにクロック信号が用いられる。このような場合には、入力信号の遷移点に基づいて適切な位相を有するクロック信号を発生するか、又は、入力信号をオーバーサンプリングすることにより、１つのサンプリングポイントに対して複数の位相を有する多相クロック信号を発生し、その中から適切な位相を有するクロック信号を選択することが行われている。一般的に、回路規模や消費電力を低減するためには、前者の方式が選択される。以下、前者の方式について、従来技術の説明を行う。
従来は、入力信号の遷移点を検出し、この遷移点からビット周期の５０％だけずれた位置がサンプリングポイントとなるようにクロック信号を発生し、このクロック信号を用いて入力信号をサンプリングしていた。ここで、入力信号が差動信号である場合には、差動信号がクロスする位置が入力信号の遷移点に相当する。
ところで、ディジタル信号の伝送や再生においては、信号の伝送路における浮遊容量等によって波形歪やジッタが生じたり、記録再生系におけるシンボル間干渉等によって波形歪やジッタが生じる。これらの波形歪やジッタが大きくなると、従来のタイミング制御回路においては、サンプリングポイントを最適の位置に設定することが困難になる。その様子を図１〜図３に示す。
図１〜図３においては、差動入力信号に大きな波形歪やジッタが生じており、差動入力信号を構成する正相入力信号Ｉｎ１と逆相入力信号Ｉｎ２とがクロスする位置が一点に定まっていない。図１に示すように、正相入力信号Ｉｎ１と逆相入力信号Ｉｎ２との電位差が全体として最大となるタイミングｔ１〜ｔ４が、最適のサンプリングポイントを与える。しかしながら、実際には、波形歪やジッタの影響で、サンプリングポイントが最適位置から前か後にずれてしまう。例えば、図２においては、正相入力信号Ｉｎ１と逆相入力信号Ｉｎ２とがクロスする最も速いタイミングに基づいて、サンプリングポイントが設定されている。一方、図３においては、正相入力信号Ｉｎ１と逆相入力信号Ｉｎ２とがクロスする最も遅いタイミングに基づいて、サンプリングポイントが設定されている。
このように、従来のタイミング制御回路においては、大きな波形歪やジッタが存在する場合に、差動入力信号を構成する正相入力信号Ｉｎ１と逆相入力信号Ｉｎ２との電位差がサンプリングポイントにおいて小さくなってしまうため、これが主な原因となってエラーが発生し易いという問題があった。
発明の開示
そこで、上記の点に鑑み、本発明の目的は、入力信号に大きな波形歪やジッタが生じていても、入力信号をサンプリングするために適切な位相を有するクロック信号を発生させるタイミング制御回路を含む半導体集積回路を提供することである。
以上の課題を解決するため、本発明に係る半導体集積回路は、クロック信号の連続する２つのパルスの間の期間において入力信号の相対的なレベルを積分する少なくとも１つの積分手段と、クロック信号の連続する２つのパルスの間の期間において入力信号の遷移を検出し、遷移の方向に対応する検出信号を出力する少なくとも１つの検出手段と、少なくとも１つの検出手段から出力される検出信号に従って少なくとも１つの積分手段の出力信号を反転する少なくとも１つのスイッチ手段と、少なくとも１つのスイッチ手段の出力信号に基いて、クロック信号の位相を制御するために用いられる位相制御信号を発生する位相制御信号発生手段とを具備する。
上記の構成によれば、クロック信号の連続する２つのパルスの間の期間において入力信号の遷移方向に従って入力信号の相対的なレベルを積分することによりクロック信号の位相が制御されるので、入力信号に大きな波形歪やジッタが生じていても、入力信号をサンプリングするために適切な位相を有するクロック信号を発生させることができる。
発明を実施するための最良の形態
図４は、本発明の第１の実施形態に係る半導体集積回路に含まれているタイミング制御回路の構成を示す図である。
図４において、クロック信号発生回路１は、入力された差動入力信号Ｉｎ１とＩｎ２から抽出されるビット周波数成分に基づいて、入力信号をサンプリングするために用いるクロック信号を発生する。クロック信号発生回路１が出力するクロック信号の位相は、位相制御信号Ｆ／Ｓによって制御することができる。
一般的に、Ｎを自然数とすると、クロック信号発生回路１は、Ｎ個のデータに対して位相φ１〜φＮを有するＮ相のクロック信号を発生するように構成されている。Ｎの値は、例えば１０とすることができる。なお、位相φ１〜φＮを経て位相が一巡するので、位相φ（Ｎ＋１）は、位相φ１に等しいと考えて良い。さらに、クロック信号発生回路１は、これらＮ相のクロック信号の位相情報をすべて含んだシリアルクロック信号を出力するようにしても良い。
差動入力信号Ｉｎ１とＩｎ２は、第１の積分回路２と、データ遷移検出回路３にも供給される。ここで、１つの第１の積分回路２と、１つのデータ遷移検出回路３と、１つのスイッチ回路４とが組み合わされて、１つの回路ブロックを構成している。Ｎ相のクロック信号に対応して、回路ブロックの数もＮ個とされている。
各回路ブロックは、Ｎ相のクロック信号の内から所定の２つのクロック信号を供給されて動作する。各回路ブロックにおいて、第１の積分回路２から出力される差動信号は、対応するスイッチ回路４に供給される。スイッチ回路４の切換動作は、対応するデータ遷移検出回路３から出力される検出信号によって制御される。
Ｎ個のスイッチ回路４から出力される差動信号は、それぞれ合成されて第２の積分回路５に供給される。第２の積分回路５とレベル検出回路６とは、位相制御信号発生手段を構成している。この位相制御信号発生手段は、Ｎ個のスイッチ回路４の出力に基づいて、クロック信号の位相を早めるか遅くするかを制御するために用いられる位相制御信号Ｆ／Ｓを発生し、クロック信号発生回路１に供給する。即ち、第２の積分回路５が、Ｎ個のスイッチ回路４から出力される差動信号をそれぞれ積分すると、レベル検出回路６が、第２の積分回路５から出力される差動信号の差成分を検出することにより、位相制御信号Ｆ／Ｓを作成する。
次に、図４に示す回路の構成及び動作について、詳しく説明する。
Ｎ個の第１の積分回路２は、連続する２つのクロックパルスの間の期間φ１〜φ２、φ２〜φ３、・・・、又はφＮ〜φ１において、差動入力信号Ｉｎ１とＩｎ２の差成分を積分して、差動信号として出力する。
図５に示すように、第１の積分回路２は、差動増幅回路８の差動出力に２つのキャパシタＣ１及びＣ２を接続することにより構成することができる。差動増幅回路８には、Ｎ相クロック信号の中から、位相φｉを有するクロック信号と位相φ（ｉ＋１）を有するクロック信号とが供給される。差動増幅回路８は、位相φｉを有するクロック信号がハイレベルであり、位相φ（ｉ＋１）を有するクロック信号がローレベルである期間φｉ〜φ（ｉ＋１）においてのみ活性化され、その期間において差動入力信号Ｉｎ１とＩｎ２の差成分を積分して、得られた電荷をキャパシタＣ１及びＣ２にそれぞれ蓄える。
再び図１を参照すると、データ遷移検出回路３は、連続する２つのクロックパルスの間の期間φ１〜φ２、φ２〜φ３、・・・、又はφＮ〜φ１における差動入力信号のレベルに基づいて、データが遷移したことを検出し、遷移の方向に対応する検出信号を出力する。
スイッチ回路４は、データ遷移検出回路３から出力される検出信号がデータが遷移したことを示す場合のみ、第１の積分回路２の出力を第２の積分回路５の入力に接続する。その際、データが“０”から“１”に遷移した場合には、第１の積分回路２の非反転出力を第２の積分回路５の正相入力に接続すると共に、第１の積分回路２の反転出力を第２の積分回路５の逆相入力に接続する。一方、データが“１”から“０”に遷移した場合には、第１の積分回路２の反転出力を第２の積分回路５の正送入力に接続すると共に、第１の積分回路２の非反転出力を第２の積分回路５の逆相入力に接続する。なお、データが遷移しない場合には、第１の積分回路２の出力は、第２の積分回路５に接続されない。
このように動作させることにより、図６に示すように、入力信号の遷移の方向に従って、積分値の符号が決定される。即ち、データが“０”から“１”に遷移する期間ｔ１〜ｔ２においては、Ｉｎ１＜Ｉｎ２の場合に積分値をマイナスとし、Ｉｎ１＞Ｉｎ２の場合に積分値をプラスとする。一方、データが“１”から“０”に遷移する期間ｔ２〜ｔ３においては、Ｉｎ１＜Ｉｎ２の場合に積分値をプラスとし、Ｉｎ１＞Ｉｎ２の場合に積分値をマイナスとする。
図６に示すように、サンプリングポイントが最適の位置に設定されている場合には、プラスの領域の面積とマイナスの領域の面積とが等しくなり、プラスの積分値とマイナスの積分値とが相殺されて、第１の積分回路２（図１）の差動出力が等しいレベルになる。
これに対し、図７に示すように、サンプリングポイントが最適の位置よりも前になった場合には、マイナスの領域の面積がプラスの領域の面積よりも大きくなり、第１の積分回路２（図１）の差動出力において、反転出力が非反転出力よりも大きくなる。
一方、図８に示すように、サンプリングポイントが最適の位置よりも後になった場合には、プラスの領域の面積がマイナスの領域の面積よりも大きくなり、第１の積分回路２（図１）の差動出力において、非反転出力が反転出力よりも大きくなる。
図１に示す第２の積分回路５は、サンプリング位相φ１〜φＮについて設けられたＮ個の第１の積分回路２の差動出力を、全サンプリング期間に渡って積分するために設けられている。図９に示すように、第２の積分回路５は、２つのキャパシタＣ３及びＣ４により構成することができる。第２の積分回路の積分期間は、第１の積分回路の積分期間よりも長くすることが望ましい。従って、キャパシタＣ３及びＣ４の容量は、キャパシタＣ１及びＣ２（図５）の容量よりも大きくする。
再び図１を参照すると、レベル検出回路６は、第２の積分回路５から出力される差動信号Ｏｕｔ１、Ｏｕｔ２の差成分を検出し、比較結果に基づいて位相制御信号Ｆ／Ｓを出力する。即ち、レベル検出回路６は、Ｏｕｔ１＞Ｏｕｔ２の場合には位相制御信号Ｆ／Ｓをハイレベルとし、Ｏｕｔ１＜Ｏｕｔ２の場合には位相制御信号Ｆ／Ｓをローレベルとする。従って、サンプリングポイントが最適の位置よりも前になった場合には位相制御信号Ｆ／Ｓがローレベルとなり、サンプリングポイントが最適の位置よりも後になった場合には位相制御信号Ｆ／Ｓがハイレベルとなる。
レベル検出回路６が出力する位相制御信号Ｆ／Ｓは、クロック信号発生回路１に供給される。クロック信号発生回路１は、位相制御信号Ｆ／Ｓがローレベルである場合にはクロック信号の位相を遅らせ、位相制御信号Ｆ／Ｓがハイレベルである場合にはクロック信号の位相を早める。このようにして、一種のＰＬＬ（フェーズ・ロックド・ループ）が構成され、クロック信号が、入力信号をサンプリングするための最適のタイミングに調整される。なお、クロック信号発生回路１が電圧制御発振器（ＶＣＯ）を含むように構成し、第２の積分回路のアナログ出力信号（差動信号又はシングル信号）を用いて制御するようにしても良い。
次に、本発明の第２の実施形態について説明する。図１０は、本発明の第２の実施形態に係る半導体集積回路に含まれているタイミング制御回路の構成を示す図である。本実施形態においては、第１の実施形態におけるクロック信号発生回路に替わって、入力されたＮ相のクロック信号を位相制御信号に従って遅延させる可変遅延回路が用いられている。同じＮ相のクロック信号が他の回路においても使用されている場合には、別個にクロック信号発生回路を設けるよりも、回路規模が比較的小さい可変遅延回路を設ける方が適している。
図１０に示すタイミング制御回路１０において、可変遅延回路７は、供給されたＮ相のクロック信号Ｃｋ１〜ＣｋＮを、位相制御信号Ｆ／Ｓに従って遅延させる。遅延されたＮ相のクロック信号φ１〜φＮは、複数の第１の積分回路２と、複数のデータ遷移検出回路３とに供給される。第１の実施形態におけるのと同様に、１つの第１の積分回路２と、１つのデータ遷移検出回路３と、１つのスイッチ回路４とが組み合わされて、１つの回路ブロックを構成している。複数の回路ブロックに含まれている複数のスイッチ回路４の出力は合成されて、第２の積分回路５に供給される。レベル検出回路６は、第２の積分回路５の出力に基づいて、クロック信号の位相を早めるか遅くするかを制御するための位相制御信号Ｆ／Ｓを作成する。
レベル検出回路６が出力する位相制御信号Ｆ／Ｓは、可変遅延回路７に供給される。可変遅延回路７は、位相制御信号Ｆ／Ｓがローレベルである場合にはクロック信号の位相を遅らせ、位相制御信号Ｆ／Ｓがハイレベルである場合にはクロック信号の位相を早める。このようにして、Ｎ相のクロック信号が、入力信号をサンプリングするための最適のタイミングに調整される。
次に、本発明の第３の実施形態について説明する。図１１は、本発明の第３の実施形態に係る半導体集積回路に含まれているタイミング制御回路の構成を示す図である。本実施形態においては、３種類の入力信号に対応して、第２の実施形態に係るタイミング制御回路が３系統用いられる。
図１１において、３種類の入力信号が、ＲＧＢ毎のシリアル画像データであるとする。即ち、Ｒチャンネルの差動入力信号ＩｎＲ１、ＩｎＲ２がタイミング制御回路１０Ｒに入力され、Ｇチャンネルの差動入力信号ＩｎＧ１、ＩｎＧ２がタイミング制御回路１０Ｇに入力され、Ｂチャンネルの差動入力信号ＩｎＢ１、ＩｎＢ２がタイミング制御回路１０Ｂに入力される。これらのタイミング制御回路１０Ｒ〜１０Ｂには、Ｎ相のクロック信号Ｃｋ１〜ＣｋＮが供給される。タイミング制御回路１０Ｒ〜１０Ｂに含まれている可変遅延回路は、供給されたＮ相のクロック信号Ｃｋ１〜ＣｋＮを、それぞれの位相制御信号に従って遅延させる。
これにより、タイミング制御回路１０Ｒからは、Ｒチャンネルの差動入力信号ＩｎＲ１、ＩｎＲ２をサンプリングするためのクロック信号φＲ１〜φＲＮが出力され、タイミング制御回路１０Ｇからは、Ｇチャンネルの差動入力信号ＩｎＧ１、ＩｎＧ２をサンプリングするためのクロック信号φＧ１〜φＧＮが出力され、タイミング制御回路１０Ｂからは、Ｂチャンネルの差動入力信号ＩｎＢ１、ＩｎＢ２をサンプリングするためのクロック信号φＢ１〜φＢＮが出力される。
このように、本実施形態においては、３つのチャンネル間においてＮ相のクロック信号Ｃｋ１〜ＣｋＮを共通に使用しているので、各チャンネル毎にクロック信号発生回路を設けるよりも回路規模を削減することができる。
以上、本発明を実施形態に基づいて説明したが、本発明は、上記の実施形態に限定されることなく、特許請求の範囲に記載される範囲内で自由に変形、変更することが可能である。
本発明によれば、入力信号に大きな波形歪やジッタが生じていても、入力信号をサンプリングするために適切な位相を有するクロック信号を発生させることができるので、クロック信号の位相マージンを向上させ、エラーレートを低減することが可能である。
産業上の利用可能性
本発明に係る半導体集積回路は、入力信号をサンプリングするために用いるクロック信号の位相が調整される画像機器やコンピュータ等において利用することが可能である。
【図面の簡単な説明】
本発明の利点及び特徴は、以下の詳細な説明と図面とを関連させて考察すれば明らかになる。これらの図面において、同じ参照番号は同じ構成要素を指している。
図１は、差動入力信号に大きな波形歪やジッタが生じている場合における最適のサンプリングポイントを示す図である。
図２は、差動入力信号に大きな波形歪やジッタが生じている場合において、サンプリングポイントが最適位置から前にずれた状態を示す図である。
図３は、差動入力信号に大きな波形歪やジッタが生じている場合において、サンプリングポイントが最適位置から後にずれた状態を示す図である。
図４は、本発明の第１の実施形態に係る半導体集積回路に含まれているタイミング制御回路の構成を示す図である。
図５は、図４に示す第１の積分回路の具体的な回路例を示す図である。
図６は、サンプリングポイントが最適の位置に設定されている場合における入力信号の波形と積分値との関係を示す図である。
図７は、サンプリングポイントが最適の位置よりも前になった場合における入力信号の波形と積分値との関係を示す図である。
図８は、サンプリングポイントが最適の位置よりも後になった場合における入力信号の波形と積分値との関係を示す図である。
図９は、図４に示す第２の積分回路の具体的な回路例を示す図である。
図１０は、本発明の第２の実施形態に係る半導体集積回路に含まれているタイミング制御回路の構成を示す図である。
図１１は、本発明の第３の実施形態に係る半導体集積回路に含まれているタイミング制御回路の構成を示す回路図である。
Claims (15)
- 入力信号をサンプリングするために用いられるクロック信号の位相を制御する機能を有する半導体集積回路であって、
クロック信号の連続する２つのパルスの間の期間において入力信号の相対的なレベルを積分する少なくとも１つの積分手段と、
クロック信号の連続する２つのパルスの間の期間において入力信号の遷移を検出し、遷移の方向に対応する検出信号を出力する少なくとも１つの検出手段と、
前記少なくとも１つの検出手段から出力される検出信号に従って前記少なくとも１つの積分手段の出力信号を反転する少なくとも１つのスイッチ手段と、
前記少なくとも１つのスイッチ手段の出力信号に基いて、クロック信号の位相を制御するために用いられる位相制御信号を発生する位相制御信号発生手段と、
を具備する半導体集積回路。 - 前記位相制御信号発生手段によって発生された位相制御信号に従った位相でクロック信号を発生するクロック信号発生手段をさらに具備する請求項１記載の半導体集積回路。
- Ｍを２以上の整数として、前記位相制御信号発生手段によって発生された位相制御信号に従った位相でＭ相のクロック信号を発生するクロック信号発生手段と、
Ｍ相のクロック信号の連続する２つのパルスの間の期間において、入力信号の相対的なレベルを積分するＭ個の積分手段と、
Ｍ相のクロック信号の連続する２つのパルスの間の期間において、入力信号の遷移を検出し、遷移の方向に対応する検出信号を出力するＭ個の検出手段と、
前記Ｍ個の検出手段から出力される検出信号に従って、前記Ｍ個の積分手段の出力信号をそれぞれ反転するＭ個のスイッチ手段と、
前記Ｍ個のスイッチ手段の出力信号に基いて、クロック信号の位相を制御するために用いられる位相制御信号を発生する位相制御信号発生手段と、
を具備する請求項２記載の半導体集積回路。 - 前記位相制御信号発生手段によって発生された位相制御信号に従って、入力されたクロック信号の位相を遅延させる可変遅延手段をさらに具備する請求項１記載の半導体集積回路。
- Ｍを２以上の整数として、前記位相制御信号発生手段によって発生された位相制御信号に従って、入力されたＭ相のクロック信号の位相を遅延させる可変遅延手段と、
Ｍ相のクロック信号の連続する２つのパルスの間の期間において、入力信号の相対的なレベルを積分するＭ個の積分手段と、
Ｍ相のクロック信号の連続する２つのパルスの間の期間において、入力信号の遷移を検出し、遷移の方向に対応する検出信号を出力するＭ個の検出手段と、
前記Ｍ個の検出手段から出力される検出信号に従って、前記Ｍ個の積分手段の出力信号をそれぞれ反転するＭ個のスイッチ手段と、
前記Ｍ個のスイッチ手段の出力信号に基いて、クロック信号の位相を制御するために用いられる位相制御信号を発生する位相制御信号発生手段と、
を具備する請求項４記載の半導体集積回路。 - 前記少なくとも１つの積分手段が、増幅回路とキャパシタとを含み、入力信号の相対的なレベルを前記キャパシタにチャージされる電荷量に変換する、請求項１記載の半導体集積回路。
- 前記位相制御信号発生手段が、
前記少なくとも１つのスイッチ手段の出力信号を積分する第２の積分手段と、
前記第２の積分手段の出力信号のレベルを検出することにより、クロック信号の位相を制御するために用いられる位相制御信号を発生するレベル検出手段と、
を含む、請求項１記載の半導体集積回路。 - 前記第２の積分手段が、キャパシタを含む、請求項７記載の半導体集積回路。
- 前記第２の積分手段が、前記少なくとも１つの積分手段のキャパシタよりも大きい容量を有するキャパシタを含む、請求項８記載の半導体集積回路。
- 第１の入力信号と第２の入力信号とを含む差動入力信号をサンプリングするために用いられるクロック信号の位相を制御する機能を有する請求項１記載の半導体集積回路であって、
クロック信号の連続する２つのパルスの間の期間において第１の入力信号と第２の入力信号との差成分を積分して差動信号を出力する少なくとも１つの積分手段と、
クロック信号の連続する２つのパルスの間の期間において第１の入力信号と第２の入力信号との差成分の遷移を検出し、遷移の方向に対応する検出信号を出力する少なくとも１つの検出手段と、
前記少なくとも１つの検出手段から出力される検出信号に従って前記少なくとも１つの積分手段から出力される差動信号を切り換える少なくとも１つのスイッチ手段と、
前記少なくとも１つのスイッチ手段から出力される差動信号に基いて、クロック信号の位相を制御するために用いられる位相制御信号を発生する位相制御信号発生手段と、
を具備する半導体集積回路。 - 前記少なくとも１つの積分手段が、差動増幅回路と２つのキャパシタとを含み、第１の入力信号と第２の入力信号との差成分を前記２つのキャパシタにチャージされる電荷量に変換する、請求項１０記載の半導体集積回路。
- 前記位相制御信号発生手段が、
前記少なくとも１つのスイッチ手段から出力される差動信号を積分する第２の積分手段と、
前記第２の積分手段から出力される差動信号の差成分を検出することにより、クロック信号の位相を制御するために用いられる位相制御信号を発生するレベル検出手段と、
を含む、請求項１０記載の半導体集積回路。 - 前記第２の積分手段が、２つのキャパシタを含む、請求項１２記載の半導体集積回路。
- 前記第２の積分手段が、前記少なくとも１つの積分手段の２つのキャパシタの各々よりも大きい容量を各々が有する２つのキャパシタを含む、請求項１３記載の半導体集積回路。
- Ｌを２以上の整数として、Ｌ個の入力信号をサンプリングするために用いられるＬ種類のクロック信号の位相をそれぞれ制御する機能を有する半導体集積回路であって、
入力された１種類のクロック信号の位相をＬ個の位相制御信号に従ってそれぞれ遅延させるＬ個の可変遅延手段と、
Ｌ個のタイミング制御回路であって、各々が、クロック信号の連続する２つのパルスの間の期間において入力信号の相対的なレベルを積分する少なくとも１つの積分手段と、クロック信号の連続する２つのパルスの間の期間において入力信号の遷移を検出し、遷移の方向に対応する検出信号を出力する少なくとも１つの検出手段と、前記少なくとも１つの検出手段から出力される検出信号に従って前記少なくとも１つの積分手段の出力信号を反転する少なくとも１つのスイッチ手段と、前記少なくとも１つのスイッチ手段の出力信号に基いて、前記Ｌ個の可変遅延手段のそれぞれにおいてクロック信号の位相を制御するために用いられる位相制御信号を発生する位相制御信号発生手段とを含む、前記Ｌ個のタイミング制御回路と、
を具備する半導体集積回路。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000393118 | 2000-12-25 | ||
| JP2000393118 | 2000-12-25 | ||
| PCT/JP2001/009278 WO2002052775A1 (fr) | 2000-12-25 | 2001-10-23 | Circuit integre a semi-conducteurs |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2002052775A1 true JPWO2002052775A1 (ja) | 2004-04-30 |
| JP3802487B2 JP3802487B2 (ja) | 2006-07-26 |
Family
ID=18858991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002553354A Expired - Fee Related JP3802487B2 (ja) | 2000-12-25 | 2001-10-23 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP3802487B2 (ja) |
| TW (1) | TW511277B (ja) |
| WO (1) | WO2002052775A1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5928130B2 (ja) | 2012-04-25 | 2016-06-01 | 富士通株式会社 | 補間回路および受信回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5895430A (ja) * | 1981-12-02 | 1983-06-07 | Matsushita Electric Ind Co Ltd | フェ−ズ・ロックド・ル−プ回路 |
| JPS6084016A (ja) * | 1983-10-14 | 1985-05-13 | Canon Inc | Ｐｌｌ回路 |
| JPH0783260B2 (ja) * | 1989-07-18 | 1995-09-06 | ナカミチ株式会社 | クロック形成回路 |
-
2001
- 2001-10-23 JP JP2002553354A patent/JP3802487B2/ja not_active Expired - Fee Related
- 2001-10-23 WO PCT/JP2001/009278 patent/WO2002052775A1/ja active Application Filing
- 2001-10-29 TW TW90126790A patent/TW511277B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| TW511277B (en) | 2002-11-21 |
| JP3802487B2 (ja) | 2006-07-26 |
| WO2002052775A1 (fr) | 2002-07-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7158596B2 (en) | Communication system and method for sending and receiving data at a higher or lower sample rate than a network frame rate using a phase locked loop | |
| US7106224B2 (en) | Communication system and method for sample rate converting data onto or from a network using a high speed frequency comparison technique | |
| JP2909740B2 (ja) | 位相整合回路 | |
| US20040062121A1 (en) | Semiconductor memory device having duty cycle correction circuit and interpolation circuit interpolating clock signal in the semiconductor memory device | |
| US11671086B2 (en) | Circuit system | |
| JP3278546B2 (ja) | 同期信号発生回路 | |
| JPH04233841A (ja) | デジタルデータの再生・直並列化回路 | |
| JP2776098B2 (ja) | クロック再生回路および時間軸誤差補正装置 | |
| JPH08330950A (ja) | クロック再生回路 | |
| JP3802487B2 (ja) | 半導体集積回路 | |
| US5684805A (en) | Microwave multiphase detector | |
| JP3035817B2 (ja) | クロック再生装置 | |
| JPH0793593B2 (ja) | パルス波形整形器および整形方法 | |
| KR100261287B1 (ko) | 신호 천이 방식에 의한 위상 비교 검출기 및 검출방법 | |
| JP3603071B2 (ja) | クロックリカバリ回路 | |
| JPS6339209A (ja) | 同期回路 | |
| JP5515920B2 (ja) | Ｄｐｌｌ回路 | |
| JPH0653821A (ja) | ディジタルｐｌｌ回路 | |
| JP3600208B2 (ja) | クロック／データ・リカバリ回路 | |
| JP2005064972A (ja) | 信号処理装置、及び信号処理方法 | |
| JPH0712146B2 (ja) | Ｖｆｏ回路 | |
| JP3000792B2 (ja) | オーバーサンプリングａ／ｄ変換器 | |
| JPH0759052A (ja) | 自動周波数追従装置 | |
| JPS6087516A (ja) | 等化器 | |
| JP2773371B2 (ja) | 磁気ディスク装置の書き込み補償回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041022 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20051028 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20051031 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060425 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060427 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |