JPS5895430A - フェ−ズ・ロックド・ル−プ回路 - Google Patents
フェ−ズ・ロックド・ル−プ回路Info
- Publication number
- JPS5895430A JPS5895430A JP56194298A JP19429881A JPS5895430A JP S5895430 A JPS5895430 A JP S5895430A JP 56194298 A JP56194298 A JP 56194298A JP 19429881 A JP19429881 A JP 19429881A JP S5895430 A JPS5895430 A JP S5895430A
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- 238000003708 edge detection Methods 0.000 claims description 12
- 238000007599 discharging Methods 0.000 claims 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims 1
- 230000010354 integration Effects 0.000 abstract description 5
- 239000003990 capacitor Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000010355 oscillation Effects 0.000 description 3
- 241000473391 Archosargus rhomboidalis Species 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/105—Resetting the controlled oscillator when its frequency is outside a predetermined limit
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はフエーＫ・ロックド・ルー／回路（以ド、ＰＬ
Ｌ回路と称す）ＶＣ関し、その目的とするところはに米
のＰＬＬ回路にリセット回路を付加して周波数引き込み
範囲を拡大することにある。
Ｌ回路と称す）ＶＣ関し、その目的とするところはに米
のＰＬＬ回路にリセット回路を付加して周波数引き込み
範囲を拡大することにある。
３ＰＭ符号十ＫＰＭ符号などのように信号自体には元の
ピットクロック成分が存在せず、その３倍かう１１４＠
までのパルス幅の信号のみによって構成さｎる信号から
、元のピットクロックを復元する手段として、従来では
第１図に示すようなＰＪＪＩＪ回路が用いられでいる。
ピットクロック成分が存在せず、その３倍かう１１４＠
までのパルス幅の信号のみによって構成さｎる信号から
、元のピットクロックを復元する手段として、従来では
第１図に示すようなＰＪＪＩＪ回路が用いられでいる。
！２図を用いてこの回路の動ｆを説明すると、エツジ検
出器（１） ＶＣより入力信号Ｓのエツジ検出器て一定
幅のパルスＧを出力し、このパルスＧによりスイッチ回
路（２）を４続して成田？１１１ｇ４１発振器（４）の
出力もしくはこれを分局１ＳＬ５）を介した分局出力Ｇ
Ｋを通過させ、このようにして切り出されたクロックＰ
Ｄを積分回路（３）によ抄積分し、Ｉ／ｌり出されたク
ロックの論理レベルｌＨＩの期間とＩＬＩの期間の比に
比例したｌＩ４１１１電圧ＶＣを得、このＴｌ１ｉｉＪ
１４域圧ｙｃにより成圧鯛御発振器（４）の発振周波数
が人力信号日の周波数に追随するものである。
出器（１） ＶＣより入力信号Ｓのエツジ検出器て一定
幅のパルスＧを出力し、このパルスＧによりスイッチ回
路（２）を４続して成田？１１１ｇ４１発振器（４）の
出力もしくはこれを分局１ＳＬ５）を介した分局出力Ｇ
Ｋを通過させ、このようにして切り出されたクロックＰ
Ｄを積分回路（３）によ抄積分し、Ｉ／ｌり出されたク
ロックの論理レベルｌＨＩの期間とＩＬＩの期間の比に
比例したｌＩ４１１１電圧ＶＣを得、このＴｌ１ｉｉＪ
１４域圧ｙｃにより成圧鯛御発振器（４）の発振周波数
が人力信号日の周波数に追随するものである。
ところが、このようなスイッチによる位相比較方式では
電圧制御発振器（４）の発振周波数が入力僅４ｇのクロ
ック周波数の近傍にないと誤った位相比較出力を発生し
て引き込めなくなｌる。その画を嬉３図に示す。第１の
エツジ検出パルスＧ、では、クロックの位相は正しい位
置にあり、積分回路（３）で位相比較出力ＦＤのｙＨｔ
、＃ｌｙ期間がキャンセルされて制＃電圧’ＩＣは動か
ないが、第２のエツジ演出パルスＧ２ではａｄｚの期間
が長く、逆に第３のエツジ検出パルスＧ、でＦｉｐＬｔ
の期間が長く、制御電圧は逆方向に動き正しい周波数制
御が行えない。
電圧制御発振器（４）の発振周波数が入力僅４ｇのクロ
ック周波数の近傍にないと誤った位相比較出力を発生し
て引き込めなくなｌる。その画を嬉３図に示す。第１の
エツジ検出パルスＧ、では、クロックの位相は正しい位
置にあり、積分回路（３）で位相比較出力ＦＤのｙＨｔ
、＃ｌｙ期間がキャンセルされて制＃電圧’ＩＣは動か
ないが、第２のエツジ演出パルスＧ２ではａｄｚの期間
が長く、逆に第３のエツジ検出パルスＧ、でＦｉｐＬｔ
の期間が長く、制御電圧は逆方向に動き正しい周波数制
御が行えない。
このＰＬＬ１路の周波数引き込み範囲は人力１ｄ号によ
って定まる。第４図に示すようにエツジ検出パルスＧの
うち、実線で示したものは完全に同期が取れた場合であ
り、位相比較出力ＦＤは５ｋｉｐ、ｚＬｚがキャンセル
される。人力信号ＳのＶｄ波数が低い時にエツジ検出パ
ルスＧは、破線で示したものの万ｖＣ＃動する。従って
位相比較出力ＦＤはｌＬｌの成分が多くなり、シ圧ｄ＃
発振器（４）の周波数を下げるように鋤き正しい制御が
かかる。しかし、破線で示した位置よりもさらｉｃ周波
数が低い場合には、位相比較出力ＰＪ）は逆にｚＨｚの
成分が多くなり、電圧’＋ｔｌ制御元振指（４）の周波
数はとがろうとして引き込めなくなる。ここで１クロツ
クの幅をＴとすると、引き込み口ｆｆｂｌ＝なｌｉ囲は
入力信号の最小パルス幅を１“ｍｉｎとして と表わせる。人力信号Ｓのｊ１１波数が高い場合も同様
である。従って引き込み可能な範囲はである。３ＰＭ符
号やＥ″ＩＭＩＭ符号、Ｔｍ１ｎ＝３Ｔ であるので、引き込み可能な範囲は、 ＋〇、５Ｔ −−−： ＋１６．’７ （％） ３Ｔ − となる。実際には、入力１ｄ号日にはＴｍ１ｎ以外の長
いパルス−の信号が存在し、その場合の位相比較出力Ｐ
Ｄｒｉ、、！４つた制御′電圧を発生させる恐れがある
。
って定まる。第４図に示すようにエツジ検出パルスＧの
うち、実線で示したものは完全に同期が取れた場合であ
り、位相比較出力ＦＤは５ｋｉｐ、ｚＬｚがキャンセル
される。人力信号ＳのＶｄ波数が低い時にエツジ検出パ
ルスＧは、破線で示したものの万ｖＣ＃動する。従って
位相比較出力ＦＤはｌＬｌの成分が多くなり、シ圧ｄ＃
発振器（４）の周波数を下げるように鋤き正しい制御が
かかる。しかし、破線で示した位置よりもさらｉｃ周波
数が低い場合には、位相比較出力ＰＪ）は逆にｚＨｚの
成分が多くなり、電圧’＋ｔｌ制御元振指（４）の周波
数はとがろうとして引き込めなくなる。ここで１クロツ
クの幅をＴとすると、引き込み口ｆｆｂｌ＝なｌｉ囲は
入力信号の最小パルス幅を１“ｍｉｎとして と表わせる。人力信号Ｓのｊ１１波数が高い場合も同様
である。従って引き込み可能な範囲はである。３ＰＭ符
号やＥ″ＩＭＩＭ符号、Ｔｍ１ｎ＝３Ｔ であるので、引き込み可能な範囲は、 ＋〇、５Ｔ −−−： ＋１６．’７ （％） ３Ｔ − となる。実際には、入力１ｄ号日にはＴｍ１ｎ以外の長
いパルス−の信号が存在し、その場合の位相比較出力Ｐ
Ｄｒｉ、、！４つた制御′電圧を発生させる恐れがある
。
従って完全に正しい位相比較出力ＰＤのみを得るように
するには、引き込み範囲を不力信号の最大パルス幅をＴ
ｍａ！としたときに ＋０．５Ｔ −５罷 に制限する必要がある。ｌ？Ｍ符号の場合Ｔｍａｘ：＝
１１Ｔ であるので、引き込み範囲は 十〇・５Ｔ ＝ ｔ、ｓ（優〕 ｆｆ となり、非線に狭い範囲でしか周波数引き込みが行えな
い。
するには、引き込み範囲を不力信号の最大パルス幅をＴ
ｍａ！としたときに ＋０．５Ｔ −５罷 に制限する必要がある。ｌ？Ｍ符号の場合Ｔｍａｘ：＝
１１Ｔ であるので、引き込み範囲は 十〇・５Ｔ ＝ ｔ、ｓ（優〕 ｆｆ となり、非線に狭い範囲でしか周波数引き込みが行えな
い。
そこで本発明は、人力信号のエツジを検出して一定幅の
パルスを発生するエツジ検出器と、このエツジ検出器の
出力パルスにより電圧制御発ｔＲ器の出力もしくはその
分周出力を断続するスイッチ回路と、このスイッチ回路
の出力を積分する積分回路とを設け、この積分回路出力
電圧を前記＃を圧１１１Ｊ＃発掘器の制御電圧として供
給すると共に、前記積分回路の出力磁比が所定の値を越
えたことを検出して一定期間にわたって前記エツジ検出
パルスを止めるリセット回路を設けることによって、引
き込み範囲を任意に拡大するものである。以−Ｆ、本発
明を実施例ＩＣ基づいて説明する。
パルスを発生するエツジ検出器と、このエツジ検出器の
出力パルスにより電圧制御発ｔＲ器の出力もしくはその
分周出力を断続するスイッチ回路と、このスイッチ回路
の出力を積分する積分回路とを設け、この積分回路出力
電圧を前記＃を圧１１１Ｊ＃発掘器の制御電圧として供
給すると共に、前記積分回路の出力磁比が所定の値を越
えたことを検出して一定期間にわたって前記エツジ検出
パルスを止めるリセット回路を設けることによって、引
き込み範囲を任意に拡大するものである。以−Ｆ、本発
明を実施例ＩＣ基づいて説明する。
第１図のスイッチ回路（２）が新の場合に積分回路（３
）の人力１ｌｔｌｆは積分回路（３）の入カスレツシュ
ホールドｄ圧により定まる。通常はこのスレツシュホ−
ルビ１１比を反相比較出力ＰＤのｚＨｔとＩＬｒの電比
の中央に設定するが、本発明のｌ？ＬＬ回路では、中央
より守やずらせて設定される。従って、第５図に示すよ
うに位相比較出力ＦＤは、ＩｋｌｌとｚＬｚで振幅が異
なり、ｚＨｐとｐＬＩＩ）期ｊ−が等しくても積分後の
制御電圧は高い方もしくは低い方に若干ずれる。
）の人力１ｌｔｌｆは積分回路（３）の入カスレツシュ
ホールドｄ圧により定まる。通常はこのスレツシュホ−
ルビ１１比を反相比較出力ＰＤのｚＨｔとＩＬｒの電比
の中央に設定するが、本発明のｌ？ＬＬ回路では、中央
より守やずらせて設定される。従って、第５図に示すよ
うに位相比較出力ＦＤは、ＩｋｌｌとｚＬｚで振幅が異
なり、ｚＨｐとｐＬＩＩ）期ｊ−が等しくても積分後の
制御電圧は高い方もしくは低い方に若干ずれる。
ＰＬＬ１ｐｌ路がロックしていない状態では、位相比較
出力ＦＤのＩＨＩの期間の和とｌＬｌの期間の和は、長
期的にはほぼ等しい。従って、制御電圧ＶＣは位相比較
出力Ｐ、ＤのＩＨｌとＩＬＩの振幅の差に従って次第に
＾い方へ又は低い方へ向かって動いて行く。
出力ＦＤのＩＨＩの期間の和とｌＬｌの期間の和は、長
期的にはほぼ等しい。従って、制御電圧ＶＣは位相比較
出力Ｐ、ＤのＩＨｌとＩＬＩの振幅の差に従って次第に
＾い方へ又は低い方へ向かって動いて行く。
そして先に述べた引き込み範囲Ｉ内に入ると、正しい制
御１土が発生し、急速に引き込むものである。しかし、
一旦引き込みに失敗すると制＃電比はｚｋｉｐ又はＪＩ
ＬＪＩに貼りついてしまい、動かなくなる。従って本発
明の一実施例を下す第６図では、１分回路（３）の出カ
ー土ＶＣを監視してその成田が所定の電比を越えるとエ
ツジ検出パルスＧを止めてｚｂｂをリセットするリセッ
ト回路（６）が設けられている。
御１土が発生し、急速に引き込むものである。しかし、
一旦引き込みに失敗すると制＃電比はｚｋｉｐ又はＪＩ
ＬＪＩに貼りついてしまい、動かなくなる。従って本発
明の一実施例を下す第６図では、１分回路（３）の出カ
ー土ＶＣを監視してその成田が所定の電比を越えるとエ
ツジ検出パルスＧを止めてｚｂｂをリセットするリセッ
ト回路（６）が設けられている。
リセット回路（６）の具体的な例を第７図と４８図に示
す。
す。
第７図の例では、第９図に示すようにｉｌｃ比比較器−
によって、入力電圧ＶＣが所定の電圧ｖ８．を越えたこ
とを検出してその出力ＣＲにより、リセットパルス発生
器に）を動作させる。リセットパルス発生器−は所定幅
のリセットパルスＲを繰り返し発生する。通常は、第１
回目のリセットパルスを発生し終った時点で入力電圧は
正常直に戻っているので電圧比較器−の出方ＣＲは停止
しており、２１ｇ１目以砕のリセットパルス只は発生し
ない。もしも入力電圧が正常に戻らないならば、リセッ
トパルスＲが繰り返し発生する。このリセットパルス発
生ａ瞬はマルチバイブレータなどで容ＪＡｖこ來鷹でき
る。リセットパルスＨの幅は、入力′電圧ＶＣが所定の
値Ｖ になるまでの時間に予め設定されてい２ る。
によって、入力電圧ＶＣが所定の電圧ｖ８．を越えたこ
とを検出してその出力ＣＲにより、リセットパルス発生
器に）を動作させる。リセットパルス発生器−は所定幅
のリセットパルスＲを繰り返し発生する。通常は、第１
回目のリセットパルスを発生し終った時点で入力電圧は
正常直に戻っているので電圧比較器−の出方ＣＲは停止
しており、２１ｇ１目以砕のリセットパルス只は発生し
ない。もしも入力電圧が正常に戻らないならば、リセッ
トパルスＲが繰り返し発生する。このリセットパルス発
生ａ瞬はマルチバイブレータなどで容ＪＡｖこ來鷹でき
る。リセットパルスＨの幅は、入力′電圧ＶＣが所定の
値Ｖ になるまでの時間に予め設定されてい２ る。
第８図の列では、電圧比較器６１１４を夏７Ｎし、一方
の一圧比較器、＠で人力成土ＶＣがスレッシュホールド
′成圧ｖ８．を越えたことを検出してフリップフロップ
−をリセットする。フリラグフロッグ−はセットされた
間じゆうリセットパルスＲを出力する。入力電圧ＶＣが
スレッシュホールド′成田ｖ、２を越えると、−圧比較
器■は前記フリップフロップーーをリセットし、リセッ
トパルスＲを止める。リセットパルスは、エツジ検出！
（１）を制御してエツジ検出パルスＲを発生しないよ
うにしても良いし、エツジ検出パルスＧをゲーティング
して止めるようにしても良い。
の一圧比較器、＠で人力成土ＶＣがスレッシュホールド
′成圧ｖ８．を越えたことを検出してフリップフロップ
−をリセットする。フリラグフロッグ−はセットされた
間じゆうリセットパルスＲを出力する。入力電圧ＶＣが
スレッシュホールド′成田ｖ、２を越えると、−圧比較
器■は前記フリップフロップーーをリセットし、リセッ
トパルスＲを止める。リセットパルスは、エツジ検出！
（１）を制御してエツジ検出パルスＲを発生しないよ
うにしても良いし、エツジ検出パルスＧをゲーティング
して止めるようにしても良い。
リセット時間を短縮するＶＣは、第１０図に示すように
積分回路（３）のコ／デ／すＣの一端とグランド間にス
イッチ６ｐを設け、リセット期間にオンとなるように構
成すればコンデンサの電荷は急速に放磁され、短時間で
のリセットが可能となる。
積分回路（３）のコ／デ／すＣの一端とグランド間にス
イッチ６ｐを設け、リセット期間にオンとなるように構
成すればコンデンサの電荷は急速に放磁され、短時間で
のリセットが可能となる。
以上説明のように本発明のＰＬＬ回路によると、電圧制
御発振器の発振周波数範囲を引き込み範囲以−ＨＶこ拡
げてもゲ定した引き込みを行うことがＣＩ餌になる。従
って、クロック周波数成分を含まずしかもビットレート
の許容幅の大きな信号、例えばｄｉ気テープに記録され
た３ＰＭ符号や一定線速度でディスクに目己録されｉ
ｘｙＭ符号からクロックを再生する場合などに極めて有
効なものである。
御発振器の発振周波数範囲を引き込み範囲以−ＨＶこ拡
げてもゲ定した引き込みを行うことがＣＩ餌になる。従
って、クロック周波数成分を含まずしかもビットレート
の許容幅の大きな信号、例えばｄｉ気テープに記録され
た３ＰＭ符号や一定線速度でディスクに目己録されｉ
ｘｙＭ符号からクロックを再生する場合などに極めて有
効なものである。
４１図は従来のｆ’ＬＬ回路のブロック構成図、第２図
、４３図、第４図は第１図の動作説明用信号波形図、第
５図〜第１０図は本発明の一実施例を示し、第５図はＰ
Ｌｆ、＋の動作説明用信号波形図、第６図は本発明のＰ
ＬＬ回路のブロック構成図、第７図と第８図及び第１０
図は第６図の要部祥細構成図、第９図は第１図の動作説
明用波形図である。 （３）・・・積分回路、（６）・・・リセット回路、６
υ・・・スイッチ回路、参υ１ｃ４・・・電圧比較器、
−一・・・リセットパルス発生器 代理人 森 本 −弘 第１図 １ 第２図 第３図 第４図 第５図 門π− 第５図 第７図 に 第９図 第π図
、４３図、第４図は第１図の動作説明用信号波形図、第
５図〜第１０図は本発明の一実施例を示し、第５図はＰ
Ｌｆ、＋の動作説明用信号波形図、第６図は本発明のＰ
ＬＬ回路のブロック構成図、第７図と第８図及び第１０
図は第６図の要部祥細構成図、第９図は第１図の動作説
明用波形図である。 （３）・・・積分回路、（６）・・・リセット回路、６
υ・・・スイッチ回路、参υ１ｃ４・・・電圧比較器、
−一・・・リセットパルス発生器 代理人 森 本 −弘 第１図 １ 第２図 第３図 第４図 第５図 門π− 第５図 第７図 に 第９図 第π図
Claims (1)
- 【特許請求の範囲】 １ 人力１５号のエツジ全ｔｌｌ出して一定幅のパルス
を発生するエツジ検出器と、このエツジ検出器の出力パ
ルスにより４圧制御発振器の出力もしくはその分周出力
を断続するスイッチ回路と、このスイッチ回路の出力を
積分する積分回路と會設け、この積分回路の出力成田を
前記遁圧＃ｌＩ御−Ａ！器の制御屯田として供給すると
共に、前記積分回路の出力螺圧が所定の１直を越えたこ
とを検出して４運期間にわたってｌ５ｉＪ記エツジ慎出
器の動作を止めるリセット回路ケ設けたフェーズ・ロッ
クド°ループ回路。 ２ リセット回路を、積分回路の出力４圧が所定の：直
を越えたことを検出して一定期間にわたってエツジ構出
パルスを止めると同時に前記積分１０回路の屯荷を放−
させるよう構成した４＃許ｄ＃水の範囲第１項記載のフ
ェーズ・ロックド・ループ回路。 ３ リセット回路を、積分回路の出力４壬が１．４１０
設定成圧を越えたことを慣出してエツジ検出パルスのリ
セットを４姑し第２の設定４田を越えると、エツジ検出
パルスの前記リセットを解除する−よう構成した４＃ｆ
Ｆ請求の範囲４１項記載のフェーズ・ロックド・ループ
回路。 ζ リセット回路を、積分回路の出力−圧が、第１の設
定電圧を越えたことを慣出し゛Ｃエツジ検出パルスのリ
セットを開始し第２の設定ｑｔｇを越えるとエツジ検出
パルスの前ｍｌリセットを解除する第１のリセット手段
と、積分回路の′−荷を放電させる第２のリセット手段
とで＃１成した時／ｆ請求の範囲第１項記載の７エーズ
・ロックド・ループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56194298A JPS5895430A (ja) | 1981-12-02 | 1981-12-02 | フェ−ズ・ロックド・ル−プ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56194298A JPS5895430A (ja) | 1981-12-02 | 1981-12-02 | フェ−ズ・ロックド・ル−プ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5895430A true JPS5895430A (ja) | 1983-06-07 |
| JPS6363135B2 JPS6363135B2 (ja) | 1988-12-06 |
Family
ID=16322264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56194298A Granted JPS5895430A (ja) | 1981-12-02 | 1981-12-02 | フェ−ズ・ロックド・ル−プ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5895430A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6084016A (ja) * | 1983-10-14 | 1985-05-13 | Canon Inc | Ｐｌｌ回路 |
| JPS6084017A (ja) * | 1983-10-14 | 1985-05-13 | Canon Inc | Ｐｌｌ回路 |
| JPS62155528U (ja) * | 1986-03-26 | 1987-10-02 | ||
| US5107227A (en) * | 1988-02-08 | 1992-04-21 | Magellan Corporation (Australia) Pty. Ltd. | Integratable phase-locked loop |
| WO2002052775A1 (fr) * | 2000-12-25 | 2002-07-04 | Thine Electronics, Inc. | Circuit integre a semi-conducteurs |
| FR2937203A1 (fr) * | 2008-10-13 | 2010-04-16 | Sagem Defense Securite | Dispositif de reconstitution de l'horloge d'un signal nrz et systeme de transmissoin associe. |
Citations (2)
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|---|---|---|---|---|
| JPS5081254A (ja) * | 1973-11-16 | 1975-07-01 | ||
| JPS5219053A (en) * | 1975-08-04 | 1977-01-14 | Oki Electric Ind Co Ltd | Phase synchronization circuit |
-
1981
- 1981-12-02 JP JP56194298A patent/JPS5895430A/ja active Granted
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Also Published As
| Publication number | Publication date |
|---|---|
| JPS6363135B2 (ja) | 1988-12-06 |
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