JPH0614637B2

JPH0614637B2 - ビツト同期回路

Info

Publication number: JPH0614637B2
Application number: JP60255579A
Authority: JP
Inventors: 健中島
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1985-11-13
Filing date: 1985-11-13
Publication date: 1994-02-23
Anticipated expiration: 2009-02-23
Also published as: JPS62114348A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、ポケット・ベルおよびページングなどに利用
されるＮＲＺデジタル信号のデコーダ回路の中に含まれ
るビット同期回路に関する。

〔概要〕

本発明は、ＮＲＺ信号のレベル変化時刻に同期した位相
を有するクロック信号を生成するビット同期回路におい
て、マーク時間長またはスペース時間長のいずれかが１ビッ
ト長より長い期間に発生するレベル変化に対して同期す
る位相を有するクロック信号を生成することにより、デューティ歪に起因するビット同期の不能状態の発生を
防止することができるようにしたものである。

〔従来の技術〕

従来例ビット同期回路では、ＮＲＺ（Nonreturn-to-zer
o）信号のデータの変化点すなわちＮＲＺ信号が０から
１に変化する立ち上がりの点および１から０に変化する
立ち下がりの点の両方の変化点で読み込み用クロックの
位相を合わせてビット同期を行っていた（以下、ＮＲＺ
信号とその読み込み用クロックの位相との同期をビット
同期という。）。

第５図に従来例ビット同期回路の構成を示す。第５図
で、入力端子301はＮＲＺ信号を入力する端子、論理素
子CO1はＮＲＺ信号を反転させるインバータ、フリップ
フロップCO2およびCO3は遅延型フリップフロップで、端
子Ｄに入力された情報を端子Ｃに入力されたクロックの
立ち上がりのタイミングで端子に伝え、端子には端
子Ｄに入力された反転情報が出力される。また、端子Ｒ
はリセット端子で、この端子の入力が高レベルになると
端子からの出力は高レベルにリセットされる。端子30
7および308の入力は常時高レベルに設定される。論理素
子CO4は二入力ナンド素子である。ビット同期回路CO5は
端子302から入力したＮＲＺ信号のデータ変化点に対し
てビット同期を行う回路で、端子305からはＮＲＺ信号
読み込み用クロックが出力される。端子303からはフリ
ップフロップCO2およびCO3をリセットするリセットパル
スが出力される。ビット同期回路CO5の構成を第６図に
示す。

いま、入力端子301から入力されたＮＲＺ信号が「０」
（低レベル）から「１」（高レベル）に変化するとフリ
ップフロップCO2の出力は低レベルになり、論理素子C
O4の出力は高レベルになる。また、入力端子301から入
力されたＮＲＺ信号が「１」から「０」に変化するとフ
リップフロップCO3の出力が低レベルになり、同様に
論理素子CO4の出力は高レベルになる。ビット同期回路C
O5では、入力端子301から入力されたＮＲＺ信号のデー
タの立ち上がりと立ち下がりとの両方の変化点に対して
ビット同期が行われる。

〔発明が解決しようとする問題点〕

このような従来例ビット同期回路は１ビット長の間にＮ
ＲＺ信号のデータの変化点が２個以上あるときはそのＮ
ＲＺ信号は正規の信号ではなく雑音であると見なし、ビ
ット同期を行わない。ところが、各種伝送路を通過した
後のＮＲＺ信号はその伝送路の通過帯域制限により完全
な方形波出力とはなり得ず、歪をもった波形に変形して
いる。この歪をもった波形をコンパレータを通して波形
成形する際に、コンパレータの閾値の設定値によっては
元のＮＲＺ信号に対してデューティ歪を生じることにな
る。このデューティ歪により１ビット長間に２個のデー
タ変化点をもつことになるので、このようなデューティ
歪を有するＮＲＺ信号に対してはビット同期が行えない
欠点がある。

第７図にデューティ歪が発生する過程を示す。第７図で
（Ｄ３）および（Ｄ５）に示す波形がデューティ歪を有
する出力波形である。符号Ｈ１〜Ｈ５は高レベルを示
し、符号Ｌ１〜Ｌ５は低レベルを示す。符号ｔ_０〜ｔ_８
は第４図の各点における時刻を示し、時刻ｔ_０から時刻
ｔ_４までの時間（ｔ_４−ｔ_０）が１ビット長の周期であ
る。（Ｄ１）に示した波形のＮＲＺ信号が帯域制限され
た伝送路を通過すると、例えば（Ｄ２）に示す歪をもっ
た波形に変形する。この（Ｄ２）に示す波形を波形整形
する際に閾値ＴＨ１〜ＴＨ３で比較を行うと、それぞれ
（Ｄ３）〜（Ｄ５）に示す波形が得られる。（Ｄ３）の
高レベルは時間（ｔ_５〜ｔ_３）で１ビット長より短いの
で１ビット長内に２個のデータ変化点をもつ場合があ
る。また、（Ｄ５）の低レベルも時間（ｔ_８−ｔ_７）で
１ビット長より短いので、１ビット長内に２個のデータ
変化点をもつ。（Ｄ４）はデューティが一対一のデュー
ティ歪のない出力波形である。

ところで、ビット同期は受信するデータに対して、デー
タの変化点が重ならないような内部サンプリングクロッ
クを生成するのが目的である。しかし、間欠受信する無
線部の立ち上がりでのデータエラーや外部からのノイズ
等による誤りビット同期を防ぐため、ビット同期回路は
１ビット内に２回以上データの変化点が存在するときに
は、ビット同期動作を行わないようにしている。このた
め、デューティ歪のあるデータに対しては、１ビット内
に２回データの変化点が存在することがあると、ビット
同期が行われない場合があった。

本発明はこのような欠点を除去するもので、デューティ
歪にかかわらずビット同期が行えるビット同期回路を提
供することを目的とする。

〔問題点を解決するための手段〕

本発明は、到来するＮＲＺ信号のレベルの変化時刻に同
期した位相を有するクロック信号を生成するビット同期
回路において、ＮＲＺ信号の一方のレベルから他方のレ
ベルに変化する時刻に同期した位相を有する第一のクロ
ック信号を生成する第一のクロック同期回路と、このＮ
ＲＺ信号の他方のレベルから一方のレベルに変化する時
刻に同期した位相を有する第二のクロック信号を生成す
る第二のクロック同期回路と、上記第一のクロック信号
と第二のクロック信号との位相差を検出する検出手段
と、この検出手段の出力により上記第一のクロック信号
および第二のクロック信号のうち位相が進んでいるクロ
ック信号を選択する手段とを備えたことを特徴とする。

〔作用〕

通過帯域制限のある伝送路を経由して到来したＮＲＺ信
号は完全な方形波ではない。これを波形成形する際に、
元のＮＲＺ信号に対してデューティ歪が生ずる。このデ
ューティ歪により１ビット長間に２個のレベル変化点を
有するＮＲＺ信号は正規の信号ではなく雑音と見なされ
てビット同期が行われない。

ところが、本発明では、マーク時間の立上りの時刻に同
期したクロック信号およびマーク時間の立下りの時刻
（すなわち、スペース時間の開始時刻）に同期したクロ
ック信号とがクロック同期回路で生成され、このクロッ
ク信号の中から、位相の進んだ方のクロック信号が同期
クロック信号として選択されるため、ディーティ歪のあ
るデータに対してもビット同期が行われる。

〔実施例〕

以下、本発明実施例回路を図面に基づいて説明する。

第１図は本発明実施例回路の構成を示すブロック構成図
である。入力端子101はＮＲＺ信号が入力する端子であ
り、フリップフロップA02およびA03は遅延型フリップフ
ロップで、端子Ｄの情報を端子Ｃに入力されたクロック
の立ち上がりのタイミングで端子Ｑに伝える。また、端
子Ｒはリセット端子でこれが高レベルになると端子Ｑの
出力が低レベルにリセットされる。ここで、端子102お
よび103の入力は常時高レベルに設定されている。ＮＲ
Ｚ信号のデータ変化点のうちビット同期回路A04は立ち
上がりに対し、またビット同期回路A05は立ち下がりに
対してビット同期を行う回路で、端子104および106はデ
ータ変化点の入力端子、端子105および107はビット同期
回路A02およびA03をリセットするリセットパルスの入力
端子であり、また端子108および109はビット同期が行わ
れた後のＮＲＺ信号読み込み用クロックの出力端子であ
る。フリップフロップA06は遅延型フリップフロップ
で、端子Ｄの情報を端子Ｃに入力されたクロックの立ち
上がりのタイミングで端子Ｑに伝える。また、端子か
らは端子Ｑの出力の反転出力が出力され、論理素子A0
7，A08およびA09は二入力のナンド素子である。出力端
子110はＮＲＺ信号読み込み用クロックの出力端子であ
る。

入力端子101から入力されたＮＲＺ信号が「０」（低レ
ベル）から「１」（高レベル）に変化すると、フリップ
フロップA02の端子Ｑの出力が高レベルに変わり、端子1
04に入力するビット同期回路A04では、端子104の入力に
対し端子108の出力の位相が同期するようにビット同期
が行われる。同様に、入力端子101の入力が「１」から
「０」に変化すると、論理素子A01で反転されてフリッ
プフロップA03のＣ端子の入力は「０」から「１」に変
化するので、このときフリップフロップA03にＱ端子の
出力が高レベルに変わり、端子106に入力する。ビット
同期回路A05では、ビット同期回路A04と同様にビット同
期が行われて、端子106の入力に端子109の出力の位相が
同期するようにビット同期が行われる。フリップフロッ
プA06では、端子108からの出力と端子109からの出力の
位相が比較される。端子108からの出力の位相が端子109
からの出力の位相よりも進んでいる場合には、フリップ
フロップA06の端子Ｑに高レベルが出力されるので、出
力端子110には端子108からの出力の波形が出力される。
また、端子108からの出力の位相が端子109からの出力の
位相よりも遅れている場合には、フリップフロップA06
の端子に高レベルが出力されるので、出力端子110に
は端子109からの出力の波形が出力される。端子108から
の出力と端子109からの出力との位相の差は入力端子101
に入力するＮＲＺ信号のデューティ歪によって生ずるも
のであり、フリップフロップA06および論理素子A07〜A0
9はＮＲＺ信号のデューティ歪に基づいて端子108からの
出力と端子109からの出力の一方を選択する。

第６図はビット同期回路A04およびA05の構成を示す。第
１図の端子104および106は第６図の端子201に、第１図
の端子105および107は第６図の端子202に、第１図の端
子108および109は第６図の端子212にそれぞれ対応す
る。第６図でフリップフロップB02，B03，B06およびB21
〜B23は遅延型フリップフロップで、その動作は前記の
遅延型フリップフロップと同様である。論理素子B04，B
07，B08，B11〜B14およびB18は二入力ナンド素子であ
る。論理素子B15〜B17，B20，B24およびB25は二入力ノ
ア素子である。また、カウンタB10の端子203はクロック
の入力端子、端子204はカウンタのリセット端子、端子2
05〜207はこのカウンタのリセットパルスを発生させる
出力端子で、端子206から1/2ビット長周期で短いリセッ
トパルスが出力される。端子205からは1/2ビット長より
やや短い周期のリセットパルスが、端子207からは1/2ビ
ット長よりやや長い周期で短いリセットパルスがそれぞ
れ出力される。比較回路B09はＮＲＺ信号の位相とＮＲ
Ｚ信号読み込み用クロックの位相とを比較する回路で、
ＮＲＺ信号のデータの位相情報が端子208から入力さ
れ、ＮＲＺ信号読み込み用クロックの位置情報が端子21
1および215から入力される。この位相情報の両者が比較
され、同期をとるためにＮＲＺ信号読み込み用クロック
の位相を進めたい場合には、端子209からの出力を低レ
ベルとし、一方遅らせたい場合には、端子210からの出
力を低レベルにする。端子213の入力は常時高いレベル
に設定されている。端子214はカウンタB10を進ませるた
めのクロックの入力端子である。

第６図で、端子201にＮＲＺ信号のデータ変化点が検出
されず、したがって端子208の入力に変化が現われない
ときは、端子209および210の出力は共に高レベルにな
り、論理素子B16，B17およびB11〜B15のゲートにより端
子204へは端子206からのリセットパルスが伝達される。
次に、端子201にＮＲＺ信号のデータ変化点が検出され
ると、比較回路B09でＮＲＺ信号読み込み用クロックと
の間で位相が比較され、両者の位相差を縮めるためにＮ
ＲＺ信号読み込み用クロックの位相を進めたい場合は端
子209からの出力を低レベルにし、遅らせたい場合は端
子210からの出力を低レベルにする。端子209からの出力
が低レベルで端子210からの出力が高レベルのときに、
論理素子B16，B17およびB11〜B15のゲートにより端子20
4へは端子207からのリセットパルスが伝達される。ま
た、端子210からの出力が低レベルで端子209からの出力
が高レベルのときは、同様に端子204へは端子205からの
リセットパルスが伝達される。また、１ビット長内のデ
ータ変化点の数が２個以上あるときは、論理素子B06〜B
08で論理素子B08の出力が低レベルになり、論理素子B11
〜B18のゲートで端子204へは端子206からのリセットパ
ルスが伝達される。端子204に入力されるリセットパル
スはフリップフロップB21にも入力され、さらにフリッ
プフロップB22およびB23で位相が調整され、最終的には
フリップフロップB22の端子Ｑからの出力が端子212から
出力される。論理素子B24，B25，B05およびB04は各種タ
イミングパルスを端子215，211および202に供給する。

第２図、第３図および第４図に第１図の各点における波
形を示す。Ha1〜Ha5，Hb1〜Hb4およびHc1〜Hc5は高レベ
ルを示し、La1〜La5、Lb1〜Lb4およびLc1〜Lc5は低レベ
ルを示す。波形(Ea1)，(Eb1)および(Ec1)はＮＲＺ信号
出力波形を示し、第７図の（Ｄ３），（Ｄ４）および
（Ｄ５）のそれぞれに対応する。いま、第１図の端子10
1に波形(Ea1)が入力すると、端子104，108，106および1
09での波形はそれぞれ波形(Ea2)，(Ea3)、(Ea4)および
(Ea5)になる。同様に、波形(Eb1)に対し端子104，108，
106および109での波形はそれぞれ波形(Eb2)，(Eb3)，(E
b4)および(Eb3)になり、入力信号の波形(Ec1)に対し端
子104，108，106および109の波形はそれぞれ波形(Ec
2)、(Ec3)，(Ec4)および(Ec5)になる。第２図より第１
図の端子10からの出力は波形(Ea5)が選択され、第４図
より端子110からの出力は波形(Ec3)が選択される。

さらにデューテイ歪が生じ、マーク時間が１ビット長よ
り長い場合とマーク時間が１ビット長より短い場合のク
ロック例を示して説明する。

第８図(a)は、受信データのマーク時間が１ビット長よ
り長い場合のマーク時間の立ち上がりとたち下がりとに
同期したクロック信号によるサンプリングタイミングと
のそ結果の例を示すものである。ここで、受信データの
サンプリングは同期クロックの立ち上がり直後の↑の位
置で行われる。したがって、マーク時間の立ち上がりに
同期したクロックに基づきサンプリングしたものは、
“１０１０１０”となり、正しくデータを取り込める。
一方マーク時間の立ち下がりに同期したクロックに基づ
いてサンプリングしたものは、“１１１１１１”とな
り、誤ったデータを取り込むことになる。二つの同期ク
ロックの位相はマーク時間の立ち上がりに同期したクロ
ックの方が進んでおり、位相比較の結果進んでいる方の
クロックを使用するので、正しくビット同期が行われる
ことを示している。

第８図(b)は、受信データのマーク時間が１ビット長よ
り短い場合の例であり、(a)の場合とは逆に二つの同期
クロックの位相は、マーク時間の立ち下がりに同期した
クロックの方が進んでおり、位相比較の結果進んでいる
方のクロックを使用すれば、正しくビット同期が行われ
ることを示している。

〔発明の効果〕

本発明は以上説明したように、ＮＲＺ信号のデータ変化
点を立ち上がりの場合と立ち下がりの場合に分けて別々
にビット同期が行われるので、従来のビット同期回路で
はＮＲＺ信号のデューティ歪に対してビット同期が行え
なかったものが、原理的に２：１または１：２までのデ
ューティ歪を有するＮＲＺ信号に対してもビット同期が
行える効果がある。

【図面の簡単な説明】

第１図は本発明実施例回路の構成を示す回路接続図。第２図、第３図および第４図は本発明実施例回路の動作
を示す波形図。第５図は従来例回路の構成を示す回路接続図。第６図は第１図および第５図に示すビット同期回路の構
成を示す回路接続図。第７図はデューティ歪の発生の過程を示す説明図。第８図はデューティ歪があるときのサンプリングタイミ
ングとその結果を示す波形図。 101，301……入力端子、102〜109，201〜215，302，30
3，305，307，308……端子、110，306出力端子、A02，A
03，A06，B02，B03，B21〜B23，CO2，CO3……フリップ
フロップ、A01，A07〜A09，B01，B04，B05，B07，B08，
B11〜B20，B24，B25，C01，C04……論理素子、A04，A0
5，CO5……ビット同期回路。

Claims

【特許請求の範囲】

【請求項１】到来するＮＲＺ信号のレベルの変化時刻に
同期した位相を有するクロック信号を生成するビット同
期回路において、ＮＲＺ信号の一方のレベルから他方のレベルに変化する
時刻に同期した位相を有する第一のクロック信号を生成
する第一のクロック同期回路と、このＮＲＺ信号の他方のレベルから一方のレベルに変化
する時刻に同期した位相を有する第二のクロック信号を
生成する第二のクロック同期回路と、上記第一のクロック信号と第二のクロック信号との位相
差を検出する検出手段と、この検出手段の出力により上記第一のクロック信号およ
び第二のクロック信号のうち位相が進んでいるクロック
信号を選択する手段とを備えたことを特徴とするビット同期回路。