KR20080084726A - 클록 데이터 복원 회로 및 통신 장치 - Google Patents

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Abstract

본 발명은 대규모 집적 회로(LSI)화에 적합하고 또한 종래의 위상 동기 회로(PLL)를 이용할 때와 동등한 특성을 설정할 수 있는 직렬 데이터 인터페이스의 클록 데이터 복원(CDR) 회로를 제공한다.
본 발명의 CDR 회로는 미리 정해진 주파수의 클록 주기(T1)를 N분할한 T2시간씩 시프트한 N상(相)의 클록을 출력하는 수단, 직렬 전송된 데이터를 T2시간마다 샘플링하는 수단, 샘플링한 데이터를 주기(T1) 마다 제1 N비트 병렬 데이터로 변환하는 수단, 샘플링한 데이터의 데이터 변화점을 나타내는 제2 N비트 병렬 데이터로 변환하는 수단, 및 제2 N비트 병렬 데이터를 위상 정보 입력으로 하여 직렬 데이터의 데이터 변화점의 대략 중간 위치를 나타내는 제3 N비트 병렬 데이터를 출력하는 수단을 구비하고, 제3 N비트 병렬 데이터가 나타낸 비트 위치와 동일한 제1 N비트 병렬 데이터의 비트 위치 데이터를 복원 데이터로 하는 것을 특징으로 한다.
클록 데이터 복원 회로, 고속 샘플 회로, N상 아날로그 PLL, 디지털 필터, 디지털 PLL

Description

클록 데이터 복원 회로 및 통신 장치{CLOCK AND DATA RECOVERY CIRCUIT AND COMMUNICATION APPARATUS INCLUDING THE SAME}
본 발명은 고속 직렬 통신에서의 클록 데이터 복원 회로, 및 이 클록 데이터 복원 회로를 포함한 통신 장치에 관한 것이다.
USB의 고속 전송 규격인 USB2.0의 최대 전송 속도는 480 Mbps로 고속의 직렬 통신 규격이다. 이 직렬 통신에서는 한 쌍의 데이터선(D＋, D－)에서의 송수신이 소진폭 차동 신호에 의해 수행되지만, 클록이 공급되지 않는다. 따라서, 수신 장치측에서는 일반적으로 수신 데이터로부터 클록을 추출하고 그 추출한 클록에 의해 수신한 데이터를 샘플링하는 등의 방법으로 데이터를 얻는다. 이와 같이, 수신 데이터로부터 클록과 데이터를 추출하는 회로를 클록 데이터 복원(일반적으로 CDR로 약기함) 회로라 한다.
고속 직렬 인터페이스에서 이용하는 CDR 회로는 수신한 데이터의 변화에 따라 클록 신호를 재생하는 기술이다. CDR 회로에서는 아날로그 방식의 위상 동기 회로(PLL:Phase　Locked　Loop)를 이용하여 수신 데이터 에지에 동기한 클록을 추출하고 이 클록으로 수신 데이터를 샘플링하는 것이 일반적이다.
USB2.0을 비롯하여 근래 직렬 전송 속도가 비약적으로 고속화되어, 디지털 회로 블록도 고속의 동작이 필요하게 되어 이들 회로도 미세 프로세스에 의해 LSI화 되도록 되었다. 그러나, 동일한 LSI 내에 종래의 아날로그 방식의 PLL을 탑재하는 경우, 아날로그 회로 부분은 미세 프로세스를 이용하여도 디지털 회로부와 동일한 비율로 미세화하는 것이 쉽지 않다. 그 때문에, 상대적으로 비용이 높아진다는 문제가 있다.
또, 근래 장치 내의 기반 또는 LSI 사이를 접속하는 경우에도 PCI　Express 등의 고속 직렬 인터페이스를 이용하고 있지만, 다채널화한 경우에 채널마다 아날로그 PLL을 탑재하면, 비용이 높아질 뿐만 아니라 노이즈 간섭의 문제도 발생하게 되었다.
한편, 아날로그 PLL이 아니라 디지털 방식의 PLL을 이용하는 고속 직렬 인터페이스 회로도 제안되었다. 그러나, 디지털 PLL 자체의 동작 클록으로는 추출하는 클록의 적어도 3배 이상의 주파수가 필요하다. 즉, 근래의 고속 직렬 통신에 적용하려면, 비용 상승, 소비 전력 증대의 관점에서 실용화가 곤란하다.
또, 아날로그 PLL이어도 디지털 PLL이어도 추출한 클록으로 수신 데이터를 샘플링하여 재생 데이터로 하는 것이므로, PLL로 추출한 클록과 수신 장치측의 클록은 비동기로 된다. 따라서, 대규모 디지털 LSI의 설계에서 주류인 동기 설계 수법을 사용하지 못하므로, 설계 검증을 비롯하여 개발 기간이 증대하게 된다는 문제도 있다. 이에, 근래 아날로그 회로를 이용하지 않고 클록과 데이터를 재생하는 CDR 회로가 다수 제안되었다(예컨대, 일본 특허 공개 공보 2002－190724호, 일본 특허 공개 공보 2003－224551호, 일본 특허 공개 공보 2004－128980호 참조).
그러나, 상기 공보들에 개시되는 CDR 회로는 모두 다상 클록으로 데이터를 샘플링하는 부분의 회로가 너무 크다. 그 때문에, 각 부의 다상 클록 사이의 지연량 맞춤이 필요하게 되어 디지털 회로이지만 레이아웃이나 동작 검증의 시뮬레이션 등을 실현하기 쉽지 않다. 특히 고속일 수록 비약적으로 곤란함이 더해진다.
또한, 직렬 전송에서는 송신측의 직렬 클록 주파수와 수신측의 직렬 클록 주파수가 완전히 동일하다는 것은 있을 수 없기 때문에, 그 주파수 차이를 흡수하는 버퍼(일반적으로, 탄성 버퍼(Elastic Buffer)라 함)가 필요하다. 탄성 버퍼는 수신 데이터로부터 추출한 클록(즉, 송신측의 직렬 클록)에 동기하여 기록이 수행되고 수신측의 직렬 클록으로 판독이 수행되는 FIFO(First　In　First　Out) 레지스터로 구성된다. 그러나, 기록과 판독 타이밍이 다르므로, 비동기 회로에 의한 타이밍 조정이 필요하여 회로는 물론 동작 검증의 시뮬레이션도 복잡하게 된다. CDR과 협조하여 1 종류의 클록으로 동작하는 탄성 버퍼가 제공되면, 이 문제점도 해결되지만, 이러한 기술은 아직 개시된 것이 없다.
또한, 접근 방법은 다르지만, 본원 발명과 동일한 과제를 해결하고자 한 공보도 존재한다(일본 특허 공개 공보 2006－262165호 참조). 다만, 상기 공보에 개시되는 기술도 다상 클록으로 데이터를 샘플링하고 샘플링한 데이터 패턴에 따라 클록 패턴을 결정하는 것이므로, 정성(定性)적으로 CDR 회로의 각종 파라미터를 결정하는 것이 곤란하다는 문제점이 있다. 즉, CDR 회로는 단지 수신 데이터의 변화에 따라 클록을 재생할 뿐만 아니라, 변화에 응답하는 시간(PLL에서의 루프 게인) 이나, 수신 데이터와의 위상차(PLL에서의 정상 편차) 등이 파라미터로서 설정될 수 있는 것이 바람직하지만, 상기 공보에 개시된 기술에서는 이러한 설정은 불가능하다.
본 발명은 LSI화에 적합하고 또한 종래의 PLL을 이용한 것과 동등의 특성을 설정할 수 있는 직렬 데이터 인터페이스의 클록 데이터 복원 회로를 제공하는 것을 목적으로 한다.
본 발명은 상기 목적을 달성하기 위하여 안출된 것이다. 본 발명에 따른 직렬 데이터 인터페이스의 클록 데이터 복원 회로는,
미리 정해진 주파수의 클록 주기(T1)를 N(N은 3 이상의 정수) 분할한 T2(= T1/N) 시간씩 시프트시킨 N상(相)의 클록을 출력하는 수단과,
직렬 전송된 데이터를 상기 T2 시간마다 샘플링하는 수단과,
상기 샘플링한 데이터를 상기 주기(T1)마다 제1 N비트 병렬 데이터로 변환하는 수단과,
상기 샘플링한 데이터의 데이터 변화점을 나타내는 제2 N비트 병렬 데이터로 변환하는 수단과,
상기 제2 N비트 병렬 데이터를 위상 정보 입력으로 하여 상기 직렬 데이터의 데이터 변화점의 대략 중간 위치를 나타내는, 제3 N비트 병렬 데이터를 출력하는 수단
을 구비하고,
상기 제3 N비트 병렬 데이터가 나타낸 비트 위치와 동일한 상기 제1 N비트 병렬 데이터의 비트 위치 데이터를 복원 데이터로 하는 것을 특징으로 한다.
또한, 상기 제2 N비트 병렬 데이터가 (N＋2)개의 데이터만으로 되도록 한정하여 변환하는 수단을 구비하고,
상기 제3 N비트 병렬 데이터를 출력하는 수단도 (N＋2)개의 데이터만을 출력하는 것을 특징으로 한다.
또한, 상기 제2 N비트 병렬 데이터를 입력으로 하여 상기 직렬 데이터의 데이터 변화점의 대략 중간 위치를 나타내는 제3 N비트 병렬 데이터를 출력하는 수단은,
상기 제2 N비트 병렬 데이터를 시간 분해능(T2)의 위상 정보를 갖는 가상 직렬 입력으로 하여 시간 분해능(T2)으로 변화하는 가상 직렬 클록을 출력하는 디지털 PLL로서,
상기 디지털 PLL은 발진기에 해당하는 VCO 회로와, 위상 검출기와, PLL의 피드백을 제어하는 루프 필터부를 구비하고,
상기 VCO 회로는,
입력 데이터(vcoin)에 1에서 N까지의 값을 각각 곱셈하는 N개의 곱셈 수단과,
상기 N개의 1에서 N까지의 곱셈 수단 출력과, 제1 기억 수단에 기억된 제1 피드백 데이터를 가산하는 N개의 제1 가산 수단과,
주기(T1)마다 상기 제1 가산 수단이 출력하는 상기 N개의 제1 가산 결과를 기억하는 N개의 제1 기억 수단
을 구비하고, 상기 N개의 제1 기억 수단 중, N을 곱셈한 값을 한 쪽 입력으로 하는 가산 결과를 기억한 데이터의 하위 m비트(m은 임의의 정수)를 제1 피드백 데이터로 하여 접속하고,
상기 VOC 회로는,
상기 N개의 제1 기억 수단의 각각의 출력의 m＋1 비트 이상과, 제2 기억 수단에 기억된 제2 피드백 데이터를 가산하는 N개의 제2 가산 수단과,
주기(T1)마다 상기 제2 가산 수단이 출력하는 상기 N개의 제2 가산 결과 중, N을 곱셈한 값을 한 쪽 입력으로 한 제1 가산 결과를 기억한 데이터의 m＋1 비트 이상을 한 쪽 입력으로 한 상기 제2 가산 수단의 제2 가산 결과를 기억하는 1개의 제2 기억 수단을 구비하고, 상기 제2 기억 수단에 기억한 데이터를 상기 제2 피드백 데이터로 하여 접속하고,
상기 N개의 제1 기억 수단 출력과, 상기 N개의 제2 가산 수단 출력을 상기 1에서 N까지의 값을 곱셈한 곱셈 수단 출력으로부터 연속적인 순서로 하위 비트로서 나열한 경우에, 상기 제1 기억 수단 출력의 m＋1 비트 이상의 데이터가 1개 하위인 비트의 데이터와 상이하고, 또한
상기 제2 가산 수단 출력이 정해진 값으로 되는 경우를 클록 에지로 하여 시간 분해능(T2)으로 변화하는 상기 가상 직렬 클록을 출력으로 하는 것을 특징으로 한다.
또한, 상기 위상 검출부는, 상기 N개의 제2 가산 수단의 출력을 시간 분해능(T2)의 가상 직렬 출력으로 하고, 상기 가상 직렬 입력과의 위상차를 T1주기마다 위상차 데이터로서 검출하는 수단으로 이루어지고, 검출한 위상차 데이터를 출력하며,
상기 루프 필터부는,
상기 검출한 위상차 데이터를 T1주기마다 Ksys배 하는 수단과,
상기 검출한 위상차 데이터를 T1주기마다 Kloop배 하는 수단과,
상기 Kloop배 한 위상차 데이터를 T1주기마다 적산하는 수단과,
상기 위상차 데이터를 Ksys배 한 값과 상기 Kloop배 한 위상차 데이터를 적산한 값을 T1주기마다 가산하는 수단으로 이루어지고, 상기 가산 결과를 루프 필터 출력으로 하며,
상기 VCO 회로의 입력 데이터(vcoin)는 상기 루프 필터부 출력을 접속함으로써 PLL의 피드백 루프를 형성하고,
상기 VCO 회로의 출력의 가상 직렬 클록을 T1주기 마다의 N비트 병렬 데이터로 재나열한 것을 상기 제3 N비트 병렬 데이터로 하는 것을 특징으로 한다.
또한, 상기 디지털 PLL에서 상기 Kloop배 한 위상차 데이터를 T1주기마다 적산하는 수단의 초기값을 상기 가상 직렬 클록 출력이 T1주기로 되는 값으로 한 것을 특징으로 한다.
또한, 상기 디지털 PLL이,
상기 Kloop배 한 위상차 데이터를 T1주기마다 적산하는 수단의 출력값을 사용하는 직렬 전송 규격의 송신측 기준 클록 주파수와 수신측 기준 클록 주파수의 편차의 수배 정도에 해당하는 상기 가상 직렬 클록 출력값으로 하는 제한 수단을 더 구비하는 것을 특징으로 한다.
또한, 상기 직렬 데이터 인터페이스는 USB2.0 규격인 것을 특징으로 한다.
또한, 상기 디지털 PLL은
수신 입력 직렬 데이터가 6×T1주기 이상 변화가 없는 경우에, 상기 N개 가산 수단의 출력을 시간 분해능(T2)의 가상 직렬 출력으로 하고, 상기 가상 직렬 입력과의 위상차를 T1주기마다 위상차 데이터로서 검출하는 수단의 출력을 위상차 없음 데이터로 하는 것을 특징으로 하는 클록 데이터 복원 회로.
또한, 본 발명에 따른 통신 장치는 상술한 클록 데이터 복원 회로를 탑재한다.
본 발명을 이용함으로써, LSI화가 용이하고 또한 직렬 데이터 인터페이스의 클록 데이터 복원에 바람직한 회로 및 장치를 제공할 수 있다.
이하, 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명한다.
［제1 실시예］
도 1은 본 발명의 제1 실시예에 따른 CDR 회로(2)의 블록도이다. 도 1에 나타내는 차동 리시버(4)는 DP, DM의 전위차에 따라 0 또는 1을 출력한다. 또한, 도 1에 나타내는 N상 아날로그 PLL(8)은 수신 장치측 기준 클록(USB2.0의 경우, 480 Mhz)과, 이것을 N분할한 시간 정밀도로 각각 위상이 시프트된 클록을 발생시킨다. 또한 이 N상 아날로그 PLL(8)은 일반적인 것이어도 좋다.
도 1에 나타내는 고속 샘플 회로(6)는 직렬 전송된 데이터를 N상의 다상 클록으로 샘플링하여 N비트의 병렬 데이터로 변환하는 블록이다. 도 1에 나타내는 디지털 필터(10)는 N비트 병렬 데이터를 동등화(equalize) 한 paradat 신호와 그 paradat 신호의 에지 위치를 나타내는 parack 신호를 생성하는 블록이다. 도 1에 나타내는 디지털 PLL(12)은 수신 데이터의 변화점, 즉 parack 신호가 나타내는 에지 위치의 대략 중간 위치를 나타내는 out＿parack 신호를 생성하는 블록이다. 또한 paradat 신호, parack 신호, 및 out＿parack 신호는 모두 N비트의 병렬 데이터이다. 또한, 도 1에 나타내는 탄성 버퍼(14)는 paradat 신호와 out＿parack 신호에 의해 수신 데이터를 재생하는 회로(일반적으로, 데이터 추출 회로라고도 함)와, 수신 데이터로부터 추출한 클록(즉, 송신 장치측 기준 클록)과 수신 장치측 기준 클록의 주파수 편차를 흡수하기 위한 버퍼로 구성되는 블록이다.
도 2는 4상 클록을 이용한 경우의 고속 샘플 회로(6)의 회로도이다. 도 3은 도 2의 고속 샘플 회로(6)의 동작 일례를 나타내는 타이밍 도이다. 또한 도 3에는 디지털 필터(10)가 출력하는 paradat 신호와 parack 신호도 나타내고 있다. 여기서, paradat 신호는 para 신호를 3값 이동 평균 필터로 필터링한 경우를 예로 나타내고 있다.
또한, 디지털 필터(10)의 구성은 본원 발명에서는 특별히 한정되지 않지만 나중에 설명하는 디지털 PLL(12)이 급경사의 BPF(밴드 패스 필터)와 등가의 특성이므로, 이 디지털 PLL(12)의 앞단의 디지털 필터(10)는 입력 데이터의 제거(deglitch)를 목적으로 한 이동 평균 필터 등 간단한 LPF(로우 패스 필터)이면 된다. 디지털 필터(10)가 출력하는 parack 신호는 paradat 신호의 에지 위치, 즉 0에서 1, 또는 1에서 0으로 변화한 비트로 1이 되는 신호이므로, EXOR(배타적 OR) 회로로 간단하게 작성할 수 있는 신호이다.
도 4a는 4상 클록을 이용한 경우의 parack 신호가 취할 수 있는 6개의 패턴을 나타내는 도면이다. 즉, 도 4a는 클록 주기 중에 에지가 없는 경우, 각각의 다상 클록 해당 위치에 에지가 있는 경우, 및 클록 주기 중에 2개의 에지가 있는 경우의 parack 신호를 나타내고 있다. 또한, 도 4b 및 도 4c는 도 4a의 6개 패턴이 송신 장치측 기준 클록이 수신 장치측 기준 클록보다 빠른 경우(CK480M＋α)와 늦은 경우(CK480M－α)에 각각 어떻게 출현하는지의 예를 나타내고 있다.
또한, 도 5a 내지 도 5c는 8상 클록을 이용한 경우의 parack 신호가 취할 수 있는 10개의 패턴을 나타내는 도면이다. 도 4a 내지 도 4c 및 도 5a 내지 도 5c에 나타낸 바와 같이, N상 클록을 이용하는 경우에는, N＋2개의 패턴으로 송신측 기준 클록 위상을 가상적으로 표현할 수 있다. 또한 돌발적인 노이즈 등에 의해 N＋2개 이외의 패턴은 출현할 가능성이 있지만, 이러한 패턴은 전술한 디지털 필터(10)로 제거하면 된다.
다음에, 도 6은 본 발명의 제1 실시예에 따른 디지털 PLL(12)의 구성을 나타내는 블록도이다. 이와 같이 블록도로 나타내면 일반적인 PLL의 구성과 아무런 차이도 없지만, 입력의 parack 신호, 출력의 out＿parack 신호, 및 위상 정보를 나타내는 phdat 신호가 N비트의 병렬 데이터로 표현되는 것이 특징적이다. 도 7은 4상 클록을 이용한 경우의 VCO(Voltage-Controlled Oscillator) 회로(18)의 회로도 예이다.
도 6에 나타내는 디지털 PLL(12)은 발진기에 해당하는 VCO 회로(18)와 위상 검출기(PD)(20)와 PLL의 피드백을 제어하는 루프 필터부(22~28)를 구비한다.
도 7에 나타낸 바와 같이, 디지털 PLL(12)의 VCO 회로(18)는,
●입력 데이터(vcoin)에 1에서 N(도 7에서는 N=4)까지의 값을 각각 곱셈하는 N개의 곱셈 수단(누산기),
●N개의 1에서 N까지의 곱셈 수단(누산기)의 출력과, 후술하는 제1 기억 수단(제1 D－FF)에 기억된 제1 피드백 데이터를 가산하는 N개의 제1 가산기, 및
●기준 클록 주기마다 제1 가산기가 출력하는 N개의 제1 가산 결과를 기억하는 N개의 제1 기억 수단(제1 D－FF)
을 구비한다. 도 7에 나타낸 바와 같이 제1 가산기는 sum1~sum4를 출력한다.
　 여기서, 도 7에 나타낸 바와 같이, N개의 제1 기억 수단(제1 D－FF)의 출력 중, N을 곱셈한 값을 한 쪽 입력으로 하는 가산 결과를 기억한 데이터의 하위 m비트(m은 임의의 정수)는 제1 가산기에 대하여 제1 피드백 데이터로서 접속된다.
또한, 도 7에 나타내는 VCO 회로(18)는,
●N개의 제1 기억 수단(제1 D－FF)의 각각의 출력의 m＋1 비트 이상과, 후술하는 제2 기억 수단(제2 D－FF)에 기억된 제2 피드백 데이터를 가산하는 N개의 제2 가산기, 및
●기준 클록 주기마다 제2 가산기가 출력하는 N개의 제2 가산 결과 중, N을 곱셈한 값을 한 쪽 입력으로 한 제1 가산 결과를 기억한 데이터의 m＋1 비트 이상 을 한 쪽 입력으로 한 제2 가산기의 제2 가산 결과를 기억하는 1개의 제2 기억 수단(제2 D－FF)
을 구비한다. 도 7에 나타낸 바와 같이, 제2 가산기는 phdat　MSB(최상위 비트:Most Significant Bit)를 출력한다. 제2 기억 수단(제2 D－FF)은 phdat4　MSB를 기억한다.
여기서, 제2 기억 수단(제2 D－FF)에 기억된 데이터는 제2 가산기에 대하여 제2 피드백 데이터로서 접속된다.
또한, 도 7에 나타내는 VCO 회로(18)에서는 N개의 제1 기억 수단(제1 D－FF)의 출력과 N개의 제2 가산기의 출력을 1에서 N까지의 값을 곱셈한 누산기 출력으로부터 연속적인 순서로 하위 비트로서 나열한 경우에, 제1 기억 수단(제1 D－FF)의 출력의 m＋1 비트 이상의 데이터가 1개 하위인 비트의 데이터와 상이하고, 또한 제2 가산기의 출력이 정해진 값이 되는 경우를 클록 에지로 하여 시간 분해능(기준 클록 주기/N)으로 변화하는 가상 직렬 클록 출력으로 하고 있다. 여기서, 제1 기억 수단(제1 D－FF)의 출력의 m＋1 비트 이상의 데이터가 1개 하위인 비트의 데이터와 상이한지 여부에 대한 판정은 도 7의 제1 비교기로 수행된다. 또한, 제2 가산기의 출력이 정해진 값이 되는지의 여부에 대한 판정은 도 7의 제2 비교기로 수행된다. 도 7에 나타내는 제2 비교기에서는 "정해진 값"을 "0"으로 하고 있지만, 예컨대 1인지 아닌지를 비교하는 것이어도 된다.
도 6에 나타내는 디지털 PLL(12)의 위상 검출기(PD)(20)는 N개의 제2 가산기의 출력을 시간 분해능(기준 클록 주기/N)의 가상 직렬 출력으로 하고, 가상 직 렬 입력과의 위상차를 기준 클록 주기마다 위상차 데이터로서 검출하는 수단으로 이루어지고, 검출한 위상차 데이터를 출력한다. 도 8에는 VCO 회로(18)로부터 출력하는 가상 출력 클록의 위상 정보 phdat 신호와 가상 입력 클록 parack 신호로 위상 검출하는 양태, 즉, 이 위상 검출기(PD)(20)의 동작예를 나타내고 있다.
또한, 도 6에 나타내는 디지털 PLL(12)의 루프 필터부는,
●상기 검출한 위상차 데이터를 기준 클록 주기마다 Ksys배 하는 수단(22),
●상기 검출한 위상차 데이터를 기준 클록 주기마다 Kloop배 하는 수단(24),
●Kloop배 한 위상차 데이터를 기준 클록 주기마다 적산하는 수단(26), 및
●위상차 데이터를 Ksys배 한 값과, Kloop배 한 위상차 데이터를 적산한 값을 기준 클록 주기마다 가산하는 수단(28)
을 구비한다. 그리고, 루프 필터부는 여기서의 가산 결과를 루프 필터 출력으로 하고 있다.
또한, 도 6에 나타내는 디지털 PLL(12)에서는 VCO 회로(18)의 입력 데이터(vcoin)로서 루프 필터 출력을 접속함으로써, PLL의 피드백 루프가 형성된다. 그리고, 이 디지털 PLL(12)에 의해 CDR 회로(2)는 VCO 회로(18)의 출력의 가상 직렬 클록을 기준 클록 주기마다의 N비트 병렬 데이터로 재나열할 수 있다.
도 9는 도 6 내지 도 8에 나타낸 디지털 PLL(12)이 어떻게 동작하는지의 일례를 각 신호의 수치 변화로 나타낸 도면이다. 또한 위상 게인에 해당하는 "Ksys"는 1/16배, 적분 게인에 해당하는 "Kloop"는 1/64배로서 계산하고 있다. 도 9에서 의 1행이 1 클록 주기에 해당하고 있다. 가상 입력 클록 parack 신호의 위상에 신속하게 추종하여 가상 출력 클록 out＿parack 신호의 위상이 parack 신호의 대략 중간 위치가 되도록 제어되는 것을 나타내고 있다.
도 10에는 보다 알기 쉽게 하기 위하여, 횡축에 시간 t, 종축에 위상 검출기 출력 pddat를 취한 그래프를 나타내고 있다. 도 10의 그래프에서 충분히 시간이 지난 후에도 pddat 신호가 일정값으로 집속되지 않는다(이를 일반적으로 PLL의 난조(亂調:hunting)라 함). 이는 입력 데이터를 4상 클록의 시간 분해능으로 라운딩하고, 또한 각종 연산의 유효 자리수에 한도가 있음으로써 발생하는 난조 현상이다. 보다 다상의 클록을 이용하여 보다 각종 연산의 유효 자리수를 많이 취하면, 이 난조를 작게 할 수 있다. 그러나, 클록 데이터 복원에서는 출력 클록으로 입력 데이터를 샘플링하는 것뿐이므로, 샘플링을 잘못하지 않는다면, 다소의 난조가 있어도 문제는 되지 않는다. 따라서, 이러한 4상 클록 정도의 간단한 회로이어도 충분히 실용화가 가능하다.
도 11은 도 6 내지 도 10에 나타낸 디지털 PLL의 전달 함수 표현의 블록도이다. 이 블록도의 일순(一巡) 전달 함수 G(s)는,
Figure 112008018698914-PAT00001
로 나타낼 수 있다. 여기서, 간단하게 하기 위하여 K = Kpd·sys·vco, a = Kloop로 하면,
Figure 112008018698914-PAT00002
로 된다.
폐루프 전달 함수 H(s)는,
Figure 112008018698914-PAT00003
로 된다. 여기서,
Figure 112008018698914-PAT00004
로 하면
Figure 112008018698914-PAT00005
로 되어 잘 알려진 완전 적분 2차 제어계의 일반식이 된다.
여기서, ξ는 응답의 감쇠율(덤핑 정수(定數)), ωn은 고유 주파수이다.
또한, 대입식으로부터
Figure 112008018698914-PAT00006
Figure 112008018698914-PAT00007
로 된다.
즉, K(=Kpd·sys·vco) 및 a(=Kloop)를 적절히 선택하면 안정된 피드백 루프를 구성할 수 있다는 것을 나타내고 있다.
다음에, 도 12에 본 발명에 따른 탄성 버퍼(14)의 회로예를 나타낸다. 도면에 나타낸 바와 같이, 탄성 버퍼(14)는 SDOSEL 회로(30)와, ELCBUF부(32)와, WRITE COUNTER부(34)와, READ COUNTER부(36)와, Selector(38)로 구성된다. 도 13은 도 12에 나타내는 SDOSEL 회로(30)의 상세한 진리값 표이고, 도 14a는 도 12에 나타내는 ELCBUF부(32)의 상세한 회로도이며, 도 14b는 도 12에 나타내는 WRITE COUNTER부(34)의 상세한 회로도이다.
도 12에 나타내는 READ COUNTER부(36)의 상세한 것은 나타내지 않지만, RDSTART 신호를 인에이블 신호로 하여 수신 장치측 기준 클록마다 증분(increment)하는 단순한 카운터 회로이면 된다. 도 12에 나타내는 Selecter(38)는 READ COUNTER부(36)의 값에 따라 elcbuf0 내지 elcbufk 중의 어느 하나를 선택하는 선택 장치이다.
도 12에 나타내는 WRSTART 신호는 전송 데이터가 시작되었을 때 액티브 상태로 되는 신호, 예컨대, 비스켈치 상태에서 액티브 상태로 되는 신호이다. 또, RDSTART 신호는 WRSTART 신호로 WRITE COUNTER부(34)가 카운트를 개시하여 WRITE COUNTER값이 총 카운트값의 반으로 되었을 때에 액티브 상태로 변화하는 신호이면 된다.
여기서, 탄성 버퍼(14)의 버퍼 깊이(개수)는 인터페이스 규격으로 정해져 있는 한 번의 전송으로 전송하는 최대 데이터수(USB의 경우에는 패킷 길이라 함)를 송출하는 시간에서 송신 장치측 기준 클록 주파수와 수신 장치측 기준 주파수의 주파수 편차가 규격상 허용되는 최대(USB2.0의 경우에는 ＋-500 ppm)이어도, 버퍼가 가득 차 있거나 비어 있지 않을 정도의 깊이로 한다. 즉, 버퍼의 깊이는 WRITE COUNTER부(34)의 총 카운터값이며, 그 반으로 되었을 때에 READ COUNTER부(36)를 개시하면,
(1) [송신 장치측 기준 클록 주파수＞수신 장치측 기준 주파수]이어도,
(2) [송신 장치측 기준 클록 주파수＜수신 장치측 기준 주파수]이어도,
버퍼가 가득 차 있거나 비어 있지 않기 때문이다.
이상 설명한 바와 같이, 본 발명의 제1 실시예에 따른 CDR 회로에서는 다상(多相) 클록으로 데이터를 샘플링 하는 부분의 회로가 각 상의 클록으로 샘플링 하여 미리 정해진 주기 마다의 병렬 데이터로 변환하는 것 뿐이므로, 다상 클록 간의 지연량 맞춤이 용이하다. 또한, 수신 데이터를 재생하기 위한 동작 클록이 수신 장치측 기준 클록뿐이므로, 대규모 디지털 LSI 설계에서 주류인 동기 설계 수법을 사용할 수 있어 설계 검증을 비롯하여 개발 기간이 단축될 수 있다.
또한, (N상의) N은 3 이상의 정수로 하고 있지만, 디지털 회로의 구성상 2의 n승(4, 8, 16, 등)인 것이 바람직하다.
또한, 직렬 데이터 인터페이스의 클록 데이터 복원에 사용하는 PLL은 송신측 기준 클록과 수신측 기준 클록의 주파수 편차를 흡수할 정도의 변화 범위(PLL에서는 록 범위, 또는 캡쳐 범위 등이라 함)이면 된다. 예컨대, USB2.0 규격에서는 ＋－500 ppm 이내로 규정되어 있으므로, 최대라도 주파수 편차는 0.1%이다. 따라서, 본 발명에서 사용하는 N비트 병렬 데이터의 종류를 위에서 설명한 바와 같이 N＋2개로 한정하여도, 그 변화 범위는 충분하다. 이와 같이, N비트 병렬 데이터의 종류를 N＋2개로 한정함으로써 디지털 PLL이나 탄성 버퍼의 회로를 간소화할 수 있다.
또한, 본 발명의 디지털 PLL은 수신 장치측 기준 클록(T1)으로 동작함에도 불구하고, 시간 분해능(T2) = T1/N의 가상적인 출력을 얻을 수 있다. 또한, 본 발명의 디지털 PLL에서는 일순 전달 함수를 완전 적분 2차 제어계의 일반식으로 할 수 있으므로, PLL 특성을 자유롭게 제어할 수 있다.
［제2 실시예］
본 발명의 제2 실시예에 따른 CDR 회로는 본 발명의 제1 실시예에 따른 CDR 회로와 대략 동일한 것이다. 따라서, 양자의 차이인 디지털 PLL 회로를 중심으로 설명한다.
제1 실시예에 따른 CDR 회로에서 사용되는 디지털 PLL 회로의 기능에 더하 여, 제2 실시예에 따른 CDR 회로에서 사용되는 디지털 PLL 회로는 수신 입력 데이터에 변화가 없는 경우에도, 수신측 기준 클록에서 크게 벗어나지 않는 주파수로 자주(自走)하고, 수신 입력 데이터에 변화가 있는 경우에는 그 위상에 신속하게 고정된다.
즉, 도 6에 나타내는 디지털 PLL에서 Kloop배 한 위상차 데이터를 적산하는 수단(26)의 초기값을 기준 클록 주기로 되는 값으로 하고 있다.
일반적으로 PLL에서 수신 입력 데이터에 변화가 없는 경우에는, 위상차 데이터는 위상차 없음을 출력하므로, 과거의 위상차 데이터를 적산한 값(일반적으로 PLL에서는 적분 성분이라 함)만으로 출력 클록이 정해진다. 이것을 일반적으로 PLL에서는 "적분 성분으로 자주(自走)한다"라고 한다. 본 발명의 제2 실시예에 따른 CDR 회로의 디지털 PLL에서는 과거의 위상차 데이터를 Kloop배 하여 적산한 값의 초기값을 기준 클록 주기에 해당하는 값으로 하므로, 수신 입력 데이터에 변화가 없는 경우, 수신 장치측 기준 클록 주파수로 자주(自走)하게 된다.
［제3 실시예］
본 발명의 제3 실시예에 따른 CDR 회로는 본 발명의 제1 실시예에 따른 CDR 회로와 대략 동일한 것이다. 따라서, 양자의 차이인 디지털 PLL 회로를 중심으로 설명한다.
제1 실시예에 따른 CDR 회로에서 사용되는 디지털 PLL 회로의 기능에 더하여, 제3 실시예에 따른 CDR 회로에서 사용되는 디지털 PLL 회로는 노이즈 등의 영향으로 돌발적인 입력 데이터 변화가 있는 경우에도, 수신측 기준 클록에서 크게 벗어나지 않는 것이다.
즉, 디지털 PLL 회로는, Kloop배 한 위상차 데이터를 적산하는 수단(26)의 출력값을, 사용하는 직렬 전송 규격의 송신측 기준 클록 주파수와 수신측 기준 클록 주파수의 편차의 수배 정도에 해당하는 값으로 하는 제한 수단을 구비한다.
일반적으로 직렬 인터페이스에 이용하는 기준 클록은 송신 장치측, 수신 장치측 모두 상당히 안정된 주파수 규격이 요구된다. 따라서, 수신한 데이터로부터 추출되는 클록의 주파수가 돌발적으로 크게 변화하는 것은 발생할 수 없다. 본 발명의 제3 실시예에 따른 CDR 회로의 디지털 PLL에서는 상기 적분 성분값에 대하여 실제로 발생할 수 있는 변동 폭(규격상 허용되는 편차에 여유를 가져 수배 정도)으로 제한된다. 따라서, 노이즈 등의 영향으로 돌발적인 입력 데이터의 변화가 있는 경우에도, 출력값은 수신 장치측 기준 클록에서 크게 벗어나지 않는다.
［제4 실시예］
본 발명의 제4 실시예에 따른 CDR 회로는 본 발명의 제1, 제2 또는 제3 실시예에 따른 CDR 회로와 대략 동일한 것이다. 여기서, 본 발명의 제4 실시예에 따른 통신 장치의 직렬 데이터 인터페이스는 USB2.0 규격이다.
즉, 제1, 제2, 또는 제3 실시예에 따른 CDR 회로는 대표적인 직렬 데이터 인터페이스 규격인 USB2.0의 클록 데이터 복원에서도 모두 이용할 수 있다.
［제5 실시예］
본 발명의 제5 실시예에 따른 CDR 회로는 본 발명의 제1 실시예에 따른 CDR 회로와 대략 동일한 것이다. 따라서, 양자의 차이인 디지털 PLL 회로를 중심으로 설명한다.
제1 실시예에 따른 CDR 회로에서 사용되는 디지털 PLL 회로의 기능에 더하여, 제5 실시예에 따른 CDR 회로에서 사용되는 디지털 PLL 회로는 수신 데이터 없음에서 있음으로의 변화(비스켈치 상태로의 천이), 및 수신 데이터 있음에서 없음으로의 변화(스켈치 상태로의 천이) 타이밍에서 출력 클록의 위상 흐트러짐이 발생하지 않는 것이다.
즉, 디지털 PLL은 수신 입력 직렬 데이터에["6"×"기준 클록 주기"] 이상 변화가 없는 경우에, N개의 가산 수단의 출력을 시간 분해능(기준 클록 주기/N)의 가상 직렬 출력으로 하여 (샘플링 데이터의 데이터 변화점을 나타내는) 가상 직렬 입력과의 위상차를 클록 주기마다 위상차 데이터로서 검출하는 수단의 출력을 "위상차 없음" 데이터로 한다.
USB2.0은 한 쌍의 소진폭 차동 신호로 데이터를 전송하는 규격이다. 따라서, 송신측과 수신측은 전송하는 데이터에 의해 교체된다. 또한, 전송하는 데이터가 없는 경우에는 무신호 상태(스켈치 상태)로 된다. 여기서, 수신 데이터 없음에서 있음으로의 변화(비스켈치 상태로의 천이), 및 수신 데이터 있음에서 없음으로의 변화(스켈치 상태로의 천이) 타이밍에서 차동 리시버 출력 뿐만 아니라 스켈치 검출 리시버 출력을 인에이블 신호로서 이용하는 것이 일반적이다. 그러나, 차동 리시버 출력의 응답 시간과 스켈치 검출 리시버 출력의 응답 시간이 동일함은 발생될 수 없기 때문에, 비스켈치 상태로의 천이 또는 스켈치 상태로의 천이 타이밍에서는 PLL에 입력되는 수신 데이터의 위상이 흐트러지게 된다. 본 발명의 제5 실시 예에 따른 CDR 회로의 디지털 PLL에서는 이 기간에 위상차 데이터로서 검출하는 수단의 출력을 "위상차 없음" 데이터로 한다. 따라서, 출력 클록의 위상이 흐트러지지 않는다.
또한 USB2.0 규격에서는 전송 데이터(패킷)의 종료를 나타내는 패턴은 7 클록 주기 이상 변화가 없는 데이터 패턴으로 정의된다. 따라서, 본 발명에서는 송신측과 수신측의 주파수 편차를 고려하여 수신 입력 직렬 데이터가 [6×기준 클록 주기] 이상 변화가 없는 경우에, 위상차 검출 데이터를 마스크한다(즉, 위상차 없음 데이터로 한다).
도 1은 본 발명의 제1 실시예에 따른 CDR 회로의 블록도.
도 2는 4상 클록을 이용한 경우의 고속 샘플 회로의 회로도.
도 3은 도 2의 고속 샘플 회로의 동작 일례를 나타내는 타이밍 도.
도 4a는 4상 클록을 이용한 경우의 parack 신호가 취할 수 있는 6개의 패턴을 나타내는 도면이고, 도 4b는 송신 장치측 기준 클록이 수신 장치측 기준 클록보다 빠른 경우(CK480M＋α)에 도 4a의 6개 패턴이 출현되는 예를 나타내며, 도 4c는 송신 장치측 기준 클록이 수신 장치측 기준 클록보다 늦은 경우(CK480M－α)에 도 4a의 6개 패턴이 출현되는 예를 나타낸 도면.
도 5a는 8상 클록을 이용한 경우의 parack 신호가 취할 수 있는 10개의 패턴을 나타내는 도면이고, 도 5b는 송신 장치측 기준 클록이 수신 장치측 기준 클록보다 빠른 경우(CK480M＋α)에 도 5a의 10개 패턴이 출현되는 예를 나타내며, 도 5c는 송신 장치측 기준 클록이 수신 장치측 기준 클록보다 늦은 경우(CK480M－α)에 도 5a의 10개 패턴이 출현되는 예를 나타낸 도면.
도 6은 본 발명의 제1 실시예에 따른 디지털 PLL의 구성을 나타내는 블록도.
도 7은 4상 클록을 이용한 경우의 VCO 회로의 회로도 예.
도 8은 VCO 회로로부터 출력되는 가상 출력 클록의 위상 정보 phdat 신호와 가상 입력 클록 parack 신호로 위상을 검출하는 양태, 즉, 위상 검출기(PD)의 동작 예를 나타낸 도면.
도 9는 도 6 내지 도 8에 나타낸 디지털 PLL의 동작 일례를 각 신호의 수치 변화에 따라 나타낸 도면.
도 10은 횡축에 시간 t, 종축에 위상 검출기 출력 pddat를 취한 그래프를 나타낸 도면.
도 11은 도 6 내지 도 10에 나타낸 디지털 PLL의 전달 함수 표현의 블록도.
도 12는 본 발명에 따른 탄성 버퍼 블록의 회로예를 나타낸 도면.
도 13은 도 12에 나타내는 SDOSEL 회로(30)의 상세한 진리값 표.
도 14a는 도 12에 나타내는 ELCBUF부의 상세한 회로도, 도 14b는 도 12에 나타내는 WRITE COUNTER부의 상세한 회로도.
<도면의 주요 부분에 대한 부호의 설명>
2 클록 데이터 복원 회로,
6 고속 샘플 회로,
8 N상 아날로그 PLL,
10 디지털 필터,
12 디지털 PLL,
14 탄성 버퍼.

Claims (9)

  1. 미리 정해진 주파수의 클록 주기(T1)를 N(N은 3 이상의 정수) 분할한 T2(= T1/N) 시간씩 시프트시킨 N상(相)의 클록을 출력하는 수단과,
    직렬 전송된 데이터를 상기 T2 시간마다 샘플링하는 수단과,
    상기 샘플링한 데이터를 주기(T1)마다 제1 N비트 병렬 데이터로 변환하는 수단과,
    상기 샘플링한 데이터의 데이터 변화점을 나타내는 제2 N비트 병렬 데이터로 변환하는 수단과,
    상기 제2 N비트 병렬 데이터를 위상 정보 입력으로 하여 상기 직렬 데이터의 데이터 변화점의 대략 중간 위치를 나타내는 제3 N비트 병렬 데이터를 출력하는 수단
    을 구비하고,
    상기 제3 N비트 병렬 데이터가 나타낸 비트 위치와 동일한 상기 제1 N비트 병렬 데이터의 비트 위치 데이터를 복원 데이터로 하는 것을 특징으로 하는 직렬 데이터 인터페이스의 클록 데이터 복원 회로.
  2. 제1항에 있어서,
    상기 제2 N비트 병렬 데이터는 (N＋2)개의 데이터만으로 되도록 한정하여 변환하는 수단을 구비하고,
    상기 제3 N비트 병렬 데이터를 출력하는 수단도 (N＋2)개의 데이터만을 출력하는 것을 특징으로 하는 클록 데이터 복원 회로.
  3. 제1항에 있어서,
    상기 제2 N비트 병렬 데이터를 입력으로 하여 상기 직렬 데이터의 데이터 변화점의 대략 중간 위치를 나타내는 제3 N비트 병렬 데이터를 출력하는 수단은,
    상기 제2 N비트 병렬 데이터를 시간 분해능(T2)의 위상 정보를 갖는 가상 직렬 입력으로 하여 시간 분해능(T2)으로 변화하는 가상 직렬 클록을 출력하는 디지털 PLL로서,
    상기 디지털 PLL은 발진기에 해당하는 VCO 회로와, 위상 검출부와, PLL의 피드백을 제어하는 루프 필터부를 구비하고,
    상기 VCO 회로는,
    입력 데이터(vcoin)에 1에서 N까지의 값을 각각 곱셈하는 N개의 곱셈 수단과,
    상기 N개의 1에서 N까지의 곱셈 수단 출력과, 제1 기억 수단에 기억된 제1 피드백 데이터를 가산하는 N개의 제1 가산 수단과,
    주기(T1)마다 상기 제1 가산 수단이 출력하는 상기 N개의 제1 가산 결과를 기억하는 N개의 제1 기억 수단
    을 구비하고, 상기 N개의 제1 기억 수단 중, N을 곱셈한 값을 한 쪽 입력으로 하는 가산 결과를 기억한 데이터의 하위 m비트(m은 임의의 정수)를 상기 제1 가 산 수단에 대하여 제1 피드백 데이터로서 접속하고,
    상기 VOC 회로는,
    상기 N개의 제1 기억 수단의 각각의 출력의 m＋1 비트 이상과, 제2 기억 수단에 기억된 제2 피드백 데이터를 가산하는 N개의 제2 가산 수단과,
    주기(T1)마다 상기 제2 가산 수단이 출력하는 상기 N개의 제2 가산 결과 중, N을 곱셈한 값을 한 쪽 입력으로 한 제1 가산 결과를 기억한 데이터의 m＋1 비트 이상을 한 쪽 입력으로 한 상기 제2 가산 수단의 제2 가산 결과를 기억하는 1개의 제2 기억 수단을 구비하고, 상기 제2 기억 수단에 기억한 데이터를 상기 제2 가산 수단에 대하여 상기 제2 피드백 데이터로서 접속하며,
    상기 N개의 제1 기억 수단 출력과, 상기 N개의 제2 가산 수단 출력을 상기 1에서 N까지의 값을 곱셈한 곱셈 수단 출력으로부터 연속적인 순서로 하위 비트로서 나열한 경우에, 상기 제1 기억 수단 출력의 m＋1 비트 이상의 데이터가 1개 하위인 비트의 데이터와 상이하고, 또한
    상기 제2 가산 수단 출력이 정해진 값으로 되는 경우를 클록 에지로 하여,
    시간 분해능(T2)으로 변화하는 상기 가상 직렬 클록을 출력하는 것을 특징으로 하는 클록 데이터 복원 회로.
  4. 제3항에 있어서,
    상기 위상 검출부는,
    상기 N개의 제2 가산 수단의 출력을 시간 분해능(T2)의 가상 직렬 출력으로 하고, 상기 가상 직렬 입력과의 위상차를 T1주기마다 위상차 데이터로서 검출하는 수단으로 이루어지고, 검출한 위상차 데이터를 출력하며,
    상기 루프 필터부는,
    상기 검출한 위상차 데이터를 T1주기마다 Ksys배 하는 수단과,
    상기 검출한 위상차 데이터를 T1주기마다 Kloop배 하는 수단과,
    상기 Kloop배 한 위상차 데이터를 T1주기마다 적산하는 수단, 및
    상기 위상차 데이터를 Ksys배 한 값과 상기 Kloop배 한 위상차 데이터를 적산한 값을 T1주기마다 가산하는 수단으로 이루어지고, 상기 가산 결과를 루프 필터 출력으로 하며,
    상기 VCO 회로의 입력 데이터(vcoin)는 상기 루프 필터부 출력이 접속됨으로써 PLL의 피드백 루프가 형성되며,
    상기 VCO 회로 출력의 가상 직렬 클록을 T1주기 마다의 N비트 병렬 데이터로 재나열한 것을 상기 제3 N비트 병렬 데이터로 하는 것을 특징으로 하는 클록 데이터 복원 회로.
  5. 제4항에 있어서,
    상기 디지털 PLL에서 상기 Kloop배 한 위상차 데이터를 T1주기마다 적산하는 수단의 초기값을 상기 가상 직렬 클록 출력이 T1주기로 되는 값으로 한 것을 특징으로 하는 클록 데이터 복원 회로.
  6. 제4항에 있어서,
    상기 디지털 PLL은,
    상기 Kloop배 한 위상차 데이터를 T1주기마다 적산하는 수단의 출력값을, 사용하는 직렬 전송 규격의 송신측 기준 클록 주파수와 수신측 기준 클록 주파수의 편차의 수배 정도에 해당하는 상기 가상 직렬 클록 출력값으로 하는 제한 수단을 더 구비하는 것을 특징으로 하는 클록 데이터 복원 회로.
  7. 제1항에 있어서,
    상기 직렬 데이터 인터페이스는 USB2.0 규격인 것을 특징으로 하는 클록 데이터 복원 회로.
  8. 제7항에 있어서,
    상기 디지털 PLL은,
    수신 입력 직렬 데이터에 6×T1주기 이상 변화가 없는 경우에, 상기 N개 가산 수단의 출력을 시간 분해능(T2)의 가상 직렬 출력으로 하고, 상기 가상 직렬 입력과의 위상차를 T1주기마다 위상차 데이터로서 검출하는 수단의 출력을 위상차 없음 데이터로 하는 것을 특징으로 하는 클록 데이터 복원 회로.
  9. 제1항 내지 제8항 중 어느 한 항에 기재된 클록 데이터 복원 회로를 탑재하는 통신 장치.
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