CN101267292B - 时钟和数据恢复电路以及包括其的通信设备 - Google Patents

Abstract

提供一种时钟和数据恢复电路，包括：用于输出N个相位时钟的单元，每一个相位时钟具有彼此之间为时间T2的相位偏移，所述时间T2是通过将时钟周期P1除以N而获得的；用于获得每隔时间T2串行传输的采样数据的单元；用于每周期P1将采样数据转换成第一N位的并行数据的单元；用于将第一N位的并行数据转换成指示在采样数据中的变化点的第二N位的并行数据的单元；以及用于使用第二N位的并行数据作为相位信息的输入，并且输出大致指示在变化点的中央位置的第三N位的并行数据的单元。N是大于2的整数，在等于由第三N位的并行数据指示的位置的位置上的第一N位的并行数据的数据被确定为恢复的数据。

Description

时钟和数据恢复电路以及包括其的通信设备

技术领域

本发明涉及一种时钟和数据恢复电路以及包含所述时钟和数据恢复电路的通信设备。

背景技术

通用串行总线(USB)是一种用于将个人计算机连接到外围设备的标准。USB 2.0是用于最大传输率为480Mbps的串行通信的高速USB标准。随着其传输速率的极大提高和减少的系统负载，USB 2.0已被广泛使用。

在串行通信中，在没有时钟的情况下，通过使用小幅度差分信号在一对数据线D+和D-上发送和接收数据，通常，接收机从接收数据中提取时钟，然后利用所提取的时钟对接收数据进行采样来获得数据。用于从接收数据中提取时钟和数据的电路称为时钟和数据恢复电路(通常称为CDR电路)。

在高速串行接口中使用的CDR电路是根据接收数据中的转换来重新生成时钟的技术。CDR电路通常使用模拟锁相环路(PLL)来提取与接收数据的边沿同步的时钟以及利用所述时钟来对接收数据进行采样。

由于利用精细制造工艺将数字电路块集成到大规模集成(LSI)电路上，所以甚至对于诸如USB 2.0的传输速率之类的串行传输速率迅速增加的情况，高速操作也成为可能。然而，不容易将精细制造工艺应用于具有类似于数字电路块尺寸的尺寸的模拟电路块。结果，如果LSI电路包括传统模拟PLL，则电路成本相当高。

对于在设备中的电路板之间或者LSI电路之间的连接，近来已使用诸如PCI Express的高速串行接口。然而，在为每一信道提供模拟PLL时，信道数量的增加不仅为总线付出成本代价，也带来了噪声干扰。

存在利用数字PLL而不是模拟PLL的高速串行接口电路。然而，数字PLL需要具有至少多于所提取时钟频率的频率的三倍频率的操作时钟。因此，考虑到成本和功率损耗的增加，难于将数字PLL应用于近来的高速串行通信系统中。

无论是模拟的还是数字的，PLL都利用所提取的时钟对接收数据进行采样来重新生成数据。由于由PLL提取的时钟与接收机上的时钟不同步，所以在数字LSI设计中常用的同步设计技术不可用，并且因而，增加了包括设计验证的开发时间。

存在多种不采用模拟电路来重新生成时钟和数据的CDR电路。然而，这样的CDR电路需要利用多相位的时钟来对数据进行采样的大电路块。由于具有不同延迟的多个相位时钟需要一起输入(重新同步)，所以甚至采用数字电路也难于实现研究电路的运转特征所需的布局和仿真。特别地，对于更高速度的操作，这种难度显著增加。

在串行传输操作中，在发送侧的串行时钟的频率可能和接收侧的串行时钟的频率不同。为了吸收它们之间的频率差，需要缓冲器(通常称为弹性缓冲器)。弹性缓冲器包括先进先出(FIFO)寄存器，在所述FIFO寄存器中，同步于从接收数据提取的时钟(即发送侧的串行时钟)写入数据，以及同步于接收侧的串行时钟读取数据。由于写入操作和读取操作不是同步的，所以需要通过异步电路来控制这些操作的定时，这使得研究电路的运转特征的电路和仿真复杂化。可以通过利用一种时钟而与CDR电路协同工作的弹性缓冲器来解决这个问题。然而，还没有公开这样的弹性缓冲器。

为了解决上述问题，提出了另一方法，其中利用多个相位时钟来采样数据，并且根据采样数据的模式来确定时钟模式。然而，难于定性地确定CDR电路中的每一参数。因此，优选地，除了根据接收数据中的转换来重新生成时钟之外，CDR电路还可以设置响应所述转换(PLL的环路增益)的时间周期以及在接收数据和时钟之间的相位差(PLL的稳态误差)，作为参数。然而，难于利用传统技术来实现这样的设置。

发明内容

本专利说明书描述了一种创新的时钟和数据恢复电路，所述时钟和数据恢复电路包括：时钟输出单元，用于输出N个相位时钟，每一个相位时钟具有彼此相隔时间T2的相位偏移，所述时间T2是通过将在给定频率上接收机的参考时钟的周期P1除以N而获得的，其中N是等于或大于3的整数；采样单元，用于每一时间T2获取串行传输的采样数据；第一转换单元，用于每周期P1将采样数据转换成第一N位的并行数据；第二转换单元，用于将第一N位的并行数据转换成指示在采样数据中的变化点的第二N位的并行数据；以及数据输出单元，用于使用第二N位的并行数据作为相位信息的输入，并且输出大致指示在采样数据中的变化点的中央位置的第三N位的并行数据，在大致等于由第三N位的并行数据指示的中央位置的位置上的第一N位的并行数据的数据被确定为恢复的数据。

该专利说明书还描述了一种包括上述时钟和数据恢复电路的创新的通信装置。

附图说明

当通过参照结合附图进行的下列详细描述理解本公开时，将容易地获得本公开的更完整的理解和其许多伴随的优点，其中：

图1是示出根据本发明第一实施例的CDR电路的示例电路的方框图。

图2是示出在使用四个相位时钟时的高速采样电路的示例电路的图。

图3是示出图2的高速采样电路的示例操作的时序图；

图4A是示出在使用四个相位时钟时的信号parack的六个可能模式的表；

图4B是示出当发送机上的参考时钟快于接收机上的参考时钟时六个模式如何出现的示例图；

图4C是示出当发送机上的参考时钟慢于接收机上的参考时钟时六个模式如何出现的示例图；

图5A是示出在使用八个相位时钟时的信号parack的十个可能模式的表；

图5B是示出当发送机上的参考时钟快于接收机上的参考时钟时十个模式如何出现的示例图；

图5C是示出当发送机上的参考时钟慢于接收机上的参考时钟时十个模式如何出现的示例图；

图6是示出根据本发明第一实施例的数字PLL的示例配置的方框图；

图7是示出当使用四个相位时钟时的压控振荡器的示例电路的图；

图8是示出鉴相器的示例操作的图；

图9是示出图6到8的数字PLL相对于每个信号的值的示例操作的图；

图10示出了其中横轴表示时间而纵轴表示鉴相器的输出的曲线；

图11是示出图6到10的数字PLL的示例传输函数表达的方框图；

图12是示出根据本发明的弹性缓冲器的示例电路的图；

图13A是当使用四个相时钟时的图12的SDOSEL电路30的示例真值表；

图13B是当使用八个相时钟时的图12的SDOSEL电路30的示例真值表；

图14A是示出图12的ELCBUF块的示例电路的图；以及

图14B是示出图12的写计数器块的示例电路的图。

具体实施方式

在描述附图中示出的示范性实施例的过程中，为了简洁采用特定术语。然而，不希望将本专利说明书的公开限制于所选择的特定术语，并且将理解：每一特定元素包括以类似方式操作并且获得类似结果的所有技术上的等效物。

现在参照附图(其中在几幅图中，相似的参考数字和参考符号指相同或相应部件)，并且首先参照图1，描述根据本发明的示范性实施例的时钟和数据恢复电路。

图1是示出根据第一实施例的CDR电路2的示例电路的方框图。在图1中示出的差分接收机4根据在输入到差分接收机4的输入信号DP和DM之间的电位差而输出为0或1的信号A。图1中示出的整数N模拟PLL 8(N为等于或大于3的整数)是普通的PLL，用于产生具有时钟周期P1的时钟CK480M(用于USB 2.0的480MHz的时钟)以及N个相位时钟PH[N-1:0]，所述时钟CK480M是接收机上的参考时钟，所述N相位时钟PH[N-1:0]的每一个具有彼此之间为时间T2的相位偏移，所述时间T2是通过将时间周期P1除以整数N得到的。

图1中示出的高速采样电路6是获得利用多个相位时钟(即N个相位时钟)串行传输的采样数据并且将采样数据转换成N位的并行数据para的电路块。图1中示出的数字滤波器10是用于通过均衡化所述N位的并行数据而产生信号paradat以及产生指示信号paradat的边沿的信号parack的电路块。图1示出的数字PLL 12是用于产生指示在接收数据中的变化点(即由信号parack指示的边沿的大致中心位置)的信号out_parack的电路块。信号paradat、信号parack、和信号out_parack都是N位的并行数据信号。图1中示出的弹性缓冲器14是下述电路块：所述电路块包括：电路(通常称为数据打孔电路)，用于利用信号paradat和信号out_parack来重新产生所接收的数据；以及缓冲器，用于吸收在从接收数据提取的时钟(即发送机上的参考时钟)和接收机上的参考时钟之间的频率差。处于大致等于由信号out_parack指示的中心位置的位置上的信号paradat的数据被确定为恢复的数据。

图2是示出在使用四个相位时钟PH0、PH1、PH2和PH3时的高速采样电路6的示例电路的图。在图2中，在高速采样电路6中输出的信号被分别示为q0、q1、q2、q3、qd2和qd3，并且高速采样电路6的输出信号被示出为para[0]、para[1]、para[2]和para[3]。

图3是示出图2所示的高速采样电路6的示例操作的时序图。从数字滤波器10输出的信号paradat和信号parack被示出在图3中。通过利用三值移动平均滤波器对信号para进行滤波来获得图3中示出的信号paradat。

虽然数字滤波器10的配置不限于本实施例，但是诸如用于平滑输入数据的移动平均滤波器之类的简单LPF(低通滤波器)足以充当数字滤波器10，这是因为在随后级中的数字PLL 12具有等效于陡坡带通滤波器(BPF)的特性。从数字滤波器10输出的信号parack是在信号paradat的边沿(即在从0到1或从1到0的位改变处)变为1的信号，并且因此可容易地通过异或(EXOR)电路来产生。

图4A是示出在使用个四相位时钟时的信号parack的六个可能模式的表。信号parack的六个模式包括：在时钟周期中的没有边沿的模式、具有处于与每一多相位时钟对应的位置的一个边沿的模式、以及在时钟周期中具有两个边沿的模式。图4B是示出当发送机上的参考时钟快于接收机上的参考时钟(CK480M+α)时六个模式如何出现的示例的图。图4C是示出当发送机上的参考时钟慢于接收机上的参考时钟(CK480M-α)时六个模式如何出现的示例的图。

类似地，图5A是示出在使用八个相位时钟时的信号parack的十个可能模式的表。图5B是示出当发送机上的参考时钟快于接收机上的参考时钟(CK480M+α)时十个模式如何出现的示例的图。图5C是示出当发送机上的参考时钟慢于接收机上的参考时钟(CK480M-α)时十个模式如何出现的示例的图。如图4A和5A所示，当使用N个相位时钟时，发送机上的参考时钟的相位实质上以N+2种方式表达。通过数字滤波器10消除所述N+2个模式之外的、可能由突发噪声产生的模式的信号。

图6是示出根据第一实施例的数字PLL 12的示例配置的方框图。虽然图6中示出的数字PLL 12的配置可能看上去与传统PLL的配置相同，但是数字PLL 12的特征为：输入信号parack、输出信号out_parack和指示相位信息的信号phdat是N位的并行数据信号。图7是示出当使用四个相位时钟时的压控振荡器(VCO)电路18的示例电路的图。

图6中示出的数字PLL 12包括VCO电路18、鉴相器(PD)20、和用于控制PLL反馈的环路滤波器块。

如图7中所示，VCO电路18包括：N个乘法器，用于分别将输入数据vcoin与1到N(在图7中N＝4)相乘；N个第一加法器，用于将N个乘法器的输出与第一反馈数据相加；以及N个第一D-FF，作为存储在参考时钟的每一周期P1从第一加法器输出的N个第一和的存储器。在图7中，第一和被示出为sum1到sum4。如图7中所示，在第一D-EF输出cγ1到cγ4以及phdat1LSV(最低有效位)到phdat4 LSB当中，用于存储通过将乘以N的值相加而获得的第一和的数据的低m位(m是整数)被存储在第一D-EF之一中，并且被施加于所述N个第一加法器作为第一反馈数据。

图7中示出的VCO电路18还包括：N个第二加法器，用于将N个第一D-EF的每一输出的m+1个位或更多位与第二反馈数据(将在后面描述)相加；以及第二D-FF，所述第二D-FF充当在参考时钟的每一周期P1存储在从第二加法器输出的N个第二和当中的、其上被施加了用于存储通过将乘以N的数值相加而获得的第一和的数据的m+1个位或更多位的第二加法器的第二和的存储器。在图7中，第二加法器的输出被示出为phdat1 MSB(最高有效位)到phdat4 MSB。第二D-FF存储phdat4 MSB。在第二D-FF中存储的数据被施加到第二加法器作为第二反馈数据。

而且，在图7示出的VCO电路18中，N个第一D-FF的输出和N个第二加法器的输出以乘以1到N的乘法器输出的连续顺序而被排列到低位，并且在从第一D-FF输出的数据的高于第m位的一个位的数据与下一低位不同以及当第二加法器的输出取预定值时的时钟边沿上，输出以时间T2(参考时钟的周期P1/N)的时间分辨率变化的虚拟串行输出phdat。由在图7的上面中央部分示出的第一比较器确定从第一D-FF输出的数据的高于第m位的一个位的数据是否与下一低位不同。由在图7的右下部分示出的第二比较器确定第二加法器的输出是否取预定值。虽然在图7中预定值被示出为0，但是预定值可以为1。

在图7中，第一比较器的输出和第二比较器的输出被输入到AND电路，所述AND电路分别输出out_parack[0]到out_parack[3]。

在图6中示出的数字PLL 12中的PD 20包括这样的单元：该单元使用所述N个第二加法器的输出作为具有时间T2的时间分辨率(参考时钟的周期P1/N)的虚拟串行输出phdat，检测在虚拟串行输出phdat和虚拟串行输入(为信号parack)之间的相位差作为参考时钟的每个周期P1的相位差数据pddat，并且输出相位差数据pddat。

图8是示出PD 20的其中通过使用信号phdat的相位信息和虚拟串行输入parack来检测相位的示例操作的图，所述信号phdat是从VCO电路18输出的虚拟串行输出。

在图6中示出的数字PLL 12中的环路滤波器块包括：在参考时钟的每个周期P1将检测到的相位差数据pddat和ksys相乘的单元22；在参考时钟的每个周期P1将检测到的相位差数据和kloop相乘的单元24；在参考时钟的每个周期P1将乘以kloop的相位差数据累加的单元26；以及在参考时钟的每个周期P1将乘以Ksys的相位差数据与乘以Kloop的相位差数据的累计值相加的单元28。单元28的这个和被输出作为环路滤波器块的环路滤波器输出。

而且，在图6示出的数字PLL 12中，该环路滤波器输出被施加于VCO电路18作为输入数据vcoin，由此形成PLL反馈环路。在参考时钟的每一周期P1，利用数字PLL 12，CDR电路2将来自VCO电路18的虚拟串行输出重新排列成N位的并行数据。

图9是示出图6到8的数字PLL 12相对于每个信号的值的示例操作的图。在这种情况下，对应于相位增益的Ksys是1/16，对应于积分增益(integral gain)的Kloop是1/64。在图9中的一行对应于一个时钟周期。如图9中所示，通过迅速地跟踪虚拟串行输入parack的相位，虚拟输出out_parack的相位被控制为对应于信号parack的大致的中心位置。

为了便于理解本公开，图10示出了其中横轴表示时间和纵轴表示PD 20的输出pddat的曲线。如从图10中所看到的，信号pddat的值甚至在足够长的时间之后也不收敛到恒定值(这一般称为PLL搜寻(PLL hunting))。该搜寻现象一般是由于通过用于四个相位时钟的时间T2的时间分辨率对输入数据进行舍入以及对在计算中使用的有效数字的数量进行限制而产生的。虽然通过增加多个相位时钟的数量和在计算中使用的有效数字的数量，可以减少搜寻现象，但是由于仅仅利用输出时钟来对输入数据采样(通常称为打孔)，这样的使用四个相位时钟的简单电路足够应用，并因此，某种搜寻现象使得除了在错误地采样输入数据(错误打孔)之外，不会在时钟和数据恢复中出现问题。

图11是示出图6到10的数字PLL 12的示例传输函数表达的方框图。图11的开环传输函数G(s)由下列公式(1)来表示： 

G(s)＝Kpd·Ksys·(1+Kloop/s)·Kvco·l/s    (1)

通过由K来表达Kpd·Ksys·Kvco以及由a来表达Kloop，公式(1)可以如下简化：

G(s)＝K/s(1+a/s)    (2)

通过下列公式(3)来表达闭环传输函数H(s)：

H(s)＝Φout/Φin＝G(s)/(1+G(s))＝K(s+α)/(s²+K·s+K·a)    (3)

当 $K\·a={\mathrm{\ω}}_n^2$ (4)时，

$H\left(s\right)=\frac{2\·\mathrm{\ξ}\·{\mathrm{\ω}}_n\·s+{\mathrm{\ω}}_n^2}{s^2+2\·\mathrm{\ξ}\·{\mathrm{\ω}}_n\·s+{\mathrm{\ω}}_n^2}---\left(5\right)$

公式(5)是完全积分的二阶(quadratic)控制系统的公知常用表达。ξ是响应的阻尼系数(阻尼常数)，ω_n是固有频率。

当

$\mathrm{\ξ}=\frac{K}{2\·{\mathrm{\ω}}_n}\frac{K}{2\sqrt{K\·a}}=\frac{1}{2}\sqrt{\frac{K}{a}}---\left(7\right)$

因此，通过选择合适的K(＝Kpd·Ksys·Kvco)和a(＝Kloop)的值来配置稳定的返回环路。

图12是示出弹性缓冲器14的示例电路的图。弹性缓冲器14包括SDOSEL电路30、ELCBUF块32、写计数器块34、读计数器块36、以及选择器38。如图12所示，SDOSEL电路输出信号en1、en2、sdo1和sdo2。

图13A是当使用四个相位时钟时的图12的SDOSEL电路30的示例真值表，而图13B是当使用八个相位时钟时的图12的SDOSEL电路30的示例真值表。

图14A是示出图12的包括选择器和D-FF的ELCBUF块32的示例电路的图，而图14B是示出图12的包括WC2计数器(其中之一充当负载)的写计数器块34的示例电路的图。写计数器块34输出信号wc2en和wc1en，它们然后被输入到ELCBUF块32。在图12中，输入到ELCBUF块32的信号被示出为wc1en0到wc1enK以及wc2en0到wc2enK。

图12中示出的读计数器块36是简单计数器电路，其中在接收机上，在参考时钟的每个周期P1计数器递增，并且所述计数器使用信号RDSTART作为使能信号，虽然其详细配置没有示出。

图12中示出的选择器38是根据读计数器块36的值选择elcbuf0到elcbufK之一的选择器。

图12中示出的信号WRSTART是在数据传输开始时激活的信号，即在非静默(unsquelch)状态中被激活的信号。信号RDSTART是在写计数器块34开始利用信号WRSTART计数之后当写计数器块34的值达到最大计数的一半时被激活的信号。

弹性缓冲器14的深度(尺寸)被确定为小于全满，或大于空，甚至当在发送机上的参考时钟和接收机上的参考时钟之间的频率差处于接口标准(用于USB2.0的+-500ppm)允许的最大值一段时间以便一次发送接口标准允许的最大数据量(USB的该值被称为分组长度)时也是如此。也就是说，弹性缓冲器14的深度等于写计数器块34的最大计数。通过在写计数器块34达到最大计数的一半时启动读计数器块36，当在发送机的参考时钟的频率大于在接收机上的参考时钟的频率时或者当在发送机的参考时钟的频率小于在接收机上的参考时钟的频率时，弹性缓冲器14的深度不为满或空。

如上所述，根据第一实施例的CDR电路包括：利用多个相位时钟对数据采样并在每个给定循环周期将采样数据转换成并行数据的电路。因此，容易地一起输入具有不同延迟的多个相位时钟。而且，由于仅仅接收机上的参考时钟用做重新产生接收数据的操作时钟，所以主要用于数字LSI设计的同步设计技术是可用的，并因而缩短了包括设计验证的开发时间。

虽然上面将N描述为等于或大于3的整数，但是优选地，根据数字电路的配置，N是2的n次幂，如4、8、16等。

在串行数据接口中的用于时钟和数据恢复的PLL具有足够的变化范围(称为PLL的锁定范围或捕获范围)以便吸收发送机上的参考时钟和接收机上的参考时钟之间的频率差。例如，根据USB 2.0标准，该范围从-500ppm到+500ppm，并且因此，频率差可达0.1％。变化范围甚至在本实施例中使用的N位的并行数据的模式数被限制为N+2时也是足够的。通过该限制，可以简化数字PLL 12和弹性缓冲器14的电路。

而且，不管使用接收机上的参考时钟的操作，根据本实施例的数字PLL获得具有为时间T2的时间分辨率的虚拟输出，所述时间T2是通过将参考时钟的周期P1除以N而获得的。而且，根据本实施例的数字PLL的开环传输函数是完全积分的二阶控制系统的通常表达，并且因而可以任意控制PLL特征。

根据第二实施例的CDR电路基本上类似于根据第一实施例的CDR电路。下面主要描述在两者之间不同的数字PLL。

除了在根据第一实施例的CDR电路中使用的数字PLL的功能之外，当接收的输入数据中没有变化时，根据第二实施例的CDR电路中使用的数字PLL在与接收机上的参考时钟不是非常不同的频率上自由运行(free-run)，而当在接收的输入数据中存在变化时迅速地锁定到接收的输入数据的相位上。

特别地，在图6中所示的数字PLL 12中累加乘以Kloop的相位差数据的单元26的初始值被设置为在虚拟串行输出的周期P1上的值。

在PLL中，当接收的输入数据中不存在变化时，相位差数据输出指示没有相位差。因此，仅仅利用通过累加先前的相位差数据而获得的值(其通常被称为PLL的积分分量)来确定输出时钟，其通常被称为利用PLL的积分分量的自由运行。

在根据第二实施例的CDR电路中的数字PLL中，通过累加乘以Kloop的先前相位差数据而获得的初始值对应于参考时钟的周期，并且因此当在接收的输入数据中不存在变化时，数字PLL在接收机上的参考时钟的频率上自由运行。

除了数字PLL之外，根据第三实施例的CDR电路基本类似于根据第一实施例的CDR电路。下面主要描述两者之间不同的数字PLL。

除了在根据第一实施例的CDR电路中使用的数字PLL的功能之外，根据第三实施例的CDR电路中使用的数字PLL控制其输出值以便当存在例如由于噪声导致的在输入数据中的突然变化时输出值不大大偏离接收机上的参考时钟。

具体而言，该数字PLL包括：限幅器，用于将累加乘以Kloop的相位差数据的单元26的输出值设置为等于发送机上的参考时钟和接收机上的参考时钟(两者遵循用于其的串行传输标准)之间的频率差的几倍的值。

由于在发送机和接收机两者上的串行接口中使用的参考时钟通常需要稳定频率标准，所以在从接收数据提取的时钟的频率中不可能存在突然的大变化。在根据第三实施例的CDR电路中的数字PLL中，积分分量被限制在可能的变化范围内(其是由允许某一余量的标准允许的差的几倍)。因此，当存在例如由于噪声导致的在输入数据中的突然变化时输出值不大大偏离接收机上的参考时钟。

根据第四实施例的CDR电路基本上类似于根据第一、第二和第三实施例的CDR电路中的任意一个。在根据第四实施例的通信设备中包含的串行数据接口遵循USB 2.0标准。

具体而言，根据第一、第二和第三实施例的CDR电路中的任意一种在遵循USB 2.0的时钟和数据恢复系统中是可用的，USB 2.0是串行数据接口的领先标准。

除了数字PLL之外，根据第五实施例的CDR电路基本上类似于根据第一实施例的CDR电路。下面主要描述两者之间不同的数字PLL。

除了在根据第一实施例的CDR电路中使用的数字PLL的功能之外，根据第五实施例的CDR电路中使用的数字PLL在接收数据从无到有的变化点(转换到非静默状态)上和在接收数据从有到无的变化点(转换到静默状态)上不会引起输出时钟的相位干扰。

具体而言，当接收的输入串行数据中没有变化达六倍于参考时钟周期的时间或更长时，数字PLL引起单元的输出以指示无相位差。该单元是这样的单元：其使用N个加法器的输出作为具有为时间T2(参考时钟的周期T1/N)的时间分辨率的虚拟串行输出并在每个时钟周期检测作为相位差数据的虚拟串行输出和虚拟串行输入之间的相位差(其指示在采样数据中的变化点)。

USB 2.0是用于利用一对小幅度差分信号进行数据传输的标准。根据传输数据，发送侧和接收侧相互转换。没有传输数据意味着不存在信号(静默状态)。在接收数据从无到有的变化点(转换到非静默状态)上和在接收数据从有到无的变化点(转换到静默状态)上，差分接收机和静默检测接收机的输出通常用做使能信号。然而，由于差分接收机的响应时间和静默检测接收机的响应时间不能是相同的，所以输入到PLL的接收数据的相位在到非静默状态的转换点或在到静默状态的转换点被干扰。

在这些转换点上，在根据第五实施例的CDR电路中的数字PLL使得检测作为相位差数据的相位差的单元的输出指示无相位差。因此，输出时钟的相位不受干扰。

USB 2.0标准将指示传输数据(分组)的结束的模式定义为不存在变化达七个时钟周期的时间或更长的数据模式。因此，根据本实施例，考虑到在发送侧和接收侧之间的频率差，当在接收的输入串行数据中没有变化达六倍于参考时钟周期的时间或更长时，检测到的相位差数据被屏蔽(即指示无相位差)。

如本领域技术人员所理解的，在上述示教的基础上，许多其他的修改和变化是可能的。因此，应当理解：在所附权利要求的范围内，除非在此特别说明，可以以另外的方式实现本专利说明书的公开。

而且，在本公开和所附权利要求的范围内，不同示例实施例的单元和/或特征可以彼此组合和/或彼此替代。

仍然，本发明的上述和其他示例特征中的任何一个可以以设备、方法、系统、计算机程序或计算机程序产品的形式体现。例如，上述方法可以包含在系统或装置的形式中，所述系统或装置包括但不限于用于执行在附图中示出的方法的任何结构。

示例实施例被如此描述，很明显，其可以以多种方式变化。这样的变化不认为是偏离了本发明的精神和范围，并且所有这样的修改对于本领域技术人员来说很明显是希望被包含在随后的权利要求的范围中。

本专利说明书基于于2007年3月16日向日本专利局提交的日本专利申请第2007-068516号，并要求其优先权，该日本专利申请的整个公开在此以引用方式包含。

Claims (10)

1.一种时钟和数据恢复电路，包括：

时钟输出单元，被配置为输出N个相位时钟，每一个相位时钟具有彼此之间为时间T2的相位偏移，所述时间T2是通过将在给定频率上接收机的参考时钟的周期P1除以N而获得的，其中N是等于或大于3的整数；

采样单元，被配置为获得每隔时间T2串行传输的采样数据；

第一转换单元，被配置为每周期P1将采样数据转换成第一N位的并行数据；

第二转换单元，被配置为将第一N位的并行数据转换成指示在采样数据中的变化点的第二N位的并行数据；以及

数据输出单元，被配置为使用第二N位的并行数据作为相位信息的输入，并且输出大致指示在采样数据中的变化点的中央位置的第三N位的并行数据，

其中，在大致等于由第三N位的并行数据指示的中央位置的位置上的第一N位的并行数据的数据被确定为被恢复的数据。

2.如权利要求1所述的时钟和数据恢复电路，

其中，所述第二转换单元将第二N位的并行数据的模式数限制为N+2，并且数据输出单元仅仅输出第三N位的并行数据的N+2个模式。

3.如权利要求1所述的时钟和数据恢复电路，

其中，所述数据输出单元包括：数字PLL，被配置为使用第二N位的并行数据作为包括具有为时间T2的时间分辨率的相位信息的虚拟串行输入，以及被配置为输出以为时间T2的时间分辨率改变的虚拟串行输出，

所述数字PLL包括：

相位比较器；

环路滤波器块，被配置为控制PLL反馈；以及

VCO电路，等效于振荡器，

所述VCO电路包括：

N个乘法器，被配置为分别将到VCO电路的输入数据与1到N相乘；

N个第一加法器，被配置为将N个乘法器的输出与第一反馈数据相加；

N个第一存储器，被配置为存储每个周期P1从第一加法器输出的N个第一和，第一存储器之一被配置为将存储通过相加乘以N的值而获得的第一和的数据的低m位施加于N个第一加法器作为第一反馈数据，m是整数；

N个第二加法器，被配置为将N个第一存储器的每一输出的m+1个位或更多位与第二反馈数据相加；和

第二存储器，被配置为在每个周期P1存储在从第二加法器输出的N个第二和当中的、被施加存储通过相加乘以N的值而获得的第一和的数据的m+1个位或更多位的第二加法器的第二和，以及将所存储的第二和施加到N个第二加法器作为第二反馈数据，

其中，在N个第一存储器的输出和N个第二加法器的输出按照乘以1到N的乘法器输出的连续顺序排列到低位的情况下，以为时间T2的时间分辨率变化的虚拟串行输出在下述时钟边沿输出：当高于第一存储器的输出的第m位的一个位的数据与下一低位的数据不相同时的时钟边沿，以及当第二加法器的输出取预定值的时钟边沿。

4.如权利要求3所述的时钟和数据恢复电路，

其中，相位比较器包括：检测单元，被配置为使用N个第二加法器的输出作为具有为时间T2的时间分辨率的虚拟串行输出，在每个周期P1检测作为相位差数据的虚拟串行输出和虚拟串行输入之间的相位差，并且输出所述相位差数据，以及

其中所述环路滤波器块包括：

第一乘法器，被配置为在每个周期P1将检测到的相位差数据与Ksys相乘，Ksys表示相位增益；

第二乘法器，被配置为在每个周期P1将检测到的相位差数据与Kloop相乘，Kloop表示积分增益；

累加器，被配置为在每个周期P1累加乘以Kloop的相位差数据；

加法器，被配置为在每个周期P1将乘以Ksys的相位差数据和乘以Kloop的相位差数据的累加值相加，并且输出和作为环路滤波器输出，

其中，所述环路滤波器输出被施加到VCO电路作为输入数据以形成PLL反馈环路，并且每个周期P1，来自VCO电路的虚拟串行输出被重新排列成N位的并行数据以充当第三N位的并行数据。

5.如权利要求4所述的时钟和数据恢复电路，

其中累加器的初始值被设置为在虚拟串行输出的周期P1处的值。

6.如权利要求4所述的时钟和数据恢复电路，

其中，所述数字PLL还包括：限幅器，被配置为将所述累加器的输出值设置为与在发送机上的参考时钟和接收机上的参考时钟之间的频率差的几倍对应的虚拟串行输出的输出值，所述发送机和接收机遵循用于它们的串行传输标准。

7.如权利要求3所述的时钟和数据恢复电路，

其中，当接收的输入串行数据中没有变化达六倍于周期P1的时间或更长时，数字PLL使得相位比较器中包括的检测单元的输出指示无相位差，以及其中，所述检测单元被配置为使用所述N个第二加法器的输出作为具有为时间T2的时间分辨率的虚拟串行输出，并且每个周期P1检测作为相位差数据的虚拟串行输出和虚拟串行输入之间的相位差。

8.如权利要求1所述的时钟和数据恢复电路，

其中所述时钟和数据恢复电路被包含在通信设备中。

9.如权利要求8所述的时钟和数据恢复电路，

其中在符合USB 2.0标准的串行数据接口中使用所述时钟和数据恢复电路。

10.一种包括时钟和数据恢复电路的通信设备，

所述时钟和数据恢复电路包括：

时钟输出单元，被配置为输出N个相位时钟，每一个相位时钟具有彼此之间为时间T2的相位偏移，所述时间T2是通过将在给定频率上接收机的参考时钟的周期P1除以N而获得的，其中N是等于或大于3的整数；

采样单元，被配置为获得每隔时间T2串行传输的采样数据；

第一转换单元，被配置为每周期P1将采样数据转换成第一N位的并行数据；

第二转换单元，被配置为将第一N位的并行数据转换成指示在采样数据中的变化点的第二N位的并行数据；以及

数据输出单元，被配置为使用第二N位的并行数据作为相位信息的输入，并且输出大致指示在采样数据中的变化点的中央位置的第三N位的并行数据，

其中，在大致等于由第三N位的并行数据指示的中央位置的位置上的第一N位的并行数据的数据被确定为被恢复的数据。

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