CN102684676B - 序列连接接收器及其时钟重建方法 - Google Patents

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Abstract

本发明提供一种序列连接接收器及其时钟重建方法。该序列连接接收器，包含：时钟产生器、相位检测器、第一滤波器、第一相位旋转器、第二滤波器、重新取样电路与第二相位旋转器。时钟产生器输出第一时钟。相位检测器接收输入信号与第二时钟并输出相位误差信号至第一滤波器滤波后输出第一、第二控制字。第一相位旋转器以第一控制字的值对第一时钟进行相位旋转而产生第二时钟。第二滤波器接收第二控制字并低通滤波以输出第三控制字。重新取样电路取样第三控制字并运用第三时钟输出第四控制字。第二相位旋转器以第四控制字的值对第一时钟进行相位旋转而产生第三时钟。

Description

序列连接接收器及其时钟重建方法
技术领域
本发明涉及一种接收机，特别是涉及一种序列连接接收器及其时钟重建方法。
背景技术
序列连接技术被运用在很多应用中，例如：光纤通信领域。如图1所述，现有技术的序列连接收发器100包括有：发射器110、传输媒介120和接收器130。发射器110传送第一信号S1至传输媒介120的第一端121，其使用二级信号架构来代表第一序列二进制数据串D1，其中包含了第一时钟CLK1的时序。第一信号S1经传输媒介120转换为第二信号S2，并由传输媒介120的第二端122输出至接收器130。接收器130包括一时钟数据恢复器(clock data recovery，CDR)131，其抽取第二信号S2的时序而产生第二时钟CLK2，并运用第二时钟CLK2取样第二信号S2而产生第二序列二进制数据串D2。当时钟数据恢复器131的功能正常时，第二序列二进制数据串D2将实质上吻合第一序列二进制D1，除了发生延迟的状况。一般而言，除了延迟之外，第二时钟CLK2也会追踪第一时钟CLK1的时序。实际的时钟数据恢复器131会被限制频宽内，若第二时钟CLK2的时钟超过频宽外，将使得第二时钟CLK2发生时序错误。其中，时序错误是一高频时钟抖动，其超过时钟数据恢复器131的频宽。为了过滤第二时钟CLK2的输出时序错误，接收器130运用了锁相回路(phase lock loop，PLL)132，以接收第二时钟CLK2并输出第三时钟CLK3。锁相回路132有低通滤波的功能，可过滤高频时钟的抖动。结果，经由锁相回路132所输出的第三时钟CLK3将比第二时钟CLK2干净。
于是，在现有技术中，若要使接收器130的输出为更有效率地重建较低抖动的时钟，则必须采用锁相回路。在现有技术中，时钟数据恢复器131包括一振荡器(为了产生第二时钟CLK2)，锁相回路132也包括了一个振荡器(为了产生第三时钟CLK3)，而此两种振荡器都不可或缺。
如何能降低成本即可重建低抖动的时钟，成为技术发展的方向。
发明内容
鉴于以上已知技术的问题，本发明提供一种序列连接接收器，包含：时钟产生器、相位检测器、第一滤波器、第一相位旋转器、第二滤波器、重新取样电路与第二相位旋转器。时钟产生器输出第一时钟。相位检测器接收输入信号与第二时钟并检测输入信号与第二时钟的差异以输出一相位误差信号。第一滤波器耦接相位检测器，接收相位误差信号并滤波该相位误差信号以输出第一控制字和第二控制字。第一相位旋转器耦接第一滤波器与时钟产生器，依据第一控制字对第一时钟进行相位旋转而产生第二时钟。第二滤波器耦接第一滤波器，接收第二控制字，并通过低通滤波第二控制字以输出第三控制字。重新取样电路耦接第二滤波器，取样第三控制字，并运用第三时钟输出第四控制字。第二相位旋转器耦接重新取样电路，依据第四控制字对第一时钟进行相位旋转而产生第三时钟。
本发明还提供一种序列连接接收器的时钟重建方法，包含：产生第一时钟。检测第一输入信号与第二时钟的时序差异以产生相位误差信号。滤波相位误差信号以产生第一控制字与第二控制字。依据第一控制字对第一时钟进行相位旋转而产生第二时钟。滤波第二控制字以产生第三控制字。用第三时钟取样第三控制字而产生第四控制字。依据第四控制字对第一时钟进行相位旋转而产生第三时钟。
为使本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举多个优选实施例，并配合所附图式，作详细说明如下。
附图说明
图1为序列连接方块功能图；
图2为序列连接接收器于本发明的一种实施例；
图3为二进制相位检测器适用于图2的序列连接接收器的原理图；
图4为相位旋转器的功能方块图适用于图2的序列连接接收器；及
图5为16相位时钟架构时序图用图2的序列连接接收器的第一时钟CLK1。
【主要元件符号说明】
110    发射机
120    传输媒介
121    第一端
122    第二端
130    接收机
131    时钟数据恢复器
132    锁相回路
200    序列连接接收器
210    相位检测器
220    时钟数据恢复滤波器
230    第一相位旋转器
240    低通滤波器
250    重新取样器
260    第二相位旋转器
270    锁相回路
300    相位检测器
310    D型正反器
320    D型正反器
330    D型正反器
340    D型正反器
350    相位检测逻辑单元
500    相位旋转器
510    积分器
520    调制器
530    相位选择器
具体实施方式
图2为本发明序列连接接收器200的功能方块图。序列连接接收器200包含：锁相回路270、相位检测器(phase detector，BPD)210、时钟数据恢复滤波器220、第一相位旋转器230、数字低通滤波器240、重新取样电路250与第二相位旋转器260。锁相回路270用以接收一参考时钟REF，并输出第一时钟CLK1，锁相回路270可简称为时钟产生器。相位检测器210用以接收输入信号RX_IN和第二时钟CLK2，并输出恢复数据RXD和相位误差信号PE。时钟数据恢复滤波器220用以过滤相位误差信号PE而产生第一控制字C1与第二控制字C2。第一相位旋转器230耦接时钟数据恢复滤波器220与锁相回路270，将依照第一控制字C1的值，也即，其所内含的相位旋转数的信息对第一时钟进行相位旋转以产生第二时钟CLK2。数字低通滤波器240耦接时钟数据恢复滤波器220，用以滤波第二控制字C2以产生第三控制字C3。重新取样电路250耦接数字低通滤波器240，依照第三时钟CLK3取样第三控制字C3以产生第四控制字C4。第二相位旋转器260耦接重新取样电路250，对第一时钟CLK1依照第四控制字C4的值(相位旋转数)进行相位旋转以产生第三时钟CLK3。
除了锁相回路270，序列连接接收器200组成两个时钟领域的数字电路：相位检测器210、时钟数据恢复滤波器220、第一相位旋转器230和数字低通滤波器240是属于CLK2时钟领域；而重新取样电路250与第二相位旋转器260是属于CLK3时钟领域。序列连接接收器200的原理说明如下。
序列连接接收器200执行时钟数据恢复的功能。第一时钟CLK1是利用锁相回路270对本地参考时钟REF进行锁相而产生。因为第一时钟CLK1利用锁相回路270锁相于本地参考时钟REF，于是，第一时钟CLK1的时序与输入信号RX_IN的内建时序不同。因此，将第一时钟CLK1进行相位旋转可追踪输入信号RX_IN的时序。
第一相位旋转器230依据第一控制字C1的值，也即相位转旋数，对第一时钟CLK1进行旋转以产生第二时钟CLK2。因此，第二时钟CLK2的时序可以追踪输入信号RX_IN。相位检测器210取样输入信号RX_IN而产生恢复数据RXD，并通过探索第二时钟CLK2的时序与输入信号RX_IN的时序之间的关系而实现相位检测，进而产生相位误差信号PE。
在一实施例中，相位误差信号PE可以是三种可能数值：1、0、-1。当误差信号PE为1时，代表第二时钟CLK2的时序超前(比对输入信号RX_IN的时序)。当误差信号PE为-1时，代表第二时钟CLK2的时序落后(比对输入信号RX_IN的时序)。当误差信号PE为0时，代表两者的时序关系不清楚(例如：两个信号的相位差小于相位检测器210可检测的范围，而无法检测出)。时钟数据恢复滤波器220滤波误差信号PE而产生第一控制字C1以控制第一相位旋转器230的对第一时钟的相位旋转数而控制第二时钟CLK2的时序。
在一些实施例中，当二进制相位检测器210决定第二时钟CLK2的时序为超前或落后时，误差信号PE可分别设定1或-1。其使得时钟数据恢复滤波器220产生的第一控制字C1所内含的相位旋转数信息为增加或减少。接着，第一相位旋转器230将藉以旋转第一时钟CLK1而延迟(提前)第二时钟CLK2的时序。因此，第二时钟CLK2的时序，利用调整负反馈闭式回路的方式，追踪输入信号RX_IN的时序。
虽然相位检测器210、时钟数据恢复滤波器220与第一旋转器230构成一负反馈的控制回路，其可有效率执行时钟数据恢复功能，被恢复的第二时钟CLK2仍会产生由噪声所引起的信号抖动。特别是，第一控制字C1可能也会有噪声。当整个系统要求可接受控制回路追踪输入信号RX_IN的时序变化的能力不高时，时钟数据恢复滤波器220可以选择较窄的频宽来使第一个控制字C1的噪声较小。如此设计会导致控制回路追踪输入信号RX_IN的时序变化的能力降低。
另一实施例可保持控制回路追踪输入信号RX_IN时序变化的能力，其说明如下：为了保持控制回路追踪输入信号RX_IN时序变化的能力，时钟数据恢复滤波器220的频宽必须够宽，其导致有限的噪声过滤能力。结果，第一个控制字C1可能含有过量的噪声。为了解决这个问题，时钟数据恢复滤波器220输出第二控制字C2，其随后将由低通滤波器240进行滤波后产生第三控制字C3。
在一实施例中，第二控制字C2与第一控制字C1相同。
在另一种实施例中，由于时钟数据恢复滤波器220的设计，第二控制字C2相较于第一控制字C1有较少的噪声。再通过低通滤波器240的设计，使得其所输出的第三控制字C3具有更少的噪声(相较于第一控制字C1与第二控制字C2)，其更适合用于产生低抖动时钟。第三时钟CLK3为低抖动的时钟，其通过第三控制字C3而使第二相位旋转器260旋转第二时钟CLK2的相位后产生，第三控制字C3为较少噪声的控制字。然而，由于第三个控制字C3是于第二时钟CLK2领域所产生，其并非一个非常干净的时钟领域。因此，本发明运用重新取样电路250以第三时钟CLK3对第三控制字C3进行取样而产生第四控制字C4，第三时钟CLK3的噪声较第二时钟CLK2更少。通过第四控制字C4，第二相位旋转器260即可控制第一时钟CLK1的相位旋转数而产生第三时钟CLK3。
图3示出二进制相位检测器300的架构图，其为图2相位检测器210的实施例。相位检测器300包含：第一D型正反器310(D-type flip flop，D型双稳态多谐振荡器)、第二D型正反器320、第三D型正反器330、第四D型正反器340与相位检测逻辑单元350。第一D型正反器310使用第二时钟CLK2取样输入信号RX_IN而产生恢复数据RXD。第二D型正反器320使用第二时钟CLK2取样恢复数据RXD而产生一个恢复数据RXD1单位的延迟。第三D型正反器330使用第二时钟CLK2取样输入信号RX_IN而产生边缘数据EDG。第四D型正反器340使用第二时钟CLK2取样边缘数据EDG而产生同步边缘数据EDG1。相位检测逻辑单元250则以如以下的C语言演算法并运用RXD、RXD1和EDG1而产生相位误差信号PE。如下所述：
相位检测器的原理是本领域的普通技术人员所熟知，于此不多加赘述。
在一些实施例中，CDR滤波器220实现以下的功能：第二控制字C2为相位误差信号PE乘上增益系数KI，而第一控制字C1为相位误差信号PE乘上第二个增益系数KP的倍数，再加上第二控制字C2。以Z转换表示为：
C2＝KI·PE/(1-z-1)
C1＝C2+KP·PE
图4为相位旋转器500的功能方块图，其可应用于图2的第一相位旋转器PR230。相位旋转器500包含：积分器510、调制器520与相位选择器530。积分器510用以积分第一控制字C1成精密相位字PA。调制器520耦接积分器510，用以减少一精密相位字PA(fine phase word PA)的字长度以产生粗略相位字PS(coarse phase word PS)。相位选择器530按照粗略相位字PS选择第一时钟CLK1的时钟相位以产生第二时钟CLK2。该调制器520可以是一∑-Δ调制器(delta sigma modulator，DSM，三角积分调制器)。
请参考图5，第一时钟CLK1的16相位时钟架构时序图。第一时钟CLK1包含了16个相位，也即，从CLK1[0]到CLK[15]，其以间隔相为Δ＝T/16而彼此间隔，T是第一时钟CLK1的周期。当使用16相位时钟架构，粗略相位字PS是4位的位值而介于0到15之间。
在一实施例中，相位选择器530为一多路复用器，通过选择第一时钟CLK1的16相位其中之一而产生第二时钟CLK2。例如：当粗略相位字PS为4时，CLK1[4]被选择。当粗略相位字PS为12时，CLK1[12]被选择，依此类推。在一实施例中，锁相回路270包含了16相位环形振荡器，而16相位的第一时钟CLK1即直接由锁相回路270产生。以多相位环形振荡器的原理实现多相位时钟为本领域的普通技术人员所熟知，于此不多加赘述。
在另一种实施例，锁相回路270只产生8相位时钟，其以T/8为间隔相位，其运用了相位内插电路以生成其余8个相位。相位内插器电路为本领域的普通技术人员所熟知，于此不多加赘述。
此外，也可采用更多相位的架构(例如，32相或64相)，其可直接由更多相位的环形振荡器所构成的锁相回路产生，或者，以粗略相位插值方式产生，藉以增加第一时钟CLK1的相位数和改善第一相位旋转器230的相位旋转分辨率而使第二时钟CLK2成为干净的时钟，其可通过较昂贵的硬件实现。
请再参考图2，其中的低通滤波器240是数字低通滤波器，其可为无限脉冲响应(infinite impulse response，简称IIR)或有限脉冲响应(finiteimpulse response，简称FIR)滤波器。数字低通滤波器是为本领域的普通技术人员所熟知，于此不多加赘述。
重新取样电路250为一同步电路，其转换第二时钟CLK2领域当中的第三控制字C3成第三时钟CLK3领域当中的第四控制字C4。同步电路的实现是为本领域的普通技术人员所熟知，于此不多加赘述。
在一个实施例中，第二相位旋转器260与上述的第一相位旋转器230具有相同的电路架构与功能。但是，其可以使用与第一相位旋转器230不同分辨率的相位旋转(例如，提供第一时钟CLK1更多相位)。
请注意，以上所述的相位检测器210、时钟数据恢复滤波器220、第一相位旋转器230、数字低通滤波器240、重新取样电路250与第二相位旋转器260等皆举例说明其各自的功能，其他各种可能的替代实施例或变化皆可实现其功能。举例而言，假如输入信号RX_IN的数据传输速率为100Mb/s，而恢复时钟(第二时钟CLK2和第三时钟CLK3)为100MHz，上述实施例的各功能方块皆于100MHz操作。以现代的半导体技术而言，100MHz的工作时钟是很容易实现的。
然而，假如输入信号的数据传输速率为1Gb/s，且恢复时钟(第二时钟CLK2和第三时钟CLK3)为也将是1GHz，上述的功能方块要在此工作时钟下达到以上的功能就相当困难了。在这个个案，众所周知在现有技术的逻辑电路时钟速度过高时，可以选择使用块处理(block processing)技术，以减少逻辑电路于速度上的要求。
以一例子而言，10-位块处理可用于将逻辑电路处理速度需求从1GHz降低到100MHz。块处理技术中，输入信号RX_IN是以高速序列进行取样(例如，1GHz)而产生RXD和EDG，请参考图3。接着，再以串行转并列转换而于低速转为两个相对应的块(例如：每一个10-位块数据在100MHz)。块数据是在100MHz低速下处理(相对于没使用块数据处理是1GHz的高速)。使用块处理，接收器的功能相当于直接以高速串行处理，使用串行到并列转换和低速块处理所产生的延迟除外。块处理方案是否可行，取决于设计者能否接受其中的部分延迟。
虽然本发明的优选实施例披露如上所述，然其并非用以限定本发明，任何本领域的普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的专利保护范围须视本说明书所附的权利要求范围所界定者为准。

Claims (16)

1.一种序列连接接收器，包含：
一时钟产生器，输出一第一时钟；
一相位检测器，接收一输入信号与一第二时钟并检测所述输入信号与所述第二时钟的差异以输出一相位误差信号；
一第一滤波器，耦接所述相位检测器，接收所述相位误差信号并滤波所述相位误差信号以输出一第一控制字和一第二控制字；
一第一相位旋转器，耦接所述第一滤波器与所述时钟产生器，依据所述第一控制字对所述第一时钟进行相位旋转而产生所述第二时钟；
一第二滤波器，耦接所述第一滤波器，接收所述第二控制字，并通过低通滤波所述第二控制字以输出一第三控制字；
一重新取样电路，耦接所述第二滤波器，取样所述第三控制字，并运用一第三时钟输出一第四控制字；及
一第二相位旋转器，耦接所述重新取样电路，依据所述第四控制字对所述第一时钟进行相位旋转而产生所述第三时钟。
2.根据权利要求1所述的序列连接接收器，其中，所述相位误差信号是其值为1、0和-1中的一个的三元信号。
3.根据权利要求1所述的序列连接接收器，其中，所述第一滤波器包含一积分器。
4.根据权利要求1所述的序列连接接收器，其中，所述第一时钟为一多相位时钟。
5.根据权利要求4所述的序列连接接收器，其中，所述第一相位旋转器输出所述第二时钟是依据所述第一控制字选择所述第一时钟的多个相位的其中之一。
6.根据权利要求5所述的序列连接接收器，其中，所述第一相位旋转器还包含一相位插补器以增加所述第一时钟可选择的相位数。
7.根据权利要求4所述的序列连接接收器，其中，所述第二相位旋转器输出所述第三时钟是依据所述第四控制字选择所述第一时钟的多个相位的其中之一。
8.根据权利要求7所述的序列连接接收器，其中，所述第二相位旋转器还包含一相位插补器以增加所述第一时钟可选择的相位数。
9.根据权利要求1所述的序列连接接收器，其中，所述相位检测器、所述第一滤波器、所述第二滤波器和所述第一相位旋转器是基于所述第二时钟而运作。
10.根据权利要求1所述的序列连接接收器，其中，所述重新取样电路与所述第二相位旋转器是基于所述第三时钟而运作。
11.根据权利要求1所述的序列连接接收器，其中，所述第一相位旋转器包含:
一积分器，积分所述第一控制字以产生一第一相位字；
一调制器，耦接所述积分器，对所述第一相位字进行调制以产生一第二相位字；以及
一相位选择器，依据所述第二相位字选择所述第一时钟相位以产生所述第二时钟。
12.一种序列连接接收器的时钟重建方法，包含：
产生一第一时钟；
检测一第一输入信号与一第二时钟的时序差异以产生一相位误差信号；
滤波所述相位误差信号以产生一第一控制字与一第二控制字；
依据所述第一控制字对所述第一时钟进行相位旋转而产生所述第二时钟：
滤波所述第二控制字以产生一第三控制字；
用一第三时钟取样所述第三控制字而产生一第四控制字；及
依据所述第四控制字对所述第一时钟进行相位旋转而产生所述第三时钟。
13.根据权利要求12所述的序列连接接收器的时钟重建方法，其中，滤波所述相位误差信号包含运用一积分器。
14.根据权利要求12所述的序列连接接收器的时钟重建方法，其中，所述第一时钟为一多相位时钟。
15.根据权利要求14所述的序列连接接收器的时钟重建方法，还包含：
选择所述第一时钟的多个相位的其中之一。
16.根据权利要求15所述的序列连接接收器的时钟重建方法，还包含：
运用一相位插补技术以增加所述第一时钟可选择的相位数。
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