JP2009065502A - 高速シリアルインターフェース回路及び電子機器 - Google Patents
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Abstract
【解決手段】高速シリアルインターフェース回路は、データレシーバ回路10、クロックレシーバ回路20、シリアル/パラレル変換回路40を少なくとも有するロジック回路ブロック30、自走クロック生成回路70、クロック検出回路80を含む。クロック検出回路80は、差動クロック信号線を介してクロックが転送されているか否かを検出する。クロックレシーバ回路20は、自走クロック生成回路70から自走クロックOSCKを受け、差動クロック信号線を介してクロックが転送されていないことが検出された場合には受信クロックCKINの代わりに自走クロックOSCKをロジック回路ブロック30に出力する。
【選択図】図1
Description
また本発明では、前記自走クロック生成回路は、周波数FC1の第1の自走クロックを生成して前記クロックレシーバ回路に対して出力すると共に、FC2<FC1に設定された周波数FC2の第2の自走クロックを生成して前記クロック検出回路に対して出力してもよい。
図1に本実施形態の高速シリアルインターフェース回路(データ転送制御装置、シリアルインターフェース回路)の第1の構成例を示す。この高速シリアルインターフェース回路は、データレシーバ回路10、クロックレシーバ回路20、ロジック回路ブロック30、自走クロック生成回路70、クロック検出回路80を含む。なお本実施形態の高速シリアルインターフェース回路は図1の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
図2に本実施形態の第2の構成例を示す。この第2の構成例では、自走クロック生成回路70は、クロックレシーバ回路20のみならず、データレシーバ回路10に対しても自走クロックOSCKを出力する。
図3に本実施形態の高速シリアルインターフェース回路の第3の構成例を示す。この第3の構成例は、データレシーバ回路10、クロックレシーバ回路20、クロック検出回路80の具体例を示すものである。
図6に高速シリアルインターフェース回路の第4の構成例を示す。図6では図2に対して出力マスク回路90が更に設けられている。
図7に本実施形態の第5の構成例を示す。図7では図6の構成に対して周波数検出回路100が更に設けられている。
次に、自走クロック生成回路70、クロック検出回路80の詳細について説明する。
図14にサンプリングクロック生成回路50の構成例を示す。なお本実施形態のサンプリングクロック生成回路50は図14の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。例えば多相ではないサンプリングクロックを生成する構成のサンプリングクロック生成回路50を採用してもよい。
図16に本実施形態の高速シリアルインターフェース回路510を用いた電子機器の一例を示す。図16は、LCD等の表示パネル580を備えた大型テレビや携帯電話機などの電子機器の構成例である。
10 データレシーバ回路、20 クロックレシーバ回路、
30 ロジック回路ブロック、40 シリアル/パラレル変換回路、
50 サンプリングクロック生成回路、52 遅延調整回路、53 位相比較回路、
54 チャージ・ポンプ回路、55 バイアス回路、56 遅延回路、
60 ロジック回路、70 自走クロック生成回路、72 自走発振回路、
74 バイアス回路、76 分周回路、80 クロック検出回路、82 充電回路、
84 放電回路、86 電圧検出回路、90 出力マスク回路、
100 周波数検出回路、102 停止信号生成回路
Claims (15)
- 差動データ信号線を介して転送される差動信号のシリアルデータを受信し、受信シリアルデータを出力するデータレシーバ回路と、
差動クロック信号線を介して転送される差動信号のクロックを受信し、受信クロックを出力するクロックレシーバ回路と、
前記クロックレシーバ回路からの前記受信クロックにより生成されるサンプリングクロックに基づいて、前記データレシーバ回路からの前記受信シリアルデータをサンプリングして、パラレルデータに変換するシリアル/パラレル変換回路を少なくとも有するロジック回路ブロックと、
自走クロックを生成して出力する自走クロック生成回路と、
前記差動クロック信号線を介してクロックが転送されているか否かを検出するクロック検出回路と、
を含み、
前記クロックレシーバ回路は、
前記自走クロック生成回路から前記自走クロックを受け、前記差動クロック信号線を介してクロックが転送されていないことが検出された場合には前記受信クロックの代わりに前記自走クロックを前記ロジック回路ブロックに出力することを特徴とする高速シリアルインターフェース回路。 - 請求項1において、
前記クロックレシーバ回路は、
その第1の入力端子に前記受信クロックが入力され、その第2の入力端子に前記自走クロックが入力され、前記クロック検出回路からの検出信号に基づいて、前記受信クロック又は前記自走クロックのいずれかを選択して出力するクロックセレクタを含むことを特徴とする高速シリアルインターフェース回路。 - 請求項1又は2において、
前記データレシーバ回路は、
前記自走クロック生成回路から前記自走クロックを受け、前記差動クロック信号線を介してクロックが転送されていなことが検出された場合には前記受信シリアルデータの代わりに前記自走クロックを前記ロジック回路ブロックに出力することを特徴とする高速シリアルインターフェース回路。 - 請求項3において、
前記データレシーバ回路は、
その第1の入力端子に前記受信シリアルデータが入力され、その第2の入力端子に前記自走クロックが入力され、前記クロック検出回路からの検出信号に基づいて、前記受信シリアルデータ又は前記自走クロックのいずれかを選択して出力するデータセレクタを含むことを特徴とする高速シリアルインターフェース回路。 - 請求項1乃至4のいずれかにおいて、
前記クロック検出回路は、
前記クロックレシーバ回路からの前記受信クロックと前記自走クロック生成回路からの自走クロックを比較することで、前記差動クロック信号線を介してクロックが転送されているか否かを検出することを特徴とする高速シリアルインターフェース回路。 - 請求項5において、
前記クロック検出回路は、
前記受信クロックの周波数と、前記自走クロックの周波数を比較し、前記受信クロックの周波数の方が前記自走クロックの周波数よりも低い場合に、前記差動クロック信号線を介してクロックが転送されていないと判定することを特徴とする高速シリアルインターフェース回路。 - 請求項5又は6において、
前記自走クロック生成回路は、
前記自走クロックの周波数をFC1とし、前記差動クロック信号線でのクロックの周波数範囲の最小周波数をFLとし、最大周波数をFHとした場合に、FC1<FLに設定された周波数FC1の前記自走クロックを生成して出力することを特徴とする高速シリアルインターフェース回路。 - 請求項7において、
前記自走クロック生成回路は、
前記自走クロックを生成するための自走発振回路を含み、
前記自走発振回路は、
前記自走発振回路の発振周波数をFOSCとした場合に、FOSC<FLに設定された発振周波数FOSCで、発振動作を行うことを特徴とする高速シリアルインターフェース回路。 - 請求項1乃至8のいずれかにおいて、
前記クロックレシーバ回路からの前記受信クロックに基づいてサンプリングクロックを生成するサンプリングクロック生成回路を含み、
前記自走クロック生成回路は、
前記自走クロックの周波数をFC1とし、前記サンプリングクロック生成回路の動作下限周波数をFOPLとした場合に、FOPL<FC1に設定された周波数FC1の前記自走クロックを生成して出力し、
前記クロックレシーバ回路は、
前記差動クロック信号線を介してクロックが転送されていないことが検出された場合には、FOPL<FC1に設定された周波数FC1の前記自走クロックを前記サンプリングクロック生成回路に対して出力することを特徴とする高速シリアルインターフェース回路。 - 請求項1乃至9のいずれかにおいて、
前記自走クロック生成回路は、
周波数FC1の第1の自走クロックを生成して前記クロックレシーバ回路に対して出力すると共に、FC2<FC1に設定された周波数FC2の第2の自走クロックを生成して前記クロック検出回路に対して出力することを特徴とする高速シリアルインターフェース回路。 - 請求項10において、
前記クロックレシーバ回路からの前記受信クロックに基づいてサンプリングクロックを生成するサンプリングクロック生成回路を含み、
前記自走クロック生成回路は、
前記サンプリングクロック生成回路の動作下限周波数をFOPLとした場合に、FC2<FOPL<FC1に設定された周波数FC1の前記第1の自走クロックを生成して出力し、
前記クロックレシーバ回路は、
前記差動クロック信号線を介してクロックが転送されていないことが検出された場合には、FC2<FOPL<FC1に設定された周波数FC1の前記第1の自走クロックを、前記サンプリングクロック生成回路に対して出力することを特徴とする高速シリアルインターフェース回路。 - 請求項1乃至11のいずれかにおいて、
前記クロック検出回路は、
前記自走クロックの周波数に応じた時定数で、第1のキャパシタが接続されるチャージ・ポンプノードへの電荷の充電を行う充電回路と、
前記受信クロックの周波数に応じた時定数で前記チャージ・ポンプノードからの電荷の放電を行う放電回路と、
前記チャージ・ポンプノードの電圧の検出を行う電圧検出回路を含むことを特徴とする高速シリアルインターフェース回路。 - 請求項12において、
前記放電回路は、
第2のキャパシタが接続される第1の中間ノードと第1の電源との間に設けられ、前記受信クロックが第1の電圧レベルである場合にオンになる第1導電型の第1のトランジスタと、
前記チャージ・ポンプノードと前記第1の中間ノードとの間に設けられ、前記受信クロックが第2の電圧レベルである場合にオンになる第1導電型の第2のトランジスタを含み、
前記充電回路は、
第3のキャパシタが接続される第2の中間ノードと前記チャージ・ポンプノードとの間に設けられ、前記自走クロックが第2の電圧レベルである場合にオンになる第2導電型の第3のトランジスタと、
第2の電源と前記第2の中間ノードとの間に設けられ、前記自走クロックが第1の電圧レベルである場合にオンになる第2導電型の第4のトランジスタを含むことを特徴とする高速シリアルインターフェース回路。 - 請求項12又は13において、
前記電圧検出回路はシュミットトリガ回路により構成されることを特徴とする高速シリアルインターフェース回路。 - 請求項1乃至14のいずれかに記載の高速シリアルインターフェース回路と、
前記高速シリアルインターフェース回路により受信されたデータ又はクロックに基づき動作するデバイスと、
を含むことを特徴とする電子機器。
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