TW571515B

TW571515B - Clock controlling method and circuit

Info

Publication number: TW571515B
Application number: TW090114545A
Authority: TW
Inventors: Takanori Saeki
Original assignee: Nec Electronics Corp
Priority date: 2000-07-21
Filing date: 2001-06-15
Publication date: 2004-01-11
Also published as: CN101394178A; US20040217786A1; EP1189348B1; US20030122596A1; US6965259B2; EP1189348A3; JP2002043904A; CN1560999A; US6888387B2; DE60135286D1; US6791386B2; KR100465265B1; US6791385B2; US20040212411A1; US6621317B2; US6847243B2; US20030128059A1; US20040217790A1; US20040212412A1; US7034592B2

Description

571515 五、發明說明（1) [發明所屬的技術領域] 本發明，係有關於時脈控制電路以及方法。 [習知技術] 調整時脈周期之電路，其構造為具備PLL(phase Locked Loop電路；相位同步電路）之電路。第27圖，係表不習知之PLL電路之構造圖。參照第2 7圖，外部時脈 324，>和以除頻電路323將電壓控制振盪器322之輸出除頻後之信號，被輸入至相位頻率測出電路（phase。『叩⑸“ Detector ;PFD)319，而充電泵（charge ρ·ρ)32〇，輸出

按照相位差之電壓，以迴路濾波器321所平滑化之電壓，被供給至電壓控制振盪器（v〇ltage C〇ntfQlled 上’作為控制電壓’按照該控制電壓 ίΪ:ί3 脈，從電壓控制振盪器322，被供給至除例同構造限值電壓，所間之可器，來能夠產用該可度之延轉換電之電路壓’而以能夠程式化執行累生低寄程式化遲產生路、以開千1 1-284497號公報、 w〜不 J 月6夕口J Μ

，產生為了決定延遲時間之斜波電壓以及因為能夠各自獨立地設定斜波電壓和臨限產生可以設定分子分母兩者之分數之延遲延，產生器、藉由使用該可程式化延遲產加器之輸出脈衝之相位插補，而不用調整生（spurious)之輸出信號之頻率合哭、 ΐ ί 2:之增倍電路、在決定輪出脈衝即上使用该可程式化延遲產生器之工及在該可程式化延遲產生 ° 、韪座生為和除頻器和相

571515 五、發明說明（2) 比車乂态之間插入的pLL頻率合成器等。 !_舍明所欲解決的課題] 但疋’在第2 7圖上所示的習知電，因為使用反饋系統電路，所以有備了PLL電路上須要時間之外’ €有反績系統特有：：：了在,位調整在上述習知之可程式化延遲產卜之問題點。生電路等的電源電壓產生電土，臨限值電壓產的憎大電路之規模之問題，點。。因此，有所謂因此，本發明為有鑑於此上述問韻供藉由簡易之構造，能夠高精發明，其目的率轉換之時脈控制電路及方法。也執行非整數之頻 [用以解決課題的手段] 達到上述目的之本發明，輸入周期上，輸出具有對於上述基準、，在每個一定之之單位相位差份之加算以i::〗’作事先之輸出時脈。之而成之相位差本I明，包括將從輸入時脈日脈夕作基準之時脈，而在每〇寺脈所產生之上，輸出為了將對於上述基準土準之時脈之周期位相位差份夕Λ督+上〜之相位，作既仝今留入ρ、+、f 异或減算之控制信號之控制壯早述輸入時脈，以上述控制 =扁置、以及輸將料上述基準時脈，料先決定7=，，生輪出具有之加异或減算而成之相位之輸出時脈之：之早位相位差份對於上述基準之時脈之頻率，1以=調整裝置；在非整數之關第5頁 2083-41ll-PF ; ahddub.ptd 571515 五、發明說明（3) 係之頻率之輸出時脈在本發明，其構造亦可包括輪的除頻時脈之除頻電路、以從上述除=輪入時脈除頻時脈當基準，在每個單位相位差上，、漆員電路所輸出之除頻對於上述除頻時脈之相位差之控制信生為了加算或減算輸入了上述輸入時脈，來產生輸出^ ^之控制電路、以及控制信號來設定的相位之信號之相:自上述控制電路之在本發明，其構造亦可包括從f:電路。相位相互不同之第〗至第N時脈（日守脈，來產生輸出相時脈產生電路、輸入了第二多相時脈」）之多之-之選擇器；以及輪入Γ上二二:而選擇輸出其中上，依序地產生選擇上述第丨才R，在上述選擇器給至選擇器之控制電路。上述目弟N4，之選擇信號，而供各請求項之發明，可同樣地被達成，:，由申請專利範圍之以及實施例等的說明，馬上=而從以下之實施形態 [發明的實施例] 气上使田業者明瞭。關於本發明之實施例，包括將從輸入時脈戋i、f ^ ^ 。本發明之一實施例，準之時脈，而在時，所產生之時脈，當作基將對於上述基準之時:土 >之吩脈之周期上，輸出為了相位差份之加決定之既定之單位 _、以及輸入上述輸入時路(第1圖之輸出具有對於上述時脈，被上述&擇信號當基準，相位調整電路（第丨圖之丨〇丨）。述加异而成之相位之時脈之第6頁 2083-4111-PF； ahddub.ptd ’71515 五、發明說日77^7 除頻=二’在其他之實施例上，二 —^ 當基準，產生：303j、以從上述除頻電：y夺脈除頻之上述除頻時脱母固早位相位差上，為 f除頻之時脈 ”2)、輪；相位差之控制信號之昇或減算對於以來自輪入時脈’對於上述C路（第3圖之位調整電二制電路之控制信號來心信號，來產生 Γ路（第3圓之〗ου。疋的相位之信號之相生輪出相位相貫施例上，包括從輪入# )之夕4 士相互不同之第1至第Ν時rri &輪入日寸脈，來產 N二目％•脈產生電路（第4圖之2 、稱為「多相時脈」 ’而選擇輸出其中之一之哭广入了上述第！至第 it!上述輸入時脈，在上述選擇;Γ圖之203)、以擇上述第丨至第N時脈之的上，依序地供給選 )。擇“虎之控制電路(第4圖之202 在本發明，相位調整電路， :虎之時序差分割後之信號之插補哭被輸入之2個信頻電路將時脈信號除頻後之 °。構成，而具備了以除

既定時脈周期份後之信號，被輪:二：：”員信號延遲T 脈信號為基準，使上述插補器上之時…以上述時控制電路。守序差之为割值可變之其構造亦可包括複數之輪出將分割後之信號之插補器、，而上述 /月“虎之日守序差八d k 1 返複數之插補器之時序差之刀副值被設定為相互不同之值，關於相位相互不同之複數 (N個)之時脈，複數組之2個時脈各自被輸入至上述複數之

i 2083-4111-PF ； ahddub.ptd 第7頁 571515 五、發明說明（5) 將兩^之弟1和第N之時脈插補裔上，而在1個插補器當成輪入。，產ίΓ月、，、在其他之實施例上’包括以輸入時脈為基準 1石结M f上述輸入時脈之頻率增倍後之相位相互不同之第 ^時脈（稱為「多相時脈」之多相增倍時脈產生電路之H之選擇上述第1至㈣時脈中之2個日寺脈信號擇輸出之=士/第2〇圖之2(0、輸入了從上述開關所選，輪出之2個日守脈信號，而輸出將上述2個時脈信號之時序 2副後之信號之插補器（第2〇圖之3G);以及輸出上述之 = 和設定插補器之時序分割值之控制信號之控制冤路（第20圖之4〇)。本^月’在另-其他之實施例上’包括以輸入時脈為基準，將上述輸入時脈一次除頻，產生多相時脈，並產生將該多相時脈之頻率增倍後之相位相互不同之脈（稱為「多相時脈」）之多相增倍時脈產生電路（第22寸之10)、選擇上述第1至第N時脈之相鄰之2個時脈信號θ 2組之開關（第22圖之20)、輸入了從上述開關所輸出U之第】組之2個時脈信號，而輸出將上述2個時脈信號之時序差八割後之信號之第1插補器（第2 〇圖之3 Oi )、輸入了從上刀開關所輸出之第2組之2個時脈信f虎，而輸出將上& ^ 脈信號之時序差分割後之信號之第2插補器（第2〇圖之 3〇2)、輸入了上述第i、第2插補器之輪出，而輸θ 2個輸出之時序差分割後之信號之第3插補器（第2 〇囷之^ 3〇3)、以及輸出上述開關之切換和設定上述°插補器之曰時序

2083-4111-PF ; ahddub.ptd 第8頁 571515

分割值之控制信號之控制電路（多相時脈產生電路，包括將圖±之4〇)。出相位相互不同之複數之時脈(：為「日=除士頻’而產生輸電路（第5圖之2 )、測知輪入時脈〃、、。夕相時脈」）之除頻 (第5圖之6)、以及將上述除2之週期測知電路輸入，而產生上述時脈增倍後之夕 2出之多相時脈當作電路(第5圖之5)。上述多；時脈多相時脈增倍將2個輸入之時序差分割後之（5 )，包括輸出路（第6圖之4a卜4a8)、以及將時序差分割電 k，及將2個上述時序差八宝丨丨雪玖夕輸出各自多重化而輸出之複數吝刀。，。上述複數之時序差？割之電:重化= 位時脈之時序差分割電路（第6圖之4al、4a/、4a5、4a7) 闰以及輸入了相位相鄰之2個時脈之時序差分割電路（第6 圖之4a2、4a4、4a6、4a8) ° —上述多相時脈增倍電路（5)，包括輸入了 n相之時脈 (第1至第η時脈），而輸出將此2個輸入之時序差分割後之信號之2η個時序差分割電路（第6圖之4ab4a8);並包括第 21-1(1< = 1< = η)之時序差分割電路（第6圖之4ai、4a3、4a5 、4a7)，輸入了第I個之同一時脈，當作上述2個輸入、第 21(1<=1< = η)之時序差分割電路（第6圖之4a2、4a4、4a6、 4a8)，以第I個之時脈、和第（I + 1 m〇d η)個（mod表示餘數運算，1 + 1 mod η為1 + 1除以n之餘數）之時脈當作輸入、將第J個（l< = J< = 2n)之時序差分割電路之輸出、和第 (J + 2 mod η)個（J + 2 mod η為J + 2除以η之餘數）之時

2083-4111-PF ； ahddub.ptd 第9頁 571515 五發明說明（7) 一- 序差分割電路之輸出當輸入之211個脈衝寬度之輸出和第（K + n)個脈衝寬度修正電路之輸電個多重化電路（第6圖之4M〜4b4)。田輸入本發明，在另一其他之實施例上，包括輪入了於、，而產生上述輸入時脈之除頻後之相位二日寸 =電路(第23圖之60)、輸入了從上述除頻 :第1組之2個時脈信號，而輸出將上述2個時脈二輸士出 …f分割後之信號之第i插補器（第23圖之3〇i) 攸述開關所輸出之第2組之2個時脈信號，而別 2個時脈作於夕昧& M v 顆出將上述之3 (1 1/ 分害1j後之信號之第2插補器（第2 3 ί 之3〇2)、輸入了上述第i、第2插補器之輸〔弟23圖 T輸出之時序差分割後之信號之第3插而上 =值r之切換和設定上述插補=時序值之抆制^ 5虎之控制電路（第23圖之4〇)。輸入基ί在:構造包括了以相互不同的複數之士 # 、 x剧入日才脈增倍而成的相位 u 後歎之日守脈之多相曾 ===鄰接之2個時脈，而各自輸出以：：：同ϊ 既疋之内为比，來各自將該2個互不门之 ^ ^ tt ^ ^ ( f 24 B ^30^30 ) Λ ； #J # ^ ^ 器之輸出，將此多重化， n 輸了複數之插補成器（第24圖之5〇)。〃、固輸出信號來輸出之合第10頁 2083-41ll-PF ； ahddub.ptd 五、發明說明（8) ^ - Ϊ 5 /Λ^Μ(Μ ! 1 ^ ^ 補器30 ;在第^脈而具備M(M為Μα之正整數）個插在弟1個之上述插補器上，第彳_ ^〜數）個播 W之整數，然而第„+1個時脈成為第個和心+ 1個⑽ 入；將在各插補器上之2個輸入信號之:=)、之時脈被輸比’第⑴個插補器，比第i(i為U之=差为割之内分既定早位階段（unit step)，被設定二數）插補器，其為從！插補器、，M相之時脈被輪出二：匕之/」 «。之％脈被輸出之構造。此時，以口成态，入信，之時序差分割之内分比，成為固定：，上之2個輸在上述之本發明之實施例上，來昭插補器，包括將第！、第2之輸卢2圖至苐15圖，第1以及第2之輸入信號之既定之邏以：果而，出上述 (麵⑴、被連接至第i電源、邏輯電路入上述邏輯電路之輸出信號至控制端：』(Ν31)之間’輸以及第2輸入信號為第!值時=:，而在上述第1、件⑽…輸入端被連接Λ述成内為二二狀態之/ 1開關元節點之電容端子電壓和臨界電壓卩，而〃在上述内部下，使輸出邏輯值反相之緩衝哭小關係反相的情況之被串聯連接在上述内部節點：第2電=，、複而數^ ^ 第1輸入信號（ΙΝ1)為第丨值時，電源之間’而在t上述 2開關元件（MN11 )、以來自控制電、1為開啟狀恶之第信號(PH)當基準，來各自控二:路圖之4〇)之控制 (MN21)、和由定電流源（1 ) 關閉之第3開關凡件成的串聯電路、以及複數個 2083-4111-PF ； ahddub.ptd f 11頁 571515 五、發明說明（9) 並聯之被串聯連接在上述内部節點和第2電源之間，而在上述第2輸入信號為第2值時，共通地成為開啟狀態之第4 開關兀件（MN 1 2 )、以來自控制電路之控制信號當基準，來各自控制開啟•關閉之上述第5開關元件（MN22)、和由定電流（1〇 )而成的串聯電路；當然，其配置亦可替換為將第 3開關元件（MN21 )連接至内部節點（N31 )側，將第2開關元件（Μ N 1 1 )連接至定電流源（％ )側，當然亦可交換第4開關兀件（ΜΝ12)和第5開關元件（ΜΝ22)。 μ丄上Λ内部節點（Ν31)和第2電源之間，被串聯連接之 ΓΛρ/1 和電容，複數地被並聯連接（ΜΝ31~ΜΝ34、 ΜΝ34) 2 = 而在被供給至上述第6開關元件群（ΜΝ3卜 Μ Ν 3 4 )之^工制端子之周期#告 , 5 , ^ <门^彳工制仏唬（7 )上，來選擇性地決定附加至上述内部節點之上述電容值。實施例來更詳細地說明，並關以下說明。關於上述之本發明之實施例，於本發明之實施例，參照圖面，實施例1 ;匕本發明之第1實施例之構造圖弟1圖 1圖，本發明之第i實施例二心t構造圖。該輸入時脈或從該輸入時：脈當輸入…: 脈，相對於該基準時脈來之，當作基準之明相位調整電路1〇1、以相位，而輸出了輸出時脈戈輸入，而輸出選擇信號至相二？雷和，碼(⑶化)資訊當。此相位調整電路101，德正電路101之加算電路10: 如之後所說明地，最好由能夠可、相位調整電路1 〇1，以來自控制電路102之選擇信號當基準，對於時脈周期tCK之輸入時脈之邊緣（例如上升緣），如以來自控制電路102之選擇信號來決定之單位相位差，當成△ Φ，則對於該邊緣，輸出〇、△ Φ、2 △ φ、3 △ Φ ...... 、（η—1) △①、ηΔ〇、···之相位差之信號。但是η △ φ和相位差〇等價。 571515 變地設定分割時序差之内分比之插補器來構成。控制電路1 02，將在每次輸入了輸入時脈上，而從初始值例如0開始，來增量既定之單位m(m=1、2、3、____) 之加算電路’將加算結果作解碼，而輸出對應該加算結果之選擇信號至相位調整電路1 〇 1。既定之單位m之值，根據從外部被輸入至控制電路1 〇 2 之代碼信號，來被設定。然而’控制電路1 〇 2，亦可由每次輸入了輸入時脈上 ’而從初始值N開始’來減量（decrement既定之單位m(m = I、2、3、····）之減算電路，和對減算電路之減算結果來解碼，而輸出對應該減算結果之選擇信號（控制信號），至相位調整電路101來構成。 2自控制電路102之選擇信號“ Γ1」時之單位木立f為△ 〇之情況下，而選擇信號為「m」之日夺，在木 :調二電？01之單位相位差成為…，對於時脈周期 CK之輸入日寸脈之邊緣’在每個輪脈上，輸出〇 ]△ ...之相位之信號。但是單位相位差△ φ為ΐ CK/η 4

571515 五、發明說明（11) 輸出時脈之相輸出時脈之相輸出時脈之相時，nm △ Φ和相位差〇等價之時序圖' 參照第2 J 了 °兄明本發明之實施例1之動作原理位差對Π◦脈周期1之輸入時脈之上升緣位#對：：脈周期2之輸入時脈之上升緣位差，成為△ φ ; 位# # L脈周期3之輪入時脈之上升緣位差’成為2 △ φ ; 輸出時脈之周期，成為ΓΚ 入時脈之頻率f —丨/1 π、、、，而將周期t C Κ之輪屑平r _ 1/tCK，頻率〜铷 △ Φ)，而時脈周期，趴士一、員率f二(tCK + 數)之值㈠:=; tcK輸：時脈頻率之整數比以外(非整卞Δ φ/ tcK)，來頻率變換。 F正以減算電路= ί控制電路102時之時序動作。‘ 對於輸入時電二02時，在每個輸入時脈上， -2 △ Φ、· · ·。升、，豪，輸出時脈之相位差成為-△ φ、實施例2 示本：：之口2於實本於發例明〜實施例2，作說明。第3圖，係表 2實施例，包括將J 1 )構造圖。參照第3圖，本發明之第 102、以及相位調==除頻之除頻電路103、控制電路時脈而將其除頻。 01。除頻電路103，輸入了輪入第14頁 2083-41ll-PF ; ahddub.ptd 571515 五、發明說明⑽ 控制電路1〇2，包括從初始值〇開始，入日…，來增量(0、ra、2ιη，在人輸入了輸 2、3、 w J 代碼化號 m(m 二 1、應至該值之ΛΛ 以及將該值作解碼，而輸出對相〃擇唬至相位調整電路101之解碼哭。相值調整電路1 0 1，在單位相位差 σσ 之選擇信號為基準，輸出。、“。、^控：：：1。2 ····…、（η-υπιΔφ、△(!>、·..之相位但是，在單位相位差為△ φ成為 ° ^ 和相位差0為等價。 η之捋，nm △① fit 7 tCK 5

①，並可以Γ敫數t二輸出時脈之周期，成為tCKU 王數比以外之值來變更時脈周期。在本發明之實施例上，控電路和解碼器來構成。 102田然亦可以減算貫施例3 接著關於本發明之第3實施例不本發明之第3實施例之構造圖。夹昭弟4圖，係表 3實施例’包括多相時脈產生電路2二：以供給至選擇器202之選擇信號之控制電路^ 〇2、以及從多相時脈產生電路2〇1所輸出卜弟η時脈（相位相鄰之時脈之時 ^對於η相之第，在控制電路203之控制下，〇=tCK/n) 擇從第1時脈開始的第n時脈，例如^擇202，來巡迴地選 2083-4111-PF ； ahddub.ptd 第15頁 571515 五發明說明（13) 而對於輪入時脈之上升而對於輪入時脈之上升而對於輪入時脈之上升在時脈周期1，選擇第1時脈緣之輪出時脈之相位差為〇 ; 在時脈周期2，選擇第2時脈緣之輪出時脈之相位差為△ φ ; 在時脈周期3，選擇第3時脈緣之輸出時脈之相位差為2 Δ φ · ，一 π 士輸出時脈之周期，成為tCK+’A 日守脈之頻率f=1 / tCK，變換為 ’‘將周期tCK之輸入 Φ)，而可以以整數比以外 / Uck+ △ 周期。（=1+ΔΦ/咐)來變更時脈 ^關於上述本發明之實施例，下，考慮關於成為本發明之特徵二旯=細地說明。以 (插補器）之說明順序關係，從第一之J夺序差分割電路說明。圖之電路構造，來詳細第5圖，係表示第4圖之多相眸之一個例子之圖。第6圖，係表示作^產生^路2〇1之構造 ’並作為為了產生4相時脈之；相時脈產t ::一實施例用插補器之構造之具體例之圖。才脈產生電路201之增倍如第5圖所示地，4相時脈姦^ 脈1作1 / 4除頻，而# ψ j 、，匕括將輸入時 _ A、去k 貝而輸出4相時脈Q1〜Q4之1/4除镅, 縱向連接之4相時脈增仵除頻為2、n段 6。從最後段的4相時财；位φ二週期測知電路 4被輸出。V而:，，，被2〇增倍之4相時脈值。一而，4相時脈增倍電路之段數11為任意

第16頁 2083-4111-PF ; ahddub.ptd 571515 五、發明說明（14) --- 1/4除頻電路2，將輸入時脈1作1/4除頻，產生4相時脈Ql、Q2、Q3、Q4，而以4相時脈增倍電路51產出將此時脈Ql、Q2、Q3、Q4增倍後之4相時脈qi 1、Q! 2、Qi 3、 Q14，同樣地，從4相時脈增倍電路511，來獲得以增倍之4 相時脈Qnl、Qn2、Qn3、Qn4。日口 ^ 週期測知電路6，由固定段數之環狀振盪器、和計數為所構成的，在時脈1之週期中，來計數環狀振盪器之振盪次數，而按照計數值來輸出控制信號7，以調整4相時脈增倍電路内5的負載。藉由此週期測知電路6，時脈週期之動作範圍，裝置（device)之特性偏差被解除。 ’ 第6 (a)圖係表示在第5圖所示的4相時脈增倍電路5的構造之一個例子之圖。然而，第5圖所示的4相時脈增件電路51〜5η，皆為相同的構造。參照第6(a)圖，此4相時^辦倍電路5，由8組之時序差分割電路4ab4a8、8個脈衝寬^ 修正電路4c：l〜4c8、和4組多重化電路扑卜扑彳來構成的。又第6(b)圖係表示脈衝寬度修正電路4C之構造圖，由以反相器1 7將第2輸入反相後的信號、和以第1輸入當作輸入之目 NAND電路16而成。第6(c)圖係表示多重化電路扑^構造圖，由2個輸入之NAND電路18而成。 & 第7圖，係表示在第6圖所示的4相時脈增倍電路5之時序動作之信號波形圖。時脈T21之往上升，以由時脈Q(nj )1之往上升開始之時序差分割電路4 a 1内部延遲程度的延遲來決定。時脈T22之往上升，以由在時脈Q(n—丨）^之往上升和時脈Q(n-1)2之往上升之時序的時序差分割電路上

571515 五、發明說明（15) 的時序分割、和内部延遲程度的延遲來決定。以下同樣地，時脈T26之往上升，以在時脈Q(n —丨之往上升和時脈 Q(n-1 )4之往上升之時序的時序差分割電路4a6上的時序分割、和内部延遲程度的延遲來決定。時脈τ 2 7之往上升，以在時脈Q(n-1 )4之往上升之時序的時序差分割電路“7上的時序分割、和内部延遲程度的延遲來決定。時脈T28之往上升，以在時脈Q(n-1)4之往上升和時脈Qb—D〗之往上升之時序的時序差分割電路4a8上的時序分割、和内部延遲程度的延遲來決定。時脈T 2 1和時脈T 2 3，被輸入至脈衝寬度修正電路 4cl，而在脈衝寬度修正電路4ci，輸出具有以時脈T21來決定之下降緣、以時脈T23來決定之上升緣之脈衝P21。以同樣的順序，脈衝P22〜P28被產生，而時脈P2卜P28，成為一個一個地相位被移開45度之工作週期（duty)25%的8相的脈衝群。此時脈P21和相位被移開1 8〇度之時脈P25，以多重化電路4bl被多重化反相，而當成工作週期25%之時脈 Qnl被輸出。同樣地，時脈Qn2〜Qn4被產生。時脈Qn卜Qn4，成為一個一個地相位被移開9〇度之工作週期5〇%的4相的脈衝群 ’而時脈Qn卜Qn4之週期，在從時脈Q(n—ih〜Q(n-1)4來產生Qn卜Qn4的過程，頻率被增倍成2倍。第8(a)圖、以及第8(b)圖，係各自表示在第7圖所示的時序差分割電路4a 1、4a2之構造的一個例子之圖。這些電路互相為相同的構造，此2個電路之輸入，為同一個信

2083-4111-PF； ahddub.ptd 第18頁 571515 五、發明說明（16) 號’或為鄰接之2個信號。也就是說，除了在時序差分割電路4al，同一輸入Q(n-l)l被輸入至2個輸入之N〇R51上，而在時序差分割電路4a2 ’ Q(n-l)l和Q(n —1)2被輸入至2個輸入之N0R61上之外，時序差分割電路為相同的構造。2個輸入之N0R51、61，如眾所周知地，由被串聯連接在電源 VDD和輸出端之間，而由各自輸入了輸入信號IN1、IN2至' 問極之2個P通道MOS電晶體，和被並聯連接在輸出端和地之間，而各自輸入了輸入信號INI、IN2至閘極之2個n通道 MOS電晶體而成。

為2個輸入N51(N61)之輸出節點的内部節點N51(N61) ，被連接至反相器INV5UINV61)之輸入端。在内部節點矛地之間，串聯連接N通道M0S電晶體MN51和電容CAp51之電路、串聯連接N通道MOS電晶體MN52和電容CAP52之電路、串聯連接N通道MOS電晶體MN53和電容CAP53之電路，並聯地連接。在各N通道M0S電晶體MN51、題52、〇53之閑^ 上，來自週期測知電路6的控制信號7各自地被連接，來挡制開啟•關閉。N通道MOS電晶體MN51、MN52 、MN53之广極覓度和電容量CAP51、CAP52、CAP53，其大小之比，例如為1 :2 :4，而藉由以週期測知電路6(參照

=制】號7當基準，8階段地調整被連接至共通= 之負載’來设定時脈週期。第9 Θ係為了說明在第8圖所示的時序差分割電路 4al、4a2之動作的時序圖。關於日守序差分割電路4al，因時脈Q(n-1 ) 1之上升緣，

571515 、發明說明（17) ' ---- 郎點 N 5 1 土在r 透過N〇R512N通道M0S電晶體被拉引，而到達反相器1NV15之臨界值時，反相器之輸出之輸出時脈T21往上升。將有必要被拉引到達六^為15之臨界值時為止之節點N51之電荷當作cv(c為電 =，’ V為電壓），而在N0R51之N通道MOS電晶體之放電電敬田作I則造成從時脈Q (η - 1) 1上升緣開始，以電流值2 I 來將cv之電荷量放電，其結果，時間CV/2I，表示從時脈 Q (n 1)1之上升緣開始，到時脈T 2 1之上升緣為止的時序差 (傳播延遲時間）。時脈Q(η-1)1為Low準位之時，2個輸入之N0R51之輸出側節點N51被充電至High，而反相器INV15 之輸出時脈T21成為Low準位。關於時序差分割電路4 a 2，在時脈Q (n — 1) 1之上升緣開始而在時間tCKn(tCKn =時脈週期）後的期間，節點Ν61之電荷被拉引到N0R61，而在時間tCKn後，從時脈Q(n-1 ) 之上升緣開始，節點N 61之電位到達反相器1 5之臨界值時，時脈T22之邊緣往上升。將N61之電荷當作CV，2個輸入N0R61之NM0S電晶體之放電電流當作I，則從時脈Q(n-1) 之往上升開始，以tCKn期間之I電流值來將CV之電荷量放電，而以電流2 I來拉引剩餘之期間，結果，時間為 tCKn + (CV - tCKn · I) / 21二 CV / 21 + tCKn/2 • · · (1) 表示從時脈Q(n-1) 之上升緣開始之時脈T22之上升緣的時序差。也就是說，時脈T22和時脈T21之往上升的時序差，成

2083-41ll-PF ； ahddub.ptd 第20頁 571515 五、發明說明（18) 為tCKn/2 ° 時脈Q(n-1)1和Q(n —1)2同時地成為L〇w準位，2個輸入之N0R61之輸出側節點Ν6ι，在透過N〇R6i之pM〇s電晶體，而從電源被充電至High準位之時，時脈T22往上升。關於第7圖之時脈T22〜T28亦同樣地，時脈T2卜T28之往上升的時序差各自成為tCKn/2。脈衝寬度修正電路4C卜4c8(參照第6圖），產生每個相位被移開了 45度之工作週期25%的8相之脈衝群p2卜P28(參照第7圖）。多重化電路4b卜4b4(參照第6圖），產生每個相位被移開了 90度之工作週期5〇%的4相之脈衝群如卜如4(參照第7 第7圖之時脈91^114，如成為第4圖之4相時脈產生電路201所輸出之時脈，則輸入QrU〜Qn4之選擇器2〇3，自控制電路20 2之選擇信號之控制下，依時脈㈤、㈣、 Qr|3/ Qn4之順序來選擇輸出。如時脈如卜如4之周期為τ，則從，擇器203，輸出周期丁（1 + 1/4)之時脈。 …、庠# ϋ! ί i係第6圖等之4相時脈增倍電路上所使用的時莫八：丨：“路之其他例子之表示圖。參照第1 0圖，此時序、羅:路包括將第1、第2輸入信號1N1、IN2當成輸入之邏輯和電路咖、將邏輯或電路咖之輸出信號=二 =:入的P通這M0S電晶體MP1、將内部節點N26 ‘電位反:目二入3二广1評3、以及漏極被連接至内部節點N26，第1 輸…m、第2輸入信號IN2當作閑極輸入，而源6極：1

571515 五、發明說明（19) - --- 連接至定電流源IG之N通道m〇S電晶體、關2。由N通道MOS電晶體而成的開關元件〇11〜隨15，和電容CAP1卜CAP15被連接在内部節點N26和接地之間，和參照第8圖所說明的時序差分割電路同樣地，&週期測知電乂路6 所輸出的控制信號7，被連接至由N通道M〇s電晶體而成的開關元件MN11〜MN15之控制端子（閘極端子），而藉由控制信號7之值，來控制N通道MOS電晶體MN11〜MN15之開啟•關閉，而決定附加在内部節點Ν2β之電容值。電容c々pi卜〇八？15之電容值之比，成為16:8:4:2:11通道肋3電晶體MN11〜MN15之W(閘極寬度）/ l(閘極長度）比，成為 16:8:4:2:1。在第1、第2之輸入信號ini、I N2為Low準位之時，邏輯或電路0R1之輸出成為Low準位，而P通道M0S電晶體μ p 1 開啟（導通），藉此，内部節點Ν 2 6被充電至電源電位，而反相^'INV3之輸出成為Low準位。第1、第2之輸入信號INI、IN2之一方或雙方一旦成為 high準位，邏輯或電路0R1之輸出即成為high準位，而p通道M0S電晶體MP1關閉，内部節點N26和與電源VCC之電源匯流排關閉，另一方面，N通道M0S電晶體MN1和〇2之一方或雙方開啟，而内部節點N 2 6被放電，内部節點N 2 6之電位 ’從電源電位開始往下降，而在下降至反相器I NV3之臨界值以下之情況下，反相器INV3之輸出，從Low準位往上升 ’成為h i gh準位。第11圖，係為了說明第8圖、第1 0圖所示的圖時序差

571515 五、發明說明（20) 分割電路（TMD)之動夂日”笛·η㈤差分割電路⑽)上，^圖時序參差\第二圖⑷，在3個時序輸入上，輪入相η 序刀電路（TMD)，在其2個 0UT1，第2相差问八的：入信號IN1 ’而輪出了輸出信號、⑽，而電路(TMD)上’輪入了輸入信號!N1 )，在其2個輸入上1號0謂，第3時序差分割電路（™ 輸出信中輸了輸出信細Τ2之第2 輸出差，路(TMD)、、共通輸入了 ΙΝ2之時；差分割電之二，在第8 (a)圖上成為輸入了相同信號生第6圖之時序差分割電路等之構造' 每，子應至 IN2之第第’Λ示輸入了時序差了之輸入信號1Μ、 1 Μ Z之弟1至弟3之日t序差分宝丨I雷ϊ 於山立心斤汁走刀副電路之輸出信號OUT1〜OUT3之輸出，和苐1至弟3之時序差分割電路之内 3之

AH3。為了容易說明’内部節點從電位〇開始被充J ，過&界值vt時’則輸出信號從Uw變化成(往準位。可^ ^，，ll(b)圖，在輸入信號IN1和輸入信號IN2之 ’具有4序差（T) ’而第w序差分割電路（τ : 遲時間U之輸出信號0UT1 ’第3時序差分割輸出〔出延遲時間t3之輸出信號OUT3，第2昧皮至X ；輪 ’輸出延遲時間t2之輸出信號0UT2，延遲時刀間害:2電路】延遲時間11和13分割（内分）之值。风马將

2083-41ll-PF ； ahddub.ptd 第23頁 (2) 571515 五、發明說明（21) tl 二 CV / 21 、 t2 = T + (CV-IT) / (21) =T/2 + CV/ 21 · ·, 而節點連接^CV/2I(茶照第U(C)圖）。但是，在超過内部放電之電荷成取V。電路（反相"）之臨界值為止，央斟ΐΐ ’使用本發明之實施例之相位調整電路101等， ^對於可以可變地設定將輸入之2個信號内分，之插補器之構造，作說明。才斤差刀」之以’係表示構成第1圖之相位調整電路101，而可又定時序差之内分比之插補器之電路構造之-個 j子之圖。參照第1 2圖，此插補器30包括源極被連接至電源Vcc，漏極被連接至内部節點N31，而把將第}、〇信號INI、IN2當成輸入之邏輯反和電路nand〇i之輸出: 唬，作為閘極輸入的p通道M〇s電晶體Μρι、内部節點電位。 =界值電壓之大小關係變化之日夺，使輸出信號之邏輯值刀換（switching)反相器電路INV3、漏極被共通連接至輸入端被各自連接至輸入信號IN1、IN2之反相器電路UN、 UV2，和内部節點N31上，而閘極被連接至反相器電路 INV1之輸出之丨^_通道M〇s電晶體MNUi〜mni1i6、漏極被共通連接至内部節點N31，而閘極被連接至反相器電路 1肝2之輸出之丨“㈣通道M〇s電晶體MN12i〜mni2i6、漏極被連接至1^通道仰8電晶體麗111^116之源極，源極各自被 2083-4111-PF；ahddub.ptd 571515 五、發明說明（22) 連接至定電流源Iq，閘極被連接至輸入了來自控制電路哭。1圖之控制電路102等）之選擇信號（pH)，而反相之反相 =電路INV4之輸出，來控制開啟•關閉之16個N通道M〇s電晶體（開關元件）MN2UN21、以及漏極被連接至n通道MOS 電_之源極，源極各自被連接至定電流源 1〇 ’ A閘極被連接至輸入了來自控制電路（第1圖之控制電路 102等）之選擇信號（PH)，來控制開啟•關閉之16個1^通道 MOS電晶體（開關元件）〜MN2 2 。 1 6 又在内部節點N3 1和接地（GND)之間，電容C被連接著以輸入信號IN1，16個並聯之n通道MOS電晶體中之N( 為〇〜16、N = 0為無任何開啟之情況，N以控制信號來決定）個開啟，而在時間τ後，藉由輸入信號丨⑽，（16_N)個並聯之N通道MOS電晶體中之n個開啟，而全部地對於n +( 16-N) = 16個之N通道MOS電晶體為開啟之情況時之時序差之内分動作，作說明。流至並聯之1個N通道MOS電晶體之電流為丨（定電流源 1〇之電流值），反相器I NV 3之輸出反相之電壓臨界值為v，則至電壓臨界值V為止的電荷變動量為cv。在此，輸入信號INI、 IN2同時地成為High準位， NAND01之輸出成為L〇w，而内部節點N31，透過p通道M〇s電晶體MP1，形成從電源側被充電的狀態。從此狀態，來對於輸入信號I N1、 I N2往下降至Low準位之情況，作說明。首先’在N二16之時，藉由輸入信號IN1，16個並聯 2083-4111-PF ; ahddub.ptd 第25頁

571515 五、發明說明（23) 通道MOS電晶體mn 1 L〜MN 1116中之1 6個開啟，而在時間τ 後’藉由輸入信號I N 2，被1 6個並聯配置之N通道μ 〇 S電晶體職121110 216中之任一個皆關閉（（16-Ν>0)。因而，在 Ν 1 6之時’定電流源I◦之電流為I，在輸入信號丨Ν1變成 L 0 w準位之後，到反相器I Ν V 3之輸出反相為止的時間τ (1 6 ) 為 T(16)=CV/(16.I) ...(3) N = n(n<16)之時（N以控制信號C被設定），輸入信號 ΪΝ1變成Low準位之後而在時間τ (T為輸入信號ΙΝι和IN2之下降緣之時序差）之期間，輸入了輸入信號丨N1之反相信號至閘極的η個N通道M0S電晶體開啟，而η · I · τ之電荷被放電，接著藉由輸入信號ΙΝ2變成Low準位，輸入了輸入信號I N 2之反相信號至閘極的1 6 - η個N通道Μ 0 S電晶體開啟，而全部地16個Ν通道M0S電晶體開啟，在殘存在内部節點 Ν 3 1的電荷（c V - η · I · Τ)，以（1 6 · I)來放電的時間點上 (時間Τ’），反相器iNV3之輸出反相（從High準位變成L〇w準位）。時間T，，成為（cv-n · I · Τ)/(16 · I)。因而’在輸入信號INI變成Low準位之後，到反相哭 I Ν V 3之輸出反相為止的時間T (n)為 T(n)=(CV-η ·Ι ·τ) / (16 ·Ι) + τ =CV / (16 · I) (η/16)Τ + τ -Τ(16) + ( (16 η ) / 16 ) . τ . (4) 根據η值，能得到將輸入信號ι ν 1和ι Ν2之時序差丨6等分後的相位之輸出信號。也就是說，根據控制信號之設、定，藉由可以改變η，而以解析度1/16能得到將^~入作%虎

571515

INI和IN口口2之時序i分割後的任意相位之輸出信號。故此插補恭稱為「1 6刻廑之插雜哭 λ , 、勺補态」。一般地，插補器為 (Μ為任思之正整數）刻度之時，篮個肋8電晶體μνιι、㈣、Μ Ν 2 1、Μ Ν 2 2被各自並聯配置。在此插補器之輸入ΙΝ1、ΙΝ2上，輸入了例如時序差 1時脈周期tCK之2個信號，在每個輸入時脈上，㉟夠藉：從輸入IN1，輸出時序差〇、tCK/u、2 tCK/16.....，而產生tCK( 1 + 1/1 6)之時脈周期之信號。

、第1 3圖，係表示構成第1圖之相位調整電路1 〇 1等之插補器之電路構造圖。在第丨2圖上所示的結構上，由n通道 MOS電晶體而成的開關元件、和電容器而成的串聯電路（開關，件ΜΠ〜015、電容CAPH〜15)，被複數並聯連接在内 4節點N31與接地之間，而在連接至開關元件關卜腳^之控制端子之控制信號（電容選擇頻率調整信號）7，來決定附加在内部節點上的電容量。電容CApn〜15，其電容量成為C、2C、4C、8C、16C，而藉由開關元件mm〜MN15之週期控制彳a號7之值’可以改變附加在内部節點上的電容量。週期控制信號7，從外部被設定，例如使用從在第5圖上所示的周期測知電路6所供給的控制信號7。

、在第1 2圖上所示的插補器，在輸入信號I Ν1、I N2同時為Η1 gh準位之時，内部節點3丨被充電至電源電位，相對於輸入k號I Ν1、I N 2從H i gh準位至L〇 w準位之往下降之變遷内4節點3 1被放電，而輸出信號，為從L〇w準位至H i gh 準位之往上升之信號，但是除此之外，其構造亦可為相對

571515 五、發明說明（25) 於輸入L I Nl、I N2號從Low準位至H i gh準位之往下降之緣遷，輸出化旎，成為&High準位至L〇w準位之往上才、輸出信號成為從H i gh準位至L〇w準位之往上升之邏輯上，反相型緩衝器之反相器1肝3，亦可為正相型緩衝器電路。第1 4圖，係表示構成第j圖之相位調整電路丨〇，器之其他電路構造圖。參照第14圖，包括源極被電源，漏極破連接至内部節點N31，而把將第1、 h #uINl、IN2當成輸入之邏輯或電路〇R〇1之輸出俨號’， =輸入的P通道M0S電晶體MP1、在内部節點電口位；臨，值電Μ之大+關係變化之時，㈣出信號之邏輯值切換 SW1 c ing)反相器INV3、漏極被共通連接至内部節點，而閘極被共通連接至輸入信號IN1之16個1^ ^πυ11ΐ6、漏極被共通連接至内部節點N31，而= 被/、通連接至輸入信號1们之16個1^通道M0S電晶體MN12〜 MN12ie、漏極被共通連接至N通道M〇s電晶體之源才，’源極被各自^接至^電流源Iq，閘極被連接至輸6入了來自控制電路（第1圖之控制電路1〇2等）之選擇信號（pH) ’而反相之反相器電路INV4之輸出，來控制開啟 16個N通道M0S電晶體（開關元件）MN21i〜MN2i :之被連接至Njt道MGS電晶體MN12「mn12i6之源^，源極各自被連接至定電流源1〇，閘極被連接至來自控制電路（第^圖二控制電路1〇2等）之選擇信號(pH)，來 16個N通道M0S電晶體（開關元件）ΜΝ22ι〜ΜΝ22ΐ6。第15圖在第14圖上所不的結構上，由N通道電晶第28頁 2083-4111-PF ; ahddub.ptd 571515 五、發明說明（26) 體而成的開關元件、和電容器而成的串聯電路（開關元件 MN21〜MN35、電容CAP11〜15)，被複數並聯連接在内部節點 N31與接地之間，而在連接至開關元件關卜顧15之控制端子之控制信號（電容選擇頻率調整信號）7，來決定附加在内部節點上的電容量。電容CAP11〜15，其電容量為c、2C 、4C、8C、16C，而藉由開關元件關卜MN15之週期控制信號7之值，可以改變附加在内部節點上的電容量。週期控制信號7，從外部被設定，例如使用從在第5圖上所示的周期測知電路6所供給的控制信號7。 ° 實施例4 接著，關於本發明一飞…4 ~ 貝化⑺7奸吕兄明。第1 β圖， r箱：明之第4實施例之構造圖。在具備第3圖所示的 :、和相位調整電路101、和控制電路102之時路上，以第12圖至第15圖所示的插補器、：位调整電路1 〇 1。个傅战輸入除頻之信號’輸入至資料端子，而之時脈信至日:脈端子之第1之D型正反器113所鎖存後之時脈信u號二二之D型正反器114來鎖存該時脈信號 110上；插。補器’n ί1、第j輸入信號，而輸入至插補器 112之輪出精由加异電路112、和由將加算電路 ^ ^ J ^ ^ ^ ^ ^ t ^102 ^ ^ ^ (時脈CU之周二：來設定第1、第2輸入信號之時序差 out。。^ ，而輸出以内分比來分割的輸出信號

571515

第1 7圖，係為了說明第丨6圖所示的電路之動之一個 °除頻電路103 ’將時脈1/4除頻，而插補态110，由苐14圖上所示的電路而成，在輸入

IN2同時為Low準位之時，對内部節點充電，對於H INI、IN2從Low準位至High準位之往上升之變遷、/内部點N31被放電，而透過反相器電路INV3，以控制 tCK)刀』後之4序上，往上升之信號被輸出。

參照第π圖，從插補器11〇，信號〇υτ從L〇w準位往上升至High準位，被延遲了從時脈周期T2之始之時間ΛΦ，在時脈周期以上，被輸 2號m、IN2同時成為Low準位，而内部節點 =電位，輸出〇UT成為Low準位，而被供給至插補= 至通道M0S電晶體MN21、MN22之門托夕伙生丨乂工換；從插補器11G，Λ τ/Γϊ 號之值被切 ①被，了從日夺脈周期了6之時脈之上升緣開始之二二此日守，從插補器11〇所輸出之時脈周期，成為憶+△

如=二能夠在除頻時脈之一個時脈周期之既定之時猎。以改變被供給至插補器11 〇 (參照第1 2圖至第

^ -N22^,Ht?/(,rwY 變對於輸出時脈之輸入時：二脈周九當基準’可以改行頻率之轉換。之邊緣之時序（相位差），來執

571515 五、發明獅（28) 實施例5 夕接著，關於本發明之另一實施例，作說明。第丨6圖，係表示本發明之第5實施例之構造圖。在第1圖上所示: 位調整電路101上，係使用第12圖至第15圖之插補器來構目成的一個例子之圖。參照第18圖，包括被2段串聯連接，以^相器INV，將後段之輸出反相後之信號，被反饋輸入至前段之資料端子D之D型正反器211、212、將D型正^哭 2 1 2之輸出當成輸入，而構成被串聯連接之移位暫存哭之第1至第40型正反器213〜216、將第1、第2正反器213' 214之輸出Q1、Q2當成輸入，而輸出將其時序差分割後之延遲時間之信號之第1插補器217、將第2、第3正反7器214 、215之輸出Q2、Q3當成輸入，而輸出將其時序差分割後之延遲時間之信號之第2插補器2 1 8、將第3、第4正反3器 21 5、21 6之輸出Q3、Q4當成輸入，而輸出將其時序差^割後之延遲時間之信號之第3插補器2丨9、以及將第4、第i 1 反器216、213之輸出Q4、Q1當成輸入，而輸出將苴時序差分割後之延遲時間之信號之第4插補器22〇 ;在第補器21 7〜220上，設定時序差之内分比之控制信號222，被供給至無圖示之控制電路。、，被供給至第1至第4插補器217〜220之控制信號222之值，並不在每個時脈上切替，而亦可為固定值。第1 9圖，係為了說明第丨8圖所示的電路之動作之一個例子之圖。參照第19圖’第！插補器217，輸出將信號Q1、 Q2之時序差tCK分割後之輸出信號（從時脈周期τ2之時脈上

571515 五、發明說明（29) :::始nV夺ΐ差ΔΦ)之信號；第2插補器218，輸出將之萨r 之日守序差tCK分割後之輸出信號（從時脈周期丁3 ，升緣開始之時序差2△ φ)之㈣；第3插補器219 脈：二:f3、Q4之時序差tCK分割後之輸出信號(從時插補心。之：脈/升緣開始之時序差3Δφ)之信號；第4 ±輸出將信號Q4、Q1之時序差tCK分割後之輸出二周二之時脈上升緣開始之灿時脈(/時號。此時，從插補器、，相對於輸入了脈(日=期tcK)，周期tcK(⑴/4)之時脈被輸出。輯電路來運C7:2020，亦可按照應用，輸出以邏。本發明，Ϊ妊；田’或疋其構造為以選擇器來選擇輸出統。最好適用於在例如HiBnBU位元n位元）符號化系實施例6 接者，關於本發明之冥每係表示本發明之第6?上““列’作說明。第2〇圖，辩仵用许1 f第列之構造圖。參照第20圖，包括

Γ ° 補态1 〇、開關（旋轉開關）2 0、插補哭3 0 (亦f A 「微調用插補器」）、以及控制電路40。插補(亦稱為〜p二二插插 =’從，脈1來產生增倍用時脈PO d口用插補益10，由第5圖上所示之開關20，選擇多相增倍時成。微調用插補器30之2個輸入口時脈來供=。之固時脈，當作控二電、：皮細， (被仪給至插補器30之N通道M0S電晶體21、

571515 ——1 五、發明說明（30) H閘極之控制信號）。控制電路40，1槿i “ 脈1當輸入之加算電路(無圖示）、將加；括將時，而：出控制信號S、PH之解碼器(無圖，示1路之輸出解碼搵夕士 P 20以來自控制電路40之控制信號S者其進联擇：相增倍時脈P0〜pn中相互相；::，遠 k就，而供給至被選擇之時 U和偶相位以從控制電路40所# φ + k w 插補态30，插補器30，輪入之相位差(°時所序輸= 例1補器30，成實施第21圖，係表示以第。：斤：=:。倍用插補器1〇(參，昭第5圖），吝斗二電路未構成，而增 p〇,時之動作的：二圖子)之^輸出4相之增倍時脈周期為T，則在時财丹期、/3)、（P3、P〇)。如多相時脈之時脈月&Τ9 ^ 4上升，而輸出輸出信號OUT ;在 p:以主2上ΓΞΓ選擇P1、P2,插補器3〇,接受始之時卩1TY彳+1升D在從之丽的輸出信號〇UT之上升緣開脈。接者P4、P1，而輸出周期TU + 1/4)之時期T，在认第2 1圖上所不的例子，插補器’對於增倍時脈之周俨用奸輸出周期（1H/4)T = 5T/4之時脈（頻率為4/5倍），增仏用插補器1〇，在將輸入時脈作^增倍之時，輸出時脈之第33頁 2083.4111-PF；ahddub<ptd 五、發明說明（31) 頻率，被變換為8m/5倍。實施例7 接者，關於本發明之另一會係表示本發明之第7實施例、也歹’’ “兄明。第22圖’ 明之第7實施例，係第20圖上茶照第22圖，本發關20，輸出2組之時脈對，各自^ = 1變形例，旋轉開、3〇2 ’而獲得從將此2個插補哭;、’’5:弟1、第2插補器30! 第3插補器3 03之輸出之輸出日寺^ /、3〇2之輸出當輸入之在本實施例，第1至第3之時序差之内分比，其構造亦 =1〜〇3之各插補器之信號，來改變。或者亦可A浐：由來自控制電路4〇之控制度，插補器3〇1之時序差：為内？、以應用來求得之時序精和插補器303内分比，藉由來=’成為固定’插補器302 來改變之構造。又插補哭控制電路40之控制信號，時序差之内分比成為固定，1 ^插補器3〇2，其構造亦可將信號，只有最後段之插補器3〇 1=自控制信號4〇之控制本發明之第7實施例，丄J Ι艾。夠藉由多段構成微調用插\。弟〇圖所示的構造比較，能内分比。在以第1 2圖至第〗c’來更精細地設定時序差之圖第2、第3插補器3〇2、3n上所示的16等分插補器來構成力，來内分時序差。 U3之時，能夠以1/256之解析能實施例8 接著，關於本發明之笫係第3圖所示之構造之ϋ只鉍例，作說明。第23圖，仏例，以除頻電路60將時脈作除 571515 五、發明說明（32) 頻，而輸出2個時脈對，供給至第i、第2插補器 3〇 , ==此2: f補器3〇1、3〇2之輸出當輸入之第3插補為3 〇3之輸出之輸出時脈。實施例9 接f，關於本發明之第9實施例，作說明。第Μ圖，係表不本發明之第9實施例之構造圖。參照第24圖，本發 :之第9實施例，係對應至第18圖所示之構造之變形例，入時脈當基準，而產生將該輸入時脈增倍而成之相位互相不同之第i至第n之時脈ρι〜pn(n相增倍時脈）之增倍用插補器1 〇、輸入關於從增倍用插補器i !至第η之時脈P1〜Pn中之相位互相相鄰之2個時m二： ^互相不同之既定之内分比，各自輸出將該2個時脈之時序差分割後之信號之第i至第n插補器3 〇广3 〇n、將第i至第n 插補器（微調用插補器）301〜30η之輸出當輸入，而將其多重化，輸出單一輸出信號OUT之合成器50。 ’ 、第1至第η插補器3〇ι〜3〇η，為第12圖至第15圖上所示的構jf 2個輸入信號之時序差τ，以爪刻度（n 來分割。能夠藉由產生η相之多相增倍時脈之增倍用插補器丨〇和微調用插補器30，來產生以nxm刻度將時脈周期（36〇度）分割後之時序，作為輸出信號ουτ。在第24圖上所示的例子上，和第丨8圖上所示的構造同樣地’ n相之時脈中，輸入了相鄰之第i和第i +1之時脈 Pi、Pi + l(i為l〜n之整數，第“^時脈1為第1時脈ρι)之插補器3(^，以及輸入了第卜1和第i之時脈piq、pi之插補

571515 五、發明說明（33) 器3 0卜丨，被設定成相里夕士補器3 〇i—i，其延遲時間較=。之刀比，插補器3 比插輸入第1至第n插補器3〇ι〜3〇η之輸出而將作為輸出信號OUT之合成iΑ m /、重化，以 ^ y. 战°σ 5 0，由例如第6圖所示的脈椒命度修正^4c、多重化電路4b來構成。 τ的脈衝見在弟24圖上之構造上’關於從增倍用插補器 :n相之多相增倍時脈’來產生Μ相時脈(M增倍時脈)之槿 :士 ’作說明。此時，插補器30被並行設置Μ個(MSN)。此日守第i插補器3〇1上，輸人了相鄰之第i和第⑴一之時脈」、Pl + Ul為卜M之整數，第n + 1時脈1為第1時脈P1)。規疋在各插補器30之2個輸入信號之時序差τ之分割位置所謂的 # 第1插補器3(^ ，内分比^ : M_m 第2插補器3 02，内分比2m : M-2m 第3插補器3 03，内分比3m : M-3m • ··方法上，和插補器之號碼同時地，以往上升之丨貝序，日守序差T之分吾彳位置，在每個單位階段，從時序區間^前端側移開至後端側來被設定。然而，亦可和插補器碼同時地，時序差T之分割位置，在每個單位階段，從日守序區間之後端側移開至前端側，依序地來被設定。此 °又疋’如參照第1 2圖至第1 5圖來說明地，在插補器上所供給之控制信號PH上，藉由插補器之N通道M〇s電晶體MN21、 Μ N 2 2之開啟•關閉來設定。然而，在本實施例上，將各插補器之内分比，成為固定值。

571515 五、發明說明（34) 攸將Μ個插補器3 0之輸出多重化，而輪出作唬OUT之合成器5〇，能夠獲得对增倍之時脈。在例‘如^8 M = 7士之時，而成為之時’能夠從由插補器1〇所輸相％脈（8相增倍時脈），來產生7相時脈。於是相時脈之合成器5 〇，7增倍時脈被輸出。文别㈣圖’係表示16等分插補器之積體電路 (layout )之一個例子之圖。 1 第26圖，係表示使用微調插補器之相擬波形圖，並表示以將625MHz :，路之枳作16等分，來相位切換部分之5相\"^。16 4分之插補器來器之=上明之實施例，藉由具備複數段之插補號之時序邊緣。也就是說，本發明“不V ^制”信率轉換電路、時脈同步電路， 2在⑶之％脈頻裳置上之圖樣(pattern) 用於在」則定裝置、試驗 _秒時間級之解析能力二：如，使用於以1 〇之LSI測試器之時序產生器。 the fly可變地被設定又在上述貫施例，例如目供A 說明的除頻電路和相位調整^ ^照第3圖以及第23圖所造，能夠適用於具備按照相位比二位微調用插補器）之構電泵、迴路遽波器、和將迴路益之相位差之電壓之充壓來輸入之VC0(電壓控制据湯f波器之輸出，當作控制電頻後之信號至該相位比_ ^ f益）、和供給將VC0之輸出除迴路）電路上之除頻電路又。阳之除頻電路之PLL(相位同步 ptd 2083-4111-Pf； ahddub> 571515 五、發明說明（35) [發明效果] 如以上所說明地，根據本發明，奏效了所謂的能夠藉由簡易之構造，來執行非整數之頻率轉換之效果。其理由，是因為在本發明之構造為將從輸入了時脈之相位調整電路所輸出之信號之相位，在每個時脈上，來加算或減算單位相位差。又根據本發明，並不具備反饋系統，而無反饋系統特有之抖動，而可以高速之時脈同步。 [圖式簡單說明] 第1圖，係表示第1實施例之構造圖。第2圖，係為了說明第1實施例之動作之時序圖。第3圖，係表示第2實施例之構造圖。第4圖，係表示第3實施例之構造圖。第5圖，係表示本發明之第3實施例之多相時脈產生電路之構造之一個例子之圖。第6圖，係表示第5圖之4相時脈憎倍電路之構造之一個例子之圖。第7圖，係為了說明第6圖之4相時脈憎倍電路之動作之時序圖。第8圖，係表示第6圖之時序差分割電路（插補器）之電路構造之一個例子之圖。第9圖，係為了第8圖之時序差分割電路（插補器）之動作之時序圖。第1 0圖，係表示時序差分割電路（插補器）之電路構造

2083-4111-PF ； ahddub.ptd 第38頁 571515 五、發明說明（36) 之其他例子之圖。第11圖，係為了說明時序差分割電路（插補器）之動作原理之圖。第1 2圖，係表示在本發明之實施例上所使用的内分比可變型之插補器之電路構造之第1個例子之圖。第1 3圖，係表示在本發明之實施例上所使用的内分比可變型之插補器之電路構造之第2個例子之圖。第1 4圖，係表示在本發明之實施例上所使用的内分比可變型之插補器之電路構造之第3個例子之圖。第1 5圖，係表示在本發明之實施例上所使用的内分比可變型之插補器之電路構造之第4個例子之圖。第1 6圖，係表示第4實施例之構造圖。第1 7圖，係為了說明第4實施例之動作之時序圖。第1 8圖，係表示第5實施例之構造圖。第1 9圖，係為了說明第5實施例之動作之時序圖。第2 0圖，係表示第6實施例之構造圖。第2 1圖，係為了說明第6實施例之動作之時序圖。第2 2圖，係表示第7實施例之構造圖。第2 3圖，係表示第8實施例之構造圖。第2 4圖，係表示第9實施例之構造圖。第2 5圖，係表示在本發明之實施例上所使用的1 6等分插補器之佈局圖。第2 6圖，係表示本發明之實施例上之使用1 6等分插補器之相位調整電路之輸出之模擬結果波形圖。

2083-4111-PF ； ahddub.ptd 第39頁 571515 五、發明說明（37) 第2 7圖，係表示習知之時脈控制電路之一個例子之圖 [符號說明] 1〜時脈； 2〜1 / 4除頻器； 4a〜時序差分割電路； 4b〜多重化電路； 4c〜脈衝寬度修正電路； 5〜4相時脈增倍電路；

6〜周期測知電路； 7〜控制信號（電容器選擇頻率調整信號）； 1 0〜增倍用插補器； 2 0〜旋轉開關； 3 0〜插補器（微調用插補器）； 4 0〜控制電路； 5 0〜合成器； 6 0〜除頻電路； 1 0 1〜相位調整電路； 1 0 2、2 0 2〜控制電路；

I 0 3〜除頻電路； II 0〜插補器； 111〜解碼器； 11 2〜加算電路； 113、114〜D型正反器；

2083-41ll-PF i ahddub.ptd 第40頁 571515 五、發明說明（38) 2 0 1〜多相時脈產生電路； 2 0 3〜選擇器； 211〜216〜D型正反器； 2 1 7〜2 1 1〜插補器； 3 1 9〜相位比較電路； 320〜充電泵； 3 2 1〜迴路濾波器； 3 2 2〜電壓控制振盪器； 3 2 3〜除頻電路； 3 2 4〜外部時脈； 3 2 5〜U P信號； 326〜DOWN信號。

2083-41ll-PF ； ahddub.ptd 第41頁

Claims

571515 六、申請專利範圍 1 ·—種脈或上述輸每個上述基生輸出具有异而成之相 2·—種控制裝脈’當作基，輸出為了單位相位差相位調當基準，對既定之單位時脈控入時脈準之時將事先位之輪時脈控置，將準之時將對於份之加整電路於上述相位差制電路所產生脈之周決定之出時脈制電路從輸入脈，而上述基算或減，輸入基準時份，加其特徵之時脈，期上，對既定之單之裝置。，其特徵時脈或上在每個上準之時脈算之控制上述輸入脈，產生算或減算在於包括當作基準於上述基位相位差 :將從輸入時之時脈，而在準之時脈，產份，加算或減在於包括述輸入時述基準之之相位，信號；以時脈，以輸出具有而成之相脈所產生之時時脈之周期上作事先既定之及上述控制信號將事先決定之位之輸出時脈對於上述基準之時脈係上之頻率之輸出時脈。，…，σ以輸出在非整數之關脈；制電路’其特徵在於包括：徑制電路，在每個單位相位算對於輸入時脈之輸出時脈之相位差之為了加算或減相位調整電路，輸入了技制^號；以及制電路之上述控制信號當基準：2 :二以來自上述控述控制信號所規定的相位差之輸出時脈輸出具有以來自上 4除；ΪΓί!電路，其特徵在於包括：頻電路，輸出將輸入時脈除頻而成的除頻時脈. Λ 第42頁 2083-4111-PF ； ahddub.ptd 571515 六、申請寻利範圍控制電路，以；^乂 μ、+、人準，在每個單位相位差：所輸出之除頻時脈當基除頻時脈之相位差之控制信m加算或減算對於上述 :::整電路’輪入了上述 “上=電路之控制信號所規定二=輸：以多：；:=控制電路，其特徵在於包括：夕相時脈產生電路，從輸入時脈，來 ^第1至第n時脈（稱為「多相時脈」）相來輸=及輸入了上述第1至第n時脈，而選擇其中之- 控制電路，輸入了上述輸入時脈，在上生依序地選擇上述第丨至第N時脈之上述選擇器。评乜琥，而供給至，其中來可變，其中、、t如申請專利範圍第4項所述的時脈控制電路上述單位相位差，根據從外部所輸入之模式信號，地設定。 7.如申請專利範圍第5項所述的時脈控制電路盆控制上述選擇器之選擇之選擇信號之輸出，根據被.、中上述控制電路之模式信號，來可變地設定。别至 8 · —種時脈控制電路，其特徵在於包括：多相增倍時脈產生電路，以輸入時脈為基準，產上述輸入時脈增倍而成之相位不同之第1至第N時版將「多相增倍時脈」）； t U %為開關，選擇從上述多相增倍時脈產生電路所輸出之上 2083-4111-PF ； ahddub.ptd 第43頁 571515 六、申請專利範圍述弟1至楚+ 蛉脈中之2個時脈信號；以及 -1 ^ I XJXi | -y- 時脈信號，而輪補出器將二述！關所選内分比且上4插補器、，可以可變地設定將其時-序之之上述=ΐί::ϊ之：出'上述開關之切換和可變地設定 9 一# 寻序是之内分比之控制信號。多相？時脈控制電路’其特徵在於包括. 將該輪入時脈^輸入時脈為基準，而產生 “冉為「多相增倍時脈」）；互不门之第1至第N時脈 4關’遥擇從上述多相辦拉_ A 士时太兩述第1至第N時脈之相鄰之2個Ύ脈產生電9路戶斤輸出之上第伯舛固蚪脈#號中之2組；時脈信沪W+輸入了從上述開關所輸出之第1組之2個信號U而輪出將上述2個時脈信號之時序差分割後之時脈:號，而輪出輸將入上了^上$開關所輸出之第2組之2個信號；以及| :述個時脈信號之時序差分割後之弟3插補器，輪入了卜+、輸出將上# 9述弟1、第2插補器之輪出，而輸出之時序差分割後之信號；上述弟1至第3插補器中之至設定將上述插補器之時序差分割之内；比…—地並匕括控制電路，輸出上述開關之切換信號、和可以

第44頁醒I 2083-4111-PF ; ahddub.ptd 571515 六、申請專利範圍 ___ 可受地設定上述插補器之時序差之内八 10. -種時脈控制電路，其特徵在：比之控制们虎除頻電路，輸入了輸入時脈，而產、：括·’ 之除頻後之相位相互不同之2組時脈；將上述輸入時脈第1插補器，輸入了從上述除頻電路卜 2個時脈信號，而輸出將上述2個時脈 ^出之第1組之之信號；虎之日卞序差分割後第2插補器，輸入了從上述除頻電 2個時脈信號，而輸出將上述脈 :之第2組之之信號；以及才脈乜唬之時序差分割後第3插補器，輸入了上述第1、第2杆福π 輸出將上述2個輸出之時序差分割後：信號广之輸出’而上述第1至第3插補器中之至少1個，、設定將上述插補器之時序差分割之内分比，·一以可變地並包括控制電路，輸出上述開關之切換作萝可變::…，器之時序差之内分信；可以夕’種日寸脈控制電路，其特徵在於包括：儿胳，二相1倍k脈產生電路’以輸人時脈當基準，而產斗將该輸入時脈增倍而成+而產生為「多相增倍時脈」）相位相互不同的複數之時脈（稱之上:…童插，态，従上述多相增倍時脈產生電路所輪出而夂白L 3 *之日寸脈中’輪入了相位相互鄰接之2個時脈，而各自輸出以相互不回— 丨口时脈，時脈之時序差分;=;;:定:r比，來各自將該-

^1515 六、申請專利範圍合成器，輪人了#叙化，而作了後數之上述插補器之輸出，將其多重 12 \為早^輸出信號來輸出。中上流申明專利範圍第11項所述的時脈控制電路，其之二脈產生電路，其構造為產卿為既定插補器；在镇. ' 而具備M(M為M$N之正整數）個上述 1〜Μ之整數，^固=上述插補器上，第1個和第i +1個（i為入；，“、、、而^n + 1個時脈成為第1個時脈）之時脈被輸 ^ ^ ^ ^ ^ ^ E ^ ^ ^ ^ ^ #J ^ 其既定單位階段（_34插補器、’比第i個之上述插補器，值； s e p)，被設定成較大或較小之仗Μ個之上述插補哭而從上述人# $ :，Μ相之時脈被輸出； 13.如申請專利V圍; t述多±相時脈產生電路圍，弟由脈控制電路，其令增倍路而成亥…脈增倍後之信號之上述多相上述多相增倍;專脈圍第8項：述的時脈控制電路同之：:Γ路，將輪二括： U之時脈（稱為「多相時^產生輸出相位相互不週期挪知電路’，“ Λ時脈；多相時脈增倍電路：以入時脈之週期；以及路將上迷除 571515 申請專利範^ ' 1 . 當作輪^ X ’、’而產生將上述時脈增倍後之多相時脈；而上述多相時脈增倍電包括：是致之時序差分割電路，將2個輸入之時割後之信號；以及左刀 ψ 稷數之多重化電路，將2個上述時序差分割電路之於各自多重化而㈣；月1J 日士而t述複數之時序差分割電路包括··輸入了同一相位 I脈之日守序差分割電路、以及輸入了相位相鄰2個時脈之 k序差分割電路。 1 5 ·如申請專利範圍第丨4項所述的時脈控制電路，其 ^上述多相時脈增倍電路，包括將η相位之時脈（第1至第n 日守脈）作為輪入，而輸出將此2個輸入之時序差分割後之信就之2n個時序差分割電路；並包括： 2n個脈衝寬度修正電路，其中第21-1(1< = ΐ<ζ：η)個之時序差分割電路，輸入了第I個之同/時脈，當作上述2個輸入；其中第21(1<=1< = η)個之時序差分割電路，以第I個之時脈、和第（1 + 1 mod η)個（mod表示餘數運算，而1 + 1 mod η 為1 + 1 除以η之餘數）之時脈當作輸入；以第J個（1< = 了〈 = 211)之時序差分吾彳電路之輸出、和第 (J + 2 mod η)個（J + 2 mod η為J + 2 除以η之餘數）之時序差分割電路之輸出當作輸入；以及 η個多重化電路，以第Κ個（1 < = Κ< = η)之脈衝寬度修正

2083-41ll-PF ； ahddub.ptd 第47頁 571515 六、申請專利範圍電路之輸出和第（K + n)個脈衝寬度修電路之輸出當輪入0 16·如申請專利範圍第14項所述的時脈控制電路，其中上述時序差分割電路包括：邏輯反或電路，將第1、第2輸入信號INI、ΙΝ2當成輸入；以及反相器，將係上述邏輯反或電路之輸出之内部節點之電位當輸入；被連接在上述内部節點和接地之間之開關元件和電容’複數條地互相被並聯連接；而在連接在上述開關之控制端子之周期控制信號上，來決定附加在内部節點之電容值來構成。 1 7 ·如申請專利範圍第1 4項所述的時脈控制電路，其中上述時序差分割電路，包括：邏輯電路’將第1、第2之輸入信號當輸入，而輸出上述第1、第2輸入信號之既定的邏輯運算結果；第1開關元件，被連接第1電源和内部節點之間，而將上述邏輯電路之輸出信號輸入至控制端子；緩衝器電路，輸入端被連接至上述内部節點上，在上述内部節點之電位和臨界值之大小關係反相使其輸出邏輯值反相；第2開關元件，被串列連接至上述内部節點和第2電源之間，藉由第1定電流源、以及上述第丨輸入信號，來控制開•關；以及 ΪΒί 2083-41ll-PF ； ahddub.ptd 第48頁 571515 六、申請專利範園電源元件;，列連接至上述内部節點和上述第2 控制開·關電流源、以及上述第2輪入信號，來又在上述内部節點和上述第2電源之 :上4二=和；容，以複J條互相地被並列連：連： 18 ·如申請專利範圍第丨7項所述繼件，_導電型\二;;;：而電：，其上述^至第4開關元件’由第2導電型之M0S曰，而成’而 1 9·—種時脈控制電路，豆特日a體而成。脈信號除頻後之信號/ :括輪入了以除内分比來分割後之信號之‘時序、述插補态，可以可變地設定 D ， f包括以上述時脈信號為基準，而傕内分比；時序9差之内分比為可變之控制電ί。在上述插補器之、2〇.—種時脈控制電路，其特料十κ a 以各自互相相異之值之既、八；匕括複數（N個）之號之時序差分割後之信 =比’輸出將2個輸入信關於相位相互相異之第】插補盗；為卜N之整數’而第N + 1成·^弟N之時脈，第j和第⑴（！至第I之上述插補器上。’、、、之2個時脈，各自被輸入 21.如申請專利範圍第所述的時脈控制電路，其 571515 六、申請專利範圍上述插補器，包括：邏輯電路，將第丨、第2之輸入信號當輸入，而輸出上述弟1、第2輸入信號之既定的邏輯運算結果；第1開關元件，被連接在第1電源和内部節點之間，而 =入上述邏輯電路之輸出信號至控制端子，在上述第1、弟2之輪入信號同時為第1值時，成為開啟狀態；以及緩衝器電路，輸入端被連接至上述内部節點，而在上情=節點之電容之端子電壓和臨界值之大小關係反相的 1月/兄下，使其輸出邏輯值變化； f包括複數個並聯之在上述内冑節間，在上述第1輸入信號同時為第乐尾辟之 2開關开彼^ ”十* 卞馬弟2值日守’為開啟狀態之第開關τΜ牛、和以來自上述控制電路示來各自控制開·關之上述第3開關：號萄基準，成的串聯電路；和弟1定電流源而又包括複數個並聯之由在μ、+、+ A 間，在上述第2輸入信號同時為笫;：即點和第2電源之之第4開關元件、和以來自日守，為共通開啟狀態準，來各自控制開·關之上述：：電路之控制信號當基而成的串聯電路。 4弟5開關元件、和定電流源 22.如申請專利範圍第8 上述插補器，包括：斤述的時脈控制電路，其中邏輯電路，將第1、第2 而輸出上開關元件，被連接至第丨電源；、;；： T4節點之間

2083-4111-PF；ahddub.ptd 第5〇頁述第I第2輪入信號之既定的輪人 571515 六、申清專利範圍 m述邏輯電路之輸出信號至”端子，在上述第1、义入」§號同時為第1值時’成為開啟狀態；以及、、、羡，為電路，輸入端被連接至上述内部節點，而在上 $内邛即點之電容之端子電壓和臨界值之大小關係反相的 ^月况下，使其輸出邏輯值變化；並包括複數個並聯之在上述内部節點和第2電源之間)在上述第1輸入信號為第2值時，為開啟狀態之第2開關7件、和以來自上述控制電路之控制信號當基準，來各自控制開·關之上述第3開關元件、和第i定電流源而成的串聯電路；又包括複數個並聯之由在上述内部節點和第2電源之間丄在上述第2輸入信號同時為第2值時，為共通開啟狀態之第4開關元件、和以來自上述控制電路之控制信號當基準’來各自控制開•關之上述第5開關元件、和定電流源而成的串聯電路；而又在上述内部節點和上述第2電源之間，由被串聯連接之苐6開關元件和電容，複數個地互相地被並聯連接’而在被供給至上述第6開關元件之控制端子之週期控制信號上，來選擇性地決定附加在上述内部節點之電容量之值。 2 3.如申請專利範圍第21項所述的時脈控制電路，其中由上述第2開關元件、上述第3開關元件、上述第4開關元件、以及上述第5開關元件中之铎何之至少之既定個數 (N個）而成；

571515 申請專利範圍 K f w 至上述第3開關元件群之控制信號，來開啟 Κ(Κ為卜W之上述第3開關元件； Ν κ 上述第5開關元件群之控制信號，來開啟 Ν-Κ個之上述第5開關元件；护床：弟1輸入信號和第2輸入信號之時序差，以上述 ^ /刀之1為單位，輸出對應至以上述Κ當基準之内 :號，並藉由可以改變上述Κ之值守序差之内刀比成為可變。、24·如％申請專利範圍第23項所述的時脈控制電路，其 1 ;ί 5相U:上述控制電路所供給之控制信號反相後之0 S I· r至上述第3開關元件之上述第5開關元件控i端子: 信號’被供給在上述第3開關元件之 φ Λ5.二！ ί專利範圍第21項所述的時脈控制電路，其中述第開關兀件，由第1導電型之MOS電晶體而成，而上述第2至第5開關元电aa體而成’而 9fi ‘由由弟ζ導電型之MOS電晶體而成。中上述第1門杜利範圍第22項所述的時脈控制電路，其上述i2=6門7ν由第1導電型之刪電晶體而成，而 27 ΪΓΛ:件，由第2導電型之_電晶體而成。士 Λ丄申s月專範圍第22項所述的時脈控制電路Λ 給。 fH°就，由弟14項之上述周期測知電路來供 Z8 禋％脈控制方法

2083-41ll-PF ； ahddub.ptd 第52頁 571515 六、申請專利範圍 — 個上述基準之時脈之周期上，對於上述基準 :Ϊ i決定之既定之單位相位差# ’加算或減：：成ΐ出位之輸出時脈之裝置。成之相 29·如申請專利範圍第28項所述的時脈控對於上述基準之時脈之頻率，可以輸出」，其頻率之輸出時脈。非正數之關係之 3〇· 一種時脈控制方法，其特徵在於：以降 f輸^時脈除頻，而以上述被除頻之時脈當美龜電路，了: J個單位相位差，來加算或減算對於上J除頻”為差之控制信號，而對於上述除頻時脈，^1守脈之 1 k旒來設定之相位差之信號之輸出時脈。以上述控 31. 如申請專利範圍第28項所述的時脈中上1單位相位差，能夠藉由控制信號，來；其 32. —種％脈控制方法，其特徵在於^地§又疋。 2相位相互不同之第1至第N時脈(稱為「多：二時脈’ =輸入至選擇n ’在選擇η， ^目^脈」），第Ν時脈。、伴翰出上述第1至 33·如申請專利範圍第28項所中以輸出將2個時脈信號之時序差士：脈控制方法，其，來調整上述輸出時脈之相位，刀σ {之信號之插補器序差分割之内分比為可變，對於時^ = 士述插補器之時非整數之關係之頻率之輸出時脈。之湧率，可以輪出在 34. —種時脈控制電路，係輸出時脈之電路，其特徵在於·· *入時脈，而產生 _ 括對於上述輸入時脈或第53頁 2083-41ll-PF ； ahddub.ptd 571515 六、申請專利範圍 _ 攸上述輪入時脈所產生脈之，周期上成為可變，；c位，在每個輸出時 “①等於基準時脈：日由:：位相位差㈣以① ’加算至對應至上述之_個=脈周期tcK正整數）來產生對於一個周期周J之輪出時脈之上述相位，基準時脈之相位之雷下個周期之上述輸出時脈之上述 (tCK+ Δφ)。，上述輸出時脈之頻率，成為1/ 輸出時脈之電路二制特電路’係輸入了輸入時脈，而產生從上述輸人時脈所產生㈣抑於上述輸人時脈或期上成為可變每個輸出時述相*，減算單位相：差生對於 '準時脈之一個時脈周期tCK，η為正整數）：△ ::一個周期之下一個周期之上述輸來產二,之相位之電路；上述輸出時 J上述基準 (tCK- Α Φ)。肩千成為1 / —種時脈控制電路，其特徵在於包括：加算電路，接受輸入時脈脈衝，而使 · 之既疋單位值m份輸出增加； i數之可變控制電路部，具備將上述加算電路之輪生控制信號之解碼器；以及解竭，而產上述輪出時

2083-4111-PF ; ahddub.ptd 第54頁〇相位調整電路，輸入了上述輸入信號和號’η而產生對於對應至上述輸入時脈之邊緣之^控制信了單位相位差值m △ φ份而成之輸出時脈；相位，增加 571515 六、申請專利範圍脈之頻率，成為1 / (tCK+ △ Φ)。 3 7.如申請專利範圍第3 6項所述的時脈控制電路，其中包括輸入了上述輸入時脈，從上述輸入時脈，來產生設置了在邊緣間事先決定之時間差之第1、第2信號之電路；而上述相位調整電路包括插補器，其係輸入上述第 1、第2信號，而產生具有對應至具有上述第1、第2信號之時間差之内分比之時間之傳播延遲時間之輸出信號之插補器，而上述内分比，在每個上述第1、或上述第2信號之任一信號之各周期上，藉由上述控制信號，成為可變之插補器0

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