TW520492B - Delay locked loop circuit - Google Patents

Description

520492 五、發明說明α) <發明之範圍> 本發明係關於半導體記憶裝置的延遲閉鎖 Locked Loop ;以下簡稱DLL)，更詳細的說， j e1^ 延遲閉鎖環路，其能令環路廣範圍動作，提；/^-種 及性能者。 卞而棱阿閉銷時間 <發明之背景> 通常如蘭爸DRAM(Rambu DRAM)、同步])Ram (Synchronous DRAM)、同步互連DRAM(Synch DDRDRAM(D〇uble I^ta Rate DRAM)等高速半導 DRAM)及 置’係輸入外部冑鐘信i，變換成可在内部回路使：' 部時鐘信號者。然而使用於内部回路的内部時鐘俨、 於物理性在侧面所生延遲等，而與由外部輸人的^時^ 信號發生位相I。是以傳統半導體記憶二 步環路來除去外部時鐘信號與内部時鐘信號之: 位相差，來解決設定時間與保持時間等問題。 *之 第1Α圖為傳統DDRDRAM所用延遲閉鎖環路DLL的方 成圖。備有由將輸入信號延遲一定時pa1，而接著在下^ ”延遲鏈索構造所成的複數延遲回路部1〇，與“ 電阻益12 ’可在各該複數延遲回路1〇中個別發生選擇 ㈣第該複數延遲回路10中選擇任何-個' 播古L :圖所示延遲回路部10的回路構成圖，係 備有由移位電阻器i 2輸出的選擇控制信號s e丨及輸 ’、 = PsUt/r將經NAND演算後的信號輸出的NAND閘NAND1 ’輸1 電源電壓Vcc信號與NAND閘“·〗在輸出後經mnd演算的信 520492

及將NAND2的輪出信號反轉輸出的 號輸出之NAND間NAND2 反相器I V 1。 由延遲閉鎖環路輸出的時鐘信號，由移位電阻哭 擇的延遲回路部10，順次通過連接於右側的其他延二j 部然後產生。是以在延遲閉鎖環路中的最小延遲時間，路 為通過其中一個延遲回路部丨〇的時間，而最大延遲^間乃 則為通過全部延遲回路部1 〇之時間。 、曰’ 線 其 第1 c圖為表示第1 A圖所示延遲閉鎖環路延遲線特性 圖。例示延遲回路部i 〇係由丨2 8個所 勺 由該圖所示，可得知由128個延遲回路部成場人 延遲線形性極為優異。 战野合 7但如欲使動作較第1A圖之延遲閉鎖環路更加廣泛，則 須多於128個前揭延遲回路部10的延遲回路部，致π 、 積受限制。 。又4面 ,,此外’為了提高同步信號的正確度，即使儘量減少延 遲回路°卩至於最大限度，亦無法減少到一個以下的延遲回 路部1 0 °是以為了實限性能良好的延遲閉鎖環路DLL乃有° 其極限。 第2A圖為傳統Synch 1 ink DRAM所使用延遲閉鎖環路的 #塊^冓成圖’其中具備由延遲鏈構造所成複數延遲回路# 20與可輸入各延遲回路部20的個別信號，選擇其中之〜產 生單一輸出信號的多工器（multiplexer)22。 第2β圖為第2A圖所示延遲回路部20的構成圖，係由電 源鏡構造與差動放大器而成。 ^

520492 五、發明說明（3) 如圖所示，如在延遲回路部2 〇施加的控制信號“ Γ丨p _ 為邏輯低，控制信號CtrIn為邏輯高，則電源電壓vcc經傳 達閘TM1及TM2施加，經NM0S電晶體N3對接地電壓端Vss形 成電流通路而始動。此時如分別輸入信號丨心與丨^於題⑽ 電晶體N1與N2，則延遲回路部20依據所輸入之2個輸入信 ： 號INp與INn的電壓水準大小，將經差動放大的信號分別自 二 輸出端子OUTn與OUTp輸出。 弟2C圖為第2Α圖延遲閉鎖環路延遲特性的線圖。第2α 圖所示延遲閉鎖壞，路DLL經調整成依延遲線的全部延遲時 間合於輸入時鐘的一週期T c y c 1 e，假如延遲回路部2 〇係由 _ 32個形成的場合，則由多重合成器22選擇32個基準時鐘中 任一個而動作。 對於具有上揭構造的延遲閉鎖環路，在設計複數延遲 回路部2 0時，因須考慮最小與最大週期，設計上有所限 ' 制。 又’上揭延遲閉鎖環路，如使用6位元數位對類比變 換器（Digital to Analog Converter DAC)的場合，假如 其動作範圍（最大延遲時間一最小延遲時間）為1〇^時，每 階段的動作延遲時間為；[，〇/115/64516口3=156.2503。 > 卜 然而線型性較劣的部份即近於最小延遲領域，DAC的 春 每一階段動作延遲時間較之近於最大延遲領域者發生1〇倍 : 以上差異。這樣的現象可由第2C圖的延遲線特性圖的切 斜度得知。 '' 為 由疋第2 A圖所示之傳統延遲閉鎖環路d l L，如能大

Wi ft 第6頁 520492 、發明謂:明（4) 減小其動作範圍則可維持非常優異的線型性，如其不然 則產生線型性問題而有減低效率之缺點。 第3A圖為傳統Rambu DRAM所使用DLL之方塊構成圖， 具有自4個能符合輸入時鐘半週期動作的延遲回路部3〇與 自前揭各延遲回路部30分別輸入2個輸出信號，而選擇其 中2個信號的多重合成器32，及自多重合成器32以差動方 式輸入2個信號中選擇其中之一當做最終時鐘信號予以輸 出之位相混合器34。

第3 B圖為表示，第3 A圖所示延遲回路部與位相混合器間 關係的方塊構成圖，係由時鐘輸入信號Inpui：與具有此時 鐘輸入信號Input通過2個放大器35後輸出的固定延遲時間 的時鐘信號做為輸入，而將此二輸入信號混合的信號輸出 用位相混合器3 4所構成。 前揭位相混合器34可將差動控制電流方式混合二輸入 信號所成之信號傳送於輸出段。 從第3C圖所示延遲線特性的線圖可獲悉，延遲回路部 3 0如以I f a s t電流為最大，I s 1 〇w電流最小時，經放木器u 可輸出不延遲而直接輸入於位相混合部34的時鐘信號，反 之如以Ifast電流為最小而Isl〇w電流為最大時，則經放大 器3 5輸出經延遲後輸入的時鐘信號。假如丨f ast電流與 Is low電流相等，則輸出直接輸入的時鐘信號與延遲^鐘 信號之中間位相時鐘信號。 於此差動控制電流以8位元d a C來調整，如動作範圍分 為2 5 6階段則成為以每階段動作的延遲量。因此動作範圍

第7頁 五、發明說明（5) ，廣，每階段的動作延遲量亦愈大， 遠。 文離所希望之性能愈 又’第3B圖之延遲回路部3〇，> T揭經延遲之時鐘信號的放大器35與以圍決定於形成 速動作的場合，其回路設計有所限制f 、C2，故低 <發明之總論> 本發明乃為了解決上揭問題而揭 在提供一#参极^胃 者，本發明之目的 類比i延Γ:ί 遲閉鎖環路，其係在習知之具有 頰比型延遲兀件的延遲閉鎖環路DLL， ^ 元件# J:庠r内心& 追加使用數位延遲 午使/、廣乾圍動作，以提高閉鎖時間及性能。 為了達成上揭目的，本發明的延遲 二延遲機構，用以輸人外部時鐘= = = 的延遲時鐘信號；第一振靈機構，用 ^遲一疋知間 h μ 間產生具有一疋週期的第一脈衝俨沪1 - ，構’用以在該時鐘延遲信號的第二邏 t::週期！第二脈衝信號；第二延遲機構2 '的開始區間起依序延遲第一脈衝二= = : =間 延遲信號2倍週期者；第三，延遲機構，依產、有時鐘 脈衝信號，其係在前揭時 /序產生多數 號半週期，從該時鐘： = 週期輪出該時鐘信 延遲第二脈衝信號的一 1的開始區間起 w L观的週期者；選擇機構，用Α Μ 第二延遲機構發生的多數時鐘信號中，予以 第二與 有相同延遲時間# π $ ;u . 、擇輸出各具 個時鐘仏波；邏輯機構，用以組合自 五、發明說明（6)

選擇機構輸出的2個時鐘信號，而產生具 =相同週期的内部時鐘信號；位相读測播有與外部時鐘信 邻知鐘信號與該内部時鐘信號而輸出已 用以輸入言I 及控制機才冓，用以輸入位_ ，其位相的信 =各控制第-延遲機構、第—與第二振=It出信號以產 構之動作的信號與第二與第三延遲成構、及選擇機 特徵。 、重整信號，為其 依照本發明的實施例，在延遲閉鎖 區間為高水準邏輯屋間，而第二邏輯區中，第一邏輯 間。 曰]為低水準邏輯區 依妝本發明的實施例，在延遲閉 $構，係由在時鐘延遲信號第一邏輯區 ，第二延遲 時鐘延遲信號依序延遲第一脈衝信號的，而產生將 的多數D正反器，與由控制機構所產生週期之脈衝信號 ^，並具有自D正反器輪出的脈衝 ζ號重新整 時鐘延遲信號依序延遲第一脈衝信號一，產生自 衝信號之多數Τ正反器而成。 迥功的多數第一脈 機構依：Ϊ Ϊ Ϊ的實施例，在延遲閉鎖環路中，第-延if 機構，係由在時鐘延遲信號第二邏輯區:第二延遲 具有第二邏輯區間的時鏵延遲信號依序延遲第二生將 的一週期之多數脈衝信號用多數D正反器，第一脈衝信號 ΐ反、=Γ衝信號與前揭重整㈣，二=等: 弟一邏輯區間的開始區間依遲L唬 之脈衝信號產生用多糾正反器而遲成第一脈Μ就的一週期 520492 五、發明說明（7) 該選擇機 該邏輯機 第一與第 依照本發明的實施例，在延遲閉鎖環路中 構係由多重合成器回路所形成。 依照本舍明的貫施例，在延遲閉鎖環路中 構係由互斥或閘所形成。 依照本發明的實施例，在延遲閉鎖環路中 二振盪機構為電壓控制振盈器。 <具體實施例之詳細描述> 下文中參照所附圖面來詳細描述本發明之具體實施 例。為了說明實施，例所有附圖中具有同一機能的零件省 再說明。 第4圖為本發明延遲閉鎖環路的方塊構成圖。 第一延遲機構420，用以輸入外部時鐘信號ext 以 1遲一定時間的延遲時鐘信號delay CLK;第一振堡 有-定用二產上時一鐘㈣信號delay CLK的第-邏輯區間具 。肩的第一脈衝信號；第二振盪機構440，用以產 生蚪鐘延遲信號delay CLK的第二邏輯 X二脈衝信號；第二延遲機構45。，用以依：產= =，，其係從時鐘延遲信號—clk第 = =區間起依序延遲第一脈衝信號的一；間 遲#就2倍週期去·结一 ，、吋鐘延 rr i >上月者，第二延遲機構460，用以依序產头夕本 脈衝俗號，其係在味 屋生多數 該時鐘信號半：以；；信號delay CLK的-週期輪出 始區間起延ίΓ 該時鐘延遲信號第二邏輯區間的開 用以自U 衝信號的-週期者；選擇機物， 與第三延遲機構450與460發生的多數時鐘作號

第10頁 520492 五、發明說明（8) ------ 中，予以選擇輸出各具有相同延遲時間的2個 邏輯機構480，用以組合自選擇機構47〇輸出的2個里= 號，而產生具有與外部時鐘信號ext CLK相同里^ 時鐘信號int CLK ,·位相偵測機構4〇〇，用以輸入、内部 信號ext CLK與内部時鐘信號int CLK而輸出已债須=時鐘 的信號；及控制機構41〇，用，輸入位相债測機構= 出#號以產生各控制第一延遲機構42〇，第一與第二\珣 機構43 0與440，及選擇機構470之動作的信號與第二鱼= 三延遲機構450、460的重整信號。 ’、一，、弟 於此第一與第二振盪機構430、440係使用電壓控制振 盪益（Voltage Controlled Oscillater ;VCO)。 第二與第三延遲機構450、460在位相上延遲自各第一 與第二振盪機構430、440輸出的各個時間信號的週期，而 由互相串聯的多數數位延遲元件41〜4n、51〜5n而成。該 4數位延遲元件41〜4n、51〜5n，係由D正反器與τ正反哭 而成。D正反器由連接於前段的第一與第二振盪機構43()、 440的輸出信號及第一延遲機構420的輸出信號控制其活性 化，而將所輸入之時鐘信號之一定週期（於此為VC0輸出之 時鐘信號的一週期份）追加而延遲位相後傳達於連接於後 段的數位延遲元件的輸入段。T正反器在控制機構41 〇輸出 的重整信號reset控制下輸入D正反器的輸出信號而輸出2 倍週期的信號。 又選擇機構470係使用多重合成器，邏輯機構480則使 用互斥或閘（exclusive-OR gate)X-〇R。

第11頁 520492 五、發明說明

第5A至5L圖為本發明延遲閉鎖環路的動作時序圖，下 文中參照該等圖詳細說明本發明之動作。 首先由控制機構410 —側輸出信號之重整信號reset使 形成第二及第三延遲機構450、460的各個τ正^ ^的輸出 信號Qdl〜Qdn、Qdbl〜Qdbn.初期化成為低狀態。之後從外 部施加的時鐘信號ext CLK由類比型延遲元件所形成的第 一延遲機構420延遲既定時間的類比信號delay CLK產生成 如第5 A圖所示情形。

此時形成第一延遲機構4 2 0的類比型延遲元件因其延 遲加減範圍小，故以第一與第二振盪機構43〇、44〇所用電 壓控制振盪器V C 0輸出最大頻率時之1週期分τ大小來設 計。 因此延遲的時鐘信號del ay CLK為高時，位於第4圖上 方的第一振盪機構430與第二延遲機構450則可動作，相反 的為低時’位於其下方的第二振盪機構44〇與第三延遲機 構460則可動作。 亦即在第QA圖所示延遲時鐘信號delay CLK在高的區 間tl時第一振盪機構43〇被活性化，而如第5]6圖所示，在 延遲時鐘信號delay clock，高區間產生具有一定週期τ的脈 衝信號。 之後在被施加第一振盪機構4 3 〇的輸出信號而動作的 第二延遲機構450中，D正反器D-FF —面動作一面追加相當 於如第5B圖所示第一振盪機構輸出信號週期的延遲位相， 而在時鐘的引上邊緣部移電位。如此經遷移的高水準D正

第12頁 520492 五、發明說明（10)

dtl!y ^Q1 ^Qn ^ ^5Α ® ^ ^ ^ ^ M delay CLK被遷移至低的時點變成低水準。 e門^面ί㈣圖所示延遲時鐘信號delay CLK在低的 = t_2\第二振盈機構44Q—面被活性化，—面如第託 ，所不，在延遲時間信號delay 〇1£的低區間產生且 疋週期的脈衝信號。 〃 -征ΪΪΪ施加第二振蓋機構440的輸出信號而動作的第 ΐΓ !Γ°内，D正反器動作而追加相當於如第:。圖所 ς，一振盪440的輸出信號的延遲位相，在時鐘的引上邊 、，彖口Ρ遷移電位。這樣經遷移的古k 作 ^ 工遷移的同水準D正反器D-FF的輸出 所示延遲時鐘信號delay CU在 更遷移至咼的時點時降為低水準。 ”匕反器的，出信_〜如，QM〜Qbn，其週期相同 延遲時鐘信號的週期，而 構_或㈣所產生内部延遲追加與其^出 遲Ν週期份的信號。此時具有責務(duty)比差異大

其次如第5D至5F圖及第5(5至51各圖所示，各延遲 :〇、:内D正反器的輸出，信號Q1〜Q 於後段的了正反器而反轉其位相，由是產生^ Γ責務鐘信號週期之信號。此時產生的信號 钓貝務比5 0 %的時鐘信號。 最後，從第二及第三延遲機構450、460内Τ正反器輪 的多數信號，由後段的選擇機構47〇選擇一對具有同一

第13頁 520492 五、發明說明（11) 位相延遲的信號。此時如第5J與51(圖所示，由2個數位延

遲元件41、42及51、52產生的信號組合Qd2，Qdb2被選 擇’則形成後段邏輯機構480的互斥或閘X-〇R所輸出最後 内部基準時鐘信號int CLK成為如第5L圖所示之自外部輸 入之時鐘信號ext CLK具有同一週期的信號。 J f以上說明，依照本發明之延遲閉鎖環路，將外部轸 入時如^唬以振盪機構產生多樣位相的時 亦可因選擇多重合成器而做⑽期的位;目了移不 又直勤=可儘早偵,測應與外部輸入時鐘信號配合的位相。 調整ΪΪ圍亦可依照自振盡機構輸出的時鐘信號而得以 ° 產生一方面維持既有的優秀性能， 範圍的效要。仏欣 Λ 方面加大動作 務誤差果料，亦可調整多重合成器，以訂正過大責 岭» 明實：之=，f本發：之一實施例’並非用來限定本發 修飾，2f 發明巾請專利範目所做之變更盘 概為本發明專利範圍所涵蓋。 一

第14頁 520492

的万塊構成 圖式簡單說明 第1A圖為傳統DDR所使用延遲閉鎖環路 回路構成圖； 的延遲線特性圖； 用延遲閉鎖回路的 第1B圖為第ία圖所示延遲回路部的 第1C圖為第ία圖所示延遲閉鎖環路 第2A圖為傳統Synchlink DRAM所使 方塊構成圖； 第2B圖為第2A圖所示延遲回路部的回. f2C圖為第2A圖所示延遲閉鎖環路的延遲線特性 構成圖’· 彳使用延遲閉鎖環路的方场 =3B圖為表示第3A圖延遲回路部與位 方塊構成圖； 口-關係的 第3C圖為第3A圖所示延遲閉鎖跤 第4圖為本發明延遲閉鎖環路的方塊構圖特性圖 第5A至第5L圖為本發明延遲 A ·，及 1^史_1件1稱與符號對照 1鎖料的動作時予圖 12 :移位電阻器 1 0 ’ 2 0 ’ 3 0 :延遲回路部 22，32 :多重合成器， 3 4 :位相混合器 3 5 :放大器 4 0 0 :位相偵測機構 41 0 :控制機構 420, 450, 460 :延遲機構 520492

第16頁

Claims (1)

1. >20492 六、申請專利範圍 1 · 一種延遲閉鎖 第一延遲機構， 定時間的延遲時鐘信 環路， 用以輸 號； 第一振盪機構，用以在 一定週期的第一 間產生具有 第二振 間產生具有 第二延 該時鐘延遲 衝信號的一 第三延 5亥時鐘延遲 延遲信號第 的一週期者 選擇機 時鐘信號中 號； 邏輯機 就，而產生 號； 位相偵 鐘信號而輸 控制機 生各控制該 盪機構， 一定週期 遲機構， 信號第，一 週期且具 遲機構， 1吕號一週 二邏輯區 用以在 的第二 用以依 邏輯區 有該時 用以依 期輪出 間的開 其在半 入外部 該時鐘 脈衝信 該時鐘 脈衝信 序產生 間的開 鐘延遲 序產生 該時鐘 始區間 導體記憶裝置中包括： 時鐘信號以產生延遲一 延遲彳§號的第一邏輯區 號； 延遲信號的第二邏輯區 號； 多數脈衝信號，其係從 始區間起依序延遲該脈 #號2倍週期者； 多數脈衝信號，其係在 ^號半週期，從該時鐘 起延遲該第二脈衝信號 構；用以 ’選擇輸 構，用以 具有與該 測機構， 出已偵測 構，用以 第一延遲 2該第二與第三延遲機構發生的多數 出各具有相同延遲時間的2個時鐘信 組合自該選擇機構輪出的2個時鐘信 夕部時鐘信號相同週期的内部時鐘信 入該外部時鐘信號與該内部時 到位相的信號；及 1 V :η"貞測機構的輸出信號以產 機構，該第-與該第二振盈機構，及

   第17頁 520492 六、申請專利範圍 ----— 該，擇機構之動作的信號與該第二與該第三延遲機構的重 整4 s 虎。 ^ 2·如申請專利範圍第1項之延遲閉鎖環路，其中所述 第一邏輯區間為具有高水準邏輯的區間，而該第二區 間為具有低水準邏輯的區間。 3.如申請專利範圍第1項之延遲閉鎖環路，直中所述 第二延遲機構，係由在該時鐘延遲信號第一邏輯區間動 2週：= ί鐘延遲信號依序延遲該第-脈二;號的 週’月之脈衝k號功多數D正反器；及 由該控制機構所產生重整信^號重新整 D正反态輸出的脈衝信號2倍 、J : 號依序延遲第一脈· γ _ ，月產生自該時鐘延遲# 數T正反器而成。 Θ扪夕数第—脈衝信號之多 4·如申請專利範圍第i =三延遲機構，係由在該時鐘遲= 環路，其中所述 作，而產生將具有該第二 3仏唬第二邏輯區間動 延遲該第二脈衝信號的—通品4的該時鐘延遲信號依序 反器；及 。肩之多數脈衝信號用多數D正 各輸入該等D正反器發 5虎，自該時鐘延遲信號第_ 亥脈衝彳§號與該重整信 该第二脈衝信號的一週 > ^區間的開始區間依序延遲 而成。 脈衝信號產生用多數T正反器 •如申請專利範圍苐j 項 520492

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