JP5041729B2 - プログラム時間を減少させるフラッシュメモリ装置 - Google Patents
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Description
選択されたワードラインにおいて、各メモリセルの制御ゲート電圧がプログラム電圧に設定されるに必要な時間は行デコーダ回路からの離隔距離に従って相違する。即ち、行デコーダ回路に近く位置したセル(図1に「A」と表記される)の制御ゲート電圧がプログラム電圧に設定されるのにかかる時間は行デコーダ回路から遠く位置したセル(図1で「B」と表記される)の制御ゲート電圧がプログラム電圧に設定されるのにかかる時間より短い。これは行デコーダ回路から遠く位置したセルの制御ゲートローディングが行デコーダ回路に近く位置したセルの制御ゲートローディングより大きいからである。即ち、同一のワードラインに連結されたメモリセルA、Bの間にはRC遅延時間が存在する。
選択されたワードラインにプログラム電圧が供給される時、ワードラインのローディングによってプログラム電圧が目標電圧以下に低くなる。目標電圧以下に低くなったプログラム電圧は高電圧発生回路によって再び目標電圧に回復される。低くなったプログラム電圧を目標電圧に回復するのにかかる時間を以下プログラム電圧回復時間と呼ぶ。
110 メモリセルアレイ
120 行選択回路
130 ページバッファ回路
140 列選択回路
150 パス/フェイル点検回路
160 制御ロジック
170 高電圧発生回路
Claims (25)
- 毎プログラムループのプログラム区間の際、ワードラインへのプログラム電圧供給を知らせる第1フラッグ信号を発生する制御ロジックと、
前記ワードラインに供給されるプログラム電圧を発生し、前記プログラム区間の時の前記プログラム電圧を前記選択されたワードラインに供給した後に前記選択されたワードラインの電圧を確認し、前記プログラム電圧が目標電圧に回復されたことを知らせる第2フラッグ信号を発生する高電圧発生回路と、
前記第1及び第2フラッグ信号に応答してプログラム実行終了信号を発生する信号発生回路とを含み、
前記プログラム実行終了信号が生成される時、前記制御ロジックは前記プログラム区間が終了されるように前記第1フラッグ信号を非活性化させることを特徴とするフラッシュメモリ装置。 - 前記制御ロジックはプログラム命令の入力に応答してポンプ活性化信号を発生し、前記高電圧発生回路は前記ポンプ活性化信号に応答して前記プログラム電圧を生成することを特徴とする請求項1に記載のフラッシュメモリ装置。
- 前記高電圧発生回路は、
前記プログラム電圧を分配して分配電圧を出力する電圧分配器と、
前記ポンプ活性化信号に応答して動作し、前記分配電圧が基準電圧より低いか否かによってクロック活性化信号を出力する比較器と、
前記クロック活性化信号に応答してクロック信号をポンプクロック信号として出力するクロックドライバと、
前記ポンプクロック信号に応答して前記プログラム電圧を発生するポンプとを含み、前記クロック活性化信号は前記第2フラッグ信号として前記信号発生回路に伝達されることを特徴とする請求項2に記載のフラッシュメモリ装置。 - 前記信号発生回路は前記プログラム区間の間に前記第2フラッグ信号が非活性化され、所定時間が経過した後、前記プログラム実行終了信号を発生することを特徴とする請求項3に記載のフラッシュメモリ装置。
- 前記プログラム区間の間、前記第2フラッグ信号の活性化は前記プログラム電圧が前記目標電圧以下に低くなることを示し、前記第2フラッグ信号の非活性化は前記プログラム電圧が前記目標電圧に回復されたことを示すことを特徴とする請求項4に記載のフラッシュメモリ装置。
- 前記信号発生回路は前記第2フラッグ信号の非活性化に応答して前記プログラム実行終了信号として第1終了信号を発生する第1終了信号発生器を含むことを特徴とする請求項4に記載のフラッシュメモリ装置。
- 前記第1終了信号発生器は前記第2フラッグ信号の非活性化に応答してカウント動作を実行するカウンタを含み、前記カウンタはカウントされた値が第1基準値に到達する時、前記第1終了信号を発生することを特徴とする請求項6に記載のフラッシュメモリ装置。
- 前記信号発生回路は前記第1フラッグ信号に応答して前記プログラム実行終了信号として第2終了信号を発生する第2終了信号発生器をさらに含むことを特徴とする請求項6に記載のフラッシュメモリ装置。
- 前記第2終了信号発生器は前記第1フラッグ信号の活性化に応答してカウント動作を実行するカウンタを含み、前記カウンタはカウントされた値が第2基準値に到達する時、前記第2終了信号を発生することを特徴とする請求項8に記載のフラッシュメモリ装置。
- 前記第1基準値は前記第2基準値より小さいことを特徴とする請求項7乃至請求項9中のいずれか一つに記載のフラッシュメモリ装置。
- 前記信号発生回路は前記第1終了信号及び前記第2終了信号中のいずれか一つを前記プログラム実行終了信号として出力するデコーダをさらに含むことを特徴とする請求項7に記載のフラッシュメモリ装置。
- 毎プログラムループのプログラム区間の時、選択されたワードラインへのプログラム電圧供給を知らせる第1フラッグ信号を発生する制御ロジックと、
前記選択されたワードラインに供給されるプログラム電圧を発生し、毎プログラムループのプログラム区間の時の前記プログラム電圧を前記選択されたワードラインに供給した後に前記選択されたワードラインの電圧を確認し、前記プログラム電圧が目標電圧に回復されたことを知らせる第2フラッグ信号を発生する高電圧発生回路と、
前記第1及び第2フラッグ信号に応答して前記プログラム電圧が前記目標電圧以下に低くなったか否かを示すディップ信号を発生するディップ信号発生回路と、
前記第1及び第2フラッグ信号に応答して前記プログラム電圧が前記目標電圧に回復したか否かを示す回復信号を発生する回復信号発生回路と、
前記回復信号に応答して第1終了信号を発生する第1終了信号発生回路とを含み、
前記第1終了信号が生成される時、前記制御ロジックは前記プログラム区間が終了されるように前記第1フラッグ信号を非活性化させることを特徴とするフラッシュメモリ装置。 - 前記制御ロジックはプログラム命令の入力に応答してポンプ活性化信号を発生し、前記高電圧発生回路は前記ポンプ活性化信号に応答して前記プログラム電圧を生成することを特徴とする請求項12に記載のフラッシュメモリ装置。
- 前記高電圧発生回路は、
前記プログラム電圧を分配して分配電圧を出力する電圧分配器と、
前記ポンプ活性化信号に応答して動作し、前記分配電圧が基準電圧より低いか否かによってクロック活性化信号を出力する比較器と、
前記クロック活性化信号に応答してクロック信号をポンプクロック信号として出力するクロックドライバと、
前記ポンプクロック信号に応答して前記プログラム電圧を発生するポンプとを含み、前記クロック活性化信号は前記第2フラッグ信号として使われることを特徴とする請求項13に記載のフラッシュメモリ装置。 - 前記第1フラッグ信号に応答して第2終了信号を発生する第2終了信号発生器と、
前記第1終了信号及び前記第2終了信号中のいずれか一つを出力するデコーダとをさらに含み、前記制御ロジックは前記デコーダから出力される終了信号に応答して前記第1フラッグ信号を非活性化させることを特徴とする請求項12に記載のフラッシュメモリ装置。 - 前記第1終了信号発生器は前記第2フラッグ信号の非活性化に応答してカウント動作を実行する第1カウンタを含み、前記第1カウンタはカウントされた値が第1基準値に到達する時、前記第1終了信号を発生することを特徴とする請求項15に記載のフラッシュメモリ装置。
- 前記第2終了信号発生器は前記第1フラッグ信号の活性化に応答してカウント動作を実行する第2カウンタを含み、前記第2カウンタはカウントされた値が第2基準値に到達する時、前記第2終了信号を発生することを特徴とする請求項16に記載のフラッシュメモリ装置。
- 前記第1基準値は前記第2基準値より小さいことを特徴とする請求項17に記載のフラッシュメモリ装置。
- 前記第1基準値は2μsであり、前記第2基準値は14μsであることを特徴とする請求項18に記載のフラッシュメモリ装置。
- プログラム命令の入力の時、プログラム電圧を準備する段階と、
毎プログラムループのプログラム区間の時、前記プログラム電圧を選択されたワードラインに供給する段階と、
前記プログラム電圧が前記選択されたワードラインに供給された後に前記選択されたワードラインの電圧を確認し、前記プログラム電圧が目標電圧に回復したかの肯否によって前記プログラム区間を終了する段階とを含むことを特徴とするフラッシュメモリ装置のプログラム方法。 - 前記プログラム区間は前記プラグラム電圧が前記目標電圧に回復され、第1遅延時間が経過した後、終了されることを特徴とする請求項20に記載のフラッシュメモリ装置のプログラム方法。
- 選択されたワードラインへのプログラム電圧供給を知らせるフラッグ信号が活性化され、第2遅延時間が経過した後、前記プログラム区間を終了させる段階をさらに含むことを特徴とする請求項21に記載のフラッシュメモリ装置のプログラム方法。
- 前記第1遅延時間は前記第2遅延時間より短いことを特徴とする請求項22に記載のフラッシュメモリ装置のプログラム方法。
- 前記第1遅延時間は前記選択されたワードラインのメモリセルの制御ゲートが前記目標電圧を有する前記プログラム電圧に設定されるのに要する時間であることを特徴とする請求項23に記載のフラッシュメモリ装置のプログラム方法。
- 前記プログラム区間は前記プログラム電圧が前記目標電圧に回復され、第1遅延時間が経過した後、終了されない時、前記第2遅延時間後に終了されることを特徴とする請求項23に記載のフラッシュメモリ装置のプログラム方法。
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