JP2008287860A - メモリセルの消去速度の偏差を減らすフラッシュメモリ装置及びその消去方法 - Google Patents

Abstract

【課題】半導体メモリ装置、特に、フラッシュメモリ装置及びその消去方法を提供する。
【解決手段】本発明のフラッシュメモリ装置は、複数のワードラインを有するセルアレイと、消去動作時に、前記複数のワードラインに少なくとも２個の互いに異なる電圧を提供する電圧供給及び選択部と、を備える。
【選択図】図１

Description

本発明は、半導体メモリ装置に係り、さらに具体的には、フラッシュメモリ装置及びその消去方法に関する。

半導体メモリ装置は、大きく揮発性半導体メモリ装置と不揮発性半導体メモリ装置とに区分される。揮発性半導体メモリ装置は、読み書き速度が速いが、外部電源の供給が断絶されると、格納された内容が消えてしまうという短所がある。これに対し、不揮発性半導体メモリ装置は、外部電源の供給が中断されてもその内容を格納する。そのため、不揮発性半導体メモリ装置は、電源の供給有無に無関係に格納されるべき内容を記憶させるのに使用される。不揮発性半導体メモリ装置には、ＭＲＯＭ（Ｍａｓｋ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ）、プログラム可能なＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ）、消去及びプログラム可能なＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ）、電気的に消去及びプログラム可能なＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ）などがある。

一般に、ＭＲＯＭ、ＰＲＯＭ及びＥＰＲＯＭは、システム自体が消去及び書き込みを自由に行うことができないので、一般ユーザが記憶内容を更新するのが容易でない。これに対し、ＥＥＰＲＯＭは、電気的に消去及び書き込みが可能なために、継続的な更新が必要なシステムプログラミング又は補助記憶装置としての応用が拡大されつつある。特に、フラッシュＥＥＰＲＯＭは、従来のＥＥＰＲＯＭに比べて集積度が高く、大容量補助記憶装置としての応用に極めて有利である。フラッシュＥＥＰＲＯＭの中でもＮＡＮＤ型フラッシュＥＥＰＲＯＭ（以下、ＮＡＮＤ型フラッシュメモリと略す）は、他のフラッシュＥＥＰＲＯＭに比べて集積度が極めて高いという長所を有する。フラッシュメモリ装置は、情報を格納することができ、必要なとき毎に情報を読み出すことができる集積回路である。フラッシュメモリ装置は、再書き込みが可能な複数のメモリセルを含む。メモリセル各々は、１ビットデータ又はマルチビットデータを格納する。フラッシュメモリ装置は、順次高集積化及び大容量化、そしてチップサイズが増加するにつれて、高機能化されている。

最近になって、メモリ装置に対する高容量要求が高まるにつれて、一つのメモリセルにマルチビットデータを格納するマルチビットメモリ装置が研究されている。一つのメモリセルに１ビットデータを格納する場合に、メモリセルは、２個のしきい電圧分布、すなわちデータ「１」とデータ「０」のうちのいずれか一つに対応するしきい電圧分布を有する。これに対して、一つのメモリセルに２ビットデータを格納する場合に、メモリセルは、４個のしきい電圧分布のうちの何れか一つに属するしきい電圧を有する。また、一つのメモリセルに３ビットデータを格納する場合には、メモリセルは、８個のしきい電圧分布のうち、いずれか一つに含まれるしきい電圧を有する。さらに、一つのメモリセルに４ビットデータを格納するための多様な技術が盛んに研究されているのが現状である。しかしながら、マルチビットフラッシュメモリ装置では、限定されたしきい電圧ウィンドウ内で格納されるデータのビット数の自乗に該当するしきい電圧状態が含まれなければならない。したがって、一つのメモリセルにマルチビットデータをプログラムするための多様な技術は紹介されているが、消去に関連した技術は、相対的に頻繁に議論されていないのが実情である。狭いしきい電圧状態へのプログラムのために、プログラム以前の消去状態に対応するしきい電圧分布も、プログラム性能に直接的に影響を及ぼす。したがって、狭い消去状態に対応するしきい電圧分布への消去動作は、マルチビットフラッシュメモリ装置のプログラム動作において信頼性を高めるための重要な技術に間違いない。

本発明は、上述の問題点に鑑みてなされたもので、その目的は、高い消去効率を有するフラッシュメモリ装置及びその消去方法を提供することにある。

上記の目的を達成すべく、本発明によるフラッシュメモリ装置は、複数のワードラインを有するセルアレイと、消去動作時に、前記複数のワードラインに少なくとも２個の互いに異なる電圧を提供する電圧供給及び選択部と、を備える。
この実施の形態において、前記複数のワードラインは、消去速度の速いメモリセルに接続する第１ワードラインと、消去速度が前記メモリセルより遅い他のメモリセルに接続する第２ワードラインと、を備える。

この実施の形態において、前記消去動作時に、前記電圧供給及び選択部は、前記第１ワードラインには、第１ワードライン電圧を、前記第２ワードラインには、前記第１ワードラインより低い第２ワードライン電圧を提供する。
この実施の形態において、前記電圧供給及び選択部は、前記第１ワードライン電圧及び前記第２ワードライン電圧を生成する電圧発生器と、
消去動作モード信号に応答して、前記第１ワードライン電圧を前記第１ワードラインに、前記第２ワードライン電圧を前記第２ワードラインに伝達するスイッチ端と、を備える。

この実施の形態において、前記電圧供給及び選択部は、前記スイッチ端から伝達される第１〜第２ワードライン電圧を前記複数のワードラインに選択的に提供するデコーダをさらに備える。
この実施の形態において、前記電圧供給及び選択部は、前記消去動作時に前記消去動作モード信号を前記スイッチ端に提供する制御ロジックをさらに備える。
この実施の形態において、前記セルアレイは、メモリブロックである。
この実施の形態において、前記メモリブロックは、前記複数のワードラインの最外部に位置し、前記メモリブロックを選択するための第１選択ライン及び第２選択ラインをさらに備える。

この実施の形態において、前記第１選択ラインは、ストリング選択ラインに対応し、前記第２選択ラインは、接地選択ラインに対応する。
この実施の形態において、前記第２ワードラインは、前記第１選択ライン又は前記第２選択ラインに隣接したワードラインである。
この実施の形態において、前記セルアレイのバルク領域には、消去電圧（Ｖｅｒｓ）が提供される。

上記の目的を達成すべく、本発明のフラッシュメモリ装置の消去方法は、互いに異なるワードライン電圧を生成するステップと、消去電圧（Ｖｅｒｓ）をメモリセルのバルクに印加し、前記互いに異なるワードライン電圧を前記複数のワードラインに選択的に供給するステップと、を含む。

この実施の形態において、前記複数のワードラインは、消去速度の速いメモリセルに接続する第１ワードラインと消去速度が前記メモリセルより遅い他のメモリセルに接続する第２ワードラインと、を備える。
この実施の形態において、前記互いに異なるワードライン電圧は、前記第１ワードラインに提供される第１ワードライン電圧と、前記第２ワードラインに提供される第２ワードライン電圧と、を含み、前記第１ワードライン電圧は、前記第２ワードライン電圧より高い。

この実施の形態において、前記第２ワードラインは、ストリング選択ライン又は接地選択ラインに隣接したワードラインに備えられる。
上記の目的を達成すべく、本発明の少なくとも２個のワードラインを備えるフラッシュメモリ装置の消去方法は、前記２個のワードラインのうち、第１ワードラインとバルクとの間に第１電界を印加し、前記２個のワードラインのうち、第２ワードラインと前記バルクとの間に第２電界を印加し、前記第１電界と前記第２電界は、互いに異なる強度である。
この実施の形態において、前記第２ワードラインは、ストリング選択ライン又は接地選択ラインに隣接したワードラインのうち、何れか一つに対応する。

この実施の形態において、前記バルクには、消去電圧（Ｖｅｒｓ）が印加される。
この実施の形態において、前記第１ワードラインには、第１電圧が、前記第２ワードラインには、前記第１電圧より低い第２電圧が印加される。
この実施の形態において、前記第１電界は、前記第１電圧と前記バルクとの間の電位差に起因する。
この実施の形態において、前記第２電界は、前記第２電圧と前記バルクとの間の電位差に起因する。
この実施の形態において、前記第１電界と前記第２電界は、前記第１ワードラインと前記第２ワードラインに接続した各メモリセルの消去速度の差を減少させるように設定される。

上記の目的を達成すべく、本発明のメモリシステムは、複数のワードラインを有するセルアレイと、消去動作時に前記複数のワードラインに少なくとも２個の互いに異なる電圧を提供する電圧供給部を含むフラッシュメモリ装置と、前記フラッシュメモリ装置を制御するためのメモリコントローラと、を備える。

上記の目的を達成すべく、本発明のコンピュータシステムは、複数のワードラインを有するセルアレイと消去動作時前記複数のワードラインとに少なくとも２個の互いに異なる電圧を提供する電圧供給部を備えるフラッシュメモリ装置と、前記フラッシュメモリ装置を制御するためのメモリコントローラを備える半導体ディスク装置と、前記半導体ディスク装置を装着するホストシステムと、を含む。

以上の構成及び方法によると、メモリセルの消去速度が均一なフラッシュメモリ装置及びメモリシステムを提供することができる。

本発明によると、本発明のフラッシュメモリ装置及びメモリシステムは、消去動作時に互いに異なるワードライン電圧を提供して、メモリセルの消去状態に対応するしきい電圧の分布を改善することができる。

前述の一般的な説明及び後述の詳細な説明は、すべて例示的なものと理解すべきであり、請求される発明の付加的な説明が提供されるものと見なされなければならない。参照符号は、本発明の好ましい実施の形態に詳細に表示されており、その例が参照図面に表示されている。同一参照番号は、同一又は類似の部分を参照するために説明及び図面に使用される。

以下では、本発明の特徴及び機能を説明するための一例として、ＮＡＮＤ型フラッシュメモリ装置が使用される。しかしながら、この技術分野に精通した人は、ここに記載された内容から本発明の他の利点及び性能を容易に理解できるはずである。本発明は、他の実施の形態により具現されるか、又は適用されうる。その上、詳細な説明は、本発明の範囲、技術的思想、そして他の目的の範囲内で観点及び応用によって修正又は変更されうる。以下、本発明の実施の形態を添付した図面を参照して詳細に説明する。

図１は、本発明によるフラッシュメモリ装置の消去方法を簡略に示す図である。図１に示すように、フラッシュメモリ装置の特定メモリセルは、大部分のメモリセルとは異なる消去速度を有する。このような消去速度の差は、主にワードラインの形成に伴う消去カップリング比（Ｃｏｕｐｌｉｎｇ ｒａｔｉｏ）の差から引き起こされる。消去カップリング比の差は、通常、工程の変化、メモリブロックでのワードラインの位置などに起因する。本発明による消去方法によると、一つのメモリブロック内でメモリセルの消去速度の偏差を画期的に減少させることができる。さらに詳細に説明すると、以下のとおりである。

プログラム状態３０に対応するしきい電圧でプログラムされたメモリセルは、消去動作によって消去状態に対応するしきい電圧を有する。しかしながら、メモリセルの中には、消去カップリング比が相対的に大きいメモリセルが存在する。このようなメモリセルは、同じバイアス条件で消去されても、しきい電圧の移動が相対的に遅い。このようなセルを遅いセル（Ｓｌｏｗ ｃｅｌｌ）と称する。これに対し、相対的に消去速度の速いセルを速いセル（Ｆａｓｔ ｃｅｌｌ）と称する。消去速度の速いセルと消去速度の遅いセルの存在によって、同じバイアス条件及び消去時間に応じる消去動作によって、セルは、互いに異なるしきい電圧を有するようになる。

また、図面を参照すると、同じ消去時間及びバイアス条件下で行われる消去動作では、速いセル１０と遅いセル２０との消去速度の差を減らすことができない。しかし、本発明の消去方法によると、消去動作時に、速いセル１０の消去速度と遅いセル２０の消去速度とを一致させることができる。すなわち、消去動作時に印加される速いセル１０のワードライン電圧を遅いセル２０のワードライン電圧より相対的に高く制御する。結局、速いセル１０のフローティングゲートに誘発される電界（Ｅｌｅｃｔｉｒｃ ｆｉｅｌｄ）の強度を正常な電界の強度より減少させることによって、消去速度は減少する。消去動作時に、本発明による消去動作によって速いセル１０のしきい電圧の移動速度を遅いセル２０のしきい電圧移動速度と同一になるようにワードライン電圧を制御する。

このような消去方法によって、メモリセルの消去状態に対応するしきい電圧の分布は、電圧範囲ΔＶ１から電圧範囲ΔＶ２にしきい電圧分布が改善されうる。消去状態に対応するしきい電圧分布の改善によって、以後になされる効率的なプログラム条件を提供できる。図１の消去方法において、速いセル１０の消去速度を遅いセル２０の消去速度に合わせて減少させることを説明した。しかしながら、本発明は、これに限定されないことは、この分野における通常の知識を有した者にとって自明である。すなわち、消去動作時に遅いセル２０の消去速度を速いセル１０の消去速度に合わせて増加するように、バイアス条件を提供することができる。

図２は、図１の消去方法によってメモリセルを消去するための本発明のフラッシュメモリ装置１００を示すブロック図である。図２に示すように、本発明のフラッシュメモリ装置１００は、消去動作時に速いセル１０（図１参照）に印加されるワードライン電圧を提供するための高電圧発生器１５３を備える。また、消去動作時に高電圧発生器１５３から生成されるワードライン電圧を提供される複数のメモリブロック１１０、１２０、１３０が備えられる。

複数のメモリブロック１１０、１２０、１３０は、それぞれ行デコーダ１４０からのブロック選択信号ＢＬＫＷＬによって選択される。消去動作時に、行デコーダ１４０からのブロック選択信号ＢＬＫＷＬに応答して、高電圧スイッチ端１１１がターンオンする。このとき、選択信号ＳＳ、ＧＳ及びワードライン電圧Ｓ＜０＞〜Ｓ＜３１＞が選択ラインＳＳＬ、ＧＳＬ及びワードラインＷＬ＜０＞〜ＷＬ＜３１＞に伝達される。

行デコーダ１４０は、行アドレスＲ＿Ａｄｄに応答して、メモリブロックを選択する。消去、プログラム及び読み出し動作などのために、行デコーダ１４０は、選択されるメモリブロックのブロック選択信号ＢＬＫＷＬをアクティブにする。ブロック選択信号ＢＬＫＷＬがアクティブになると、メモリブロックの高電圧スイッチ端１１１がターンオンする。高電圧スイッチ端１１１がターンオンすることにより、選択信号ＳＳ、ＧＳ及びワードライン電圧Ｓ＜０＞〜Ｓ＜３１＞が、対応するメモリブロックの選択ラインＳＳＬ、ＧＳＬ及びワードラインＷＬ＜０＞〜ＷＬ＜３１＞に供給されうる。

電圧供給部１５０は、選択ラインＳＳＬ、ＧＳＬ及びワードラインＷＬ＜０＞〜ＷＬ＜３１＞に供給される電圧を生成する。消去動作時に、本発明による電圧供給部１５０は、ワードラインＷＬ＜０＞〜ＷＬ＜３１＞に少なくとも２個のレベルを有する電圧を同時に提供できる。例えば、電圧供給部１５０は、速いセルに対応するワードラインには、相対的に高いワードライン電圧を、遅いセルに対応するワードラインには、相対的に低いワードライン電圧を提供できる。電圧供給部１５０の詳細な構成は、以下のとおりである。

接地選択信号発生器１５１は、接地選択信号ＧＳに対応する電圧レベルＶＧＳを生成する。接地選択信号発生器１５１から生成された接地選択信号に対応する電圧ＶＧＳは、接地選択信号ドライバ１５２を介してメモリブロックの接地選択ラインＧＳＬに伝達される。

高電圧発生器１５３及びワードラインデコーダ１５４は、メモリブロック１１０、１２０、１３０のワードライン電圧を供給する。特に、消去動作時に本発明による高電圧発生器１５３及びワードラインデコーダ１５４は、選択ラインＳＳＬ、ＧＳＬと隣接したワードライン（例えば、ＷＬ＜０＞及びＷＬ＜３１＞）には、０．３Ｖを供給する。同時に、高電圧発生器１５３及びワードラインデコーダ１５４は、選択ラインＳＳＬ、ＧＳＬと隣接しないワードライン（例えば、ＷＬ＜１＞〜ＷＬ＜３０＞）には、上述した０．３Ｖより高い約１Ｖのワードライン電圧を供給する。高電圧発生器１５３は、消去動作時に遅いセルに対応するワードライン及び速いセルに対応するワードラインに供給される互いに異なるレベルの電圧を生成する。

すなわち、高電圧発生器１５３は、遅いセルのワードラインに供給されるワードライン電圧Ｖ＜Ｓ０＆Ｓ３１＞と速いセルのワードラインに供給されるワードライン電圧Ｖ＜Ｓ１−Ｓ３０＞とを同時に生成する。ワードラインデコーダ１５４は、消去動作時に高電圧発生器１５３から提供される互いに異なるレベルのワードライン電圧を対応するワードラインに伝達する。このようなワードライン電圧の供給により、相対的に速い消去速度を有するメモリセルの消去速度を減速できる。したがって、ワードラインに応じて発生する消去速度の偏差を減少させることができる。

ここで、複数のワードラインのうち、遅いセルに対応するワードラインをワードラインＷＬ＜０＞及びワードラインＷＬ＜３１＞と記述したが、これは例示的なものにすぎない。すなわち、工程特性に応じて遅いセルに対応するワードラインは、任意に選択することができ、ワードラインデコーダ１５４の設定に応じて、消去動作時に低いワードライン電圧を提供することができる。この場合に、遅いセルに対応するワードライン又は速いセルに対応するワードラインに対する情報は、テスト動作から検出することができ、検出されたデータを参照してワードラインデコーダ１５４が設定されうる。

ストリング選択信号発生器１５５は、ストリング選択信号ＳＳに対応するレベルの電圧を生成する。そして、生成されたストリング選択信号ＳＳをメモリブロックに伝達するためのストリング選択信号ドライバ１５６が電圧供給部１５０に備えられる。

制御ロジック１６０は、プログラム、消去及び読み出し動作のような各動作モードに応じて、選択信号ＳＳ、ＧＳ及びワードライン電圧Ｓ＜０＞〜Ｓ＜３１＞の生成を制御する。このような動作のために、制御ロジック１６０は、接地選択信号発生器１５１、ストリング選択信号発生器１５５及び高電圧発生器１５３を制御する。特に、消去動作時に制御ロジック１６０は、高電圧発生器１５３が互いに異なるレベルのワードライン電圧を提供するように制御する。

上述した行デコーダ１４０と電圧供給部１５０は、複数のメモリブロック１１０、１２０、１３０のワードラインに電圧を生成して選択的に提供する電圧供給及び選択部と称することができる。

以上の構成により、本発明のフラッシュメモリ装置１００は、消去動作時にワードラインに互いに異なるレベルのワードライン電圧を提供できる。特に、速いセルに対応するワードラインには、遅いセルに対応するワードラインより高いワードライン電圧を提供して、消去速度の偏差を最小化できる。

図３は、図２の高電圧発生器１５３の構成を簡略に示すブロック図である。図３に示すように、高電圧発生器１５３は、プログラム、読み出し及び消去に必要なワードライン電圧を生成する。そして、高電圧発生器１５３は、消去動作時に速いセルのワードラインには、１Ｖを、遅いセルのワードラインには、０．３Ｖのワードライン電圧を提供できる。

直流電圧発生器１５３０は、動作モードの各々に応答して選択されたワードラインに供給される直流電圧を生成する。直流電圧発生器１５３０は、動作モード（プログラム、消去、読み出し等）に応答して、高電圧を生成するように構成され、プログラム動作モード時にワードライン電圧としてプログラム及びパス電圧Ｖｐｇｍ、Ｖｐａｓｓを発生する。周知のように、直流電圧発生器１５３０は、高電圧イネーブル区間の間に電荷ポンプを利用して高電圧（ＶＰＰ）を発生し、高電圧（ＶＰＰ）は、レギュレータを利用して要求される電圧（例えば、Ｖｐｇｍ、Ｖｐａｓｓ）に調整される。

本発明の直流電圧発生器１５３０は、プログラム動作モード時には、選択ワードラインに供給されるプログラム電圧Ｖｐｇｍを生成する。そして、直流電圧発生器１５３０は、プログラム動作モード時に、非選択ワードラインに供給されるパス電圧Ｖｐａｓｓ（約８Ｖ）を生成する。このとき、選択ワードラインに伝達されるプログラム電圧Ｖｐｇｍと非選択ワードラインに提供されるパス電圧Ｖｐａｓｓとは、スイッチの選択信号ＥＮ１、ＥＮ２によって制御される。しかし、消去動作時に、本発明による直流電圧発生器１５３０は、速いセルのワードラインに供給される電圧１Ｖと遅いセルのワードラインに供給される電圧０．３Ｖを同時に生成する。

このとき、速いセルに対応するワードライン（例えば、ＷＬ＜１＞〜ＷＬ＜３０＞）に提供される１Ｖを伝達するために、第４スイッチ１５３１がターンオンする。第４スイッチ１５３１をターンオンするために、イネーブル信号ＥＮ５がアクティブになる。同時に、遅いセルに対応するワードライン（例えば、ＷＬ＜０＞及びＷＬ＜３１＞）に０．３Ｖを提供するために、第９スイッチ１５３２がターンオンする。第９スイッチ１５３２をターンオンするために、イネーブル信号ＥＮ６がアクティブになる。したがって、消去動作時に速いセルに対応するワードラインＷＬ＜１＞〜ＷＬ＜３０＞には、１Ｖが伝達される。これに対し、遅いセルに対応するワードラインには、０．３Ｖが提供されて、消去されるメモリセルの消去速度の偏差を最小化できる。

図４は、上述した図２のＡ−Ａ′線に沿う断面図である。図４に示すように、一つのセルストリングに含まれるセルトランジスタ２２０、２３０、２４０がビットラインＢＬ及び共通ソースラインＣＳＬから形成されるコンタクトプラグ（Ｃｏｎｔａｃｔ ｐｌｕｇ：斜線領域）の間に形成される。セルトランジスタ２２０、２３０、２４０は、ストリング選択トランジスタ２５０によってビットラインＢＬと接続される。また、セルトランジスタ２２０、２３０、２４０は、接地選択トランジスタ２１０によって共通ソースラインＣＳＬと接続される。

消去動作時に、バルク領域（Ｐウェル及びＮウェル）には、約２０Ｖの消去電圧Ｖｅｒｓが印加される。同時に、上述した電圧供給部１５０（図３参照）から提供されるワードライン電圧によって、ワードラインＷＬ＜１＞〜ＷＬ＜３０＞は、約１Ｖ、ワードラインＷＬ＜０＞及びＷＬ＜３１＞には、約０．３Ｖが印加される。選択トランジスタ２１０、２５０は、フローティング（Ｆｌｏａｔｉｎｇ）状態にバイアスされる。このようなバイアス状態で、各セルトランジスタ２２０、２３０、２４０の制御ゲートとチャネルとの間には、約２０Ｖの電位差に対応する電界が発生する。したがって、フローティングゲートに注入された電子がチャネルに離脱されることによって、セルトランジスタ２２０、２３０、２４０は、消去される。

図示の断面図に示されているように、選択トランジスタ２１０、２５０は、ビットラインＢＬ又は共通ソースラインＣＳＬとの接続のために、セルトランジスタとは異なるサイズを有する。選択トランジスタ２１０、２５０は、接地選択信号ＧＳ又はストリング選択信号ＳＳに応答して、セルストリングをアクティブにする。このとき、ストリングを構成するセルのチャネルに流れるようになる相対的に大きい電流をスイッチングしなければならない。また、選択トランジスタ２１０、２５０は、セルトランジスタ２２０、２３０、２４０と同じ構造を有するが、制御ゲートとフローティングゲートとを接続するための追加的な工程が必要である。すなわち、選択トランジスタ２１０、２５０の制御ゲートとフローティングゲートとを接続するためには、フォトレジスタ工程及びエッチング工程が追加される。

したがって、選択トランジスタ２１０、２５０のサイズは、セルトランジスタに比べて相対的に大きくならざるをえない。したがって、選択トランジスタ２１０、２５０と隣接したセルトランジスタ２２０、２４０は、選択トランジスタ２１０、２５０と隣接しないセルトランジスタ２３０とは異なる大きさのカップリング比を有する。したがって、消去動作時にセルトランジスタ２２０、２４０は、一般にセルトランジスタ２３０に比べて消去速度が遅い。選択トランジスタ２１０、２５０のそれぞれに隣接したメモリセルが特にこのような消去速度特性を有する。消去速度のみでなく、選択トランジスタ２１０、２５０のそれぞれに隣接したメモリセルは、プログラム速度でも差を持たざるをえない。

しかしながら、本発明による消去方法によると、消去動作時にセルトランジスタ２３０に対応するワードラインＷＬ＜１＞〜ＷＬ＜３０＞に０．３Ｖより大きい電圧が印加される。例えば、消去動作時に速いセルに対応するセルトランジスタ２３０のワードラインには、約１Ｖのワードライン電圧が提供される。そして、遅いセルに対応するセルトランジスタ２２０、２４０のワードラインには、０．３Ｖを提供する。このような消去バイアス条件でバルク領域（Ｐウェル、Ｎウェル）に高圧の消去電圧Ｖｅｒｓが提供されると、速いセルの消去速度は低減される。したがって、遅いセルと速いセルとの間の消去速度の差は、減少しうる。ここで、速いセルのワードラインに提供される電圧が１Ｖと記述されたが、これは、例示的なものに過ぎず、消去速度の差を最小化できる最適電圧が任意に選択されうることは、この分野における通常の知識を有した者にとっては自明である。

図５は、上述した図１で説明された消去方法を具現するためのバイアス条件を簡略に示すタイミング図である。図５に示すように、消去動作時に速いセルに対応するワードラインＷＬ＜１＞〜ＷＬ＜３０＞と遅いセルに対応するワードラインＷＬ＜０＞及びＷＬ＜３１＞には、互いに異なる電圧が印加される。さらに詳細に説明すると、以下のとおりである。

消去動作が始まると、選択されたメモリブロックのバルク領域Ｐウェル、Ｎウェルには、消去電圧Ｖｅｒｓが印加される。同時に、選択トランジスタ２２０、２４０（図４参照）に選択信号を提供するストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬは、フローティング状態にバイアスされる。また、ビットラインＢＬと共通ソースラインＣＳＬも、フローティング状態にバイアスされる。そして、消去のために選択されたメモリブロックの以外のメモリブロックに対応するワードラインも、フローティング状態にバイアスされる。しかしながら、消去のために選択されたメモリブロックから遅いセルに対応するワードラインＷＬ＜０＞及びＷＬ＜３１＞には、０．３Ｖが印加される。

そして、消去のために選択されたメモリブロックの速いセルに対応するワードラインＷＬ＜１＞〜ＷＬ＜３０＞は、遅いセルのワードライン電圧より高い約１Ｖのワードライン電圧にバイアスされる。上述した消去バイアス条件に応じて、速いセルのチャネルと制御ゲートとの間に形成される電界の強度は、すべてのワードラインが同じ電圧にバイアスされる場合に比べて減少する。したがって、速いセルの消去速度は減少し、遅いセルの消去速度と一致することができる。消去のために、選択されないメモリブロックのワードラインは、フローティング状態に設定され、消去電圧印加時にカップリングによって、ワードライン電圧は消去電圧の近くに上昇する。したがって、選択されないメモリブロックのセルは、Ｆ−Ｎトンネリングによるフローティングゲートの電子離脱が遮断される。

以上のバイアス条件によると、消去動作時に速いセルに対応するワードラインＷＬ＜１＞〜ＷＬ＜３０＞に相対的に高い電圧が印加され、遅いセルに対応するワードラインＷＬ＜０＞及びＷＬ＜３１＞には、相対的に低い電圧が印加される。しかしながら、遅いセルに対応するワードラインＷＬ＜０＞及びＷＬ＜３１＞に提供されるワードライン電圧のみを低く提供することによって、上述した効果を期待できることは、この分野における通常の知識を有した者にとっては自明である。

図６は、本発明のフラッシュメモリ装置を備えるメモリカード３００の一例を簡略に示すブロック図である。図６に示すように、高容量のデータ格納能力を支援するためのメモリカード３００は、本発明によるフラッシュメモリ装置３１０を装着する。本発明によるメモリカード３００は、ホスト（Ｈｏｓｔ）とフラッシュメモリ装置３１０との間の諸般のデータ交換を制御するメモリコントローラ３２０を備える。

ＳＲＡＭ３２１は、プロセシングユニット３２２の動作メモリとして使用される。ホストインタフェース３２３は、メモリカード３００と接続するホストのデータ交換プロトコルを備える。エラー訂正ブロック３２４は、マルチビットフラッシュメモリ装置３１０から読み出されたデータに含まれるエラーを検出及び訂正する。メモリインタフェース３２５は、本発明のフラッシュメモリ装置３１０とインタフェースする。プロセシングユニット３２２は、メモリコントローラ３２０のデータ交換のための諸般の制御動作を行う。たとえ図面には示されていなくても、本発明によるメモリカード３００は、ホストとのインタフェースのためのコードデータを格納するＲＯＭ（図示せず）などがさらに提供されうることは、この分野における通常の知識を有した者にとって自明である。

以上の本発明のフラッシュメモリ装置及びメモリカード又はメモリシステムによると、消去特性が改善されたフラッシュメモリ装置３１０により、信頼性の高いメモリシステムを提供することができる。特に、最近、盛んに進められる半導体ディスク装置（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｉｓｋ：以下、ＳＳＤとする）装置のようなメモリシステムにおいて本発明のフラッシュメモリ装置を備えることができる。この場合に、プログラム特性を効果的に改善することができる。

図７は、本発明によるフラッシュメモリ装置を装着するコンピュータシステム４００を簡略に示すブロック図である。図７に示すように、モバイル機器やデスクトップコンピュータのようなコンピュータシステム４００において、本発明のフラッシュメモリシステム４１０が装着される。本発明によるコンピュータシステム４００は、メモリコントローラ４１２及びフラッシュメモリ装置４１１で構成されるフラッシュメモリシステム４１０、それぞれバス４６０に電気的に接続した中央処理装置４３０、ＲＡＭ４４０、ユーザインタフェース４５０、モデム４２０を備える。

フラッシュメモリシステム４１０は、先に言及したフラッシュメモリシステム３００（図３参照）と実質的に同様に構成される。フラッシュメモリ装置４１１には、ユーザインタフェース４５０を介して提供されるか、又は中央処理装置４３０によって処理されたデータがメモリコントローラ４１２を介して格納される。ここで、フラッシュメモリシステム４１０は半導体ディスク装置（ＳＳＤ）に装着されうる。たとえ図面には示されていなくても、本発明によるコンピュータシステム４００には、アプリケーションチップセット（Ａｐｐｌｉｃａｔｉｏｎ Ｃｈｉｐｓｅｔ）、カメライメージプロセッサ（Ｃａｍｅｒａ Ｉｍａｇｅ Ｐｒｏｃｅｓｓｏｒ）などがさらに提供されうることは、この分野における通常の知識を有した者にとって自明である。

上述した本発明の好ましい実施形態は、例示の目的のために開示されたものであり、本発明の属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形、及び変更が可能であり、このような置換、変更などは、特許請求の範囲に属するものである。

本発明による消去方法を示す図である。 本発明のフラッシュメモリ装置を示すブロック図である。 図２の高電圧発生器の構成を示すブロック図である。 図２のＡ−Ａ´線に沿う断面図である。 本発明による消去動作時にバイアス条件を示す波形図である。 本発明によるメモリカードを示すブロック図である。 本発明によるコンピュータシステムを簡略に示すブロック図である。

符号の説明

１１０、１２０、１３０ メモリブロック
１１１ 高電圧スイッチ端
１１２、１１３、１１４、１１５ セルストリング
１４０ 行デコーダ
１５０ 電圧供給部
１５１ 接地選択信号発生器
１５２ 接地信号ドライバ
１５３ 高電圧発生器
１５４ ワードライン電圧デコーダ
１５５ ストリング選択信号発生器
１５６ ストリング信号ドライバ
１６０ 制御ロジック
１５３０ 直流電圧発生器
３１０ フラッシュメモリ
３２０ メモリコントローラ
３２１ ＳＲＡＭ
３２２ プロセシングユニット
３２３ ホストインタフェース
３２４ エラー訂正コードブロック
３２５ メモリインタフェース
４１０ メモリシステム
４２０ モデム
４３０ 中央処理装置
４４０ ＲＡＭ
４５０ ユーザインタフェース

Claims (24)

1. 複数のワードラインを有するセルアレイと、
   消去動作時に、前記複数のワードラインに少なくとも２個の互いに異なる電圧を提供する電圧供給及び選択部と、を備えることを特徴とするフラッシュメモリ装置。
2. 前記複数のワードラインは、
   消去速度の速いメモリセルに接続する第１ワードラインと、
   消去速度が前記メモリセルより遅い他のメモリセルに接続する第２ワードラインと、を備えることを特徴とする請求項１に記載のフラッシュメモリ装置。
3. 前記消去動作時に、前記電圧供給及び選択部は、前記第１ワードラインには、第１ワードライン電圧を、前記第２ワードラインには、前記第１ワードラインより低い第２ワードライン電圧を提供することを特徴とする請求項２に記載のフラッシュメモリ装置。
4. 前記電圧供給及び選択部は、
   前記第１ワードライン電圧及び前記第２ワードライン電圧を生成する電圧発生器と、
   消去動作モード信号に応答して、前記第１ワードライン電圧を前記第１ワードラインに、前記第２ワードライン電圧を前記第２ワードラインに伝達するスイッチ端と、を備えることを特徴とする請求項３に記載のフラッシュメモリ装置。
5. 前記電圧供給及び選択部は、前記スイッチ端から伝達される第１〜第２ワードライン電圧を前記複数のワードラインに選択的に提供するデコーダをさらに備えることを特徴とする請求項４に記載のフラッシュメモリ装置。
6. 前記電圧供給及び選択部は、前記消去動作時に前記消去動作モード信号を前記スイッチ端に提供する制御ロジックをさらに備えることを特徴とする請求項４に記載のフラッシュメモリ装置。
7. 前記セルアレイは、メモリブロックであることを特徴とする請求項２に記載のフラッシュメモリ装置。
8. 前記メモリブロックは、前記複数のワードラインの最外部に位置し、前記メモリブロックを選択するための第１選択ライン及び第２選択ラインをさらに備えることを特徴とする請求項７に記載のフラッシュメモリ装置。
9. 前記第１選択ラインは、ストリング選択ラインに対応し、前記第２選択ラインは、接地選択ラインに対応することを特徴とする請求項８に記載のフラッシュメモリ装置。
10. 前記第２ワードラインは、前記第１選択ライン又は前記第２選択ラインに隣接したワードラインであることを特徴とする請求項８に記載のフラッシュメモリ装置。
11. 前記セルアレイのバルク領域には、消去電圧（Ｖｅｒｓ）が提供されることを特徴とする請求項２に記載のフラッシュメモリ装置。
12. 複数のワードラインを含むフラッシュメモリ装置の消去方法であって、
    互いに異なるワードライン電圧を生成するステップと、
    消去電圧（Ｖｅｒｓ）をメモリセルのバルクに印加し、前記互いに異なるワードライン電圧を前記複数のワードラインに選択的に供給するステップと、を含むことを特徴とする消去方法。
13. 前記複数のワードラインは、消去速度の速いメモリセルに接続する第１ワードラインと消去速度が前記メモリセルより遅い他のメモリセルに接続する第２ワードラインと、を備えることを特徴とする請求項１２に記載の消去方法。
14. 前記互いに異なるワードライン電圧は、
    前記第１ワードラインに提供される第１ワードライン電圧と、前記第２ワードラインに提供される第２ワードライン電圧と、を含み、前記第１ワードライン電圧は、前記第２ワードライン電圧より高いことを特徴とする請求項１３に記載の消去方法。
15. 前記第２ワードラインは、ストリング選択ライン又は接地選択ラインに隣接したワードラインに備えられることを特徴とする請求項１３に記載の消去方法。
16. 少なくとも２個のワードラインを備えるフラッシュメモリ装置の消去方法であって、
    前記２個のワードラインのうち、第１ワードラインとバルクとの間に第１電界を印加し、
    前記２個のワードラインのうち、第２ワードラインと前記バルクとの間に第２電界を印加し、前記第１電界と前記第２電界とは、互いに異なる強度であることを特徴とする消去方法。
17. 前記第２ワードラインは、ストリング選択ライン又は接地選択ラインに隣接したワードラインのうち、何れか一つに対応することを特徴とする請求項１６に記載の消去方法。
18. 前記バルクには、消去電圧（Ｖｅｒｓ）が印加されることを特徴とする請求項１７に記載の消去方法。
19. 前記第１ワードラインには、第１電圧が、前記第２ワードラインには、前記第１電圧より低い第２電圧が印加されることを特徴とする請求項１８に記載の消去方法。
20. 前記第１電界は、前記第１電圧と前記バルクとの間の電位差に起因したことを特徴とする請求項１９に記載の消去方法。
21. 前記第２電界は、前記第２電圧と前記バルクとの間の電位差に起因したことを特徴とする請求項１９に記載の消去方法。
22. 前記第１電界と前記第２電界とは、前記第１ワードラインと前記第２ワードラインとに接続した各メモリセルの消去速度の差を減少させるように設定される電界の強度を有することを特徴とする請求項１６に記載の消去方法。
23. フラッシュメモリ装置と、
    前記フラッシュメモリ装置を制御するためのメモリコントローラと、を備え、前記フラッシュメモリ装置が、請求項１に記載のフラッシュメモリ装置であることを特徴とするフラッシュメモリシステム。
24. 半導体ディスク装置と、
    前記半導体ディスク装置を装着するホストシステムと、を備え、前記半導体ディスク装置が、請求項２３に記載のフラッシュメモリシステムであることを特徴とするコンピュータシステム。

Images