JP2001332082A

JP2001332082A - 強誘電体メモリ

Info

Publication number: JP2001332082A
Application number: JP2000145982A
Authority: JP
Inventors: Kazushi Amanuma; 一志天沼
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2000-05-18
Filing date: 2000-05-18
Publication date: 2001-11-30

Abstract

(57)【要約】【課題】分極反転の繰り返しによる強誘電体容量素子
の疲労劣化を抑制するため、高温時には不揮発性メモリ
モードで動作させ、高温時以外には分極反転を伴わない
ＤＲＡＭ動作モードを行い、メモリ動作温度範囲を拡大
すると共に、強誘電体容量素子の寿命の改善を図る。【解決手段】温度検出回路１０からの温度検出信号
と、動作指定信号１５により、不揮発性メモリモードと
ＤＲＡＭモードを切り替えるモード切り替え信号発生回
路１２とがチップ上に形成され、前記モード切り替え信
号発生回路からのモード信号１３により、強誘電体メモ
リ回路１４のモードを切り替える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に温度検出機能を有し、チップ温度に応じて異な
るメモリ動作を行う強誘電体メモリに関する。

【０００２】

【従来の技術】近年、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃（ＰＺ
Ｔ）やＳｒＢｉ₂Ｔａ₂Ｏ₉（Ｙ１）などのヒステリシス
特性を有する強誘電体材料を容量絶縁膜に用いた強誘電
体容量素子を有する強誘電体メモリが開発されている。
このような強誘電体メモリにおいては、情報は強誘電体
容量素子の分極方向によって記憶され、情報の読み出し
は強誘電体容量素子に電圧を印加した時の、強誘電体容
量素子の分極反転の有無により行われる。従って、情報
の書き込みまたは読み出しのたびに強誘電体容量素子の
分極が反転される。しかし、強誘電体容量素子は分極反
転の繰り返しにより分極値が低下する、いわゆる疲労現
象が起こるため、強誘電体メモリの書き込み・読み出し
回数が制限されるといった問題がある。

【０００３】この問題は強誘電体メモリの重大な課題と
なっており、この問題に対して様々な提案がなされてい
る。例えば、特開平３−２８３０７９号公報には、書き
込み・読み出しが可能な回数を増加させるため、分極反
転の有無により情報を弁別する不揮発性メモリとしての
動作（以下、不揮発性メモリモードと記す）と、メモリ
セルの強誘電体容量素子の電荷の状態により情報を弁別
するＤＲＡＭとしての動作（以下、ＤＲＡＭモードと記
す）を併用して強誘電体メモリを用いる技術が開示され
ている。

【０００４】すなわち、電源がオン時には、強誘電体メ
モリはＤＲＡＭモードで動作するため、強誘電体容量素
子には一方向の電界のみ印加され、分極反転は起こらな
い。電源オフ時にはＤＲＡＭモードから不揮発性メモリ
モードに移行し、各メモリセルの情報は、強誘電体容量
素子を分極させることにより、不揮発情報として蓄えら
れる。電源オン時には、逆に不揮発性メモリモードから
ＤＲＡＭモードに移行し、各メモリセルの分極向きを読
み出した後にＤＲＡＭとして動作させる。この方法によ
れば、ＤＲＡＭモード時には強誘電体容量素子は分極反
転しないため、疲労現象は起こらず、電源オフ時または
オン時にのみ分極反転されるため、書き込み・読み出し
が可能な回数を大きく増加させることができる、とされ
る。

【０００５】また、特開平７―１８２８７２号公報に
は、電源オン・オフに伴い自動的にＤＲＡＭモードと不
揮発性メモリモードとを切り替える方法が開示されてい
る。すなわち、電源電圧検知回路により電源オンまた
は、オフ時にモード切替え信号を発生させることによ
り、動作モードを自動的に切り替えることができるもの
である。

【０００６】

【発明が解決しようとする課題】しかしながら、上述の
ようなＤＲＡＭモードと不揮発性メモリモードを切り替
えて強誘電体メモリを使用する方法は、ＤＲＡＭモード
で動作している場合、動作可能なチップ温度が、不揮発
性メモリモードで動作できる温度よりも低い温度に制約
される問題点がある。つまり、ＤＲＡＭモードでは強誘
電体容量素子に蓄えた電荷を検出することによってセル
に書き込んだ情報を弁別するため、チップ温度が高くな
ると拡散層のｐ−ｎジャンクションにおけるリーク電流
が増大し、強誘電体容量素子に蓄えた電荷が失われてし
まう。そのため、ＤＲＡＭの規格における最大周囲温度
は７０℃程度が限度である。

【０００７】これに対して、不揮発性メモリモードでは
強誘電体容量素子の分極により情報を蓄えるため、強誘
電体容量素子の分極が失われるキュリー温度まで動作が
可能である。例えば、強誘電体として一般的なＰＺＴの
キュリー温度は３００℃以上であり、ＤＲＡＭに比べ、
はるかに高温での動作が可能である。従って、常に不揮
発性メモリモードで動作している場合、周囲温度１５０
℃でも動作が可能であるが、電源オン時にＤＲＡＭモー
ドで動作を行うと、周囲温度は約７０℃以下に制限され
てしまう。本発明の課題は、上述の従来技術の問題点を
解決することであって、その目的は、読み出し・書き込
み可能な回数を向上させ、かつ、動作可能な温度範囲が
広い強誘電体メモリを提供することである。

【０００８】

【課題を解決するための手段】上記の目的を達成するた
め、本発明によれば、強誘電体メモリ上に温度検出回路
と動作切替え回路を備え、前記強誘電体メモリ上の温度
により、ＤＲＡＭモードか、不揮発性メモリモードのど
ちらかを自動的に選択することを特徴とする強誘電体メ
モリ、が提供される。

【０００９】［作用］本発明の強誘電体メモリにおいて
は、電源ＯＮ時とチップ温度が規定の温度以上になった
時にのみ不揮発性メモリモードにて動作し、それ以外は
ＤＲＡＭモードにて動作するため、強誘電体容量素子の
疲労現象の低減と、動作温度範囲の拡張を同時に実現す
ることができる。

【００１０】

【発明の実施の形態】本発明の実施の形態について図面
を参照して説明する。図１は本発明の実施の形態におけ
る強誘電体メモリの動作ブロック図である。本発明の強
誘電体メモリは、強誘電体メモリのチップ温度を検出す
る温度検出回路１０と、温度検出回路１０から出力され
る温度検出信号と外部からの動作指定信号とが入力さ
れ、メモリの動作モードを選択するモード切り替え信号
発生回路１１と、モード切り替え信号発生回路１１から
出力されるモード信号によりメモリの動作モードを切り
替える強誘電体メモリ回路１２と、を備えている。

【００１１】図２は本強誘電体メモリの動作の状態遷移
図であり、本発明の実施の形態の動作を図１と併せて参
照しながら説明する。電源オフ時には、強誘電体メモリ
は、情報を各メモリセル容量素子の、分極向きとして保
持している記憶保持の状態にある。電源がオンされる
と、強誘電体メモリは自動的に不揮発性メモリモードで
動作を開始する。一方、温度検出回路１０も動作を開始
し、チップ温度を検出する。検出した温度がＤＲＡＭモ
ードで動作可能な最高温度Ｔｍｏｄｅより高い時には、
例えば、チップ温度がＴｍｏｄｅよりも高温である時に
ロウレベルとなる温度検出信号を、モード切替え信号発
生回路１１に出力する。

【００１２】温度検出信号がロウレベルの時、強誘電体
メモリは不揮発性メモリモードで動作すればよいので、
電源をオンした時の状態のまま不揮発性メモリモードで
動作する。チップ温度がＴｍｏｄｅより低い時は、温度
検出回路１０はハイレベルの温度検出信号を出力し、モ
ード切替え信号発生回路１１はＤＲＡＭモード動作信号
を強誘電体メモリ回路１２に出力し、強誘電体メモリは
不揮発性メモリモードで記憶されている情報を、強誘電
体容量素子の電荷の状態で判別するＤＲＡＭモードでの
情報に変換した後、ＤＲＡＭモードでの動作を開始す
る。

【００１３】ＤＲＡＭモードで動作中にチップ温度が、
Ｔｍｏｄｅよりも上昇していることが温度検出回路１０
により検出されると、温度検出信号がロウレベルとな
る。するとモード切替え信号発生回路１１は、不揮発性
メモリモード信号を出力し、強誘電体メモリは、その動
作がＤＲＡＭモードより不揮発性メモリモードに切り替
わる。回路の動作試験等の理由により、外部から動作を
指定する必要がある時は、動作指定信号をモード切替え
信号発生回路１１に入力することにより、前記のどちら
かのモードに切り替えることができるが、チップ温度が
ＤＲＡＭモードの動作温度以上の場合は、強制的に不揮
発性メモリモードになる。

【００１４】

【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。図３は、本発明の第１の実施例の温
度検出回路１０の回路図である。一般に拡散抵抗は、２
５℃から１００℃に温度が上昇すると、抵抗値が１．５
倍ほど増加するが、ポリシリコン抵抗はほとんど変化し
ないという特性がある。そのため、図３に示すように、
Ｒ１として拡散抵抗、Ｒ２としてポリシリコン抵抗を用
いてブリッジ回路を組むと、ノードＶｎ１とＶｎ２の電
位が、ある温度で反転する。

【００１５】図４は、図３のノードＶｎ１とＶｎ２の電
位と、チップ温度との関係を表す図である。Ｖｎ２の電
位は温度によりほとんど変化しないが、Ｖｎ１はＲ１の
抵抗値が高温になるほど増加するため、温度が高くなる
ほど低下する。Ｒ１およびＲ２の抵抗値を適当に調節す
ることにより、チップ温度がＴｍｏｄｅの時に、両ノー
ドの電位が反転するように構成することができ、図４で
はＴｍｏｄｅは８０℃に設定してある。本実施例では、
Ｔｍｏｄｅ以上で比較器３１の出力がロウレベルとな
り、Ｔｍｏｄｅ以下の時にハイレベルとなる。温度検出
動作を活性化する信号ＴＥ（一般的にはクロック信号）
をハイレベルにするたびに、チップ温度をＴｍｏｄｅと
比較した結果をレジスタ３０に記憶し、温度検出信号と
して出力する。

【００１６】図５は、本発明の第１の実施例のモード切
替え信号発生回路１１のブロック図である。本実施例で
は、動作指定信号がロウレベルの時、ＡＮＤゲート５１
の出力のモード信号は、常にロウレベルとなり、不揮発
性メモリモードで動作し、前記動作指定信号がハイレベ
ルの時は、温度検出信号に応じて動作モードが変更され
る。温度検出信号が遅延回路５０に接続されているの
は、電源オン時は常に不揮発性メモリモードで強誘電体
メモリ回路が動作を開始するため、その動作が安定した
後にＤＲＡＭモードに指定する信号を出力するためであ
る。

【００１７】図６は、本発明の第１の実施例の強誘電体
メモリ回路１２の一部分の回路図であり、図７は、その
動作モードのタイミングチャート、図８は、強誘電体容
量素子の代表的なヒステリシス特性図である。本実施例
では、２つのトランジスタ６０、６１と、プレート線Ｐ
Ｌに共通に接続された２つの強誘電体容量素子６２、６
３によりメモリセルを構成する、２Ｔ／２Ｃタイプの強
誘電体メモリについて説明する。このタイプのメモリ
は、メモリセルとダミーセルには相異なるデータを記憶
しておき、読み出し時に差動アンプで「１」、「０」を
判定する。

【００１８】まず、強誘電体メモリの基本的な動作につ
いて図８を参照して説明する。書き込み動作において、
「１」を記憶させる場合には、強誘電体にｂ点を越える
電圧を印加し、そこから再び電圧をゼロに戻す。この場
合、電荷はｃ点を維持し、データ「１」が記憶される。
また、「０」を記憶させる時は、強誘電体にｄ点を越え
る電圧を印加し、そこから再び電圧をゼロに戻す。この
場合、電荷はａ点を維持し、データ「０」が記憶され
る。

【００１９】次に、読み出し動作は、例えば「１」が記
憶されていたとすると、プレート線の電圧をプラス方向
に上げると、図のｃ点からｂ点の電荷ΔＱ₁が流入す
る。また、「０」が記憶されていたとすると、前記と同
様に電圧を上げると、ａ−ｅ−ｂを経由し、電荷ΔＱ₀
が流入する。ここで、メモリセル容量素子のビット線容
量を含む全容量をＣとすると、ビット線に、Ｖ₁＝ΔＱ₁
／Ｃ、Ｖ₀＝ΔＱ₀／Ｃの電圧変化を取り出すことができ
る。

【００２０】ここで、データ「０」を読み出した場合に
は、強誘電体の分極反転が起こっている。従って、元の
状態に戻しておくために、再書き込みが必要となる。そ
れには、電圧をｂ点からゼロを通過してｄ点まで変化さ
せてゼロに戻す必要がある。つまり、ｂ−ｃ−ｆ−ｄ−
ａの変化を行わなければならない。実施例の図６の回路
では、この動作はトランジスタ６０、６１をオンさせた
状態でプレート線ＰＴをロウレベルに下げるときに行わ
れる。次に、図６と図７を併せて参照して動作を説明す
る。不揮発性メモリモードからＤＲＡＭモードに移行す
るには、まず不揮発性メモリのデータを読み出し、ＤＲ
ＡＭに書き込む必要がある。それには、プリチャージ信
号ＰＢＦをハイレベルにして、ビット線ＢＬ０、ＢＬ１
をグランドにプリチャージし、レベルを安定化してお
く。

【００２１】次に、信号ＰＢＦをロウレベルにしてグラ
ンドラインから切り離し、ワード線ＷＬ０、ＷＬ１をハ
イレベルにして、メモリセルトランジスタ６０、６１を
オンにした後、プレート線ＰＬをハイレベルにする。こ
こで、ＢＬ０に接続されている強誘電体容量素子６２は
読み出し時に反転する向きに分極されており（図８のａ
点）、ＢＬ１に接続されている強誘電体容量素子６３は
非反転の向きに分極されている（図８のｃ点）とする。
プレート線ＰＬをハイレベルにすると、強誘電体容量素
子の分極が反転する側のビット線電位が非反転側のビッ
ト線電位より高くなるため、ＳＡＰ、ＳＡＮをハイレベ
ル、ロウレベルにしてセンスアンプを起動すると、分極
反転した容量素子６２に接続されるビット線ＢＬ０はハ
イレベルになり、非反転の容量素子６３に接続されるビ
ット線ＢＬ１はロウレベルとなる。ここまでの動作は不
揮発性メモリモードの読み出し動作である。

【００２２】ここで、プレート線ＰＬをハイレベルに保
持したまま、ワード線をロウレベルにし容量素子６２、
６３をビット線から切断すると、反転した容量素子６２
には電荷は蓄積されないが、非反転の容量素子６３には
ビット線側に負の電荷が蓄積され、ＤＲＡＭモードに備
える。プリチャージ信号ＰＢＤをハイレベル、ＳＡＰ、
ＳＡＮをＶｃｃ／２とした後にプレート線ＰＬをロウレ
ベルに戻す。以後、容量素子の電荷を検知することによ
りＤＲＡＭモードで動作する。ＤＲＡＭモードでは、プ
リチャージ信号ＰＢＤをロウレベルとした後にワード線
をハイレベルにする。すると、容量素子に蓄積された電
荷に応じてビット線のレベルが変化し、情報が読み出さ
れる。

【００２３】このように不揮発性メモリモード動作の
後、引き続きＤＲＡＭモードで読み出しを行うと、不揮
発性メモリモードで反転の情報が蓄えられていた容量素
子６２には電荷が蓄積されていないが、非反転の情報が
蓄えられていた容量素子６３には負の電荷が蓄積されて
いるため、ワード線をハイレベルにしてトランジスタ６
０、６１をオンにすると、容量素子６３に接続されてい
るビット線ＢＬ１の電位は容量素子６２に接続されてい
るビット線ＢＬ０に比べより大きく低下する。ここで、
ＳＡＰ、ＳＡＮをＶｃｃ／２からハイレベル、ロウレベ
ルにしセンスアンプ６４を起動すると、ＢＬ０はハイレ
ベルにＢＬ１はロウレベルに増幅されメモリセルの情報
が読み出される。

【００２４】ＤＲＡＭモードから不揮発性メモリモード
に移行するには、ＤＲＡＭモードで読み出しを行いセン
スアンプが起動している間にプレート線ＰＬをハイレベ
ルにする。すると、ロウレベルのビット線に接続された
容量素子にデータの書き込みが行われる。続いて、プレ
ート線ＰＬをロウレベルに戻すと、ハイレベルのビット
線に接続された容量素子にデータの書き込みが行われ、
不揮発性メモリモードの動作準備が完了する。

【００２５】次に、本発明の第２の実施例について図面
を参照して説明する。図９は、第２の実施例における温
度検出回路のブロック図である。温度検出回路は、温度
Ｔｍｏｄｅ０を検出するＴｍｏｄｅ０検出回路８１と、
温度Ｔｍｏｄｅ１を検出するＴｍｏｄｅ１検出回路８２
を備えている。Ｔｍｏｄｅ０検出回路８１の出力８１ａ
は、３入力ＡＮＤゲート８４に入力され、Ｔｍｏｄｅ１
検出回路８２の出力８２ａは、ＡＮＤゲート８５と、３
入力ＡＮＤゲート８４の他の入力端子に入力されてい
る。

【００２６】また、レジスタ８７の出力は温度検出信号
と、帰還信号８９となり、帰還信号８９は、ＡＮＤゲー
ト８５のもう一方の入力端子に入力され、さらに、イン
バータ８３を介して３入力ＡＮＤゲート８４のもう一つ
の入力端子に入力されている。３入力ＡＮＤゲート８４
とＡＮＤゲート８５の出力８４ａ、８５ａは、ＯＲゲー
ト８６にそれぞれ入力されており、ＯＲゲート８６の出
力８６ａは、レジスタ８７のデータ入力信号として入力
されている。

【００２７】これらの温度検出回路は、第１の実施例と
同様な構成により実現でき、ともに検出する温度より低
い温度になると出力がハイレベルになるように構成され
ている。２つの温度検出回路の出力８１ａ、８２ａと、
レジスタの帰還信号８９から温度検出信号が決められ
る。本実施例においても、温度検出信号がロウレベルの
時に不揮発性メモリモードに移行するものとする。

【００２８】次に、この回路の動作を図１０を用いて説
明する。まずチップ温度がＴｍｏｄｅ０よりも低い時
は、２つの温度検出回路の出力８１ａ、８２ａはともに
ハイレベルであり、レジスタ８７の出力レベルの如何に
かかわらず、ＯＲゲート８６の出力８６ａはハイレベル
となるので、ＴＥ信号によりレジスタ８７をハイレベル
にして、その状態を保持する。その結果、強誘電体メモ
リはＤＲＡＭモードで動作する。

【００２９】チップ温度がＴｍｏｄｅ０よりも上昇する
とＴｍｏｄｅ０検出回路の出力８１ａはロウレベルとな
るが、Ｔｍｏｄｅ１検出回路の出力８２ａは、ハイレベ
ルであるからレジスタ８７の帰還信号８９はハイレベル
で、強誘電体メモリは引き続きＤＲＡＭモードで動作す
る。チップ温度がさらにＴｍｏｄｅ１よりも上昇する
と、温度検出回路の出力８１ａ、８２ａはともにロウレ
ベルとなるため、ＯＲゲート８６の入力８４ａ、８５ａ
は共にロウレベルとなり、レジスタ８７の出力としての
温度検出信号はロウレベルとなり、動作モードはＤＲＡ
Ｍモードから不揮発性メモリモードに切り替わる。

【００３０】この後、チップ温度がＴｍｏｄｅ１よりも
低下しても、レジスタの帰還信号８９がロウレベルであ
るため、ＡＮＤゲート８５の出力８５ａはロウレベルを
維持して、温度検出信号はロウレベルのままである。従
って、強誘電体メモリは不揮発性メモリモードで動作を
続ける。さらに、温度がＴｍｏｄｅ０よりも低下する
と、３入力ＡＮＤゲート８４の入力が全てハイレベルと
なり、その結果、出力８４ａがハイレベルとなり、温度
検出信号はハイレベルで、動作モードは不揮発性メモリ
モードからＤＲＡＭモードに切り替わる。このように、
動作モードの切替えがヒステリシス特性をもって行われ
るため、Ｔｍｏｄｅ０またはＴｍｏｄｅ１付近でチップ
温度が変動しても、頻繁に動作モードが変更されること
がない。そのため、より安定した動作を得ることができ
る。

【００３１】次に、本発明の第３の実施例について図面
を参照して説明する。図１１は、温度検出回路を含むモ
ード切り替え信号発生回路のブロック図である。本回路
は、トランジスタ１０１と蓄積キャパシタ１０６とから
なる充電回路と、参照電位Ｖｒｅｆとトランジスタ１０
１の拡散層の電位Ｖｎを比較する比較器１００と、比較
器１００の出力φＣをラッチするレジスタ１０２と、レ
ジスタ１０２の出力φＥが入力されるパルス発生回路１
０３およびリフレッシュ信号発生回路１０４と、パルス
発生回路１０３の出力φＦと、比較器１００の出力φＣ
が入力されるＡＮＤゲート１０５より構成されている。
トランジスタ１０１のゲートにはφＥが入力されてい
る。この回路はＤＲＡＭモード時に、メモリセルのリフ
レッシュ間隔を調整する回路も兼ねている。

【００３２】図１２は図１１の回路の動作を示すタイミ
ング・チャートである。ＤＲＡＭモードにおいては以下
のようにリフレッシュ信号を発生する。比較器１００
は、電源ＯＮ時には、蓄積キャパシタ１０６には電荷が
蓄積されていないので、拡散層の電位Ｖｎは、参照電位
Ｖｒｅｆよりも低く、比較器１００の出力φＣはハイレ
ベルになる。するとレジスタ１０２をセットして出力φ
Ｅがハイレベルになり、トランジスタ１０１がオンし蓄
積キャパシタ１０６が電源電位Ｖ_DDに充電される。これ
により比較器１００の出力φＣはロウレベルとなる。一
方、φＥがハイレベルとなったことにより、これが入力
されるリフレッシュ信号発生回路１０４が動作を開始す
る。

【００３３】すなわち、リフレッシュ信号発生回路１０
４は、リフレッシュ信号を発生し、リフレッシュ動作終
了後にリセット信号φＲを発生してレジスタ１０２をリ
セットする。これにより、φＥがロウレベルとなり、そ
の立下りでパルス発生回路１０３を起動する。パルス発
生回路１０３は、最低リフレッシュ間隔以上のパルス幅
を発生するように構成されている。

【００３４】φＥがロウレベルとなるとトランジスタ１
０１がオフし、蓄積キャパシタ１０６に蓄えられた電荷
はジャンクション・リーク等により減少するため、メモ
リセルのトランジスタの拡散層の電位Ｖｎは徐々に低下
する。この低下速度は温度に依存し高温になるほど低下
速度が高くなる。Ｖｎが参照電位Ｖｒｅｆよりも小さく
なると、比較器１００の出力が反転し、φＣが再びハイ
レベルになる。

【００３５】引き続きレジスタ１０２の出力φＥもハイ
レベルになるため、メモリセルのトランジスタ１０１は
オンとなり、蓄積キャパシタ１０６は充電される。ま
た、リフレッシュ信号発生回路１０４が動作を始め、リ
フレッシュ信号を出力し、リフレッシュ動作終了後にレ
ジスタ１０２をリセットする。以上の動作を繰り返すこ
とにより、チップ温度の変化等により蓄積キャパシタの
電荷の低下速度に応じてリフレッシュ間隔を調節でき
る。

【００３６】本実施例では、信号φＥの立ち下がりに同
期して、パルス発生回路１０３が一定の長さのパルスを
出力する。このパルスの長さは、強誘電体メモリのチッ
プ温度が、ＤＲＡＭモードで動作可能な最高温度時の拡
散層の電位Ｖｎが、参照電位Ｖｒｅｆと交差する時間に
設定される。このパルスがハイレベルである間にＶｎが
Ｖｒｅｆまで低下すると、不揮発性メモリモード信号が
ハイレベルになる。これにより、強誘電体メモリ回路は
ＤＲＡＭモードから不揮発性メモリモードに移行する。
このような構成により、リフレッシュ間隔がパルス発生
回路１０３が発生するパルス長さよりも短くなると、Ｄ
ＲＡＭモードから不揮発性メモリモードに動作を変更す
る強誘電体メモリを構成することができる。ＡＮＤゲー
ト１０５の後段にパルス発生回路１０３の発生するパル
ス幅より動作時間の長いアステーブル回路を配置して、
不揮発性メモリモード信号とＤＲＡＭモード信号の両方
を得るようにしてもよい。

【００３７】

【発明の効果】以上説明したように、本発明による強誘
電体メモリは、チップ上にチップ温度を検出する回路を
設け、その温度により不揮発性メモリモードとＤＲＡＭ
モードを自動的に切り替えて動作させるものであるの
で、書込み・読み出し可能な回数を低下させることな
く、強誘電体メモリの使用可能な温度範囲を拡大するこ
とができる。

【図面の簡単な説明】

【図１】本発明の実施の形態を示すブロック図。

【図２】本発明の実施の形態を示す状態遷移図。

【図３】本発明の第１の実施例における温度検出回路
の回路図。

【図４】本発明の第１の実施例における温度検出回路
の動作を示す特性図。

【図５】本発明の第１の実施例におけるモード切替え
信号発生回路のブロック図。

【図６】本発明の第１の実施例における強誘電体メモ
リ回路の回路図。

【図７】本発明の第１の実施例における強誘電体メモ
リ回路の動作タイミングチャート。

【図８】強誘電体のヒステリシス特性図。

【図９】本発明の第２の実施例における温度検出回路
のブロック図。

【図１０】本発明の第２の実施例における動作説明
図。

【図１１】本発明の第３の実施例におけるモード切り
替え信号発生回路のブロック図。

【図１２】本発明の第３の実施例におけるモード切り
替え信号発生回路のタイミングチャート図。

【符号の説明】

１０温度検出回路１１モード切り替え信号発生回路１２強誘電体メモリ回路３０、８７、１０２レジスタ３１、１００比較器５０遅延回路５１、８５、１０５ＡＮＤゲート６０、６１、１０１トランジスタ６２、６３強誘電体容量素子６４センスアンプ８１Ｔｍｏｄｅ０検出回路８２Ｔｍｏｄｅ１検出回路８３インバータ８４３入力ＡＮＤゲート８６ＯＲゲート８１ａＴｍｏｄｅ０検出回路８１の出力信号８２ａＴｍｏｄｅ１検出回路８２の出力信号８４ａ３入力ＡＮＤゲート８４の出力信号８５ａＡＮＤゲート８５の出力信号８６ａＯＲゲート８６の出力信号１０３パルス発生回路１０４リフレッシュ信号発生回路１０６蓄積キャパシタ

Claims

【特許請求の範囲】

【請求項１】少なくとも１つの強誘電体容量素子と少
なくとも１つの選択トランジスタを有するメモリセルに
より情報を記憶する強誘電体メモリにおいて、比較的高
温時にはメモリセルを構成する強誘電体容量素子の分極
方向により情報を記憶する不揮発性メモリモードが選択
され、比較的低温時には強誘電体容量素子に蓄積された
電荷の状態により情報を記憶するＤＲＡＭモードが選択
されることを特徴とする強誘電体メモリ。
【請求項２】同一チップ上に温度を検知する機能を持
つ温度検出回路が備えられ、該温度検出回路の検出信号
により、不揮発性メモリモードとＤＲＡＭモードとが自
動的に切り替えられることを特徴とする請求項１記載の
強誘電体メモリ。
【請求項３】電源をオンした時に自動的に不揮発性メ
モリモードが選択され、その後、温度に応じた動作モー
ドが選択されることを特徴とする請求項１または２記載
の強誘電体メモリ。
【請求項４】外部から入力された動作モード指定信号
により、動作モードが決められることを特徴とする請求
項１または２記載の強誘電体メモリ。
【請求項５】第１の温度より高い第２の温度よりも高
温になるとＤＲＡＭモードから不揮発性メモリモードに
移行し、第１の温度よりも低温になると不揮発性メモリ
モードからＤＲＡＭモードに移行することを特徴とする
請求項１または２記載の強誘電体メモリ。
【請求項６】前記温度検出回路は、ＤＲＡＭモード時
にはリフレッシュサイクルの間隔を制御する機能を有す
ることを特徴とする請求項２記載の強誘電体メモリ。
【請求項７】前記強誘電体メモリは、ＤＲＡＭモード
時にリフレッシュサイクルの間隔を制御する機能を有
し、前記リフレッシュサイクルの間隔が、一定の間隔に
低下すると自動的に不揮発性メモリモードに切り替わる
ことを特徴とする請求項１記載の強誘電体メモリ。
【請求項８】前記温度検出回路は、温度依存性の大き
い抵抗と温度依存性の小さい抵抗とを用いたブリッジ回
路を有することを特徴とする請求項２記載の強誘電体メ
モリ。
【請求項９】前記メモリセルが、２つの強誘電体容量
素子と２つの選択トランジスタにより構成されているこ
とを特徴とする請求項１または２記載の強誘電体メモ
リ。
【請求項１０】前記２つの選択トランジスタの一方の
端子がそれぞれ対をなすビット線に接続され、前記２つ
の選択トランジスタの他方の端子がそれぞれ一方の電極
が共通接続された前記２つの強誘電体容量素子の他方の
電極に接続されており、不揮発性メモリモードからＤＲ
ＡＭモードに移行する場合には、不揮発性メモリモード
にて情報を読み出した後、前記２つの強誘電体容量素子
の共通接続点をハイレベルに保持した状態で前記２つの
選択トランジスタを非導通状態とすることを特徴とする
請求項９記載の強誘電体メモリ。
【請求項１１】前記２つの選択トランジスタの一方の
端子がそれぞれ対をなすビット線に接続され、前記２つ
の選択トランジスタの他方の端子がそれぞれ一方の電極
が共通接続された前記２つの強誘電体容量素子の他方の
電極に接続されており、ＤＲＡＭモードから不揮発性メ
モリモードに移行する場合には、ＤＲＡＭモードにて情
報を読み出した後、前記２つの選択トランジスタを導通
状態に保持したまま、前記２つの強誘電体容量素子の共
通接続点を一旦ハイレベルに上昇させた後再びロウレベ
ルに戻すことを特徴とする請求項９記載の強誘電体メモ
リ。