JP2009268122A - チューナブル整合回路 - Google Patents

Abstract

【課題】ｒｆ周波数の低損失チューナブル整合回路を提供する。
【解決手段】強誘電体材料は、整合回路２２において用いる為の低損失チューナブルキャパシタ３２およびインダクタ３１を生成する為に用いられる。整合回路２２はインピーダンスを有するキャパシタ２８及びインダクタ３０と、キャパシタ２８の容量値、又はインダクタ３０のインダクタンス値を調節する為に堆積された強誘電体材料と、強誘電体材料と動作可能に接続された制御線と、制御線上に制御信号を伝送するように構成される、制御ソース９８とを備え、強誘電体材料は、制御信号に応答して値を調節して整合回路２２のインピーダンスを変更し、キャパシタ２８及びインダクタ３０は、全ての損失寄与率が考慮され、消去又は限度内にとどめられるように設計され、これにより、強誘電体材料の損失寄与率の正確な決定と、低損失を必要とするシステムにおけるデバイスの使用とを可能にする。
【選択図】図１１

Description

（関連出願）
本出願は、米国特許仮出願第６０／２８３，０９３号（２００１年４月１１日）の利益を主張し、この出願は、参考のため、本明細書中に援用される。さらに、本出願は「Ｔｕｎａｂｌｅ Ｆｅｒｒｏ−ｅｌｅｃｔｒｉｃ Ｆｉｌｔｅｒ」（２００１年７月１３日出願）、「Ｔｕｎａｂｌｅ Ｆｅｒｒｏ−ｅｌｅｃｔｒｉｃ Ｍｕｌｔｉｐｌｅｘｅｒ」（２００１年７月２４日出願）、および「Ｌｏｗ Ｌｏｓｓ Ｔｕｎａｂｌｅ Ｆｅｒｒｏ−ｅｌｅｃｔｒｉｃ Ｄｅｖｉｃｅ ａｎｄ Ｍｅｔｈｏｄ ｏｆ Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ」（２００１年８月８日出願）に関し、これらの出願は、参考のため、本明細書中に援用される。

（背景）
（関連技術の説明）
整合回路は、回路内の種々のコンポーネントのインピーダンスをターゲットインピーダンスに変換するために広く用いられる。整合回路への入力は、情報を搬送するＲＦ信号であり得る。整合回路への出力もまた、情報を搬送するＲＦ信号であり得る。整合回路は、コンポーネントの前に位置する（ｐｒｏｃｅｅｄ）か、または後に位置（ｆｏｌｌｏｗ）し得る。コンポーネントは、入力および出力インピーダンスを有する。コンポーネントが信号経路において整合回路の後に位置する場合、コンポーネントのターゲットインピーダンスは、そのコンポーネントの入力インピーダンスである。コンポーネントが信号経路において整合回路の前に位置する場合、コンポーネントのターゲットインピーダンスは、そのコンポーネントの出力インピーダンスである。

この整合回路は、対象となるインピーダンスとターゲットインピーダンスとの間の差を補償することによって、インピーダンス信号によって見出されたインピーダンスをターゲットインピーダンスに設定するように機能する。インピーダンスの補償は、整合回路のキャパシタンスおよびインダクタンス、ならびに整合回路の構成によって決定される。集中素子のインダクタまたはキャパシタ、あるいはこれらの両方を用いることによって、広範囲のインピーダンス整合回路および伝達機能（ｔｒａｎｓｆｅｒ ｆｕｎｃｔｉｏｎ）回路が実現され得る。比較的高い周波数（約１ＧＨｚより高い）で、集中素子のインダクタまたはキャパシタ、あるいはこれらの両方を分布伝送線ネットワークと置換することは、多くの場合、有利である。この置換の有用性は、領域の制約のみならず、基板の誘電率（ＤＫ）にも依存する。

整合回路の種々の構成が当業者に周知である。いくつかの例は、直列キャパシタとシャントキャパシタ、直列キャパシタとシャントインダクタ、直列インダクタとシャントキャパシタ等である。整合回路の一般的な構成は、シャントキャパシタ、直列インダクタ、シャントキャパシタである。挿入損失が許容され得る場合、変圧器、および抵抗ネットワークさえ用いられ得る。

概して、整合回路は、追加的損失を最小化して、形成信号における追加的劣化を防止する。過剰な損失は、電子システムにおける他のコンポーネント、特に、増幅器等の能動素子をさらに必要とする。いくつかの場合、低雑音増幅器（ＬＮＡ）への入力と同様に、増加した信号損失は、ＬＮＡのゲインを高くするだけでは補償され得ない。

コンポーネントおよび整合回路のインピーダンスは、周波数に依存する。インピーダンスは、単一の動作周波数で、または限定帯域の周波数にわたってのみ整合される。設計者が複数の周波数帯域でデバイスを動作させることを所望した場合、妥協をせまられる。

無線ハンドセットにおけるアンテナ整合ネットワークが例として利用される。現在のデュアルバンドハンドセットは、通常、単一のアンテナのみを用い、現在の解決策は、インピーダンスを動作周波数の範囲の中間の周波数で整合させることである。このインピーダンスは、中間周波数を除く、すべての周波数で整合されない。これは、いずれの帯域でも電力損失を増加させる。

第２のオプションは、異なった動作周波数ごとに異なったコンポーネントおよび整合回路を用いることである。インピーダンス整合は、この方法がより良好であり得るが、製造および組み合わされた回路のサイズ全体の追加コストがかなり高くなり得る。各コンポーネントの１つがすべての所望の動作周波数で良好に整合され得る場合、回路サイズおよび電力消費の大幅な節約になることを理解されたい。チューナブルな整合回路は、この問題を解決する。

符号分割多重接続（ＣＤＭＡ）ハンドセットにおいて、整合回路は、デュプレクサとアンテナとの間（シングルバンド電話）、またはデュアルまたはマルチバンドハンドセットにおけるデュプレクサまたはマルチプレクサとアンテナとの間、ならびに電力増幅器（ＰＡの）および低雑音増幅器（ＬＮＡ）の前後に必要とされる。

本発明の前に、約２００ＭＨｚを越える周波数での低損失チューナブル整合回路は達成されていないが、その試みは行われてきた。これらの試みは、米国特許第６，１９８，４４１ Ｂ１に示されるようなバラクターダイオードを用いる整合回路を含み、参考のため、本明細書中に援用される。特に、チューナブルな整合回路を製作するために、直列インダクタおよびシャントバラクターダイオードを含む回路が用いられてきた。しかしながら、この回路に関する問題は、その損失が、特に、ポータブル通信デバイスにおける使用に関して、許容不可能なほど高いことである。さらに、バラクターダイオードは、温度にかなり敏感であり、ロットごとに不確実なｒｆ性能を有することが実証された。複数の用途において、特に、ポータブル無線通信デバイスにおいて低損失チューナブル整合回路が有用であることが理解されたい。

（要旨）
本発明の目的は、低損失チューナブル整合回路を提供することである。整合回路は、ポータブル無線通信デバイスにおいて使用するためのものであり得る。低損失チューナブルｆ−ｅコンポーネントは、整合回路を製作するために用いられ得る。これは、ｆ−ｅチューナブルキャパシタまたはインダクタを用いることによって達成され得る。整合回路は、直列またはシャントで配置される集中素子、または、分布ネットワーク素子、またはこれら２つの特定の組み合わせによって実現され得る。分布素子整合において、ｆ−ｅ膜が平面の（特に、マイクロストリップ、ストリップ線、ＣＰＷ）受動整合回路において用いられ得、下に位置する基板の誘電率を変更し、従って、整合回路の、または共振器の電気的長さ、あるいは特性インピーダンスに変化がもたらされる。平面の整合回路の使用は、増幅器または回路設計の分野の当業者に公知である。整合ネットワークは、ここで、より従来型の分布誘導および容量構造のみならず、ハイブリッドおよびカップラーであり得る。

本発明の有利な点は、整合回路の低挿入損失、およびより良好なインピーダンス整合を含み、これは、整合されるコンポーネント（単数または複数）の挿入損失より低くする。さらに、回路内の反射による干渉が少ない、より良好な整合手段を含む。

さらに、ポータブル無線通信デバイスは、バッテリー寿命および通話時間をより長くする。

異なった図における同じ参照符号の使用は、類似または同一のアイテムを示す。

図１ａは、強誘電体ギャップキャパシタの平面図である。 図１ｂは、線Ａに沿って取り出された図１ａの強誘電体ギャップキャパシタの断面図である。 図２ａは、添付のＤＣブロックキャパシタをともなう、強誘電体オーバーレイキャパシタの平面図である。 図２ｂは、図２ａのオーバーレイキャパシタにおける第１の金属層の平面図である。 図２ｃは、図２ａにおける線Ｂに沿って取り出された図２ａのオーバーレイキャパシタの断面図である。 図３は、図２ａの一部分の拡大された図を示す。 図４ａは、強誘電体インターデジタルキャパシタの平面図である。 図４ｂは、強誘電体マイクロストリップインダクタの平面図である。 図４ｃは、図４ｂに示されるインダクタの模式的等価回路図である。 図５は、例示的整合回路の模式図である。 図６は、例示的整合回路の模式図である。 図７は、例示的整合回路の模式図である。 図８は、例示的整合回路の模式図である。 図９は、例示的整合回路の模式図である。 図１０は、例示的整合回路の模式図である。 図１１は、低損失チューナブル強誘電体整合回路のブロック図である。 図１２は、増幅器の整合回路および周辺回路のブロック図である。 図１３は、アンテナと送受切換器との間の整合回路のブロック図である。 図１４は、アンテナと送受切換器との間の整合回路のブロック図である。 図１５は、制御ソースおよび整合回路のブロック図である。

（詳細な説明）
本発明の目的は、低損失チューナブル整合回路を提供することである。整合回路を製作するために、低損失チューナブルｆ−ｅコンポーネントが用いられ得る。これは、ｆ−ｅチューナブルキャパシタ、または、制限的に、インダクタを用いることによって達成され得る。整合回路は、好適には、直列またはシャントで配置された集中素子、あるいは分布ネットワーク素子、あるいはこれらの２つの特定の組み合わせによって実現され得る。分布素子整合において、薄いか、または厚いｆ−ｅ膜が、平面の（特に、マイクロストリップ、ストリップ線、ＣＰＷ）受動整合回路において用いられ得、下に位置する基板の誘電率を変更し、従って、整合回路または共振器の電気的長さ、あるいは特性インピーダンスに変化がもたらされる。平面の整合回路の使用は、増幅器または回路設計の分野の当業者に公知である。整合ネットワークは、ここで、より従来型の分布誘導構造および分布容量構造のみならず、ハイブリッドおよびカップラーであり得る。

集中素子整合コンポーネントが用いられた場合、ｆ−ｅベースのチューナブルキャパシタは、増幅器の整合ネットワークに変化をもたらすのと類似の態様で用いられ得る。集中素子を有する好適な整合ネットワークは、ｆ−ｅ材料がキャパシタのキャパシタンスを変更するために用いられることを除いて、当該分野で公知のものと同じである。

次に、整合回路において使用するためのｆ−ｅチューナブルキャパシタの設計が記載される。キャパシタの全損失Ｌ_ｔは、チューナブルか否かに関わらず、その散逸エネルギー対蓄積エネルギーの比率によって与えられ、ここで、エネルギーは、電界において蓄積され、抵抗において散逸され、すなわち、Ｌ_ｔ＝（散逸エネルギー）／（蓄積エネルギー）である。この損失の逆数は、ＱファクタＱｃである。キャパシタについて、Ｌ_ｔは、量（ω＊Ｒ_ｓ＊Ｃ）によって与えられ得、ここで、ωは角周波数であり、Ｒ_ｓは、キャパシタの直列抵抗であり、Ｃは、キャパシタンスである。例えば、１．０ｐＦのチューナブルキャパシタにおいて、２．０ＧＨｚの場合にＱ_ｕ＝２５０になるようにするためには、Ｒ_ｓが３２Ω（オーム）であることが必要とされる。損失を最小化するために（低Ｒ_ｓを取得するために）、可能ならば、存在するすべての損失メカニズムを考慮すること、およびこれらの損失の消去が必要とされる。

ｆ−ｅキャパシタの損失の決定は、そのトポロジー、すなわち、それがオーバーレイか、ギャップか、またはインターデジタル（ＩＤＣ）キャパシタであるかどうかには依存しない。

ｆ−ｅデバイスについて、全損失は、以下のように、各ソースの寄与率を合計することによって決定される。

Ｌ_ｔ＝Ｌ_ｇｅｏｍ＋Ｌ_{ａｔｔａｃｈ}＋Ｌ_{ｍｅｔａｌ}＋Ｌ_ｓｕｂ＋Ｌ_ｒａｄ＋Ｌ_ｍｅａｓ＋Ｌ_ｆ−ｅであり、ここで、
Ｌ_ｇｅｏｍは、キャパシタのトポロジーから導き出され、
Ｌ_{ａｔｔａｃｈ}は、デバイスの取り付けが原因の損失であり、
Ｌ_{ｍｅｔａｌ}は、全金属損失であり、
Ｌ_ｓｕｂは、ベース基板損失（存在する場合）、
Ｌ_ｒａｄは、放射損失（所望されるものおよび所望されないものの両方）であり、
Ｌ_ｍｅａｓは、測定誤差から生じる全損失であり、
Ｌ_ｆ−ｅは、ｆ−ｅ損失正接である。

この損失配分は、ｆ−ｅキャパシタが用いられる態様で、所望の動作周波数のＬ_ｆ−ｅ（またはｆ−ｅ ｔａｎ δ）の正確な値を取得するために最初に用いられ得る。Ｌ_ｆ−ｅを正確に導き出すために、上述の他の損失寄与ソースのすべてを消去または制限しなければならない。例えば、Ｌ_ｇｅｏｍは、トポロジーによって異なり、オーバーレイキャパシタの場合は最良であり、ギャップキャパシタの場合は不良であり、ＩＤＣキャパシタの場合はかなり不良である。この損失は、低減および制御され得るが、これは、デバイスに固有である。従って、所与のｆ−ｅキャパシタのトポロジーの選択は、ｆ−ｅキャパシタによって達成可能な考えられ得る最良のＱ_ｃに影響を及ぼす。電磁（ＥＭ）ソフトウェアは、損失のないｆ−ｅ膜を想定して、所望のジオメトリのベースライン損失を確立し得る。このベースライン損失は、所与のジオメトリの最良（最低）の損失を表す。

一般に、ギャップキャパシタは、最も容易に製作され得る。ＩＤＣは、次に容易であり、オーバーレイキャパシタは、これらの３つの中で最も困難である。ＩＤＣと比較して、ギャップキャパシタは、より良好なＱを有するが、単位断面あたりのキャパシタンスが低い（図１ａにおけるＷ）。ＩＤＣのキャパシタンスは、単位断面あたりに用いられるフィンガーの数が多いため、より大きい。しかしながら、複数の通信フィルタ用途の場合、大きいキャパシタンス（Ｃ＞４．０ｐＦ）は必要とされない。しかしながら、ギャップキャパシタは、多くの場合、適切なキャパシタンスを提供し得る。ほとんどのｆ−ｅ膜に関して、この本質的に高い値は、単位断面Ｗあたり、従来のギャップキャパシタと比較して、比較的高いキャパシタンスを提供することを支援する。

Ｌ_{ａｔｔａｃｈ}は、例えば、はんだ、シルバーペイント、またはワイヤボンディングを含む、個別のデバイス取り付け技術から生じる。これらの取り付け損失は、大きく、かつ予測不可能であり得る。最低損失は、ｆ−ｅキャパシタを共振器または他のＲＦ回路に直接的に製作することによって達成され、従って、この損失コンポーネントが除去されない場合は、最小化される。

スタンドアロンｆ−ｅキャパシタの固有損失は、あまり重要でない。はるかに重要なのは、ｆ−ｅキャパシタを回路に取り付けることから生じる任意の追加的損失である。ｆ−ｅキャパシタが損失を有しない場合であっても、大きい損失接続が用いられた場合、効果全体は、損失が大きいｆ−ｅデバイスの効果である。例えば、２５０ＧＨｚでのＱ＞２５０が１．０ｐＦのキャパシタンスに対して所望された場合、直列抵抗Ｒ_ｓ全体は、＜０．３２オームでなければならない。従って、任意の追加的損失は、このキャパシタのＱをさらに低減する。この追加的損失が実際のキャパシタの外部であることは関係がない。マウントが原因のもの等、やむを得ない損失メカニズムであっても、例えば、システムへの効果という点からキャパシタの有効Ｑを低減する。

最小の追加的損失について、ｆ−ｅキャパシタと共振器との間の接続は、最低の追加的抵抗を提供する。従って、ｆ−ｅキャパシタと関連する電流および電荷は、最小の追加的損失を見出す。はんだ、ワイヤボンディングまたはシルバーペイントまたは貼り付け（しかしながら、これらに限定されない）従来のボンディングまたはマウント技術は、このような低損失の制御可能な接着を提供しない。

このようなボンディング法の使用から生じる追加的な、予測不可能な損失は、ｆ−ｅキャパシタが共振器をチューニングする目的で用いられるか、ｆ−ｅ膜の特性決定の目的で用いられるかに関わらず、実現されたＱを劣化する。従って、最良の性能（最低の損失）のために、ｆ−ｅキャパシタ構造は、チューニングすることが意図された共振器上、または、他の重要なＲＦ回路上に直接的に製作されるべきである。直接的に製作することによってのみ、電磁（ＥＭ）ソース（電流）のｆ−ｅチューニング素子から共振器への最小損失接合部がもたらされ得る。ｆ−ｅキャパシタの、共振器上への、または共振器との直接的な製作の所望の効果は、鋭い隅または接合部の不在によって強化され得る。

Ｌ_{ｍｅｔａｌ}の係数は、金属の表面粗度（ＳＲ）、表皮厚さδｓと比較した金属厚さ、および導電率を含む。ＬおよびＳ帯域（１〜４ＧＨｚ）の動作周波数において、ＳＲが約１０マイクロインチ平方二乗平均（ｒｍｓ）よりも小さい場合、ＳＲは、係数として有効に消去され得る。厚さが１．５δｓ以上である場合、金属厚さは、係数として低減され得るか、または、厚さが＞５δｓである場合、有効に消去される。電極接点については、金属厚さ（ｔ_ｍ）は、約１．５δｓであり得る。電子共振器の場合については、ここで、進行波または定在波が支援されなければならず、すなわち、波長が検出可能なフラクション（約１０％以上）において当該の金属が伸長する場合、約５δｓ以上の金属厚さにより近くなる。

導電率は、銀、銅および金（Ａｇ、ＣｕおよびＡｕそれぞれ）の場合に最良である。従って、Ｌ_{ｍｅｔａｌ}は、低減および制御され得るが、係数として消去され得ない。しかしながら、その効果は、当業者に周知の式によって、または、ＥａｇｌｅｗａｒｅまたはＴｏｕｃｈｓｔｏｎｅといった一般的に用いられる回路シミュレータにおいて利用可能な線計算ツールを用いることによって計算され得る。さらに、正確な製造制御は、Ｌ_{ｍｅｔａｌ}の幾何学的な変化を跳ね返らせ得る。（ｂｏｕｎｄ）
Ｌ_ｓｕｂによって表される損失寄与は、損失正接が、対象となる動作周波数で０．００１よりも小さく、好適には、０．０００５よりも小さい、損失正接を有する低損失基板を選択することによって最小化され得る。適切な材料は、＞９９％の純アルミナを含み、損失／コスト利益の、現在の最良の選択である。サファイアまたはＭｇＯは、低損失正接を有するという点でアルミナよりも良好であるが、より高価である。すべてのこれらの材料は、バッファ層を用いることなくｆ−ｅ薄膜を許容し、かつ、さらなる研磨がほんのわずか、またはなしで許容可能である表面粗度を有する。半導体基板は、導電率が比較的高いため、好ましい選択ではない。損失正接の係数、表面粗度および価格に加えて、適切な基板は脆性であるべきでなく、より大口径のウェハとして製作され得、かつ広範囲の事前処理を行うことなく容易にメタライゼーションされ得る。

合成基板（ｆ−ｅ膜プラス基板）の全損失からＬ_ｓｕｂを分離することは、ＥＭ場または回路シミュレーションソフトウェアを用いることによって達成され得る。例えば、Ｓｏｎｎｅｔ、ＭｏｍｅｎｔｕｍまたはＩＥ３Ｄが用いられ得る。従って、Ｌ_ｓｕｂは、著しく低減され、かつ正確に計算され得る。

Ｌ_ｒａｄは、適切な遮蔽および設計によって消去され得、従って、通常、係数ではない。多様なフィルタ、特に、コムラインまたはヘアピン等の平面フィルタは、放射カップリングに依存して所望の性能を達成することが留意されたい。これらの場合、不用な浮遊カップリングが除去されないとしても低減される。

Ｌ_ｍｅａｓは、回路損失誤差を著しく増加させ得る。なぜなら、わずかな追加的損失は、デバイスアンダーテスト（ＤＵＴ）の測定されたＱを低減するか、または、システムが、ＤＵＴの固有のＱを不明瞭にするからである。材料における誘電率および損失正接を測定する従来の方法は、当業者に周知の空洞共振器摂動技術である。しかしながら、Ｌ帯域では、キャビティのサイズがかなり大きくなる。ｆ−ｅ膜等の薄膜が（バルクに対して）膜厚＜１．５μｍの特徴を示す場合、測定誤差が大きくなり得ると、問題は非常に難しくなる。さらに、ｆ−ｅキャパシタ（またはフィルタ）は、それが用いられる態様と最も類似の態様で特性決定される。従って、ｆ−ｅ化合物または膜の特性決定する好適な方法は、マイクロストリップ共振器技術による方法である。

ｆ−ｅ膜の特性を決定し、かつｆ−ｅキャパシタの特性決定する目的で、マイクロストリップ技術は、以下の理由
１）マイクロストリップ回路は、上面の覆いがない平面システムであり、従って、上面の覆いとしてのハード基板のボンディングが必要とされない。従って、例えば、ストリップ線において必要とされるようなグラウンド平面の連続性（上面から底面へ）の必要もない。

２）好適には、ギャップキャパシタ、あるいは、ＩＤＣが容易に製作および測定され得る。

３）マイクロストリップ共振器の特徴決定に関する広範な知識が存在する。

４）例えば、誘電体空洞共振器に必要とされるような複雑な装備または製作、あるいはこれらの両方が必要とされない。
で、例えば、ストリップ線、または、ｆ−ｅ膜の特性決定するために他のボリュメトリック技術よりも好ましい。

共振器技術を用いて高いＱ回路を測定すべきである。なぜなら、広帯域測定は、ＲＦ／マイクロ波周波数のサブ−オーム抵抗損失を任意の精度で正確に解消し得ないからである。同じ理由で、ＬＲＣメータは、良い選択ではない。

ｆ−ｅキャパシタのＲ_ｓ、従って、Ｑを正確に取得するために無線周波数での測定が必要とされる。なぜなら、低周波数、特に、約１０〜１００ＭＨｚ未満の周波数の測定において、当該のキャパシタンスをシャントする大きいシャントの抵抗Ｒｐが支配的だからである。Ｒｐが支配的であると、当該のキャパシタンスの比較的小さい値（＜４．０〜５．０ｐＦ）と共に、低周波数での信頼できるＱ（従って、Ｒ_ｓ）測定を妨げる。

損失を測定するために用いられる場合、ウェハプローブステーションは、慎重に用いられなければならない。なぜなら、抵抗および誘導損失をＲＦ／マイクロ波周波数で較正することは困難だからである。プローブチップは、さらに、そのグラウンド接続と共に、ＤＵＴ上への配置、および、これらを付与するために用いられる圧力に敏感である。その結果、個別のデバイス損失の測定を必要としないような、所望のパラメータの直接的測定を可能にする共振テスト回路を用いることがより好ましい。

従って、共振回路を測定するために、ネットワークアナライザが好適な選択肢である。測定損失を最小化し、最も正確な測定を達成するために、ＤＵＴの損失が較正され、ネットワークアナライザの全２ポート較正（ｆｕｌｌ ｔｗｏ ｐｏｒｔ ｃａｌｉｂｒａｔｉｏｎ）を実行し、較正および測定の平均化を用いる。最後に、キャパシタアンダーテストのＱまたは損失を正確に抽出するために、Ｓ．ＴｏｎｃｉｃｈおよびＲ．Ｅ．Ｃｏｌｌｉｎによる１９９２年９月発行の「Ｄａｔａ Ｒｅｄｕｃｔｉｏｎ Ｍｅｔｈｏｄ ｆｏｒ Ｑ Ｍｅａｓｕｒｅｍｅｎｔｓ ｏｆ Ｓｔｒｉｐ−Ｌｉｎｅ Ｒｅｓｏｎａｔｏｒｓ」ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｉｎ ＭＴＴ、Ｖｏｌ．４０、Ｎｏ．９、１８３３〜１８３６ページ（参考のため、本明細書中に援用する）に略述されるような測定データの適切な解析が必要とされる。

上述の損失の各々を最小化、消去または限度内にとどめるために、上述の結果を用いて、全損失が
Ｌ_ｔ＝Ｌ_ｇｅｏｍ＋Ｌ_{ｍｅｔａｌ}＋Ｌ_ｆ−ｅ＋ΔＬ_ｍｉｓｃ
として再び示され得る。

上述のように、Ｌ_ｆ−ｅの正確な測定値を取得するために、Ｌ_ｇｅｏｍおよびＬ_{ｍｅｔａｌ}の両方が量子化され、かつ解析的に除去され得る。Ｌ_ｇｅｏｍは、損失のないｆ−ｅ材料の想定に基づいて、回路の正確な電磁シミュレーションから決定され得る。Ｌ_{ｍｅｔａｌ}は、金属損失を想定する導電率ＳＲ（適切な場合）、および表皮深さの式を用いて決定され得る。最後の項ΔＬ_ｍｉｓｃは、他の損失メカニズムの、または有限境界（ｆｉｎｉｔｅ ｂｏｕｎｄｓ）からの不完全な除去、あるいはＬ_{ｍｅｔａｌ}およびＬ_ｇｅｏｍの不完全な除去、あるいはこれらの両方の組み合わせを表す。前節において述べられたように、ｆ−ｅ膜／コンポーネント特性を正確に測定するために、これは最小化および限度内にとどめられるべきである。

最後に、アルミニウムへのＬ_ｆ−ｅの影響を低減するために、ｆ−ｅ膜がチューニングのために必要とされる領域にのみ堆積され、他のどこにも堆積されないように、ｆ−ｅ膜の選択的堆積が用いられなければならない。

すべての損失メカニズムを考慮し、かつ、これらの損失を消去するか、または限度内にとどめるプロセスは、ｆ−ｅ損失を決定するだけでなく、低損失チューナブルフィルタの正しい設計ガイドラインもまた確立する。Ｌ_ｆ−ｅを知ることは、ｆ−ｅ膜を用いて任意のタイプの最適設計を行うために必要なｆ−ｅ膜のベースラインを設計者に与える。これを知ることは、例えば、損失正接をチューニング可能性と有効にトレードオフすべき場合に必要である。簡単に言うと、正確な製作および測定技術は、均一のｆ−ｅ膜損失特性および用途をもたらす。

損失を最小化する上述の技術が所与のものであるとして、ｆ−ｅキャパシタの３つのタイプの好適な実施形態が、次に述べられ得る。これらの設計は、Ｌ帯域（１〜２ＧＨｚ）において使用するためのものであるが、本発明の教示は、他の周波数帯域のｆ−ｅキャパシタを設計するために用いられ得ることを理解されたい。

無線ハンドセットのセルラー帯域（８００〜１０００ＭＨｚ）およびＬ帯域（１〜２ＧＨｚ）において使用するための好適なｆ−ｅチューナブルギャップキャパシタ１０が１ａおよび１ｂに示される。ギャップキャパシタ１０は、好適には、５．０マイクロインチＲＭＳよりも小さいＳＲを有する、＞９９％の純度の、０．５〜１．０厚さのアルミナ、ＭｇＯまたはサファイア基板１２上に形成される。あるいは、ギャップキャパシタは、任意の数の共振器構造の前面または背面または側壁に直接パターニングされ得る。実施例は、同軸、モノブロックまたはストリップ線共振器である。このようなキャパシタは、共振器へのその電気的接続点に可能な限り近くなるように製作されるべきである。

基板１２は、他の要件に依存して金属グラウンド平面１４を有し得る。しかしながら、好適な実施形態は、グラウンド平面を用いずに浮遊キャパシタンスを最小化することである。好適には、ＢＳＴＯ、あるいは他の適切な、または最大キャパシタンスおよびチューニング範囲を得るための好適なｆ−ｅ材料で形成された、厚さが約０．１〜２．０ミクロンの、ｆ−ｅ層１６が基板１２上に堆積される。より好適には、層１６は、０．５〜１．０ミクロンの厚さである。Ｂａ／Ｓｒフラクションの他の成分とのドーピング、合金、混合、および／またはアニールは、所望のチューニング特性および損失（ｔａｎδ）、従って、Ｑも決定する。

一般に、チューニング特性は、最小チューニング電圧を有する最低限必要とされるチューニング範囲を満たすことが好ましい。好適には、他のエレメントがドーピングされたか、または前処理または後処理アニーリングを行ったか否かに関わらず、室温での作業の場合のＢａ_ｘＳｒ_１−ｘＴｉＯ_３の組成においてｘ＝０．５である。ＢＳＴＯを除く他のｆ−ｅ材料がウェルとして用いられ得ることを理解されたい。ｆ−ｅ層１６上に形成された金属層１８は、好適には、３．０〜５．０ミクロンの幅でのギャップ２０を規定する。好適には、金属層１８は、０．５〜６．０ミクロンの厚さである。より好適には、金属層１８は、１．５〜２．５ミクロンの厚さである。ギャップ２０は、要件および処理用機器に依存してこの範囲よりも幅広いか、または狭くなり得ることが理解されたい。ＰＣＳ帯域における最小の追加的損失について、生じたキャパシタンスは、０ボルトＤＣにおいて約０．６ｐＦ〜１．５ｐＦであるが、セルラーＣＤＭＡ帯域については、約１．０ｐＦ〜３．０ｐＦであり得る。キャパシタの幅Ｗ１７は、さらに、用いられる特定のｆ−ｅ膜および所望のギャップ２０に依存してｆ−ｅキャパシタンスを決定する。この幅は、通常、０．２５ｍｍ〜２．０ｍｍであり得る。生じたキャパシタは、２．０ＧＨｚにおいて、少なくとも１６０のＱを提供すべきである。

ｆ−ｅ膜からの追加的損失を最小化するために、選択的堆積が用いられなければならない。すなわち、ｆ−ｅ膜は、上述のように、チューニングのために必要とされる場所にのみ堆積され、他のどこにも堆積されない。図１ａに示されるように、例えば、図１ａのギャップキャパシタ２０において、ギャップ２０の周囲の狭い領域Ｄ_ｆ−ｅにおいて所望のｆ−ｅ膜１６が堆積され得る。Ｄ_ｆ−ｅは、製作時に、ギャップ２０がｆ−ｅ膜にわたって繰り返しパターニングされ得る（マスク位置合わせの許容誤差を見越して）ことを確実にし、かつ、チューニングプロセスのためにギャップ２０の下の必要とされる領域を覆うために十分な大きさである。Ｌ帯域ＰＣＳフィルタについては、Ｄ_ｆ−ｅ＝０．２〜０．５ｍｍが適切であり、０．２ｍｍが好適である。動作周波数が大きくなると、Ｄ_ｆ−ｅは小さくなり得る。動作周波数が小さくなると、Ｄ_ｆ−ｅは大きくなり得る。

ｆ−ｅ膜の特性、およびその製作は、キャパシタ損失全体に重要な影響を及ぼす。ｆ−ｅ膜損失を軽減および最小化するための複数の技術が存在する。ｆ−ｅ膜の１つの特徴は、ｆ−ｅ膜の損失およびチューニング可能性が、通常、逆の関係を有することである。すなわち、これらは、通常、互いにトレードオフされなければならない。大抵の場合、ｆ−ｅκチューニング範囲が大きいほど、ｆ−ｅ損失が大きい。

従って、ｆ−ｅ材料が約３〜１のκチューニング範囲を達成し得る場合であっても、所与のフィルタアプリケーションには、少しのチューニングしか許容され得ない。この場合、少しのチューニングが選択され、損失が少ないという利益がある。

周波数チューニング可能性へのκチューニング可能性の効果は、整合回路のトポロジーによって決定される。この効果は、ｆ−ｅ材料を選択する際にも考慮されなければならない。しかしながら、ｆ−ｅ損失のｆ−ｅのｋチューニング可能性へのトレードオフの正確な特性決定がなされない場合、設計者が最適なｆ−ｅ材料を選択することは困難である。このトレードオフの正確な特性決定は、設計者が最適なｆ−ｅ材料を選択することを可能にする（最低損失を提供する一方で、チューニング要件を満たす）。

ギャップキャパシタのＬ_ｇｅｏｍを参照して、損失に主に寄与するのは、ギャップによって形成された４つの隅である。これらの損失は、これらの隅を丸くすることによって低減され得る。

ギャップおよびインターデジタルキャパシタと比較して、オーバーレイキャパシタは、最低Ｌ_ｇｅｏｍを有する。オーバーレイキャパシタは、平行のプレートジオメトリの実施例であり、ここで、プレート寸法（長さおよび幅）は、プレート離隔距離（ｐｌａｔｅ ｓｅｐａｒａｔｉｏｎ）よりもはるかに大きい。このようなジオメトリが所与のものであるとして、プレート間の電界のほとんどは、エッジに沿うフリンジ部分（ｆｒｉｎｇｉｎｇ）を除いて均一である。このようなフリンジ効果は、当該分野において周知のように保護帯域の使用によって著しく低減され得る。従って、平行のプレートキャパシタからのジオメトリ損失は、かなり低い。さらに、平行のプレートジオメトリは、小さい制御電圧振動から、高チューニングとともに高キャパシタンスを提供し得る。

好適なオーバーレイキャパシタ３０は、Ｌ_ｇｅｏｍへの寄与率を最小化する図２ａ、図２ｂ、図２ｃ、および図３に示される。キャパシタ３０は、２５ｍｉｌのアルミナ基板３１上に直接的に堆積される。第１の金属層３４は、基板３１に接着される。金属層３４の形状もまた図２ｂに示される。強誘電体層３６は、金属層３４上に位置する。オーバーレイキャパシタ３０を形成するために、誘電体層３６上に形成された金属パッド４０が第１の金属層３４の一部分に重ねられる。図３は、重なる部分の拡大図を示す。金属パッド４０と金属層３４の両方は、適切なキャパシタンスのオーバーレイキャパシタ３０を形成する先細になった領域を有する。さらなる金属パッド４１が金属層３４に重なり、ＤＣブロックキャパシタ４２を形成する。金属パッド４１は、先細にされてＤＣブロックキャパシタ４２の適切なキャパシタンスを形成する。

最も尤度が高いｆ−ｅ膜の高誘電率（κ）が用いられるために、オーバーレイキャパシタ３０は、面積が非常に小さいにもかかわらず、１．５ｐＦのキャパシタンス（Ｃ_ｆ−ｅ）を提供し得る。高電圧（５００〜１０００ｋΩ）のチップレジスタを取り付けるために接着バイアスパッド４４が提供される。ｆ−ｅ膜は、オーバーレイキャパシタ３０の下だけでなく、ブロックキャパシタ４２の下にも堆積されることに留意されたい。しかしながら、ＤＣブロックキャパシタ４２のキャパシタンス（Ｃ_ＤＣ）への効果は、Ｃ_ＤＣ＞１８０ｐＦおよびＣ_ｆ−ｅ＜１．５ｐＦである場合、最大Ｖ_ＤＣバイアス（好適には１０Ｖ ＤＣ）未満であっても重要ではない。これは、ＤＣブロックキャパシタが、キャパシタンスがｆ−ｅチューニングによって低減された場合であっても十分に高いキャパシタンスを有し、依然としてＣ_ｆ−ｅへの最小の影響を有するためである。

このような実施形態０．７＜Ｃ_ｆ−ｅ＜１．５ｐＦにおいて、ｆ−ｅ ｋは、約１０００であり、重なるキャパシタ３０を形成する金属パッド４０の重なった部分は、約７．０μｍ×７．０μｍであり、ｆ−ｅ膜の厚さは、約１．０μｍである。金属層３４は、Ｐｔであり得、＜０．５μｍの厚さを有する。金属パッド４０および４１は、Ａｇであり得、約１．５〜２．５μｍの厚さを有する。

薄膜（ｔ_ｆ−ｅは約１．５μｍ未満）のｆ−ｅ材料について述べられたが、く、約１．０ｍｍ未満であると規定される。バルクは、約１．０ｍｍよりも大きい。厚膜ｆ−ｅ材料の製作および用途は、薄膜ｆ−ｅ材料のものとかなり異なる。これは、通常、著しい追加的厚さを生成するために、貼り付けまたはｓｏｌ−ｇｅｌ技術、および、ｆ−ｅ材料を含む。追加的厚さ、および、特に、低減されたコストは、ｆ−ｅ性能がいくらか劣化されること、とりわけ、チューニング可能性が低減されるという代償を払って得られる。

オーバーレイキャパシタのＬ_ｇｅｏｍがギャップキャパシタＬ_ｆ−ｅのものよりも低い一方で、ｒｆフィールドのすべてがｆ−ｅ膜において集中するので、オーバーレイキャパシタのＬ_ｆ−ｅはより高くなり得る。ギャップキャパシタにおいて、ｒｆフィールドは、部分的に空中に、部分的にｆ−ｅ膜に、および部分的に基板にある。同じ理由で、オーバーレイキャパシタは、所与の印加された電圧の場合に、ギャップキャパシタよりも大きいキャパシタンスチューニング可能性を有する。

所与の断面積の場合に、ＩＤＣは、ギャップキャパシタよりも高いキャパシタンスを提供し得る。しかしながら、ギャップ空間を含むＬ_ｇｅｏｍへの主な寄与率に関して、より損失が大きく、ギャップ空間が小さくなると損失が大きくなる。同様に、フィンガー幅が小さくなると損失は大きくなる。フィンガー長さもまた損失に影響を及ぼし、特に、ＩＤＣのマイクロストリップ（最も一般的）が実現された場合に、このような構造においては奇数モード（ｏｄｄ−ｍｏｄｅ）の損失が支配的であので、フィンガー長さが大きくなると損失は大きくなる。さらに、さらなる鋭い隅から損失が導入されるために、フィンガーの数が増加すると、損失が増加する。フィンガーの数の増加は、通常、ＩＤＣのキャパシタンスを大きくするために用いられる。

ｆ−ｅ分野における多くの研究者は、幅が狭いフィンガーおよびギャップ（各＜５．０μｍ）を有するＩＤＣを用いて、ｆ−ｅ膜の特性を決定してきた。このようなＩＤＣ構造は、高Ｌ_ｇｅｏｍをもたらし、従って、それ自体は低Ｑであるので、これは問題をはらむ。通常、Ｑは、Ｌ_ｆ−ｅがない場合であっても、約１．０ｐＦの場合、２．０ＧＨｚで１００よりもはるかに小さい。これは、Ｌ_ｆ−ｅを測定することをかなり困難にする。上述のように、ブロードバンド測定技術の普及は、Ｌ_ｆ−ｅの測定をさらに混乱させる。

Ｌ_ｇｅｏｍへの寄与率を最小化する好適なＩＤＣキャパシタ６０が、図４に示される。約０．２〜１．５ｍｍの厚さの、９９．５％の純度のアルミナ、ＭｇＯ、サファイア、または他の適切な基板６２上に形成される。ｆ−ｅ層６４は、基板６２上に形成される。入力ポート６６および出力ポート６８は、ＩＤＣキャパシタ６０に結合される。１．５〜３．０ミクロンの厚さを有し、かつｆ−ｅ層６４上に堆積される金属層７０は、約５．０ミクロンのギャップ空間７２、および、約１５０ミクロン、または可能な場合、これより大きいフィンガー幅７０を形成する。

チューナブル整合回路を生成するために用いられ得るチューナブルインダクタが次に記載される。マイクロストリップインダクタは、図４ｂに示されるように、幅が狭い線の短い長さ１として製作され得る。図４ｂは、マイクロストリップ線の２つの部分７０２と７０４との間に電気的に接続され、かつ位置するマイクロストリップインダクタ７００を示す。幅Ｗ_Ｌおよび長さｌ_Ｌは、図４ｂに示され、図４Ｃに示される回路モデルを参照するために、入力および出力平面ＡおよびＡ’もまた示され、後から記載される。

であり、ここで、

であり、
ε_ｅｆｆ＝実効誘電率であり、

であり、ｃ＝光の速度であることに留意されたい。

インダクタ７００は、以下の式

によって与えられたインダクタンスＬを有し、ここで、
Ｚ_ｏ＝幅が狭い誘導線の特徴的なインピーダンスであり、

＝２πｆは、ｒｆ信号のラジアン周波数である。

マイクロストリップ線の実効誘電率ε_ｅｆｆには、薄い（厚さｔ＜約１．５μｍ）ｆ−ｅ膜を図４ｂにおいて用いられたベース基板の最上部、および金属層のすぐ下に導入することによって影響が及ぼされ得る。バイアスは、線に印加され得る。このタイプ（単一の直線型マイクロストリップ線）のインダクタは、通常、Ｌ＜約１．０ｎＨに制限される。制限要因は、幅が狭いＷ_Ｌと関連した高抵抗、および特定の用途によって決定される導電要件である。同様の誘導線が、約４．０ｎＨまでの比較的大きいインダクタンスＬを可能にするように曲線または螺旋で製作され得る。このタイプのインダクタは、コプレナ導波路（ＣＰＷ）、またはストリップ線トポロジーとしても製作され得る。インダクタンス値Ｌおよびチューニング範囲の両方は、このアプローチに制限される。厚膜ｆ−ｅ製作の使用は、ε_ｅｆｆおよびＺ_０の潜在的な多様性を提供するので、チューニングインダクタにとって大きい利益であり得る。

図４ｂにおける回路の等価回路モデルは、図４Ｃに示される。インダクタ７００が図４Ｃにおいて等価インダクタ７２２として示される。図４ｂのマイクロストリップ部分７０２および７０４のグラウンドに対する寄生キャパシタンスを表すキャパシタ７２４および７２６もある。等価の入力および出力平面ＡおよびＡ’もまた図４Ｃに示される。入力および出力平面Ａは、インダクタ７２２およびキャパシタ７２４に結合される。キャパシタ７２４は、グラウンドに結合される。インダクタ７２２もキャパシタ７２６に結合される。キャパシタ７２６は、グラウンドに結合される。インダクタ７２２も入力および出力平面Ａ’に結合される。

シャントキャパシタ７２４および７２６の値は、特定の回路において引き出され得る。これらの値は、例えば、インダクタに隣接して位置するシャントキャパシタによって両側で吸収される。

整合回路は、当該分野において公知の任意のトポロジーであり得る。いくつかのチューナブル整合回路が、次に、記載される。図５を参照して、入力１３１と出力１３４との間に結合された直列チューナブルキャパシタ１２５、およびシャントインダクタ１２８を有するチューナブル整合回路１２２が示される。図６は、入力１４６と出力１４９との間に結合されたシャントインダクタ１４０および直列キャパシタ１４３を有するチューニング整合回路１３７を示す。図７は、入力１６１と出力１６４との間に結合された直列インダクタ１５５およびシャントキャパシタ１５８を有するチューナブル整合回路１５２を示す。図８は、入力１７６と出力１７９との間に結合されたシャントキャパシタ１７０および直列インダクタ１７３を有するチューナブル整合回路１６７を示す。あるいは、図５〜図８のいずれかにおいて、インダクタ１２８、１４０、１５５、１７３は、チューナブルであり得るか、または、キャパシタ１２５、１４３、１５８、１７０およびインダクタ１２８、１４０、１５５、１７３がチューナブルであり得る。制御電圧は、図５〜図８において、複数の場合が示されるインダクタを用いてｆ−ｅキャパシタに印加され得る。あるいは、制御電圧は、キャパシタの適切な設計によって、ｆ−ｅキャパシタそれ自体に印加され得る。

図９および図１０は、より複雑な整合回路を示す。図９は、ｐｉ整合回路１０２のブロック図である。図９は、ｐｉ整合回路１０２のブロック図である。ｐｉ整合回路１０２は、入力１０８とグラウンド１１４との間に結合された第１の反応性素子１０６を有する。第２の反応性素子１１２は、入力１０８と出力１１６との間に結合される。第３の反応性素子１１８は、出力１１６とグラウンド１１４との間に結合される。各反応性素子１０６、１１２、１１４は、インダクタまたはキャパシタのどちらかを備え得る。反応性素子のいずれか、またはすべては、集合素子か、または分布素子として実現され得る。反応性素子１０６、１１２、１１４の少なくとも１つはチューナブルである。これは、整合回路１０２がチューナブルであることを可能にする。

図１０は、Ｔ型整合回路６０のブロックである。Ｔ型整合回路６０は、入力６３と第２の反応性素子６９との間に結合された第１の反応性素子６６を有する。第２の反応性素子６９は、第１の反応性素子６６とグラウンド７２との間に結合される。第３の反応性素子７５は、第１および第２の反応性素子６６、６９と出力７８との間に結合される。各反応性素子６６、６９、７５は、インダクタまたはキャパシタのどちらかを備え得る。示された素子のいずれか、またはすべてが集合素子または分布素子であり得る。反応性素子６６、６９、７５の少なくとも１つがチューナブルである。これは、整合回路６０がチューナブルであることを可能にする。

図５〜図１０は、代表的なチューナブル整合回路を示す。より複雑な整合回路は、図５〜図１０に示された整合回路を組み合わせることによって、および、示されるこれらのコンポーネントと直列およびシャントのコンポーネントを追加することによって構成され得る。

ｆ−ｅキャパシタのキャパシタンスは、常に、ＤＣ（制御）電圧とともに低下する。整合ネットワークの最適トポロジーは、これを考慮に入れなければならない。歴史的に、スミスチャートが図表の支援であり、設計者は、ソースまたは負荷インピーダンスをプロットし、その後、整合回路トポロジーを選択して、ソースまたは負荷インピーダンスを所望の位置、好適には５０Ωに移動した。

あるいは、ｆ−ｅ材料の温度依存性は、温度の関数としてＤＣ制御電圧を変更することによって制御され得る。これが行われ得る１つの方法は、ダイオードまたはサーミスタ等の温度センサに沿ってメモリに格納されたルックアップテーブルを用いる。

ｆ−ｅの温度依存性は、適切なｆ−ｅ材料の製造によって低減され得る。好適な強誘電性状態において、材料のキュア温度は、動作温度範囲未満である。キュア点を低温に移動することによって、ｆ−ｅ材料の温度変化を少なくされ得る。これは、チューニング可能性の低下と引き換えに得られる。

図表のスミスチャートは、広く普及した複数の回路シミュレーションソフトウェアパッケージ上に実装されてきた。例は、Ｅａｇｌｅｗａｒｅ（別個の整合プログラムも有する）およびＭｏｍｅｎｔｕｍである。これらのツールは、最適または所望の整合回路トポロジー、および所与の用途のために必要とされる整合回路の数を選択するために用いられる。

図１１は、デバイスインピーダンス２４をターゲットインピーダンス２６にチューニングするために用いられる誘電体チューナブル整合回路２２を示すブロック図である。整合回路２２は、キャパシタ２８およびインダクタ３０を備える。第１の実施形態において、キャパシタ２８は、第１の誘電率調節メカニズム３４を有し得る。キャパシタ２８および誘電率調節メカニズム３４は、共に、チューナブルキャパシタ３２を備える。

誘電率調節メカニズム３４は、誘電体材料のいくつかまたはすべての誘電率をキャパシタ２８の直前で調節する。これは、キャパシタ２８のキャパシタンスをシフトさせる。これは、次に、デバイス５１および組み合わされた整合回路２２のインピーダンスをシフトさせる。このようにして、インピーダンスは、ターゲットインピーダンス２６を整合させるために選択的にチューニングされ得る。

第２の実施形態において、インダクタ３０は、第２の誘電率調節メカニズム３３を有し得る。インダクタ３０および第２の誘電率調節メカニズム３３は、共に、チューナブルインダクタ３１を備える。誘電率調節メカニズム３３は、誘電体材料をインダクタ３０の直前で調節する。これは、インダクタ３０のインダクタンスをシフトさせる。これは、次に、デバイス５１および組み合わされた整合回路２２のインピーダンスをシフトさせる。このようにして、インピーダンスは、ターゲットインピーダンス２６を整合させるために選択的にチューニングされ得る。

第３の実施形態において、整合回路２２は、両方のチューナブルコンポーネント、すなわち、チューナブルキャパシタ３２およびチューナブルインダクタ３１を有し得る。

第１、第２および第３の実施形態の各々において、第１の制御ソース９６または第２の制御ソース９８、またはこれらの両方が存在し、制御信号を誘電率調節メカニズム３４および３３に送信する。

インピーダンスの整合は、整合回路２２において非常に低い全損失が維持される間に達成される。５つの特定の損失が図１１に示される。第１の誘電率調節メカニズム３４と関連した損失５３がある。この損失５３は、強誘電体材料損失正接、またはＬ_ｆ−ｅであり得る。キャパシタ２８と関連付けられた損失５５がある。この損失５５は、Ｌ_{ｍｅｔａｌ}とＬ_ｇｅｏｍとの組み合わせであり得る。第２の誘電率調節メカニズム３３と関連した損失５４がある。この損失５４は、強誘電体材料損失正接、またはＬ_ｆ−ｅであり得る。インダクタ３２と関連した損失５６がある。この損失５６は、Ｌ_{ｍｅｔａｌ}とＬ_ｇｅｏｍとの組み合わせであり得る。最後に、整合回路２２全体と関連した損失５７がある。この損失５７は、Ｌ_{ａｔｔａｃｈ}と、Ｌ_ｓｕｂと、Ｌ_ｒａｄとの組み合わせであり得る。

これらの損失の各々は、上述の技術によって消去されるか、または限度内にとどめられる。従って、この整合回路２２は、無線ハンドセット、または低損失を必要とする他の通信システムにおいて使用され得るために十分な低損失を導入する。

ｆ−ｅチューナブル整合回路は、無線ハンドセットにおける種々の場所において用いられ得る。特に、これらの回路は、アンテナをデュプレクサに、デュプレクサまたはマルチプレクサへの整合、およびＰＡおよびＬＮＡの入力および出力における整合において用いられ得るが、これらに限定されない。これらの回路は、さらに、必要に応じて、中間周波数（ＩＦ）ストリップにおいて、チューニングを提供するためにも用いられ得る。

図１２は、増幅器１０７に結合された２つの整合回路１０１および１０４のブロック図を示す。増幅器１０７は、電力増幅器（ＰＡ）、低雑音増幅器（ＬＮＡ）または他の適切な増幅器のいずれかであり得る。第１の整合回路１０１は、入力回路１１０によって見出されたインピーダンスを第１のターゲットインピーダンスに設定する。ターゲットインピーダンスは、増幅器１０７の入力インピーダンスとは異なり得る。整合回路１０１は、この差異を補償する。第２の整合回路１０４は、増幅器１０７によって見出されたインピーダンスを第２のターゲットインピーダンスに設定する。第２のターゲットインピーダンスは、第１のターゲットインピーダンスと同等であり得る。

整合は、広い範囲の周波数を介して達成され得る一方で、デバイスの狭帯域特性を依然として維持する。増幅器のインピーダンスがチューニングされている間、このインピーダンスを制御できる一方で、信号経路における損失を低減する。

制御回路１０１および１０４の制御は、図１２に示されるように、電力サンプリング回路１０８、電力検出回路１０３および制御回路１０５によって実装され得る。電力サンプリング回路１０８は、増幅器１０７の出力に結合される。これは、増幅器１０７の電力出力をサンプリングし、かつこの信号を電力検出器回路１０３に伝送する。電力検出回路１０３は、増幅器１０７の電力レベルを検出し、かつこの信号を制御回路１０５に伝送する。制御回路１０５は、入力として電力検出器回路１０３によって検出された電力レベルを受信する。制御信号は、制御回路１０１および１０４においてｆ−ｅ材料に印加されるＤＣ電圧を変更する。従って、整合回路１０１および１０４は、増幅器１０７の電力出力に応答し得る。

電力サンプリング回路１０８、電力検出回路１０３および制御回路１０５は、共に、制御ソースを備える。電力検出器回路１０３は、例示のためにのみ、ダイオード、キャパシタおよびインダクタとして示される。任意の適切な電力キャパシタが用いられ得る。

これに代わる制御ソースが図１５に示される。帯域選択信号は、ソース２２１を制御するための入力２３７として受信される。制御ソース２２１は、電圧ソース２２３およびルックアップテーブル２２９を含む。帯域選択信号に応答して、制御ソース２２１は、選択された帯域に対応するルックアップテーブル２２９における値をルックアップする。この値は、制御ソース２２１によって制御回路２２５に印加される電圧を表す。この電圧は、整合回路２２５のインピーダンスを変更する制御信号を含む。

ＰＡにおけるｆ−ｅチューニングは、所与のデバイスの出力インピーダンス整合を電気的に調節して、これを、温度を介して最適化し得るだけでなく、公知の必要な電力出力が所与のものであるとして、ＰＡの負荷線を動的に変更し得る。出力電力の広い範囲の下で、ＰＡの負荷線を最適化する能力は、最適電力効率を取得するため、従って、Ｄ．Ｃ．電力ソース、すなわち、無線ハンドセットの場合のバッテリーの電力消費を最小化するための鍵である。これは、通話時間を延長し、かつ熱散逸を低減する。

ｆ−ｅチューナブル増幅器が処理し得る最大出力電力は、ｆ−ｅ材料の非線形性およびシステム要件全体によって制限される。無線ハンドセット（ｈａｎｄｓｅｔ）については、隣接する、および／または同一チャネル干渉の伝送（ＰＡ）非線形性に関する許容可能な限界を規定するＩＳ−９５またはＩＳ−９８等の適切な標準規格がある。ＰＡの線形性が改善されることによって、比較的小さいデバイスにおいて直接的な正の効果がもたらされ、および／またはこれらの標準規格を満たすためにバイアス電流が用いられることがあまり必要とされない。ｆ−ｅ材料の線形性は、考慮されなければならない。本明細書中に記載されたｆ−ｅ材料は、特定の非線形性を有する。ｆ−ｅ膜の特定の選択は、所与のシステムの非線形性の許容誤差によって決定される。

さらに、増加した出力電力は、当業者に明らかであるように、従来のデバイスの平行化によって達成され得る。ｆ−ｅチューニング可能性は、これらの場合も利用され得る。

ｆ−ｅ材料は、さらに、ＬＮＡのためになり得る。ＬＮＡは、出力とともに、デバイスの最適入力インピーダンス整合のために電気的に調節され得、最適雑音指数およびインタセプト点を提供する。ＰＡの場合のように、これもまた、温度を介して制御され得る。増幅器の性能は、温度を介して変化する。これは、インピーダンスの、異なった温度での不整合、および／または能動デバイスの動作点におけるシフトをもたらし得る。ｆ−ｅチューニング可能性は、このインピーダンスの不整合を、
１）ｆ−ｅ材料の温度特性、および／または
２）選択された整合トポロジー
の適切な選択によって補償するために用いられ得る。

チューニング可能性は、ＬＮＳおよびＰＡが１以上の帯域を介して最適に動作することを可能にする。これは、特に、無線ハンドセットにおいて有用である。なぜなら、ハンドセットにおける空間の量は、制限されており、かつ、複数の動作帯域の間隔が狭いからである。空間の節減は、チューナブルコンポーネントを追加することによって消去される異なった帯域の独立したコンポーネントの数と比例する。調節可能性は、ハンドセットの製造業者が、多様な市場に対してハンドセットを製造するために、ＰＡおよびＬＮＡの設計の数を少なくてすますことを可能にする。これは、さらに、複数のＰＡおよびＬＮＡを必要とすることなく、広い地理的領域にわたってハンドセットの動作を可能にする。例えば、１つのＰＡまたはＬＮＡは、例えば、韓国、インドおよびＵ．Ｓ．のＰＣＳ帯域等の複数のＰＣＳ帯域をカバーし得る。

結果としての改善された整合は、アンテナゲインの向上につながり、さらに、送信側（必要な低いＰＡ電力、より線形）および受信側（感度が向上、より少ないＬＮＡバイアス電流が必要とされる）の両方のハンドセット性能をさらに向上させる。

チューナブル整合回路の別の実施例は、アンテナのインピーダンスをデュプレクサまたはダイプレクサのどちらかのインピーダンスに整合させるための整合回路である。これらの構成は、図１３および図１４に示される。図１３において、アンテナ４２が整合回路４４に結合される。整合回路４４は、デュプレクサ４６に結合される。整合回路４４は、アンテナ４２によって見出されたインピーダンスをターゲットインピーダンスに設定する。ターゲットインピーダンスは、デュプレクサ４６の入力インピーダンスとは異なり得る。整合回路４４は、この差異を補償する。整合インピーダンスは、さらに、デュプレクサ４６によって見出されたインピーダンスをターゲットインピーダンスに設定する。このターゲットインピーダンスは、アンテナ４２の入力インピーダンスとは異なり得る。整合回路４４は、この差異を補償する。

図１４において、アンテナ４８は、整合回路５０に結合される。整合回路５０は、ダイプレクサ５２に結合される。整合回路５０は、アンテナ４８によって見出されたインピーダンスをターゲットインピーダンスにセットする。ターゲットインピーダンスは、ダイプレクサ５２の入力インピーダンスとは異なり得る。整合回路５０は、この差異を補償する。整合インピーダンスは、さらに、ダイプレクサ５２によって見出されたインピーダンスをターゲットインピーダンスに設定する。このターゲットインピーダンスは、アンテナの入力インピーダンスとは異なり得る。整合回路５０は、この差異を補償する。ダイプレクサは、ＰＣＳおよびセルラー帯域を提供することが示される。これは、例示にすぎない。ダイプレクサは、他の帯域を提供し、これは、２つ以上の帯域を提供するマルチプレクサと置換され得る。

制御信号は、図１３および図１４の整合回路４４および５０それぞれに付与される。この制御信号は、図１２または図１５におけるものと類似の態様で、または任意の他の適切な方法で生成され得る。電力サンプラは、例えば、ダイプクサ４６のＴｘまたはＲｘポート、あるいはダイプレクサのＰＣＳまたはセルラーポートにおいて付与され得る。

結果として改善された整合は、さらに、送信側（必要な低いＰＡ電力、より線形）および受信側（感度が向上、より少ないＬＮＡバイアス電流が必要とされる）の両方のハンドセット性能をさらに向上させる。

本発明は、特定の実施形態を参照して記載されたが、この記載は、本発明の用途の例示にすぎず、限定すると理解されるべきでない。従って、開示された実施形態の特徴の種々の改変および組み合わせが上記の請求項に記載される本発明の範囲内である。

Claims (12)

1. 入力回路（１１０）と、
   前記入力回路（１１０）と増幅器（１０７）との間に接続された第１の整合回路（１０１）であって、前記入力回路（１１０）によって見られる調整可能な第１のインピーダンスを有する第１の整合回路（１０１）と、
   制御回路（１０５）と
   を含む通信デバイスであって、
   前記第１の整合回路（１０１）は、
   第１の容量性素子および第１の誘導性素子であって、前記第１の容量性素子または前記第１の誘導性素子のうちの少なくとも一方が、第１の強誘電体材料を含む、第１の容量性素子および第１の誘導性素子と、
   前記第１の強誘電体材料と動作可能に接続された第１の制御線と
   を含み、
   前記制御回路（１０５）は、前記通信デバイスの所定の値に応答して、前記第１の制御線上に第１の制御信号を出力し、
   前記強誘電体材料は、前記第１の制御信号に応答して、前記第１の容量性素子のキャパシタンスまたは前記第１の誘導性素子のインダクタンスを調整することにより、前記第１の整合回路（１０１）の前記第１のインピーダンスを調整し、
   前記増幅器（１０７）は、前記第１の整合回路（１０１）に接続されている、通信デバイス。
2. 前記制御回路（１０５）と前記増幅器（１０７）の間に接続された電力検出回路（１０３）であって、前記増幅器（１０７）の電力レベルを検出する電力検出回路（１０３）をさらに含み、
   前記制御回路（１０５）は、前記増幅器（１０７）の前記検出された電力レベルの所定の値に応答して、前記第１の制御信号を変更する、請求項１に記載の通信デバイス。
3. 前記第１の容量性素子は、キャパシタを含み、前記キャパシタは、ギャップ領域を含み、
   前記強誘電体材料は、前記キャパシタのキャパシタンス値を調整するために前記ギャップ領域に配置されている、請求項１に記載の通信デバイス。
4. 前記増幅器は、低雑音増幅器である、請求項１に記載の通信デバイス。
5. 前記増幅器は、電力増幅器である、請求項１に記載の通信デバイス。
6. 前記制御回路（１０５）は、ルックアップテーブルを含み、前記所定の値に対応する前記ルックアップテーブルにおける値に応答して、前記第１の制御信号を変更する、請求項１に記載の通信デバイス。
7. 前記制御回路に接続された温度センサをさらに含み、
   前記所定の値は、前記温度センサによって検出された温度であり、前記値は、前記温度に対応する、請求項６に記載の通信デバイス。
8. 前記増幅器（１０７）と第２の回路（１１３）との間に接続された第２の整合回路（１０４）をさらに含み、
   前記第２の整合回路（１０４）は、調整可能な第２のインピーダンスを有し、
   前記第２の整合回路は、
   第２の容量性素子および第２の誘導性素子であって、前記第２の容量性素子または前記第２の誘導性素子のうちの少なくとも一方が、第２の強誘電体材料を含む、第２の容量性素子および第２の誘導性素子と、
   前記第２の強誘電体材料と動作可能に接続された第２の制御線と
   を含み、
   前記制御回路（１０５）は、前記第２の制御線上に第２の制御信号を出力し、
   前記第２の強誘電体材料は、前記制御信号に応答して、前記第２の容量性素子のキャパシタンスまたは前記第２の誘導性素子のインダクタンスを調整することにより、前記第２の整合回路の前記第２のインピーダンスを調整する、請求項１に記載の通信デバイス。
9. 前記第１のインピーダンスと前記第２のインピーダンスとが実質的に等しい、請求項８に記載の通信デバイス。
10. 前記制御回路（１０５）と前記増幅器（１０７）との間に接続された電力検出回路（１０３）であって、前記増幅器（１０７）の電力レベルを検出する電力検出回路（１０３）をさらに含み、
    前記制御回路（１０５）は、前記増幅器（１０７）の検出された電力レベルの所定の値に対応する前記ルックアップテーブルにおける値に基づいて、少なくとも前記第１の制御信号を変更することにより、前記増幅器（１０７）の負荷線を変更する、請求項８に記載の通信デバイス。
11. 前記制御回路（１０５）に結合された帯域選択信号生成器をさらに含み、
    前記ルックアップテーブルにおける値は、選択された帯域の所定の値に対応し、
    前記制御信号は、前記制御回路（１０５）によって前記第１の整合回路（１０１）に印加されるべき電圧を含む、請求項６に記載の通信デバイス。
12. 前記帯域選択信号生成器は、米国のパーソナルコミュニケーションシステム（ＰＣＳ）帯域および米国のセルラー帯域のうちの少なくとも一方を選択するセレクタを含む、請求項１１に記載の通信デバイス。

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