JP2004524770A - チューナブル強誘電性フィルタ - Google Patents

Abstract

本発明は、強誘電体キャパシタを有するチューナブルバンドパスフィルタにおける損失を数量化および低減する。要求された挿入損失および共振器のＱ値が与えられると、強誘電体キャパシタの特定のトポロジーの結果として生じる幾何学的損失および金属損失が、許容可能な強誘体電損失を数量化するために説明される。本発明によるチューナブル電磁気信号フィルタは、共振器およびチューナブルギャップキャパシタを含み、チューナブルギャップキャパシタは、基板と、基板上に堆積された強誘電体フィルムと、強誘電体フィルム上に形成され、ギャップを定義する金属層とを含み、ギャップキャパシタは、幾何学的損失の寄与を最小にするように構成された幾何学形状を有し、約２ＧＨｚの周波数で少なくとも１６０のＱを有し、共振器およびチューナブルギャップキャパシタは、約−５０℃〜約１００℃の温度範囲で動作するように配置される。
【選択図】図１１ａ

Description

【技術分野】
【０００１】
（関連出願）
本出願は、米国仮特許出願第６０／２８３，０９３号（２００１年４月１１日出願）の利益を主張する。同出願は、本明細書において参考として援用される。
【背景技術】
【０００２】
（背景）
（関連技術の説明）
バンドパスフィルタ等のフィルタは、通信およびエレクトロニクスにおいて多くの用途を有する。例えば、無線通信では、所与の周波数バンドが多くの無線ユーザを適応させなければならない。あまりに多くのユーザを適応させるために、混雑した周波数割当が提供されるので、厳密なバンドパスフィルタリング要求が達成されなければならない。
【０００３】
現在、無線ハンドセットは、フィルタリング仕様を満たすために固定チューニングバンドパスフィルタ（ＢＰＦ）を使用する。このようなフィルタの設計が複雑であるのは、それらが特定の大きな帯域外リジェクションを同時に達成しながら可能な限り最低のバンドパス挿入損失（Ｉ．Ｌ．）を達成しなければならないからである。特定の例として、固定帯域幅フィルタを用いるフルバンドＰＣＳ ＣＤＭＡハンドセットを考慮する。ＰＣＳ送信（ＴＸ）バンドは、受信（ＲＸ）バンド（１９３０〜１９９０ＭＨｚ）において少なくとも３８．０ｄＢ帯域外リジェクションを有しながら、帯域内（米国では１８５０〜１９１０ＭＨｚ）で−３．５ｄＢ以下のＩ．Ｌ．を有するべきである。
【０００４】
さらに、このＢＰＦは、高さに関する最大の制限でこれらの仕様を満足しなければならない。今日の通話器での典型的な高さ制限は、例えば、４．０ｍｍ以下である。これらの厳しい電気的要求を満足し、可能な限り最小のサイズおよび高さをさらに所有するために、個々の同軸共振器エレメントまたはモノブロック構造のいずれかから構成された高次（＞２次）の固定チューニングフィルタが通常必要である。さらに、帯域外リジェクション仕様を満足するために、通過ゼロ（ｔｒａｎｓｍｉｓｓｉｏｎ ｚｅｒｏ）が通常要求されるが、バンドエッジにおいてＩ．Ｌ．が増加する。セラミックおよび製造許容度の変動のため、製造供給元（ｖｅｎｄｏｒ）は、それらの製造の間に固定チューニングフィルタの特性を個々にチューニングしなければならず、運転コストがより高くなる。
【０００５】
さらに、１より多い周波数バンドがサポートされる場合（例えば、米国、韓国およびインドではＰＣＳバンドをサポートする）、複数の固定チューニングＢＰＳが必要であり、さらなる損失を導入する余分なスイッチを必要とする。パワー増幅器および低ノイズ増幅器が、これらの複数のバンドを介して操作するために十分なバンド幅を有する場合であっても、これは正しい。
【０００６】
チューナブルＢＤＦは、任意の特定の時間において要求されるパスバンドより広いバンド幅をカバーするために、いくつかのバンドを介する一つのＢＰＦまたは低次フィルタの使用を可能にする。チューナブルＢＰＦでのチューニング能力を提供するために、可変電気容量を提供することが可能なコンポーネントが通常用いられる。
【０００７】
可変キャパシタを実現するためにいくつかの構造が現在用いられている。例えば、可動平行板が、家庭ラジオのチューナーとして長年用いられている。しかしながら、このようなプレートは、非常に現代的な用途に使用するにはあまりにもかさ高く、騒々しく、および非実用的である。
【０００８】
別の代替である電子バラクタは、印加された電圧に応じて電気容量をチューニングする半導体デバイスである。バラクタは、典型的には、特に、５００ＭＨｚ以上の用途において、騒々しく、かつ損失があるので、高性能が要求される高周波数、低損失用途には効率的ではない。
【０００９】
別の代替である微小電気機械システム（ＭＥＭＳ）は、印加された制御信号に応答して電気容量間で切り換え得る微小スイッチングデバイスである。しかしながら、それは、費用がかかり、製造することが困難であり、信頼性が立証できない。大抵の場合に、それは、別個の調節を提供し、この点で、システムは、固定キャパシタの限定された（かつ小さい）数の間で選択しなければならない。
【００１０】
強誘電体チューナブルキャパシタが、試行されている別の代替である。強誘電体（ｆ−ｅ）材料は、材料の一つの分類であり、典型的には、セラミック希土類酸化物であり、その顕著な特徴は、それらの比誘電率（κ）、および、結果として、誘電率（ε）が、印加された低速変動（ＤＣまたは低周波数）電場に応じて変化することである。材料の比誘電率（κ）と誘電率（ε）との関係は、以下で与えられる。
【００１１】
ε＝κε_０
ここで、ε_０は、真空の誘電率である。現在、ｆ−ｅの特性を持つ数百の既知の材料がある。典型的なｆ−ｅ材料では、約３：１程度だけ、κの範囲を取得し得る。このようなκの変化を発生するために要求されるＤＣ電圧は、ＤＣ制御電圧が印加されるｆ−ｅ材料の大きさに依存する。それらの可変比誘電率の結果として、ｆ−ｅ材料を用いてチューナブルキャパシタを製造し得る。なぜならば、キャパシタの電気容量は、キャパシタコンダクタに近い誘電体の比誘電率に依存するからである。典型的には、チューナブルｆ−ｅキャパシタが、平行板（オーバーレイ）、インターデジタル（ＩＤＣ）、またはギャップキャパシタとして実現される。
【００１２】
既知のｆ−ｅ可変キャパシタでは、チタン酸バリウムストロンチウム、Ｂａ_ｘＳｒ_１−ｘＴｉＯ_３（ＢＴＯＳ）等の適切なｆ−ｅ材料の層が、キャパシタのコンダクタの一方または両方に隣接して配置される。ｆ−ｅ材料に印加される電場の強度および選択されたｆ−ｅ材料の内因的な特性に依存して、電気容量は、変化する。典型的には、ｆ−ｅフィルムのキュリー温度Ｔ_ｃより低い温度で、ｆ−ｅ材料は、強誘電性状態であり、変化する電場に対応する応答においてヒステリシスを示す。Ｔ_ｃより高い温度では、ｆ−ｅ材料は、常誘電状態であり、ヒステリシスを示さない。このため、一般的には、常誘電状態で動作させるためにＴ_ｃが予想される動作温度より低いｆ−ｅ材料を選び出し、強誘電状態のヒステリシス効果を回避する。
【００１３】
しかしながら、従来のｆ−ｅ可変キャパシタは、ハンドセット等の挿入損失に敏感な用途での使用には損失が多すぎることが判明している。さらに、これらのデバイスは、しばしば、予測不可能に実行し、ｆ−ｅチューナブルフィルタの最適な設計、構築、および使用を防止する。
【００１４】
したがって、当該技術において、低Ｉ．Ｌ．および高帯域外リジェクションで所望の周波数領域以上のチューニング可能な範囲を提供することが可能な改善されたチューナブルｆ−ｅフィルタおよびこのフィルタを設計するための方法が必要である。
【発明の開示】
【課題を解決するための手段】
【００１５】
（要旨）
固定チューニングバンドパスフィルタは、数ある要求の中でも特に、厳密なサイズ、挿入損失および帯域外リジェクションを満足しなければならない。チューナブルフィルタは、これらの要求を満足し得る場合に、固定チューニングバンドパスフィルタと交換する際に有用である。低次の、または他により良好なチューナブルフィルタが、より高次の固定チューニングフィルタが要求する範囲にわたってチューニングするために用いられ得る。または、単一のチューナブルフィルタは、１より多い固定チューニングフィルタと置き換え得る。しかしながら、チューナブルフィルタは、挿入損失が高く、信頼できない、または妨げとなる他の性質を持つことを一貫して示すチューナブルコンポーネントを必要とする。
【００１６】
固定チューニングバンドパスフィルタに対して優れた挿入損失特性を有し、要求された除去性能をそれでも依然として達成し、かつ、他の要求を満足するチューナブルバンドパスフィルタを提供することが望ましい。したがって、本発明の目的は、低い挿入損失を維持し、厳密な帯域外リジェクション要求を満足し、かつ、他の要求を満足しながらフィルタをチューニングする強誘電体材料を組み込むチューナブルバンドパスフィルタを提供することである。これは、強誘電体材料の損失特性の正しい認識に基づくキャパシタおよびフィルタの有利な設計によってなされる。
【００１７】
本発明の別の目的は、チューナブルバンドパスフィルタを設計するための方法論を提供することである。この方法論は、チューナブル強誘電体キャパシタを組み込むチューナブルバンドパスフィルタのための最適な構造を選択するためにチューナブル強誘電キャパシタにおける損失メカニズムを数量化および最小化する
このプロセスの主要な目的は、ユーザが、チューナブルバンドパスフィルタによって置き換えられる従来の固定チューニングＢＰＦに提起された全ての他の電気的および機械的仕様を満足する、または超える最小損失のＢＰＦ（複数）をユーザが設計することを可能にすることである。性能仕様を満足するまたは超えることは、チューナブルＢＰＦが実用的な用途において固定チューニングＢＰＦと置き換えられることになる場合に重大である。
【００１８】
正しいｆ−ｅフィルム特性は、厳密なリジェクション仕様を同時に満足する最小損失のチューナブルＢＰＦ（複数）を達成することになる場合、最適なチューナブルＢＰＦ設計手順と共に、必須である。
【００１９】
本発明の一実施形態によると、チューナブルバンドパスフィルタが帯域外リジェクション要求およびパスバンド挿入損失の要求を満たすための帯域幅およびフィルタの次数（ｏｒｄｅｒ）を選択するための方法が提供される。強誘電体キャパシタのトポロジーが与えられると、本方法は、強誘電体キャパシタに対する非強誘電体損失を計算する。強誘電キャパシタに結合する、第一のＱ値を有する共振器が与えられると、方法は、チューナブルバンドパスフィルタのための挿入損失の要求を達成するために、計算された非強誘電体損失および第一のＱ値に基づいてｆ−ｅキャパシタの要求された強誘電体損失を決定する。
【００２０】
本発明の別の実施形態によると、広範なｆ−ｅフィルムが効率的にかつ正しく特徴付けられ得るプロセスが記載される。
【００２１】
本発明のさらなる局面および特徴は、添付の図面と共に以下の記述において説明される。
【００２２】
異なる図面において同一の参照シンボルを使用した場合、類似または同一のアイテムを示す。
【００２３】
（詳細な説明）
例えば、通信システム等の電気信号処理システムで使用するためにおよび適用するためにチューナブルバンドパスフィルタ（ＢＰＳ）を設計する場合、通常、固定チューニングＢＰＦ（複数）に課されたサイズ、重さおよび他の機械的、環境的、かつ電気的な要求と同じく、帯域外リジェクションおよびパスバンド挿入損失（Ｉ．Ｌ．）要求の両方を満足するか超えなければならない。さらに、大音量の製品を目標とする任意のこのような設計は、ユニット毎に一貫した性能を伴って、製造可能かつ繰り返し可能でなければならず、インサイチュでテストする場合に最小（および好適には０の）付加されたチューニングを要求する。
【００２４】
このため、チューナブルＢＰＦを固定チューニングＢＰＦと置換することは、商業的に適しているので、その性能は、固定チューニングＢＰＦの性能を超えるべきであり、それは、電気的かつ機械的要求のほとんどまたは全ての点で置き換えている。無線ハンドセット等の用途を要求する場合、通過帯域Ｉ．Ｌ．は、ハンドセット内の他のコンポーネント上に一層大きい負担を置くことを防止するために最小化されなければならない。チューナブルＢＰＳが置き換えられる固定チューニングＢＰＦより大きいＩ．Ｌ．を有する場合、加えられたＩ．Ｌ．は、システム性能全体上の余りにも大きい負担であることを示し得る。
【００２５】
「パスバンド」を定義するもののうちの多くの定義が用いられ得る。典型的には、パスバンドは、バンドパスフィルタ応答がミッドバンドより下の３．０ｄＢに低下するポイントまたは、バンドセンタ挿入損失（Ｉ．Ｌ_ｏ．）によって定義される。しかしながら、任意の固定されたフィルタ応答が、パスバンドを定義するために用いられ得る。より高次（より多い共振器）のバンドパスフィルタが、典型的には、特定の帯域外リジェクション要求を満足するために要求される。しかし、フィルタオーダーを増加させれば、Ｉ．Ｌ_ｏ．が増加する。フィルタ次数、トポロジーおよびＩ．Ｌ_ｏ．間の有用な基本的な関係は、以下の式によって与えられる。
【００２６】
【数１】

ここで、Ｎは、フィルタ次数、
Ｑ_ｕは用いられた共振器の無負荷時のＱ
Ｑ_１＝ｆ_０／ＢＷ（ＢＷは、３ｄＢパスバンドであり、ｆ_０は、ミッドバンド周波数である）
ｇ_１は、所与のトポロジーに対するフィルタ素子値（Ｃｈｅｂｙｓｈｅｖ対Ｂｕｔｔｅｒｗｏｒｔｈ）である。
【００２７】
一般に、Ｃｈｅｂｙｓｈｅｖ応答が好適である。なぜならば、所与のフィルタ次数に対してＢｕｔｔｅｒｗｏｒｔｈフィルタによって与えられるものと比較してより急なリジェクション応答を与えるからである。さらに、Ｃｈｅｂｙｃｈｅｖ ＢＰＦ内にリップルを増加させれば、帯域外リジェクションがさらに増加する。式（１）から見られ得るように、所与のフィルタ次数Ｎに対して、より大きいパスバンドにより、ＢＷが増加するにつれてＱ_１が減少するので、結果的として低いＩ．Ｌ_０．が生じる。このより低いＩ．Ｌ_０．により、は分離度が減少するという犠牲を生じる。分離度を取り戻すために、フィルタ次数Ｎは、Ｉ．Ｌ_０．を犠牲にして増加されなければならない。バンドパスフィルタ設計の当業者は、式（１）は、最良のものが所与のシステム要求およびフィルタ次数に対して行い得ることを表わすことを理解する。より高次のフィルタ（所与の無負荷時のＱのより多くの共振器）を用いれば、迅速にＩ．Ｌ_０．が増加する。なぜならば、加算するためにそれらのうちのより多くが存在する（Ｎ増加）ので、ｇ_ｉ値の大きさが次第により大きくなるからである。式（１）は、実施損失（ｉｍｐｌｅｍｅｎｔａｔｉｏｎ ｌｏｓｓｅｓ）を無視するが、この実施損失は、特にバンドエッジが接近されるときにＩ．Ｌ_０．をさらに増加させることに留意のこと。
【００２８】
式（１）から見られ得ることは、第一または第二の次数のバンドパスフィルタを用いれば、Ｉ．Ｌ_０．が減少することである。これらのより低い次数では、ｇ_ｉ係数の数（Ｎ）およびｇ_ｉの大きさ両方が減少する。これらの低次フィルタは、可能な最小のＩ．Ｌ_０．を与えるために最低の損失（最高Ｑ）を有する共振器から構築されるべきである。結果として得られる第一または第二の次数バンドパスフィルタは、常時、所与の共振器サイズおよびタイプに対して（すなわち、所与のＱ_ｕに対して）、より高次の比較可能な固定チューニングバンドパスフィルタ設計より低いＩ．Ｌ_０．を有する。チューニング可能であることによって、低次ナローバンドＢＰＦがより広いバンドである固定チューニングＢＰＦと置換することが可能である。チューナブルナローバンド低次数ＢＰＦは、当該のバンド全体をカバーし得、狭いバンド幅を有することの制限を克服する。これは、所望のチャンネル（情報）バンド幅がシステムバンド幅全体より狭いことを仮定する。
【００２９】
送信または受信のために要求されるより大きいシステム帯域幅を固定チューニングＢＰＦがカバーする場合に、チューナブルＢＰＦは、固定チューニングＢＰＦを置き換える最良の機会を有する。例えば、米国ＣＤＭＡ ＰＣＳバンドでの動作のためのハンドセット内の固定チューニングＢＰＦは、このようなＢＷをカバーする。米国セルラーＣＤＭＡおよび多くの他の規格でもこれは正しいと理解される。本明細書に教示される技術、方法およびデバイスは、米国ＣＤＭＡ ＰＣＳの他に、多くの規格に適用可能である。米国ＣＤＭＡ ＰＣＳは、例示としてのみ議論される。
【００３０】
米国ＰＣＳの全バンドでは、フルバンド動作用に、６０ＭＨｚがＴｘ（１８５０〜１９１０ＭＨｚ）に対して割り当てられ、６０ＭＨｚがＲｘ（１９３０〜１９９０ＭＨｚ）に対して割り当てられる。ＣＤＭＡ規格は、フルデュプレックスシステムであり、ハンドセットが同時に送受信しなければならないことを意味する。これを達成するために、デュプレキサフィルタがバンドを分離し、混信を防止するために必要とされる。ＰＣＳバンドは、６０ＭＨｚ幅であるが、個々のＣＤＭＡチャンネルは、１．２５ＭＨｚ幅のみである。しかしながら、現在のシステムアーキテクチャは、システムが６０ＭＨｚバンドの任意の領域における任意の１．２５ＭＨｚチャンネルの動作を可能にしおよびその動作を適応させるとき、ＣＤＭＡ ＰＣＳバンドパスフィルタおよび（デュプレクサを含む）マルチプレクサがＢＷ≧６０ＭＨｚを有することを強いる。
【００３１】
チューナブルＰＣＳバンドフィルタは、より小さな物理領域を占めるより簡単なトポロジーのより低い次数のＢＰＦを提供しながら最悪の場合のリジェクション仕様を満足させることによって、この状況を変更し得る。このような低次フィルタは、式（１）によって、必然的に、より低いＩ．Ｌ_０．を提供する。いくつかの環境では、６０ＭＨｚ未満のバンドをカバーする部分的なバンド動作が、所望される。チューナブルＢＰＦは、これらの環境に同様に有利である。
【００３２】
高次固定チューニングＢＰＦを低次チューナブルＢＰＦで効率的に置き換えるために、３つの素子が考慮されるべきである。まず、低次ＢＰＦの断片の帯域幅（すなわち、Ｑ_１）および選択されたトポロジーは、最悪の場合の除去仕様が満足されるようにあるべきである。Ｑ_１＝ｆ_０／ＢＷであるので、３ｄＢ帯域幅（ＢＷ）が減少するにつれて、Ｉ．Ｌ．は土増加する。このため、ｆ_０と比較してＢＷが小さ過ぎる場合、結果として生じるＢＰＦは、受け入れられない高いＩ．Ｌ．を有し、ＢＷとＩ．Ｌ，との間のトレードオフを要求する。実際の設計のために、低次チューナブルＢＰＦは、最悪の場合の要求される除去を満足することに一致する可能な限り最低のＩ．Ｌ．を有するべきである。いくつかのトポロジーは、それらが低い側（送信バンドより下）に０を、または、高い側（送信バンドより上）に０を自然に提供する点で好ましい。
【００３３】
図８ａに示されるようなトポロジーは、一つのこのようなトポロジーであり、ここでは、共振器４０４および４０８が、それらの長さ全体に沿って電磁気的に結合される。これは、キャパシタ４３２の電気容量に応じて高いまたは低い側が０を生む。この０は、より低いリップルのＢＰＦトポロジー（数的により小さいｇ_ｉ値の結果として生じる）と共に、より広いＢＷが用いられることを可能にし、この結果、式（１）に見られるようにより低いＩ．Ｌ．０を提供する。
【００３４】
第二に、低次チューナブルフィルタは、固定チューニングフィルタと同じように、ＢＷ全体をカバーするようにチューニング可能でなければならない。最後に、低次チューナブルフィルタ内で用いられるチューナブルキャパシタは、結果として生じるフィルタが仕様を満足または超えるＩ．Ｌ．を有するように十分に低い損失であるべきである。チューナブル第一または第二次バンドパスフィルタは、より高い次数（Ｎ＞２）の固定チューニングバンドパスフィルタ設計と比較して最小の付加された損失であるが、チューナブル成分（可変のｆ−ｅキャパシタ）は、速いチューニングメカニズムを有し、利用可能なチューニング電圧を用いてバンドパス範囲全体をカバーするようにチューニング可能でなければならない。
【００３５】
キャパシタの全体の損失Ｌ_ｔ（チューニング可能または不能）が、格納されたエネルギーに分散された比によって与えられる。ここで、エネルギーは、電場中に格納され、抵抗に分散される、すなわち、Ｌ_ｔ＝（分散されたエネルギー）／（格納されたエネルギー）である。この損失の逆数は、Ｑ値、Ｑ＝１／Ｌ_ｔである。
【００３６】
キャパシタに対して、Ｌｔは、量（ω＊Ｒ_ｓ＊Ｃ）によって与えられ得る。ここで、ωは、ラジアンの周波数、Ｒ_ｓは、全体の直列のキャパシタの抵抗であり、Ｃは、電気容量である。Ｑのこの定義は、任意の実際のキャパシタに関連付けられる迷走インダクタンスの共振による自己共振（ｓｅｌｆ ｒｅｓｏｎａｎｃｅ）より下であり、かつ、Ｒｐが効率的にＣを短絡する（すなわち、容量性のリアクタンスがＲｐよりもはるかに小さい）より上の抵抗に有効である。このため、Ｑは、量（ω＊Ｒ_ｓ＊Ｃ）に反比例する。例えば、量、Ｃ、ωおよびＲ_ｓのいずれかは、増加または減少するとき、それぞれ、全ての他の素子は、一定に保たれ、Ｑは、減少または増加する。または、Ｑを一定に維持するために、量、Ｃ、ω、またはＲ_ｓの一つが低下または増加すれば、他の２つの量の積は、それぞれ、増加または減少しなければならない。
【００３７】
共振回路におけるｆ−ｅキャパシタによって与えられる全体の損失を低減することの重要性は、次の式から見られ得る。：Ｌ_ｃ＝１／Ｑ_ｃおよび１／Ｑ_Ｔ＝１／Ｑ_ｃ＋１／Ｑ_ｕ、ここで、
Ｌ_Ｃ＝キャパシタの損失
Ｑ_Ｔ＝ｆ−ｅキャパシタ、および、共振器または結合させるインダクタのＱ全体
Ｑ_Ｃ＝キャパシタのＱ
Ｑ_Ｕ＝無負荷共振器のＱ、あるいは、平行共振回路を形成するために用いられるインダクタのＱ
Ｑ_ｃが増加するにつれて、次第にＱ_Ｔに影響を及ぼさなくなる。Ｑ_Ｃが無限であれば、Ｑ_Ｔに及ぼす影響はない。実際の目的のために、Ｑ_Ｃが約１０＊Ｑ_Ｕであればこれはまた真である。逆もまた真である。Ｑ_ＵがＱ_Ｃに対して次第に高くなると、Ｑ_Ｕは、Ｑ_Ｔに次第に影響しなくなる。いずれかの場合において、最高の実際的なＱ_Ｃが所望される。
【００３８】
例えば、ＰＣＳバンドでは、１．０ｐＦのチューナブルキャパシタが２．０ＧＨｚにおいてＱ_Ｃ＝２５０を有することは、Ｒ_Ｓが０．３２Ωであることを必要とする。これは、Ｒ_Ｐ（平行な抵抗）（これはＣをシャントする）が２．０ＧＨｚでのＺ_Ｃ（キャパシタのインピーダンス）よりはるかに大きい（ここで、例えば、Ｚ_Ｃの絶対値＝０．０１２６Ωのとき、Ｒ_Ｐ＞約１．６ｋΩである）こと、およびキャパシタの自己共振周波数は、十分に２．０ＧＨｚより大きく、この結果、直列インダクタンスは、無視できることを仮定する。損失を最小にする（低いＲ_Ｓを取得する）ことは、存在する全ての損失メカニズムを説明することおよび可能であればこれらの損失メカニズムの削除を必要とする。
【００３９】
ｆ−ｅデバイスに対して、損失全体は、以下の各ソースの寄与を加算することによって支配される。
【００４０】
Ｌ_ｔ＝Ｌ_ｇｅｏｍ＋Ｌ_{ａｔｔａｃｈ}＋Ｌ_{ｍｅｔａｌ}＋Ｌ_ｓｕｂ＋Ｌ_ｒａｄ＋Ｌ_ｍｅａｓ＋Ｌ_ｆ−ｅ
ここで、Ｌ_ｇｅｏｍは、キャパシタのトポロジーに由来する
Ｌ_{ａｔｔａｃｈ}は、デバイス取付けに起因する損失である
Ｌ_{ｍｅｔａｌ}は、全体の金属損失である
Ｌ_ｓｕｂは、ベース基板損失（存在する場合）である
Ｌ_ｒａｄは、所望または非所望の両方の放射損失である
Ｌ_ｍｅａｓは、測定誤差から生じる全体の損失である
Ｌ_ｆ−ｅは、ｆ−ｅ損失タンジェントである。
【００４１】
この損失割当は、最初に、ｆ−ｅキャパシタが用いられる態様で、所望の動作周波数でのＬ_ｆ−ｅ（または、ｆ−ｅ ｔａｎδ）の正確な値を取得するために用いられ得る。Ｌ_ｆ−ｅを正しく引き出すために、上記の他の損失制約ソースの全てを削除または制約しなければならない。例えば、Ｌ_ｇｅｏｍは、トポロジーにしたがって変化し、オーバーレイキャパシタにとって最良になり、ギャップキャパシタにとって悪くなり、ＩＤＣキャパシタにとってもっと悪くなる。この損失は、低減および制御され得るが、デバイスに固有である。結果として、所与のｆ−ｅキャパシタに対するトポロジーの選択は、ｆ−ｅキャパシタから達成可能な、考えられる最良のＱ_Ｃに影響を及ぼす。電磁気（ＥＭ）ソフトウェアは、所望の幾何学的条件に対するベースライン損失を確立し得、損失のないｆ−ｅフィルムを仮定する。このベースライン損失は、所与の幾何学的条件にとっての最良（最低）の損失を表わす。
【００４２】
一般に、ギャップキャパシタは、製造することが最も容易である。ＩＤＣが次に最も容易であり、オーバーレイキャパシタは、これら３つで最も難しい。ＩＤＣを比較すると、ギャップキャパシタは、単位断面（図１ａにおけるＷ）あたりより良好なＱであるが、より低い電気容量を有する。ＩＤＣの電気容量は、単位断面あたり多数のフィンガーの使用に起因してより大きい。しかしながら、多くの通信フィルタ用途のために、より大きい電気容量（Ｃ≧４．０ｐＦ）は、必要ではない。このため、ギャップキャパシタは、しばしば、適切な電気容量を提供し得る。大抵のｆ−ｅフィルムに対するκに固有の高値は、従来のギャップキャパシタに比較して、単位断面Ｗあたり比較的高い電気容量を提供する助けとなる。
【００４３】
Ｌ_{ａｔｔａｃｈ}は、例えば、はんだ付け、銀ペイント、またはワイヤボンディングを含む別個のデバイス取付技術から生じる。これらの取付損失は、大きく、かつ、予測不能であり得る。最低の損失は、共振器または他のＲＦ回路へのｆ−ｅキャパシタの直接製造によって達成され、このため、この損失成分を削除しない場合に最小にする。
【００４４】
スタンドアロンのｆ−ｅキャパシタの固有の損失は、ほとんど重大ではない。はるかに重大であるものは、回路へのｆ−ｅキャパシタの取付から生じる任意の付加された損失である。ｆ−ｅキャパシタが損失なしであっても、大きな損失接続が用いられるべきであり、全体的な効果は、損失のあるｆ−ｅデバイスの効果である。例えば、２．０ＧＨｚにおいてＱ≧２５０が１．０ｐＦの電気容量に対して望まれる場合、全体の直列抵抗Ｒ_Ｓは、０．３２オーム以上でなければならない。このため、任意のさらなる損失は、このキャパシタのＱをさらに低減する。このさらなる損失が実際のキャパシタへの外付けである
ことは、不適切である。例えば、実装に起因するもの等の回避できない損失メカニズムであっても、システムに関するその効果の見通しからキャパシタの効率的なＱをより低くする。
【００４５】
最小の付加された損失に対して、ｆ−ｅキャパシタと共振器との間の接続は、最低の付加された抵抗を提供するべきである。このため、ｆ−ｅキャパシタに関連付けられる電流および電荷は、最小の付加された損失と理解するべきである。はんだ付け、ワイヤボンディングまたは銀ペイントまたはペースト等（これらに限られないが）の従来の結合または実装技術は、このような低い損失、制御可能なバンドを提供しない。
【００４６】
このような結合方法の使用から生じる、加えられた、予測できない損失は、ｆ−ｅキャパシタが、共振器チューニングプロセスまたはｆ−ｅファイルの特徴化のために用いられるかどうかに関わらず実現されたＱを分解する。このため、熱性能（最低損失）に対して、ｆ−ｅキャパシタ構造は、チューニングするように満足される共振器上または共振器と共に、または他の必須のＲＦ回路上に直接的に製造されるべきである。直接的な製造によってのみ、ｆ−ｅチューニング素子から共振器への電磁（ＥＭ）ソース（電流）のための最小の損失遷移が存在し得る。共振器上または共振器に伴う直接ｆ−ｅキャパシタの所望の効果が、鋭いコーナーまたは遷移の欠如によって増幅され得る。
【００４７】
Ｌ_{ｍｅｔａｌ}に対する要因は、金属の表面粗さ（ＳＲ）、スキン（ｓｋｉｎ）深さと比較した金属の厚さδｓ、および導電率を含む。Ｓ_Ｒは、Ｓ_ＲがＬおよびＳバンド（１〜４ＧＨｚ）で周波数を動作させるために約１０マイクロインチ根２乗平均（ｒｍｓ）未満であれば、素子として効率的に排除され得る。金属厚は、厚さが１．５δｓ以上であれば、素子として低減され、厚さが５δｓ以上であれば排除され得る。電極コンタクトに対して、金属厚（ｔ_ｍ）は、約１．５δｓであり得る。電磁共振器の場合、この場合には進行するまたは静置する波がサポートされなければならず、すなわち、問題の金属が、波長のかなりの部分に対して延びる（約１０％以上）場合には、金属厚は、約５δＳ以上により近くなるべきである。
【００４８】
導通率は、銀、銅および金（それぞれ、Ａｇ、Ｃｕ、およびＡｕ）に対して最も良い。このため、Ｌ_{ｍｅｔａｌ}は、低減および制御され得るが、素子として排除され得ない。しかしながら、その効果は、当業者に周知の数式によって、または、ＥａｇｌｅｗａｒｅまたはＴｏｕｃｈｓｔｏｎｅ等の一般に用いられる回路シミュレータにおいて利用可能なライン計算ツールを用いることによって計算され得る。さらに、精密な製造制御は、Ｌ_{ｍｅｔａｌ}の幾何学的変動を制限（ｂｏｕｎｄ）し得る。
【００４９】
Ｌ_ｓｕｂによって表わされる損失寄与は、興味のある動作周波数において０．００１未満、好適には、０．０００５未満の損失タンジェントを有する低損失基板を選択することによって最小にされ得る。適切な材料は、９９％より高い純度のアルミナを含み、損失／費用利益に対して現在最良の選択である。サファイヤまたはＭｇＯは、それらがより低い損失タンジェントを有する点でアルミナより良好であるが、それらは、より高価である。これら全ての材料は、バッファ層なしでｆ−ｅ薄膜受け入れ、さらなる研磨をほとんどまたは全くなしに受けなしで可能な表面粗さを有する。半導体基板は、それらは、比較的高い銅通性を有するので悪い選択である。損失タンジェント、表面粗さおよび価格のファクターに加えて、適切な基板が、脆性であるべきではなく、より大きい領域ウエハとして製造され得、そして、高価な予備処理なしで容易に金属化され得る。
【００５０】
複合基板（ｆ−ｅフィルムと基板）の全体の損失からＬ_ｓｕｂを分離することは、ＥＭ場または回路シミュレーションソフトウェアを用いることによって達成され得る。例えば、Ｓｏｎｎｅｔ、Ｍｏｍｅｎｔｕｍ、またはＩＥ３Ｄが用いられ得る。このため、Ｌｓｕｂは、有意に低減され正確に計算され得る。
【００５１】
Ｌ_radは、正しい遮蔽および設計によって排除され得、そのようなことは、典型的には、要因ではない。広範なフィルタ、特に、ｃｏｍｂｌｉｎｅまたはヘアピン等の平面フィルタは、それらの所望の性能を達成するために放射カップリング（ｒａｄｉａｔｉｖｅ ｃｏｕｐｌｉｎｇ）に依存することに留意するべきである。これらの場合には、排除されなければ、不必要な、本 から外れたカップリングが低減されることを保証するべきである。
【００５２】
Ｌ_ｍｅａｓは、小さい、加えられた損失は、テスト中デバイス（ｄｅｖｉｃｅ−ｕｎｄｅｒ−ｔｅｓｔ）（ＤＵＴ）またはシステムの測定されたＱを有意に低減するので、回路損失誤差に有意に追加し得、このため、ＤＵＴの固有のＱを不明瞭にする。金属の比誘電率および損失タンジェントを測定するための従来の方法は、キャビティ混乱技術（ｃａｖｉｔｙ ｐｅｒｔｕｒｂａｔｉｏｎ ｔｅｃｈｎｉｑｕｅ）であり、これは、当業者の誰にでも周知である。しかしながら、Ｌ−バンドでは、キャビティのサイズは、極めて大きい。ｆ−ｅフィルム等のフィルム厚≦１．５μｍで（容積に対して）薄膜を特徴付ける場合、測定誤差が厳しいので、問題は非常に困難になる。さらに、用いられることになる方法に最も類似する態様でｆ−ｅキャパシタ（またはフィルタ）を特徴付けるべきである。このため、ｆ−ｅ化合物またはフィルムを特徴付けるための好適な仕方は、マイクロストリップ共振器技術である。
【００５３】
ｆ−ｅフィルム特徴を決定し、ｆ−ｅキャパシタを特徴付けるという目的のために、マイクロストリップ技術が、以下の理由で、例えば、ストリップラインまたはｆ−ｅ特徴化のための他のボルメトリック技術より好適である。
【００５４】
１）マイクロストリップ回路は、頂部カバーがない平面システムであり、したがって、頂部カバーが要求されるので硬質基板の結合がない。したがって、例えば、ストリップラインにおいて必要とされるような接地平面の連続性（頂部から底部へ）の必要もない。
【００５５】
２）好適に、ギャップキャパシタ、および代替としてのＩＤＳが、容易に製造および測定され得る。
【００５６】
３）マイクロストリップ共振器の特徴に関する大きな知識の本体が存在する。
【００５７】
４）例えば、誘電性キャビティに対して要求されるように複雑な固定または製造またはその両方が必要とされる。
【００５８】
ブロードバンド測定が実際には、任意の精密さでＲＦ／マイクロ波周波数でのサブオーム抵抗性損失を解決しないかもしれないので、共振器技術を用いて高いＱ回路を測定するべきである。
【００５９】
無線周波数での測定は、ｆ−ｅキャパシタに対して、Ｒ_Ｓおよびその結果としてＱを正確に取得することが要求される。これは、低周波数測定、特に、約１０〜１００ＭＨｚ以下のものが、問題の電気容量を短絡する大型平行抵抗Ｒｐによって決定されるからである。ＲＰの支配は、問題の電気容量の比較的小さい値（≦４．０〜５．０ｐＦ）と共に、低周波数での信頼できるＱ（したがってＲＳ）測定を防止する。
【００６０】
損失を測定するために用いられる場合、ウェハブローブステーションは、注意深く用いられなければならない。なぜならば、ＲＦ／マイクロ波周波数で抵抗性および誘導性の損失を較正することが困難であるからである。それらの接地接続と共にプローブチップも、ＤＵＴ上の配置およびそれらを付与するために用いられる圧力に対して敏感である。結果として、個々のデバイス損失測定を必要としない仕方で所望のパラメータの直接測定を可能にする共振テスト回路を使用することはより良好である。
【００６１】
このため、共振回路についての測定のために、ネットワークアナライザが好適な選択である。測定損失を最小にし、正確な測定を達成するするために、損失を較正してＤＵＴに出して、ネットワークアナライザの完全な２つのポート較正を行い、そして、較正および測定の平均化を使用するべきである。最後に、「Ｄａｔａ Ｒｅｄｕｃｔｉｏｎ Ｍｅｔｈｏｄ ｆｏｒ Ｑ Ｍｅｓｕｒｅｍｅｎｔｓ ｏｆ Ｓｔｒｉｐ−Ｌｉｎｅ Ｒｅｓｏｎａｔｏｒｓ」、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ｉｎ ＭＴＴ，Ｓ．Ｔｏｎｃｉｃｈ ａｎｄ Ｒ．Ｅ．Ｃｏｌｌｉｎ，Ｖｏｌ．４０，Ｎｏ．９，Ｓｅｐｔ，ｐｐ１８３３−１８３６（本明細書によって参考として援用される）に概要説明されたもの等の測定データの正しい解析は、テスト中のキャパシタのＱまたは損失を正確に抽出することが要求される。
【００６２】
前述の損失のそれぞれを最小化、排除、または制限するために上記議論の結果を用いて、損失全体が下式として再表現される得る。
【００６３】
Ｌ_ｔ＝Ｌ_ｇｅｏｍ＋Ｌ_{ｍｅｔａｌ}＋Ｌ_ｆ−ｅ＋ΔＬ_ｍｉｓｃ
上記のように、Ｌ_ｇｅｏｍおよびＬ_{ｍｅｔａｌ}の両方は、Ｌ_ｆ−ｅの正確な測定を取得するために解析的に数量化および除去され得る。Ｌ_ｇｅｏｍは、損失のないｆ−ｅ物質仮定に基づく回路の正確な電磁気シミュレーションから決定され得る。Ｌ_{ｍｅｔａｌ}は、導通性ＳＲ（適用可能であれば）とスキン（ｓｋｉｎ）深さを仮定する金属損失に対する数式を用いて決定され得る。最後の項ΔＬ_ｍｉｓｃは、他の損失メカニズムの、または有限の制限からの不完全な除去、または、Ｌ_{ｍｅｔａｌ}およびＬ_ｇｅｏｍまたはその両方の不完全な除去の組み合わせを表わす。それ自体で、それは、無視できる誤差項を表わす。ｆ−ｅフィルム／成分特性の正確な測定のために、前述のセクションに記載されたように、最小化および制限されるべきである。
【００６４】
最後に、Ｌｆ−ｅの影響を最小に低減するために、チューニングに必要とされる領域その他の場所にｆ−ｅフィルムのみを配置するための選択的なｆ−ｅフィルム堆積を用いなければならない。
【００６５】
全ての損失メカニズムを説明し、これらの損失を排除するプロセスは、ｆ−ｅ損失を決定するだけではなく、低損失チューナブルフィルタのための正しい設計ガイドラインを確立もする。Ｌ_ｆ−ｅの知識は、設計者に、ｆ−ｅフィルムを用いて最適設計の任意のタイプを行うために必要なｆ−ｅフィルムのベースラインを与える。この知識は、例えば、チューニング可能性の損失タンジェントを効率的にトレードオフする場合に必要である。要するに、正確な製造および測定技術は、結果として一貫したｆ−ｅフィルム損失特性および用途を生じる。
【００６６】
損失を最小にするために上記技術が与えられると、３タイプのｆ−ｅキャパシタの好適な実施形態がここで議論される。これらの設計は、Ｌバンド（１〜２ＧＨｚ）での使用を目的とし、本発明の教示は、他の周波数バンドのためにｆ−ｅキャパシタを設計するために用いられ得ることが理解される。
【００６７】
セルラーバンド（８００〜１０００ＭＨｚ）および無線ハンドセットのためのＬバンド（１〜２ＧＨｚ）での使用のための好適なｆ−ｅチューナブルギャップキャパシタ１０が図１ａおよび１ｂに示される。ギャップキャパシタ１０は、９９％以上の純度、０．５〜１．０ｍｍ厚のアルミナ、ＭｇＯ、またはサファイヤ基板１２上に好適に形成され、これは、５．０マイクロインチＲＭＳ未満のＳＲを有する。あるいは、ギャップキャパシタは、任意数の共振器構造の前面または後面または側壁上に直接パターニングされ得る。例は、同軸、ものブロックまたはストリップライン共振器である。このようなキャパシタは、可能であれば共振器への電気接続のポイント近くに製造されるべきである。
【００６８】
基板１２は、他の要求に応じて金属接地平面１４を有し得る。しかしながら、好適な実施形態は、厳密な電気容量を最小化するために接地平面がない。好適には、最大電気容量およびチューニング範囲のためのＢＳＴＯまたは他の適切なまたは所望のｆ−ｅ材料から形成された厚さ約０．１〜２．０ミクロンのｆ−ｅ層１６が、基板１２上に堆積される。さらに好適には、層１６は、厚さ０．５〜１．０ミクロンである。Ｂａ／Ｓｒフラクション、ドーピング、合金化、他の成分との混合、および／またはアニ−リングは、所望のチューニング特性および損失（ｔａｎδ）、およびこれにより、Ｑも決定する。
【００６９】
一般に、チューニング特性が最小のチューニング電圧を用いて最小の要求されたチューニング範囲を満足することが好適である。好適には、他の元素を用いたドーピングおよび事前または事後処理アニ−リングに関わらず、室温動作の間Ｂａ_ｘＳｒ_１−ｘＴｉＯ_３組成物においてｘ＝０．５である。ＢＳＴＯを除く他のｆ−ｅ物質が同様に用いられ得ることが理解される。ｆ−ｅ層１６上に形成された金属層１８は、好適には３．０〜５．０ミクロン幅であるギャップ２０を定義する。好適には、金属層１８は、０．５〜６．０ミクロン厚である。より好適には、金属層１８は、１．５〜２．５ミクロン厚である。ギャップ２０は、要求および処理設備に応じて、この範囲より広く、またはより狭くあり得ることが理解される。ＰＣＳバンドにおける最小の損失のために、結果として得られる電気容量は、０ボルトＤＣにおいて約０．６ｐＦ〜１．５ｐＦであり、セルラーＣＤＭＡバンドに対しては、約１．０ｐＦ〜３．０ｐＦである。キャパシタの幅Ｗ１７は、用いられる特定のｆ−ｅフィルムおよび所望のギャップ２０に応じて、ｆ−ｅ電気容量をさらに決定する。幅は、典型的には、０．２５ｍｍ〜２．０ｍｍである。電気容量は、典型的には、０．６〜３．０ｐＦである。結果として得られるキャパシタは、既存の最悪の場合のＣＤＭＡ ＰＣＳバンドＢＰＦ損失仕様を満足するために２．０ＧＨｚにおいて少なくとも１６０のＱを提供するべきである。
【００７０】
ｆ−ｅフィルムから加えられた損失を最小にするために、選択的な堆積が用いられなければならない。すなわち、ｆ−ｅフィルムは、チューニングのために必要とされる場所にのみ堆積される。例えば、図１ａのギャップキャパシタ２０では、図１ａに示されるように、所望のｆ−ｅフィルム１６をギャップ２０周りの狭い領域Ｄｆ−ｅに堆積し得る。Ｄｆ−ｅは、製造する（マスクアライメント許容度を可能にする）際に、ギャップ２０がｆ−ｅフィルム上で繰り返してパターニングされ得ることを保証し、かつ、チューニング目的のためにギャップ２０下の必要とされる領域を覆うために十分大きくあるべきである。Ｌ−バンドＰＣＳフィルタに対して、Ｄ_ｆ−ｅ＝０．２〜０．５ｍｍが適切であるが、０．２ｍｍが好適である。動作周波数が増加すると、Ｄ_ｆ−ｅは、減少し得る。動作周波数が現象すると、Ｄ_ｆ−ｅは、増加し得る。
【００７１】
Ｆ−Ｅフィルム特性および製造は、キャパシタ損失全体において重要な役割を担う。ｆ−ｅフィルム損失を和らげ、かつ、最小にするために多くの技術が存在する。ｆ−ｅフィルムの一つの機能は、ｆ−ｅフィルム損失およびチューニング可能性は、通常、逆の関係を有することである。すなわち、それらは、通常、互いに対してトレードオフされなければならない。ｆ−ｅ κチューニング範囲が大きくなれば、大抵の場合、ｆ−ｅ損失が大きくなる。
【００７２】
このため、ｆ−ｅ材料が約３〜１のκチューニング範囲を達成し得たとしても、より少ないチューニングが選択され、損失の利益はより少なくなる。例えば、米国ＰＣＳ ＣＤＭＡバンドでは、送信バンドでのチューニング要求は、１８５０ＭＨｚ〜１９１０ＭＨｚ、すなわち、約４％である。このため、ｆ−ｅ材料は、３〜１よりはるかに少ないチューニング能を有し得る。
【００７３】
例えば、０Ｖ ＤＣバイアスにおいて０．６ｐＦを有するｆ−ｅギャップキャパシタは、（０．６ｐＦから０．４ｐＦに下げて）ＰＣＳ送信バンドを介してチューニングするために、３３％をチューニングする必要がある。実際のチューニング範囲は、ＢＰＦトポロジーおよびＢＰＦがチューニングされなければならないバンドに依存する。この例において３３％のチューニングを提供するために要求されるチューニング電圧は、ｆ−ｅフィルム厚、およびｆ−ｅフィルム特性を含むｆ−ｅキャパシタの幾何学的条件に依存する。
【００７４】
周波数チューニング能に関するκチューニング能の効果は、フィルタトポロジーによって決定される。この効果はまた、ｆ−ｅ材料を選択する場合に考慮されなければならない。しかし、ｆ−ｅ κチューニング能力トレードオフに対するｆ−ｅ損失の正確な特性なしで、設計者は、最適なｆ−ｅ物質を選択することを始めることさえできない。このトレードオフの正確な特徴は、設計者が最適なｆ−ｅ材料を選択することを可能にする（チューニング要求を満足させながら最低の損失を提供する）。
【００７５】
ギャップキャパシタに対するＬ_ｇｅｏｍに対して、損失への主要な寄与は、ギャップによって形成された４つの隅である。これらの損失は、隅部を回転させることによって低減され得る。
【００７６】
ギャップおよびインターデジタルキャパシタに比較して、オーバーレイキャパシタは、最低のＬ_ｇｅｏｍを有する。オーバーレイキャパシタは、プレートの寸法（長さおよび幅）がプレート分離よりはるかに大きい平行なプレート幾何学条件の例である。このような幾何学条件が与えられると、プレート間の電場の大部分は、縁に沿うフリンジを除いて均一である。フリンジング効果は、当該技術に周知であるように、ガードバンドの使用によって有意に低減され得る。このため、平行なプレートキャパシタからの幾何学条件損失は、極めて低い。さらに、平行なプレート幾何学条件は、小さい制御電圧スイングからの高いチューニングと共に高い電気容量を提供し得る。
【００７７】
好適なオーバーレイキャパシタ３０が図２ａ、２ｂ、２ｃ、および３に示され、これは、Ｌ_ｇｅｏｍへの寄与を最小にする。キャパシタ３０は、２５ミルアルミナ基板３１上に堆積される。第一の金属層３４は、基板３１に結合する。金属層３４の形状がまた、図２ｂに示される。強誘電性層３６が、金属層３４の上に横たわる。オーバーレイキャパシタ３０を形成するために、強誘電性層３６上に形成された金属パッド４０が、第一の金属層３４の一部にオーバーラップする。図３は、オーバーラップ部分の拡大図を示す。金属パッド４０および金属層３４の両方は、適切な電気容量のオーバーレイキャパシタ３０を形成するテーパー化領域を有する。さらなる金属パッド４１が、金属層３４にオーバーラップして、ＤＣブロッキングキャパシタ４２を形成する。金属パッド４１は、テーパー化されて、ＤＣブロッキングキャパシタ４２に対して適切な電気容量を形成する。
【００７８】
使用される可能性が最も高いｆ−ｅフィルムの高比誘電率（κ）に起因して、オーバーレイキャパシタ３０は、領域において極めて小さく、１．５ｐＦの電気容量（Ｃ_ｆ−ｅ）を提供し得る。結合バイアスパッド４４は、高値（５００〜１０００Ω）チップ抵抗器の取付のために提供される。ｆ−ｅフィルムは、オーバーレイキャパシタ３０の下だけではなく、ブロッキングキャパシタ４２にも堆積されることに留意のこと。しかしながら、ＤＣブロッキングキャパシタ４２の電気容量（Ｃ_ＤＣ）についての効果は、Ｃ_ＤＣ≧１８０ｐＦおよびＣ_ｆ−ｅ≦１．５ｐＦであれば、最大のＶＤＣバイアス（好適には、１０Ｖ ＤＣ）下であっても関連がない。これは、ＤＣブロッキングキャパシタが、電気容量がｆ−ｅチューニングによって低減される場合であっても十分高い電気容量を有し、依然としてＣ_ｆ−ｅについて最小の効果を有するからである。
【００７９】
０．７≦Ｃ_ｆ−ｅ≦１．５ｐＦ、ｆ−ｅのκが約１０００であるような実施形態では、オーバーラップキャパシタ３０を形成する金属パッド４０のオーバーラップされた部分は、約７．０μｍ×７．０μｍであり、ｆ−ｅフィルム厚は、約１．０μｍである。金属層３４は、Ｐｔであり、０．５μｍ以上の厚さを有し得る。金属パッド４０および４１は、Ａｇであり、約１．５〜２．５μｍの厚さを有し得る。
【００８０】
オーバーレイキャパシタのＬ_ｇｅｏｍは、ギャップキャパシタのＬ_ｇｅｏｍより低いが、オーバーレイキャパシタのＬ_ｆ−ｅは、ｒｆ場（ｆｉｅｌｄ）の全てがｆ−ｅフィルムに集められているので、より高くあり得る。ギャップキャパシタでは、ｒｆ場は、部分的に空気中にあり、部分的にはｆ−ｅフィルム中にあり、部分的には基板中にある。同一の理由のために、オーバーレイキャパシタは、所与の印加された電圧に対してギャップキャパシタより大きい電気容量チューニング能を有する。
【００８１】
所与の断面領域に対して、ＩＤＣは、ギャップキャパシタより高い電気容量を提供し得る。しかしながら、ギャップ間隔を含むＬ_ｇｅｏｍへの主要な寄与ではより多くの損失がある。損失は、ギャップ間隔が減少するにつれて増加する。同様に、損失は、フィンガー幅が減少するにつれて増加する。フィンガー幅はまた、フィンガー長さが増加するにつれて増加する損失に伴う損失に影響を及ぼす。特に、マイクロストリップ（最も一般的）では、奇数（ｏｄｄ）モード損失としてのＩＤＣの実現は、このような構造で優勢である。さらに、さらなる形状のコーナーから導入される損失に起因してフィンガーの数が増加するにつれて、損失は増加する。フィンガーの数を増加させることは、典型的には、ＩＤＣの電気容量を増加させるために用いられること留意のこと。
【００８２】
ｆ−ｅ領域における多くの研究者は、ｆ−ｅフィルムを特徴付けるために、狭いフィンガー幅およびギャップ（それぞれに対して、≦５．０μｍ）でＩＤＣを使用する。これは、このようなＩＤＣ構造は、それ自体によって高いＬ_ｇｅｏｍ、したがって、低いＱを与えるので問題がある。典型的には、Ｑは、任意のＬ_ｆ−ｅがなくても、約１．０ｐＦに対して２．０ＧＨｚにおいて１００よりはるかに少ない。これは、Ｌ_ｆ−ｅを測定することを極めて困難にする。ブロードバンド測定技術の広範な使用は、上記のように、任意のＬ_ｆ−ｅ測定をさらに混乱させる。
【００８３】
Ｌ_ｇｅｏｍへの寄与を最小にする好適なＩＤＣキャパシタ６０が図４に示される。このＩＤＣキャパシタ６４は、約０．２〜１．５ｍｍ厚さの９９．５％純度のアルミナ、ＭｇＯ、サファイヤまたは他の適切な基板６２上に形成される。ｆ−ｅ層６４は、基板６２上に形成される。入力ポート６６および出力ポート６８は、ＩＤＣキャパシタ６０に結合する。１．５〜３．０ミクロンの厚さを有し、ｆ−ｅ層６４上に堆積される金属層７０は、約５．０ミクロンのギャップ間隔７２および約１５０ミクロン、または可能であればそれ以上のフィンガー幅７０を形成する。
【００８４】
チューナブルバンドパスフィルタを構築するための一般的な方法論がここで記載され得る。第一の工程として、設計者は、要求される帯域外リジェクションを達成するために、チューナブルフィルタの３ｄＢのバンド幅をフィルタ次数（ｏｒｄｅｒ）とトレードオフしなければならない。周知のように、フィルタ次数が増加されるにつれて、そのロールオフ（ｒｏｌｌｏｆｆ）速度が増加し、要求されるリジェクション仕様を達成することがより容易になる。ロールオフは、３ｄＢ帯域幅（ＢＷ）を定義する３ｄＢポイントのいずれかを開始するときにモデル化される。このため、ＢＷは減少するので、それは、さらに、要求される除去仕様を達成することがより容易になる。
【００８５】
最小の損失に対して、最も低い次数が所望される。典型的には、これは、２次ＢＰＦになる。低次ＢＰＦは、より少ないチューナブル共振器を用いて製造およびチューニングすることがより簡単になるというさらなる利点を有する。
【００８６】
ＣｈｅｂｙｃｈｅｖプロトタイプＢＰＦがＢｕｔｔｅｒｗｏｒｔｈを超えて好適であるのは、これは、設計者に、パスバンドリップルを帯域外リジェクションとトレードオフするためにより柔軟性を与えるからである。設計者は、通過０が対応するパスバンドエッジでのフィルタの複雑さ、費用、および損失を増加させるので余分な通過０を付加することなく、バンド幅調節によって最も悪い場合の除去仕様を満たすために努力するべきである。しかしながら、この場合に高いまたは低い側の通過０を自然に発生するトポロジーを開発し得る。
【００８７】
しかしながら、ＢＷを過度に狭めることは、上記のように、挿入損失を増加させる。このため、全部の特定された動作条件の中から要求されるリジェクション仕様を満足する最も狭いＢＷが選択されるべきである。選択されたＢＷが受け入れられない挿入損失を提供する場合、ＢＷは、増加されるべきであり、おそらくまた、フィルタ次数の増加または増加されたパスバンドリップル（受け入れ可能な場合）を要求する。さらなる高いまたは低い側の通過０が、所望であれば加えられ得る。
【００８８】
チューナブルＢＰＦは、制御回路を必要とする。これは、付加的な支出であり、固定チューニングＢＰＦ（複数）を要求しない。このため、所望のチューナブルフィルタ設計は、低減された挿入損失、より小さいサイズ、またはこの支出をオフセットするために、除去仕様を満足しながら固定チューニングＢＰＦの利益を超える他の利益を提供するべきである。低減された挿入損失およびより小さいサイズを達成するために、たかだか１または２のステージチューナブルフィルタを使用することが好ましい。しかしながら、本発明の原理は、任意のオーダーのチューナブルｆ−ｅフィルタを設計するために利点があるように使用され得ることが理解される。
【００８９】
フィルタ次数に対する選択および除去要求を満足するＢＷが与えられて、共振器に対する最も可能性が高いＱ_ｕが、要求されたＩ．Ｌ、与えられたサイズおよび高さ制限を満足するまたは超えるために用いられるべきである。Ｑ_ｕを定義するために、トポロジーが図５に示される基本ステージ１００に対して選択されるべきである。各ステージ１００は、ｆ−ｅキャパシタ１０４に結合された共振器１０２によって形成される。ｆ−ｅキャパシタ１０４は、本明細書に記載された形態の一つを想定し得る。共振器１０２は、接地された４分の１波長共振器（ｇｒｏｕｎｄｅｄ ｑｕａｒｔｅｒ ｗａｖｅｌｅｎｇｔｈ ｒｅｓｏｎａｔｏｒ）として示されるが、開回路半波長共振器（ｏｐｅｎ ｃｉｒｃｕｉｔ ｏｎｅ−ｈａｌｆ ｗａｖｅｌｅｎｇｔｈ ｒｅｓｏｎａｔｏｒ）も使用され得る。さらに、共振器は、他の適切な電気的な長さであり得る。
【００９０】
基本ステージ１００は、チューナブルＥＭ共振器と考えられ得る。ｆ−ｅキャパシタ１０４は、接続の性質によって決定されるように、共振器１０２と直列で、または、シャント（ｓｈｕｎｔ）して結合され得る。図６に示されるように、ｆ−ｅキャパシタ１０４は、ｆ−ｅキャパシタ１０４のＱ_ｆ−ｅが固定チューニングＥＭ共振器１０２のＱに影響するように共振器１０２とシャントして結合される。ボルメトリック共振器（例えば、同軸、ストリップライン、およびモノブロック）が好適である。それらが、平面、すなわち、マイクロストリップまたは共平面導波管（ＣＰＷ）代替と比較して最小の価格で最高のＱ_ｕおよび最小の領域を提供するからである。
【００９１】
チューナブルキャパシタが容量測定共振器に直列またはシャントで配置されるかどうかは、しばしば、接続の場合によって決定される。場合によっては、一つのみの配置が可能である。チューナブルキャパシタが直列または分岐に配置されるかどうか決定する場合の別のキーとなる特徴は、最小の加えられた損失またはそれより小さい範囲のチューニング範囲の特徴である。シャント接続は、典型的には、直列接続より物理的にコンパクトなチューナブルフィルタで生成する。同様に達成することは通常より容易である。直列接続は、電磁気的に結合された共振器（モノブロック、同軸、あたはストリップラインのような）が（小さいアーパチャを通じて結合されるよりは）その全体の範囲に沿って結合される場合により良好なチューニングを提供し得る。直列接続は、製造の視点からのこれらの場合により自然な選択である。
【００９２】
上記のように、付着損失は、ｆ−ｅキャパシタ１０４が共振器１０２または他のRF回路と一体化されない場合に重大であり得る。一旦、ｆ−ｅキャパシタ１０４に対するトポロジーが選択されると、そのＱは、上記のように引き出され得る。全体の基本ステージ１００に対するＱ_Ｔは、１／Ｑ_Ｔ＝１／Ｑ_ｃ＋１／Ｑ_ｕによって与えられる。
ここで、Ｑ_ｕは、共振器１０２の無負荷時のＱ、
およびＱ_ｃは、ｆ−ｅキャパシタのＱである。
【００９３】
基本ステージ１００に対するＱ_Ｔ与えられると、設計者は、要求されるＩ．Ｌ．が達成または超えられるかを決定するために、式（１）を使用し得る。Ｉ．Ｌ．が高すぎると、設計者は、Ｑ_ｃまたはＱ_ｕのいずれかまたは両方を増加させることによって、より低いＩ．Ｌ．を取得し得る。Ｑ_ｃまたはＱ_ｕのいずれかがさらに増加され得ない場合、設計者は、最終的にＱ_Ｔを制限する。次いで、Ｉ．Ｌ．_０のさらなる低減が、より低い損失トポロジーに切り換えることによって取得され得る。例えば、Ｑ_ｕは、マイクロストリップ共振器ではなく容量測定が所与のフットプリント（領域）のために用いられる場合に増加され得る。
【００９４】
ＣＤＭＡ無線ハンドセット等のハイボリュームの用途のために、横方向電磁（ＴＥＭ）波ボルメトリック共振器が好適である。（このようなボルメトリック共振器は、セラミック負荷（ｌｏａｄｅｄ）同軸共振器、スラブライン（モノブロック）、またはストリップラインであり得、これは、３つの最も一般的な実現を挙げる。標準の狭いバンド（典型的には、ｆ_０のＢＷ≦１０％として定義される）トポロジーは、同軸またはストリップライン共振器のいずれかを用いて製造された最上容量結合（ｔｏｐ ｃａｐａｃｉｔｉｖｅｌｙ ｃｏｕｐｌｅｅｄ）（ＴＣＣ）ＢＰＦを用いて実現され得る。図８に示されるＴＣＣトポロジーは、ｆ−ｅチューニングを分岐するためにそれ自体役立つ。これは、最もコンパクトな実現（直列ｆ−ｅチューニングを有するＴＣＣトポロジーより小さいフットプリントを有する）を提供するからである。接地された４分の１波長共振器は、並列ＬＣチューニング回路としての挙動をとるので、ｆ−ｅチューニングキャパシタをシャントして配置することは、有利である。
【００９５】
モノブロックＢＰＦの段のあるインピーダンス実現が同様に用いられ得る。モノブロック共振器は、典型的には、それらの長さ全体に沿って結合されたＥＭであり、それらの設計の直接的な結論である。それらは、ｆ−ｅチューニングを直列するためにそれら自体役立つ。それらの電気的な長さは、ｆ−ｅチューニングキャパシタの選択的堆積およびパターニングによって調整され得る。誘電負荷導波管共振器または（シールドされた封入物を有するまたは有さない）誘電パックを含む（しかしこれらに限定されない）非ＴＥＭ共振器が同様に用いられ得る。
【００９６】
しかしながら、最も高い制限は、容量測定共振器から達成可能なＱ_ｕを制限し得る。このような最も高い制約のあるシステムでの容量測定同軸共振器への代替は、ストリップライン共振器を使用することである。ここで、中央のコンダクタをより広く（あるポイントまで）し得、このため、全体的な高さ固定を維持しながらＱｕ向上する。この実施形態は、ギャップキャパシタまたはＩＤＣ等の平面ｆ−ｅキャパシタの組み込みが、ｆ−ｅキャパシタの配置の前にストリップライン共振器端部の頂部カバーを作製することによって実現され得る点でさらなる利点を有する。このようにして、平面ｆ−ｅキャパシタは、頂部カバーを越えて延びるストリップライン共振器の底部カバーを形成する基板の部分上に形成される。
【００９７】
ｆ−ｅキャパシタ上の「ペデスタル」の形成は、例えば同軸共振器を用いるＴＣＣ構造のために、図１１ａに示されるように、最適に組み込まれ得る。ｆ−ｅキャパシタは、図１１ａの入力および出力キャパシタ３１５ａおよび３１５ｂの拡張としてペデスタル上に組み込まれる。あるいは、ｆ−ｅキャパシタは、同軸またはモノブロック共振器の開放端（表面）（図示せず）上でパターニングおよび製造され得る。
【００９８】
特定の共振器が実現されるかに関わらず、高さ制限が共振器のＱ_ｕの任意の増加を防止すれば、Ｑ_ｃが、例えば、ＩＤＣ ｆ−ｅキャパシタをギャップまたはオーバーレイｆ−ｅキャパシタと置き換える代わりに増加される必要がある。
【００９９】
多くの用途に対して、単一段のバンドパスフィルタ１４０が図６に示されるように良好である。図５に対して説明されるように、バンドパスフィルタ１４０は、ｆ−ｅキャパシタ１０４および共振器１０２を含む。ｆ−ｅキャパシタ１０４に印加された可変ＤＣ電圧１４２が、フィルタ１４０をチューニングする。フィルタリングされるＲＦ信号が入力ポート１４４に印加され、出力ポート１４６に出力される。入力ポート１４４および出力ポート１４６が交換可能であることに留意のこと。キャパシタ１４３は、入力ポート１４４と共振器１０２との間の両方に定義される。別のキャパシタ１４５が出力ポート１４６と共振器１０２との間に定義される。ｆ−ｅキャパシタ１０４は、それがギャップ、オーバーレイ、またはＩＤＣキャパシタであるかどうかに関わらず、上記の態様で損失を維持するように構築される。同様に、共振器１０２（これは、短くされた１／４波長共振器または１／２波長開回路共振器いずれか得る）は、Ｑ_ｕを最大にするように選択される。
【０１００】
より高いＱ_ｕは、同軸共振器、誘電負荷導波管、モノブロック、またはストリップライン共振器等の容量測定共振器によって、より小さいフットプリントおよびより低い費用で提供される。あるいは、仕様および価格制約が許容する場合には、マイクロストリップ共振器等のより大きい領域の平面共振器が用いられ得る。大抵のマイクロストリップ共振器回路は、硬質基板上の薄膜プロセスによって製造される。結果として、それらは、厚膜プロセスによってメタライズされる同軸およびモノブロック共振器のようなＴＥＭ共振器より少ない金属厚を達成する。マイクロストリップ共振器は、ＥＭ場の部分がマイクロストリップ上の空気領域であるので、より大きいサイズである。
【０１０１】
ここで、図７に取りかかると、バンドパスフィルタ１４０の平面実現（ｐｌａｎａｒ ｒｅａｌｉｚａｔｉｏｎ）１５０が示される。共振器１０２は、ビア１５４を通じて接地されたマイクロストリップライン１５２によって形成される。マイクロストリップライン１５２はまた、適切な損失のない接地平面（図示せず）内に終端され得、ビア１５４の必要性を取り除くことに留意のこと。キャパシタ１５３および１５５は、入力および出力マイクロストリップライン１５６および１５８および共振器マイクロストリップライン１５２間のギャップによって形成される。平面構造を維持しながら入力および出力結合を最大にするために実際と同程度に（約０．２５ｐＦ）大きくキャＰシタ１５５および１５７の電気容量を形成することが望ましい。マイクロストリップラインは、最大のマイクロストリップ共振器Ｑを提供するために好適には、厚さ約１．０ｍｍである、９９．５％純度アルミナ、ＭｇＯ、またはサファイヤの基板１５７上に形成される。ｆ−ｅキャパシタ１０４は、パッド１６０およびマイクロストリップライン１５２の下のｆ−ｅ層１６２とともに、パッド１６０およびマイクロストリップライン１５２によってギャップキャパシタとして形成される。
【０１０２】
可変ＤＣ電圧ソースは、抵抗器１６４を通じてパッド１６０にバイアスをかける。ＤＣブロッキングキャパシタは、パッド１６０および１６６間に配置され、ここで、パッド１６６は、接地するためのビア１６８を含む。パッド１６６はまた、適切な損失のない接地平面（図示せず）内に終端され得、ビア１６８の必要性を取り除くことに留意のこと。
【０１０３】
ＤＣブロッキングキャパシタは、共振器が図７に示されるように分岐される場合に必要とされる。ＤＣブロッキングキャパシタの電気容量は、理想的には、Ｃ_ｆ−ｅ上のその負荷効果を最小にするために少なくとも１００Ｃ_ｆ−ｅである。そのＱは、理想的には、興味のあるバンドにおいて、４０以上である。ギャップキャパシタおよびマイクロストリップ共振器の選択は任意であり、本発明の教示と一致した、本明細書において議論された形態のうちの任意が採用され得ることが理解される。
【０１０４】
図７のバンドパスフィルタは、理想的には、本明細書に記載されたようなｆ−ｅフィルムを特徴付けるためにテスト回路として用いられ得る。それ自体で、図７のバンドパスフィルタは、以下の利点を提供する。
【０１０５】
１）ｆ−ｅキャパシタは、用いられるように、特に、その実現がギャップキャパシタまたはＩＤＣである場合に製造され得る。選択的ｆ−ｅ堆積が用いられる。
【０１０６】
２）ｆ−ｅギャップキャパシタが示されるが、ＩＤＣも同様に用いられ得る。ギャップキャパシタは、より簡単な幾何学形状を有する。それはＩＤＣと比較してより製造し易く、より低い幾何学形状の損失を有する。それはまた、オーバーレイキャパシタより製造し易い。
【０１０７】
３）回路は、薄膜処理技術により製造されるので、幾何学形状は、正確に制御および測定され得る。
【０１０８】
４）金属の厚さは、ｐｒｏｆｉｌｏｍｅｔｒｙによって正確に測定され得る。金属種は、所望のように選択され得る（Ａｕ、ＡｇまたはＣｕ）。
【０１０９】
５）高Ｑマイクロストリップ回路は、回路の固定共振器部分を完了する。
【０１１０】
６）ｆ−ｅキャパシタが共振器内に直接製造される。はんだ付け、結合等に起因する付加された損失がない。共振器からｆ−ｅキャパシタへの遷移は均一であるか、または、所望であればテーパーにされ得る。
【０１１１】
７）大きな領域の接地平面およびＷｉｌｔｏｎテスト取付備品（回路の頂部および底部を保持および接地する顎部を有する）が用いられる場合にビアホールが必要とされない。硬質基板にビアを穿孔することは、有意な費用付加であり、製造され得るテスト回路の数を低減する。
【０１１２】
８）この回路は、ＥＭソフトウェアにおいて正確にモデル化され得る。
【０１１３】
９）この回路は、シミュレーションに対する修正のための回路のベース損失（当然、より高いｆ_０で）決定するためにｆ−ｅフィルムなしで製造され得る。
【０１１４】
１０）低損失基板の使用は、回路全体についてのその効果を最小にする。
【０１１５】
１１）ｆ_０およびＩ．Ｌ_０．の測定された結果は、ｆ−ｅフィルム比誘電率およびｔａｎδを抽出するために用いられ得る。
【０１１６】
１２）図７の回路は、ｆ−ｅキャップが示され得るベース基板内のアパーチャで製造され得る。ここで、独立のｆ−ｅキャップは、アパーチャ上に配置され、圧力により所定場所に保持され得、ｆ−ｅキャップがスタンドアロンコンポーネントとしてテストされることを可能にする。
【０１１７】
ここで、図８ａを参照すると、２段ＴＣＣチューナブルＢＰＦ４００が示される。図５に関して説明されたように、バンドパスフィルタ４００の各段は、共振器４０４および４０８およびｆ−ｅキャパシタ４１０ａおよび４１０ｂを含む。共振器４０４および４０８は、１／４波長短回路共振器として示されるが、１／２波長開回路共振器でもよい。いずれの場合でも、共振器長さは、Ｃ_ｆ−ｅの存在によって低減される。
【０１１８】
ｆ−ｅキャパシタ４１０ａおよび４１０ｂに印加された可変ＤＣ電圧は、バンドパスフィルタ４００をチューニングする。強誘電性キャパシタ４１０ａおよび４１０ｂは、共振器はこの例では短くされるので、ＤＣブロッキングキャパシタ４１２ａおよび４１２ｂを通じてグランドに結合する。
【０１１９】
ＲＦ信号が入力ポート４０２で受信され、出力ポート４０６で出力する。入力ポート４０２および出力ポート４０６は交換可能であることに留意のこと。入力キャパシタ４３４ａおよび出力キャパシタ４３４ｂ（これらは、図６に関して説明されたキャパシタ１４３および１４５に機能面で類似する）に加えて、さらなるキャパシタ４３２が、所望のＢＰＦ応答を形成するために、共振器４０４および４０８間に、インピーダンスまたはアドミッタンスインバータとして提供される。キャパシタ４３２も別個の素子であるか、共振器４０４および４０８間に結合するアパチャーを通じて実現され得ることが理解される。
【０１２０】
図８ａおよび８ｂに示されるチューナブル２段フィルタ４００および４５０は、共振器４０４および４０８の長さ全体に沿う電磁結合の付加によって高または低側０を形成する基本的なトポロジーを有する。０は、所与のパスバンドＩ．Ｌ．に対するより良好な除去を提供するために用いられ得る。それらの長さ全体に沿って結合する内部共振器の場合には、パスバンドＩ．Ｌ．および帯域外除去は、強誘電体キャパシタがバンドパスフィルタをパスバンドにわたってチューニングすれば変化する。任意の得られた、特に、除去バンドでの歪みを最小にするため、キャパシタ４３２は、ｆ−ｅキャパシタであり得る。キャパシタ４１３および４１９をチューニングすることは、チューナブルパスバンドを有する周波数における０トラックを形成する。
【０１２１】
共振器４０４および４０８間を結び付けるｆ−ｅキャパシタにバイアスをかけることおよびこのｆ−ｅキャパシタをチューニングすることを容易にするために、キャパシタ４３２は、図８ｂに示されるように、ｆ−ｅキャパシタ４３７ａおよび４３７ｂによって置き換えられ得る。キャパシタ４３７ａおよび４３７ｂは、理想的には、キャパシタ４３２の電気容量の２倍の電気容量を有する。この実施形態では、強誘電体キャパシタ４１０ａ、４１０ｂ、４３７ａおよび４３７ｂはすべて、単一のＤＣチューニング電圧ＶＤＣを用いてチューニングされ得る。あるいは、キャパシタ４１０ａおよび４１０ｂのために用いられたものとは異なるｆ−ｅ材料も、キャパシタ４３７ａおよび４３７ｂに対して堆積され得る。このため、より大きい多能性が単一電圧を用いるチューニングにおいて取得され得る。
【０１２２】
ｆ−ｅキャパシタに対する単一のＤＣチューニング電圧は、図９に示すように配置され得る。図９では、Ｖ_ＤＣは、ディバイダネットワーク５０５に結合される。ディバイダネットワーク５０５は、ｆ−ｅキャパシタ４３７ａおよび４３７ｂの両方に結合される。ディバイダネットワーク５０５は、上記のように、パスバンドを用いて０が追跡されるように適切なチューニング範囲をｆ−ｅキャパシタ４３７ａおよび４３７ｂに提供するように構成される。
【０１２３】
ディバイダネットワーク５０５は、図１０に示されるように構成され得る。図１０では、ＶＤＣは、Ｒ１に結合される。Ｒ１は、Ｒ２およびキャパシタ４３７ａおよび４３７ｂの両方に結合される。Ｒ２はまた、グランドに結合される。Ｒ１およびＲ２は、上記のように、パスバンドを用いて０が追跡されるように選択される。
【０１２４】
あるいは、別の電圧がキャパシタ４３７ａおよび４３７ｂの両方をチューニングするために用いられ得る。
【０１２５】
ここで、図１１ａに取りかかると、同軸、モノブロック共振器３０２および３０２ｂを用いるチューナブル２段フィルタ３００が示される。他の共振器のタイプも用いられ得ることに留意のこと。共振器３０２ａおよび３０２ｂは、開または閉回路であり得る。共振器３０２ａおよび３０２ｂは、基板３０１の第一の表面に付着する。基板３０１の第一の表面上に形成されたパッド３０４ａは、リード３０５ａおよび３０５ｂを通じて共振器３０２ａおよび３０２ｂに結合する。基板３０１の第一の表面上に形成されたパッド３０６ａおよび３０６ｂは、強誘電性キャパシタ３１０ａおよび３１０ｂのために所望のギャップを形成するパッド３０４ａおよび３０４ｂに結合する。パッド３０４ａおよび３０４ｂおよび３０６ａおよび３０６ｂの下にある強誘電性層３１２ａおよび３１２ｂは、強誘電性ギャップキャパシタ３１０ａおよび３１０ｂを結合する。図面は縮尺通りでないことに留意のこと。典型的には、ギャップ間隔が明瞭のために増加されている。
【０１２６】
基板３０１の第二の表面上に送信ライン３２０ａおよび３２０ｂがある。これらの送信ラインは、信号ＲＦの入またはＲＦの出に対する入力および出力ポート３２０ａおよび３２０ｂとして用いられる。入力および出力キャパシタ３１５ａおよび３１５ｂは、図１１ｂに示されるように、中間に基板３０１を有する送信ライン３２０ａおよび３２０ｂとパッド３０４ａおよび３０４ｂとの間に形成される。図１１ｂは、図１１ａに示されるフィルタ３００の部分の断面図である。断面は、線Ｂに沿う。
【０１２７】
さらに、キャパシタ３２１は、パッド３０４ａおよび３０４ｂの分離によってギャップキャパシタとして形成される。キャパシタ３２１によって提供される結合は、同軸共振器３０２ａおよび３０２ｂ間のアパチャー結合の代替として代替として提供され得、キャパシタ３２１の必要性を排除し得ること留意のこと。同軸共振器３０２ａおよび３０２が別の構造として示されるが、それらは、スペース節約し、任意のアパチャ−結合を可能にするために共通の壁を共有し得る理解される。加えて、それらの間にスペースおよび壁がなくてもよい。すなわち、それらは、モノブロック共振器と相互に結合され得る。キャパシタ３２１によって提供される結合がアパチャー結合を通じて実現される実施形態では、パッド３０４ａおよび３０４ｂは、それらの間の任意のギャップ電気容量を最小にするための十分な距離によって分離される。バイアス電圧ＶＤＣは、強誘電性キャパシタ３１０ａおよび３１０ｂをチューニングするために抵抗器３４０ａおよび３４０ｂを通じて結合する。強誘電性ギャップキャパシタ３１０ａおよび３１０ｂのそれぞれは、ＤＣブロッキングキャパシタ３４１ａおよび３４１ｂを通じてグランドに結合する。
【０１２８】
本発明は、特定の実施形態を参照して記載されたが、説明は、本発明の仕様の例示にすぎず、制限としてとられるべきではない。結果として、開示された実施形態の機能の種々の適合および組み合わせが、添付の請求の範囲によって包含された本発明の範囲内である。
【図面の簡単な説明】
【０１２９】
【図１ａ】図１ａは、強誘電体ギャップキャパシタの平面図である。
【図１ｂ】図１ｂは、線Ａに沿う図１ａの強誘電体ギャップキャパシタの断面図である。
【図２ａ】図２ａは、添付のＤＣ遮断キャパシタと共に示す、強誘電体オーバーレイキャパシタの平面図である。
【図２ｂ】図２ｂは、図２ａのオーバーレイキャパシタにおける第一の金属層の平面図である。
【図２ｃ】図２ｃは、図２ａの線Ｂに沿う図２ａのオーバーレイキャパシタの断面図である。
【図３】図３は、図２ａにおける領域Ｃの拡大図を示す。
【図４】図４は、強誘電体インターデジタルキャパシタの平面図である。
【図５】図５は、チューナブル強誘電体キャパシタに結合された共振器の概略図である。
【図６】図６は、単極チューナブルフィルタの概略図である。
【図７】図７は、図６の単極フィルタの平面回路の実装である。
【図８ａ】図８ａは、チューニングによって誘導された周波数応答歪みを補償するように構成された強誘電体キャパシタを有する二重極チューナブルフィルタの概略図である。
【図８ｂ】図８ｂは、チューニングによって誘導された周波数応答歪みを補償するように構成された２つの強誘電体キャパシタを有する二重極チューナブルフィルタの概略図である。
【図９】図９は、図８ｂに示されるチューニングによって誘導された周波数応答歪みを補償するように構成された２つの強誘電体キャパシタをチューニングするために用いられるディバイダネットワークおよび直流電源の概略である。
【図１０】図１０は、図９に示されるディバイダネットワークの一つの実装を示す。
【図１１ａ】図１１ａは、図８ａに示されるチューナブルフィルタの平面図である。
【図１１ｂ】図１１ｂは、線Ｄに沿う、図１１ａに示されるチューナブルフィルタの断面図である。

Claims (34)

1. 比誘電率調整信号を発生させるための比誘電率調整信号発生器と、
   電気容量を有する第一の素子と、
   インダクタンスを有する第二の素子と、
   該比誘電率調整信号に応答して、該共振周波数を調整する該第一の素子の電気容量を調整するように該第一の素子の近傍に位置付けられる強誘電体材料と
   を含み、該第一および第二の素子は、共振周波数を有する電磁気信号フィルタとして構成され、
   該第一の素子のＱ値は、約８０より大きい、チューナブル電磁気信号フィルタ。
2. 前記Ｑ値は、約１８０より大きい、請求項１に記載のフィルタ。
3. 前記Ｑ値は、約３５０より大きい、請求項１に記載のフィルタ。
4. 比誘電率調整信号を発生する比誘電率調整信号発生器と、
   電気容量を有する素子と、
   ボルメトリック共振器と、
   該比誘電率調整信号に応答して、該共振周波数を調整する該第一の素子の電気容量を調整するように第一の素子の近傍に位置付けられる強誘電性材料と
   を含み、該素子および該共振器は、共振周波数を有する電磁気信号フィルタとして構成される、チューナブル電磁気信号フィルタ。
5. 前記Ｑ値は、０．２５ＧＨｚ〜７．０ＧＨｚの間の周波数領域で、約８０より大きい、請求項１または４に記載のフィルタ。
6. 前記Ｑ値は、約０．８ＧＨｚ〜２．５ＧＨｚの間の周波数領域で、約８０より大きい、請求項５に記載のフィルタ。
7. 前記Ｑ値は、約−５０℃〜１００℃の間の温度範囲で動作する場合に、約０．２５ＧＨｚ〜２．５ＧＨｚの間の周波数領域で約８０より大きい、請求項６に記載のフィルタ。
8. 前記Ｑ値は、−５０℃〜１００℃の間の温度範囲で動作する場合に、約０．８ＧＨｚ〜２．５ＧＨｚの間の周波数領域で約８０より大きい、請求項７に記載のフィルタ。
9. 前記Ｑ値は、０．２５ＧＨｚ〜７．０ＧＨｚの間の周波数領域で約１８０より大きい、請求項１または４に記載のフィルタ。
10. 前記Ｑ値は、約０．８ＧＨｚ〜２．５ＧＨｚの間の周波数領域で約１８０より大きい、請求項９に記載のフィルタ。
11. 前記Ｑ値は、約０．３ｐＦ〜３．０ｐＦの間の範囲の電気容量に対して約８０より大きい、請求項１または４に記載のフィルタ。
12. 前記Ｑ値は、約０．５ｐＦ〜１．０ｐＦの間の範囲の電気容量に対して約８０より大きい、請求項１１に記載のフィルタ。
13. 前記Ｑ値は、約０．３ｐＦ〜３．０ｐＦの間の範囲の電気容量に対して約１８０より大きい、請求項１または４に記載のフィルタ。
14. 前記Ｑ値は、約０．５ｐＦ〜１．０ｐＦの間の範囲の電気容量に対して約１８０より大きい、請求項１３に記載のフィルタ。
15. 前記共振器は、ストリップライン共振器を含む、請求項１または４に記載のフィルタ。
16. 前記共振器は、モノブロック共振器を含む、請求項１または４に記載のフィルタ。
17. 前記共振器は、誘電体同軸負荷共振器を含む、請求項４に記載のフィルタ。
18. 前記フィルタのＱ値は、約８０より大きい、請求項４に記載のフィルタ。
19. 前記フィルタのＱ値は、約１８０より大きい、請求項４に記載のフィルタ。
20. ギャップキャパシタであって、
    基板と
    該基板の第一の表面上の金属層であって、該金属層は、該ギャップを定義する、第一の金属層と、
    該金属層と該基板との間の強誘電体層と
    を含み、
    該基板は、約０．５〜１．０ｍｍの間の厚さを有する低損失材料であり、
    該金属層は、約５．０マイクロインチ未満の表面粗さを有するように形成され、
    該金属層によって定義される該ギャップのギャップ間隔は、約３．０〜５．０ミクロンである、ギャップキャパシタをさらに含む、請求項１または４に記載のフィルタ。
21. 前記低損失材料は、酸化マグネシウム、サファイヤ、および少なくとも９９％純度のアルミナからなる群から選択される、請求項２０に記載のフィルタ。
22. 前記金属層は、約１．５〜２．５ミクロンの厚さを有し、前記強誘電体材料は、約０．５〜１．０ミクロンの厚さを有するチタン酸バリウムストロンチウムを含む、請求項２０に記載のフィルタ。
23. 前記ギャップキャパシタは、約０．２５ｍｍ〜２．０ｍｍの幅を有する金属ラインを含む、請求項２０に記載のフィルタ。
24. 前記強誘電体材料は、前記ギャップの領域に局在化される、請求項２０に記載のフィルタ。
25. 前記強誘電体材料は、前記ギャップのうち約２．０ミクロン内に含まれる、請求項２４に記載のフィルタ。
26. 前記金属ラインは、丸い隅部を有するギャップを定義する、請求項２０に記載のフィルタ。
27. 前記強誘電体キャパシタは、オーバーレイキャパシタであって、
    基板と、
    該基板の第一の表面上の第一の金属層と
    第二の金属層と、
    該第一の金属層と第二の金属層との間に配置された強誘電体材料と
    を含み、該強誘電体層は、約１ミクロンの厚さを有し、該第一の金属層は、約０．５ミクロン未満の厚さを有し、該第二の金属層は、約１．５〜２．５ミクロンの間の厚さを有する、オーバーレイキャパシタである、請求項１または４に記載のフィルタ。
28. チューニング可能な周波数領域で動作するように構築されるチューナブル強誘電体フィルタを設計する方法であって、
    該フィルタ用のフィルタの設計図を生成する工程であって、該フィルタの設計図は、チューニング可能なデバイスを有する、工程と、
    該チューナブルフィルタに対する最小の受け入れ可能な効果を決定する工程であって、該最小の受け入れ可能な効果は、約８０以上のＱ値、Ｑ、によって表わされる、工程と、
    該フィルタの設計図においてチューナブルデバイスとして使用するためにチューニング可能な強誘電体デバイスを選択する工程と、
    該Ｑは、約８０より大きいことを確かめる工程と
    を包含する、方法。
29. 前記Ｑは、約２００より大きい、請求項２８に記載の方法。
30. 前記Ｑは、約３００より大きい、請求項２８に記載の方法。
31. チューナブルバンドパスフィルタを設計する方法であって、
    帯域外リジェクションおよび通過帯域挿入損失要求を満足するようにバンド幅およびフィルタ次数を選択する工程と、
    強誘電体キャパシタのトポロジーを選択する工程と、
    該選択されたトポロジーの該非強誘電性損失を計算する工程と、
    該ｆ−ｅキャパシタに結合する、第一のＱ値を有する共振器を選択する工程と、
    該計算された非強誘電体損失および第一のＱ値に基づいて、該チューナブルフィルタの該挿入損失要求を満足するように該強誘電体キャパシタの該要求された強誘電体損失を決定する工程と
    を包含する、方法。
32. 前記ｆ−ｅキャパシタに対して選択された前記トポロジーは、ギャップキャパシタである、請求項３１に記載の方法。
33. 前記ｆ−ｅキャパシタに対して選択された前記トポロジーは、オーバーレイキャパシタである、請求項３１に記載の方法。
34. 前記ｆ−ｅキャパシタに対して選択された前記トポロジーは、ＩＤＣキャパシタである、請求項３１に記載の方法。