JP2006109512A - チューナブルマルチプレクサ - Google Patents

Abstract

【課題】本発明は、ＣＤＭＡ通信デバイスにおいて利用するためのチューナブル強誘電性マルチプレクサを提供する。
【解決手段】チューナブル強誘電性キャパシタは、マルチプレクサで利用されるいくつかの共振器の共振周波数をチューニングし、かつ、マルチプレクサの周波数応答の形状をチューニングするために利用される。低損失強誘電性材料および構成が提供される。チューナブルマルチプレクサは、同様であり、固定チューニングされたマルチプレクサより小さい挿入損失を有する。
【選択図】図１２

Description

（関連出願）
本出願は、２００１年４月１１日に出願され、参考として本明細書で援用される米国仮出願第６０／２８３，０９３号の利益を主張する。

さらに、本出願は、２００１年７月１３日に出願され、参考として本明細書で援用される米国出願「Ｔｕｎａｂｌｅ Ｆｅｒｒｏ−ｅｌｅｃｔｒｉｃ Ｆｉｌｔｅｒ」に関する。

（背景）
（関連技術の説明）
バンドパスフィルタなどのフィルタは、通信およびエレクトロニクスにおいての多数の出願を有する。例えば、無線通信において、所与の周波数帯域は、多くの無線ユーザを収容する。それほど多くのユーザを収容するためには、提供される周波数割り当てが混雑しているために、厳密なバンドパスフィルタリング要件が達成されなければならない。

現在、無線ハンドセットは、固定チューニングされたバンドパスフィルタ（ＢＰＦ）を用いて、それらのフィルタリング規格を満たす。このようなフィルタの設計は、それらが最小の可能なパスバンド挿入損失（Ｉ．Ｌ．）を達成しなければならず、同時に、特定化された大きな帯域外除去を達成するために、複雑化されている。特定の例として、ＰＣＳ
ＣＤＭＡハンドセットを考慮してみる。ＰＣＳ送信（ＴＸ）帯域は、−３．５ｄＢの帯域内Ｉ．Ｌ．のみを有するとともに（米国において１８５０から１９１０ＭＨｚ）、受信（ＲＸ）帯域（１９３０〜１９９０ＭＨｚ範囲）において、少なくとも３８．０ｄＢの帯域外除去を有する。

さらに、このＢＰＦは、高さについて、最大制限を有する上記の規格を満たさなければならない。今日のハンドセットの典型的な高さ制限は、例えば、４．０ｍｍ以下である。上記の要求している電気的な要件であって、最小の可能なサイズおよび高さを有する要件を満たすために、個々の同軸共振器素子またはモノブロック構造から構築される高次（＞２次）固定チューニングされたフィルタは、常に必要とされる。さらに、帯域外除去規格を満足させるために、トランスミッションゼロが常に要求され、帯域エッジにてＩ．Ｌ．を増加させる。セラミックスおよび製造耐久性についての変動のために、ベンダーは、個別に、製造中に固定チューニングされたフィルタの特性を調整しなければならず、コストをより高くする。

さらに、一つより多い周波数帯域がサポートされている場合（例えば米国、韓国およびインドではＰＣＳ帯域をサポートしている）、複数の固定チューニングされたＢＰＦが必要であり、余分なスイッチを必要とし、さらなる損失を生じさせる。これは、電力増幅器および用いられた低雑音増幅器が、上記の複数の帯域を介して動作するのに十分な帯域幅を有する場合でさえ、当てはまる。

チューナブルＢＰＦにより、任意の特定の時間にて必要とされるパスバンドより広い帯域幅をカバーしたいくつかの帯域を介する一つのＢＰＦの使用、または、より低次のフィルタの使用が可能になる。チューナブルＢＰＦに可変性を提供するために、可変容量を提供できるコンポーネントが、通常、用いられる。

いくつかの構造は、現在、可変キャパシタを実現するように用いられる。例えば、移動可能な平行板は、家庭のラジオのチューナーとして、長年、用いられてきた。しかし、このようなプレートは、あまりにも、かさ高く、うるさく、現在の用途のために使用するには非実用的である。

別の代替物、電気バラクターは、印加電圧に応答して容量（ｃａｐａｃｉｔａｎｃｅ）を調節する半導体デバイスである。バラクターは、通常、うるさく、損失が大きく、特に５００ＭＨｚより大きい印加では、うるさく、損失が大きいので、高性能が要求される高周波数の低損失用途に対しては非効率である。

別の代替物、マイクロエレクトロメカニカルスイッチ（またはシステム）（ＭＥＭＳ）は、付与された制御信号に応答してキャパシタ間でスイッチングし得る微小のスイッチングデバイスである。しかし、それは、コストがかかり、製造することが困難であり、信頼性が立証されていない。たいていの場合、それは、システムが、有限の（かつ小さい）数の固定キャパシタの間を選択しなければならないという点で、個別のチューニングを提供する。

強誘電体チューナブルキャパシタは、試用されてきた別の代替物である。強誘電体（ｆ−ｅ）材料は、材料の一つの種類であり、通常、セラミック希土酸化物であり、顕著な特徴は、それらの比誘電率（κ）、および結果として、電気誘電率（ε）が、印加されたゆっくりと変化する（ＤＣまたは低周波数の）電界に応答して、変化する。材料の比誘電率（κ）と電気誘電率（ε）との関係は、以下の
ε＝κε_０
として与えられる。

ここで、ε_０は、真空の電気誘電率である。目下、ｆ−ｅ属性を有する数百の公知の材料がある。通常のｆ−ｅ材料において、ほぼ３：１程度のファクタだけκの範囲を得ることができる。κのこのような変化を生じさせるために必要とされるＤＣ電圧は、ＤＣ制御電圧が印加されるｆ−ｅ材料の寸法に依存する。キャパシタの容量がキャパシタ導体に隣接した誘電体の比誘電率に依存するために、それらの可変比誘電率の結果として、ｆ−ｅ材料を用いてチューナブルキャパシタを作ることができる。通常、チューナブルｆ−ｅキャパシタは、平行板（オーバーレイ）、インターデジタル（ＩＤＣ）またはギャップキャパシタとして実現される。

公知のｆ−ｅの可変キャパシタにおいて、チタン酸バリウムストロンチウムＢａ_ｘＳｒ_１−ｘＴｉＯ_３（ＢＳＴＯ）等の適切なｆ−ｅ材料の層は、キャパシタの一方または両方の導体に隣接して配置される。ｆ−ｅ材料に印加される電界の強度および選択されたｆ−ｅ材料の固有特性に依存して、容量が変化する。通常、ｆ−ｅフィルムのキュリー温度Ｔ_ｃの下では、ｆ−ｅ材料は、強誘電状態であり、変化する電界に対するそれの応答において、ヒステリシスを示す。Ｔ_ｃより上では、ｆ−ｅ材料は、常誘電状態であり、ヒステリシスを示さない。したがって、概して、常誘電状態に動作するように、Ｔ_ｃが予想される動作温度より低いｆ−ｅ材料を選択し、強誘電状態のヒステリシスの影響を避ける。

しかし、従来のｆ−ｅ可変キャパシタは、ハンドセット等の挿入−損失−感知用途での使用に対しては、あまりにも損失が大きいことが証明されている。さらに、これらのデバイスは、予測不可能に、実行する場合が多く、ｆ−ｅチューナブルフィルタの最適な設計、構築および使用を妨げる。

デュプレクサは、ＴｘおよびＲｘ周波数をそれらの個別の信号パスに分離するＣＤＭＡ技術にて用いられる。デュプレクサは、通常、二つのバンドパスフィルタを含む。それぞ
れのフィルタは、通過されるべきＴｘまたはＲｘ周波数信号のいずれかを選択する。フィルタは、一方の端にて接続され、共通のポートを形成する。この共通ポートは、通常、送信信号を送り、受信信号を受け取るために、アンテナまたはダイプレクサに接続される。

厳密な挿入損失および帯域外除去要件は、例えば、無線ハンドセット等の、損失感知用途に使用するためにデュプレクサの設計に影響を与える第１の要件である。他の電気的および機械的な規格、例えばサイズおよび高さ要件等もまた満足されなければならない。

したがって、当該分野において、低いＩ．Ｌ．および高い帯域外除去に関する所望の周波数範囲を越えるチューニング範囲を提供できる改良されたチューナブルｆ−ｅフィルタ、および、同一のものを設計する方法が必要となる。次いで、これらのフィルタは、チューナブルデュプレクサを作るために使用され得る。

（要旨）
ＣＤＭＡ無線ハンドセットにおいて、厳密な挿入損失および帯域外除去要件が、概して、デュプレクサの使用のために、高次（３次より大きい）フィルタを要求する。帯域内挿入損失要件は、概して、任意の所与の時間にて動作のために用いられる周波数より広い周波数を越えて適用する。デュプレクサの使用のための固定チューニングされたフィルタが、同一のパスバンドを超えるチューニングによって用いられるチューナブルフィルタより広いパスバンドを有さなければならないことを意味する。チューナブルフィルタがより小さい（チューナブル）パスバンドを有し得るので、それは、より低次であり得る（場所を取り得ない）か、より少ない挿入損失を有し得るか、または両方であり得る。

これは、可変性の追加がデュプレクサの挿入損失をあまり大きく増加させない場合にのみ、当てはまる。本発明は、低い挿入損失を維持しながら、強誘電体チューナブルキャパシタ、デュプレクサをチューナブルにするキャパシタおよび共振器回路を提供する。

したがって、同一のパスバンドをカバーできる固定チューニングされたバンドパスフィルタより小さく、かつ、より小さい挿入損失を有する、低挿入損失のチューナブルデュプレクサが提供される。無線ハンドセットのスペース節約は、他の所望の機能および特性を提供するように用いられ得、または、それは、ハンドセットのサイズおよび重さを単に低減するように用いられ得る。さらに、挿入損失の節約は、結果的に、より長い通話時間およびバッテリ使用期間を生じさせる。

（詳細な説明）
異なる図面の同一の参照符号の使用は類似または同一の部材を表示する。

電気信号処理システム、例えば通信システム等の使用および用途のためのチューナブルバンドパスフィルタ（ＢＰＦ）を設計する場合、帯域外除去およびパスバンド挿入損失（Ｉ．Ｌ．）要件の両方、およびサイズ、重さ並びに他の機械的、環境的、固定チューニングされたＢＰＦに課された電気的要件を通常満たさなければならないか、越えなければならない。

したがって、チューナブルＢＰＦが、固定チューニングされたＢＰＦの代わりに置き換えられることが商業的に実施されるためには、チューナブルＢＰＦの性能は、電気的および機械的要件のほとんど全ての点において置き換わる固定チューニングされたＢＰＦの性能に勝っているべきである。無線ハンドセット等の用途を要求する点で、パスバンドＩ．
Ｌ．は、ハンドセットの他のコンポーネント上にまさにより大きな負担を置くことを防ぐように最小化されなければ成らない。チューナブルＢＰＦが、それが置き換わることになる固定チューニングされたＢＰＦより大きなＩ．Ｌ．を有する場合、追加されたＩ．Ｌ．は、全体のシステム性能上の余りにも大きな負担であることが分かり得る。追加された負担は、通常、増幅器等のアクティブデバイス上にて最大となる。増幅器は、現存する固定帯域幅フィルタの影響を超える増加したパスバンド損失の影響を克服するために、より大きな利得およびパワー出力を有さなければならない。

「パスバンド」を定義するものの多くの定義が用いられ得る。通常、パスバンドはポイントによって定義され、このポイントでは、バンドパスフィルタ応答が、中間帯域、または帯域中心挿入損失（Ｉ．Ｌ_０．）より下の３．０ｄＢに落ちる。しかし、任意の固定フィルタ応答は、パスバンドを定義するように用いられ得る。より高次（より多くの共振器）バンドパスフィルタは、通常、特定の帯域外除去要件と整合することが要求される。しかし、フィルタ次数を増加させることは、Ｉ．Ｌ_０．を増加させる。フィルタ次数とＩ．Ｌ_０．との間の有用な基本的な関係は、以下の式によって与えられる。

Ｎはフィルタ次数であり、
Ｑ_ｕは用いられる共振器の無負荷のＱであり、
Ｑ_１＝ｆ_０／ＢＷ（ＢＷは３ｄＢパスバンドであり、ｆ_０は中間帯域周波数である）、および、
ｇ_ｉは、所与のトポロジ（Ｃｈｅｂｙｓｈｅｖ ｖｓ． Ｂｕｔｔｅｒｗｏｒｔｈ）についてのフィルタ素子値（ｆｉｌｔｅｒ ｅｌｅｍｅｎｔ ｖａｌｕｅ）である。

概して、Ｃｈｅｂｙｓｈｅｖ応答は、それが所与のフィルタ次数のＢｕｔｔｅｒｗｏｒｔｈフィルタによって与えられる除去応答と比較すると急勾配の除去応答を与えるため、好適である。さらに、ＣｈｅｂｙｓｈｅｖＢＰＦのリップルを増加させることは、帯域外除去をさらに増加させる。式（１）からわかるように、所与のフィルタ次数Ｎについて、より大きなパスバンドは、結果として、ＢＷが増加するにつれてＱ_１が減少するようなより低いＩ．Ｌ_０．を生じさせる。このより低いＩ．Ｌ_０．は、減らされた選択性を犠牲にする。選択性を再度獲得するためには、フィルタ次数Ｎは、Ｉ．Ｌ_０．を犠牲にして増加されなければならない。バンドパスフィルタ設計の当業者は、式（１）が表わすのは、最良のものが所与のシステム要件およびフィルタ次数に役立つということを認める。高次フィルタ（所与の無負荷のＱのより多い共振器）を用いることは、Ｉ．Ｌ_０．を素早く増加させる。なぜなら、ｇ_ｉ値は、合計すべきより多くの値（増加したＮ）があるとともに、次第に、大きさ（ｍａｇｎｉｔｕｄｅ）が大きくなるからである。式（１）は、特に帯域端が近づけられるとＩ．Ｌ_０．をさらに増加させる実施損失を無視することに留意する。

一次または二次バンドパスフィルタを用いることはＩ．Ｌ_０．を低減させることが式（１）から理解され得る。これらのより低次にて、ｇ_ｉ係数の数（Ｎ）およびｇ_ｉの大きさの両方が減少する。これらの低次フィルタでは、最小の可能なＩ．Ｌ_０．を与えるように最小の損失（最高Ｑ_ｕ）を有する共振器から構築されるべきである。結果として生じる一次または二次のバンドパスフィルタは、常に、比較可能な高次の固定チューニングされたバンドパスフィルタ設計より、所与の共振器のサイズおよびタイプ（すなわち所与のＱ_ｕ）の低いＩ．Ｌ_０．を有する。可変性により、低次の狭帯域ＢＰＦがより広い帯域の、固定チューニングされたＢＰＦと置き換わることが可能になる。チューナブル狭帯域低次ＢＰＦは、関心のある帯域全体をカバーでき、狭帯域幅の有する限界を克服する。これは、
所望のチャネル（情報）帯域幅が全体のシステム帯域幅より狭いことを仮定する。

固定チューニングされたＢＰＦが、単一の信号の送信および受信のために必要とされるよりも大きいシステム帯域幅をカバーする場合、チューナブルＢＰＦは、固定チューニングされたＢＰＦと置き換わる最高の機械を有する。例えば、米国 ＣＤＭＡ ＰＣＳ帯域内の動作のためのハンドセット内の固定チューニングされたＢＰＦはまた、このようなＢＷをカバーする。これはまた、米国ｃｅｌｌｕｌａｒ ＣＤＭＡおよび多くの他の標準に当てはまることが理解される。本明細書中にて教示された技術、方法およびデバイスは、米国 ＣＤＭＡ ＰＣＳに加えて、多くの標準に適用可能である。米国 ＣＤＭＡ ＰＣＳが実例としてのみ議論される。

米国ＰＣＳ帯域において、６０ＭＨｚは、Ｔ_ｘ（１８５０〜１９１０ＭＨｚ）に割り当てられ、６０ＭＨｚは、Ｒ_ｘ（１９３０〜１９９０ＭＨｚ）に割り当てられる。ＣＤＭＡ標準は、完全デュプレックスシステムであり、ハンドセットが同時に送受信することを意味する。これを成し遂げるために、デュプレクサフィルタは、帯域を分離し、干渉を防ぐために必要とされる。ＰＣＳ帯域が６０ＭＨｚ幅である一方、個別のＣＤＭＡチャネルは単に１．２５ＭＨｚ幅である。しかし、現在のシステムアーキテクチャは、ＣＤＭＡ ＰＣＳバンドパスフィルタおよびマルチプレクサ（デュプレクサを含む）に、システムが、６０ＭＨｚ帯域の任意の領域において、任意の１．２５ＭＨｚチャネルの動作を可能にし、かつ適応しなければならない場合は、ＢＷ≧６０ＭＨｚを有するようにする。

チューナブルＰＣＳ帯域フィルタは、より小さい物理領域を占めるより単純なトポロジのより低次のＢＰＦを提供しながら、最悪の場合の除去規格を満たすことにより、この状況を変え得る。このようなより低次のフィルタは、必ず、式（１）により、より低いＩ．Ｌ_０．を提供する。

高次の固定チューニングされたＢＰＦをより低次のチューナブルＢＰＦに効率良く取り替えるために、三つのファクタが考慮される。第１に、低次のＢＰＦの帯域幅（すなわちＱ１）および選択されたトポロジは、最悪の場合の除去規格が満たされるようなものでなければならない。Ｑ_１＝ｆ_０／ＢＷなので、３ｄＢ帯域幅（ＢＷ）が減少すると、Ｉ．Ｌ．が増加する。したがって、ＢＷがｆ_０に対してあまりにも小さい場合、結果として生じるＢＰＦは、許容不可能なほど高いＩ．Ｌ．を有し、ＢＷとＩ．Ｌ．との間にトレードオフを必要とする。実際の設計について、低次のチューナブルＢＰＦは、最小で可能なＩ．Ｌ．を、最悪の場合に必要とされる除去を満たすことと一貫させるべきである。いくつかのトポロジは、それらが本来、低い側（送信帯域下）ゼロまたは高い側（送信帯域上）ゼロを提供する点において好適である。図１０に示されるようなトポロジは、ＢＰＦ Ｑ_１がより小さい（帯域幅がより大きいので）か、または、リップル（対応するＣｈｅｂｙｃｈｅｖ ＢＰＦのｇ_１の観点から明示される）がより低いか、または両方であるために、より低いパスバンドＩ．Ｌ．を提供できる。送信ゼロは、ある周波数範囲を超える余分に必要とされる除去を提供する。

第２に、低次のチューナブルフィルタは、固定チューニングされたフィルタと同様に、全体のＢＷをカバーするために、チューナブルでなければならない。最後に、低次のチューナブルフィルタ内に用いられるチューナブルキャパシタは、結果として生じるフィルタが規格を満足するか、または越えるＩ．Ｌ．を有するように、十分に低い損失を有する。チューナブル一次または二次バンドパスフィルタは、より高次の（Ｎ＞２）固定チューニングされたバンドパスフィルタ設計と比較して最小の追加損失を有するが、チューナブルコンポーネント（可変ｆ−ｅキャパシタ）は速いチューニングメカニズムを有し、利用可能なチューニング電圧を用いて、全体のバンドパス範囲をカバーするようにチューナブルでなければならない。

キャパシタの全損失、Ｌ_ｔは、チューナブルであろうとなかろうと、それが蓄えられたエネルギーに対する消費されたエネルギーの割合によって与えられる。エネルギーは、電界にて蓄えられ、抵抗にて消費される、すなわち、Ｌ_ｔ＝（消費されたエネルギー）／（蓄えられたエネルギー）である。この損失の逆数がＱ値、Ｑである。キャパシタに関して、Ｌ_ｔは、量（ω＊Ｒ_ｓ＊Ｃ）によって与えられ得、ωは角振動数であり、Ｒｓはキャパシタの合計直列抵抗であり、Ｃは容量である。

共振器回路のｆ−ｅキャパシタによって与えられる全損失を決定することの重要性は、以下の式から理解され得る。Ｌ_ｃ＝１／Ｑ_ｃおよび１／Ｑ_Ｔ＝１／Ｑ_ｃ＋１／Ｑ_ｕであり、
Ｌ_ｃ＝キャパシタの損失；
Ｑ_Ｔ＝ｆ−ｅキャパシタおよび共振器または組み合わされたインダクタの合計Ｑ；
Ｑ_ｃ＝キャパシタのＱ；および
Ｑ_ｕ＝無負荷の共振器のＱまたは並列共振器回路を作成するために用いられるインダクタのＱ。

Ｑ_ｃが増加すると、それは、次第に、Ｑ_Ｔへの影響が減少する。Ｑ_ｃが無限である場合、それはＱ_Ｔに影響を与えない。これは、実用するために、Ｑｃがほぼ１０＊Ｑ_ｕとなる場合、当てはまる。逆もまた真である。Ｑ_ｕはＱ_ｃに対して次第に高くなると、Ｑ_ｕは、Ｑ_Ｔへの影響を次第に減少させる。いずれの場合においても、最高に実用的なＱ_ｃが望まれる。

ＰＣＳ帯域の使用に有用な例では、１．０ｐＦに対して、２．０ＧＨｚにてＱ_ｃ＝２５０を有するチューナブルキャパシタは、Ｒ_ｓが．３２Ω（オーム）であることが必要である。損失を最小にする（低いＲ_ｓを得る）ためには、可能であれば、現在の全ての損失メカニズムを計上し、かつ、これらの損失メカニズムの排除することを必要とする。

ｆ−ｅデバイスについて、全損失は、以下のように、それぞれの電源寄与を合計することにより、左右される。
Ｌｔ＝Ｌ_ｇｅｏｍ＋Ｌ_{ａｔｔａｃｈ}＋Ｌ_{ｍｅｔａｌ}＋Ｌ_ｓｕｂ＋Ｌ_ｒａｄ＋Ｌ_ｍｅａｓ＋Ｌ_ｆ−ｅ；
ここでＬ_ｇｅｏｍは、キャパシタのトポロジから導出され、
Ｌ_{ａｔｔａｃｈ}はデバイス取り付けによる損失であり、
Ｌ_{ｍｅｔａｌ}は、全金属損失であり、
Ｌ_ｓｕｂは、基本的な基板損失であり（存在する場合）、
Ｌ_ｒａｄは、望まれる放射損失および望まれない放射損失の両方であり、
Ｌ_ｍｅａｓは、測定誤差から生じる全損失であり、
Ｌ_ｆ−ｅは、ｆ−ｅ損失タンジェントである。

この損失割り当ては、第１に、所望の動作周波数で、ｆ−ｅキャパシタが用いられる態様でＬ_ｆ−ｅ（またはｆ−ｅ ｔａｎδ）の正確な値を得られるように用いられ得る。Ｌ_ｆ−ｅを正確に得るために、ちょうど説明された他の損失寄与源の全てを排除するか、または抑制しなければならない。例えば、Ｌ_{ｇｅｎｏｍ}は、トポロジに応じて変動し、オーバーレイキャパシタに対しては最良であり、ギャップキャパシタに対してはより悪く、ＩＤＣキャパシタに対してはかなり悪い。この損失は低減され得、制御され得るが、それはデバイスに固有である。結果として、所与のｆ−ｅキャパシタのトポロジの選択は、ｆ−ｅキャパシタから達成できる最良の可能なＱ_ｃに影響を与える。電磁場（ＥＭ）ソフトウェアは、所望のジオメトリのベースライン損失を確立でき、損失なしのｆ−ｅ膜を仮定する。このベースライン損失は、所与のジオメトリの最良の（最小の）損失を表示する。

概して、ギャップキャパシタは、製造するのが最も容易である。ＩＤＣは、次に容易であり、オーバーレイキャパシタは、これら三つの中で最も困難である。ＩＤＣと比較すると、ギャップキャパシタは、単位断面毎に、より良いＱを有するが、より低い容量を有する（図１ａのＷ）。ＩＤＣの容量は、単位断面毎に、多数のフィンガー（ｆｉｎｇｅｒ）の使用によってより大きくなる。しかし、多くの通信フィルタ用途のために、大きな容量（Ｃ≧４．０ｐＦ）が必要とされない。したがって、ギャップキャパシタは、しばしば、十分な容量を提供できる。たいていのｆ−ｅ膜のκの本来高い値が、単位断面、Ｗ毎に、従来のギャップキャパシタと比較すると、比較的に高い容量を提供するのに役立つ。

Ｌ_{ａｔｔａｃｈ}は、例えば半田、銀塗料、またはワイヤボンディング等の個別のデバイス取り付け技術から生じる。これらの取り付け損失は、大きくなり得、予測不可能で在り得る。最小の損失は、共振器または他のＲＦ回路へのｆ−ｅキャパシタの直接の製造によって達成され、したがってこの損失コンポーネントを排除しない場合、最小化する。

独立型のｆ−ｅキャパシタの本来の損失は、ほとんど影響しない。ずっと大きな影響であることが、ｆ−ｅキャパシタの回路への取り付けから生じる任意に追加された損失である。ｆ−ｅキャパシタが損失無しであるとしても、大きな損失の接続が用いられる場合、全体の影響は、損失のあるｆ−ｅデバイスの影響である。例えば、２．０ＧＨｚでＱ≧２５０が１．０ｐＦの容量に望まれる場合、合計直列抵抗Ｒｓは、≦０．３２オームでなければならない。したがって、任意のさらなる損失がこのキャパシタのＱをさらに低減する。この追加的な損失が実際の容量外であることは見当違いである。マウンティングによるもの等の、不可避な損失メカニズムでさえ、例えば、システム上のその影響の見地からキャパシタの有効なＱを低下させる。

最小の追加損失について、ｆ−ｅキャパシタと共振器との間の接続は、最小の追加された抵抗を提供する。したがって、電流およびｆ−ｅキャパシタに関連する電荷は最小の追加損失となる。半田付け、ワイヤボンディングまたは銀塗料またはペースト（これらに限定されるわけではない）等の従来のボンディングまたはマウンティング技術は、このような低い損失、制御可能なボンドを提供しない。

このようなボンディング方法の使用から生じる追加された予測不可能な損失は、ｆ−ｅキャパシタが、共振器チューニング目的またはｆ−ｅ膜の特性化のために用いられるかどうかに関わらず、実現されるＱを劣化させる。したがって、最良の性能（最小の損失）のために、ｆ−ｅキャパシタ構造は、チューニングが予定される共振器上または共振器と共に直接製造されるべきであるか、または、他の不可欠なＲＦ回路上に直接製造されるべきである。直接の製造によってのみ、ｆ−ｅチューニング素子から共振器への電磁（ＥＭ）源（電流）に対する最小の損失遷移が存在し得る。共振器上への、または共振器と一緒の直接のｆ−ｅキャパシタ製造の所望の影響は、鋭い角の欠如または遷移によって、増強され得る。

Ｌ_{ｍｅｔａｌ}に対するファクタは、金属の表面粗さ（ＳＲ）、皮膜深さに比較される金属厚、δｓ、および導電率である。ＳＲは、ＬおよびＳ帯域（１〜４ＧＨｚ）における動作周波数に対して約１０マイクロインチ二乗平均平方根（ｒｍｓ）未満である場合に、ファクタとして有効に除去され得る。金属厚は、厚さが１．５δｓ以上である場合にファクタとして低減され得るか、または厚さ≧５δｓである場合に有効に除去される。電極コンタクトについて、金属厚（ｔ_ｍ）は約１．５δｓであり得る。電磁共振器について、進行波または定常波がサポートされなければならない場合、すなわち、注目する金属が波長の検出可能な割合（約１０％以上）である場合に、金属厚は約５δｓ以上により近づくべきである。

導電率はＡｕ、Ｃｕ、またはＡｇについて最も良い。したがって、Ｌ_{ｍｅｔａｌ}はファクタとして低減かつ制御され得るが除去されない。しかし、その効果は、当業者に周知の式によってか、または一般に使用される回路シミュレータ（ＥａｇｌｅｗａｒｅまたはＴｏｕｃｈｓｔｏｎｅなど）において利用可能なライン計算器ツールによって計算され得る。さらに、正確な製造制御は、Ｌ_{ｍｅｔａｌ}の幾何的ばらつきを制限し得る。

Ｌ_ｓｕｂによって表される損失寄与は、対象の動作周波数において０．００１未満、好ましくは０．０００５未満の損失タンジェントを有する低損失基板を選択することによって最小限にされ得る。適切な材料は、＞９９％純度のアルミナを含み、これは損失／コストの有益さについて現在最も良い選択である。サファイアまたはＭｇＯは、より損失タンジェントが低いという点でアルミナよりも良いが、より高価である。これらの材料はすべて、バッファ層を用いなくてもｆ−ｅ薄膜を受容し、かつさらなる研磨をほとんどあるいは全く行わなくても受容可能な表面粗さを有する。半導体基板は、導電率が比較的高いので良い選択ではない。損失タンジェント、表面粗さおよび価格に加えて、適切な基板は脆性であるべきでなく、より広い面積のウェハとして製造され得、かつ高価な前処理を用いずに容易にメタライズされ得る。

Ｌ_ｓｕｂを複合基板（ｆ−ｅ膜＋基板）の総損失から切り離すことは、電磁界または回路シミュレーションソフトウェアによって達成され得る。例えば、ソネット、モメンタム、またはＩＥ３Ｄが使用され得る。このように、Ｌ_ｓｕｂは著しく低減され、かつ正確に計算され得る。

Ｌ_ｒａｄは、適切な遮蔽および設計によって除去され得、かつしたがって、通常ファクタではない。なお、広範囲のフィルタ、特にプレーナーフィルタ（コームラインまたはヘアピンなど）、は放射結合に依存して所望の性能を達成する。これらの場合、不要な浮遊結合は、除去されないかもしれないが、低減されることを確実にすべきである。

Ｌ_ｍｅａｓは著しく回路損失エラーを付加し得る。なぜなら、小さな付加損失がテスト中のデバイス（ＤＵＴ：ｄｅｖｉｃｅ−ｕｎｄｅｒ−ｔｅｓｔ）またはシステムの測定されたＱを著しく低減し、したがってＤＵＴの固有のＱを不明瞭にする。材料における比誘電率および損失タンジェントを測定するための従来の方法は、当業者に周知のキャビティ摂動法である。しかし、Ｌ帯域において、キャビティの大きさは非常に大きい。ｆ−ｅ膜などの膜厚≦１．５μｍを有する薄膜（バルクとは対照的に）を特性化すると、測定誤差がひどくなり問題が非常に難しくなる。さらに、ｆ−ｅキャパシタ（またはフィルタ）を、それがどのように使用されるかにほとんど同様のやり方で特性化すべきである。ｆ−ｅ化合物または膜を特性化する好適な方法はマイクロストリップ共振器法によるものである。

ｆ−ｅ膜特性を決定し、かつｆ−ｅキャパシタを特性化するためには、マイクロストリップ法は、例えばｆ−ｅ膜特性化のためのストリップラインまたは他のボリュメトリック法よりも、以下の理由で好まれる。

１）マイクロストリップ回路は上部カバーを有さないプラーナーシステムであり、したがって上部カバーとしての堅い基板を接合する必要がない。したがって、例えば、ストリップラインにおいて必要とされるような接地面（上から下）の連続性も必要でない。

２）好ましくはギャップキャパシタ、またはＩＤＣ、は容易に製造および測定され得る。

３）マイクロストリップ共振器の特性化に関して大量の知識が存在する。

４）例えば、誘電キャビティに必要とされるような複雑な固定または製造またはその両方が必要でない。

高Ｑ回路を共振器法を使用して測定すべきである。なぜなら、広帯域測定はＲＦ／マイクロ波周波数におけるオーム以下の抵抗性損失を任意の正確さで正確に分解し得ないからである。同じ理由のために、ＬＲＣメータは良い選択ではない。

無線周波数における測定は、ｆ−ｅキャパシタに対して、正しくＲｓを得、そしてその結果Ｑを得るために必要とされる。なぜなら、低い周波数測定（特に、約１００ＭＨｚ以下の周波数）は、注目する容量をシャントする大きな並列抵抗Ｒｐによって支配されるからである。Ｒｐの支配は、注目する容量の比較的小さな値（４．０〜５．０ｐＦ）と共に、低周波数における信頼性のあるＱ（および従ってＲｓ）測定の妨げとなる。

損失を測定するために使用される場合、ウェハプローブステーションは注意深く使用されなければならない。なぜなら、ＲＦ／マイクロ波周波数における抵抗性および誘導性損失を検量するのは困難だからである。接地接続を伴うプローブ先端はまた、ＤＵＴ上の配置およびそこに適用される圧力に影響されやすい。その結果、個々のデバイス損失測定を必要としない方法で所望のパラメータの直接測定を可能にする共振器テスト回路を使用することがより良い。

したがって、共振器回路の測定について、ネットワークアナライザは好適な選択である。測定損失を最小限にし、かつ最も正確な測定を達成するために、ＤＵＴに対する損失を検量し、ネットワークアナライザの全２ポート検量を使用すべきである。最後に、測定データの適切な分析が、テスト中のキャパシタのＱまたは損失を正確に抽出するために必要である。適切な分析の概要は、「Ｄａｔａ Ｒｅｄｕｃｔｉｏｎ Ｍｅｔｈｏｄ ｆｏｒ
Ｑ Ｍｅａｓｕｒｅｍｅｎｔｓ ｏｆ Ｓｔｒｉｐ−Ｌｉｎｅ Ｒｅｓｏｎａｔｏｒｓ」、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｉｎ ＭＴＴ、Ｓ．ＴｏｎｃｉｃｈおよびＲ．Ｅ．Ｃｏｌｌｉｎ、第４０巻、Ｎｏ．９、１９９２年９月、１８３３〜１８３６頁に記載され、その内容は本明細書中にて参考として援用される。

上記検討の結果を使用して上記損失の各々を最小限にするか、除去するか、または制限すると、総損失は以下のように表され得る。

Ｌ_ｔ ＝ Ｌ_ｇｅｏｍ ＋ Ｌ_{ｍｅｔａｌ} ＋ Ｌ_ｆ−ｅ ＋ ΔＬ_ｍｉｓｃ
上記のように、Ｌ_ｇｅｏｍおよびＬ_{ｍｅｔａｌ}の両方は、分析的に定量および取り除かれる。Ｌ_ｇｅｏｍは、損失のないｆ−ｅ材料を仮定する回路の正確な電磁的なシミュレーションから決定され得る。Ｌ_{ｍｅｔａｌ}は、導電率、ＳＲ（適用可能な場合）、および皮膜深さを仮定する金属損失についての式を使用して決定され得る。最後の項であるΔＬ_ｍｉｓｃは、他の損失メカニズムの不完全な除去、または有限な境界からまたはＬ_{ｍｅｔａｌ}およびＬ_ｇｅｏｍの不完全な除去、あるいはその両方の組み合わせを表す。したがって、ΔＬ_ｍｉｓｃは低減できないエラー項を表す。ｆ−ｅ膜／コンポーネント性質を正確に測定するためには、ΔＬ_ｍｉｓｃは前記したように最小化および制限されるべきである。

最後に、アルミニウムへのＬ_ｆ−ｅの影響を低減するために、ｆ−ｅ膜がチューニングのために必要とされる領域にのみ配置され、他のどこにも配置されないように、ｆ−ｅ膜の選択的堆積が用いられなければならない。

すべての損失メカニズムを説明し、かつ、これらの損失を消去するか、または限度内に
とどめるプロセスは、ｆ−ｅ損失を決定するだけでなく、低損失チューニング可能フィルタの正しい設計ガイドラインもまた確立する。Ｌ_ｆ−ｅを知ることは、ｆ−ｅ膜を用いて任意のタイプの最適設計を行うために必要なｆ−ｅ膜のベースラインを設計者に与える。これを知ることは、例えば、損失正接をチューニング可能性と有効にトレードオフすべき場合に必要である。簡単に言うと、正確な製作および測定技術は、均一のｆ−ｅ膜損失特性および用途をもたらす。

損失を最小化する上述の技術が所与のものであるとして、ｆ−ｅキャパシタの３つのタイプの好適な実施形態が、次に述べられ得る。これらの設計は、Ｌ帯域（１〜２ＧＨｚ）において使用するためのものであるが、本発明の教示は、他の周波数帯域のｆ−ｅキャパシタを設計するために用いられ得ることを理解されたい。

無線ハンドセットのセルラー帯域（８００〜１０００ＭＨｚ）およびＬ帯域（１〜２ＧＨｚ）において使用するための好適なｆ−ｅチューニング可能ギャップキャパシタ１０が１ａおよび１ｂに示される。ギャップキャパシタ１０は、好適には、５．０マイクロインチＲＭＳよりも小さいＳＲを有する、９９％以上の純度の、０．５〜１．０ｍｍ厚さのアルミナ、ＭｇＯまたはサファイア基板１２上に形成される。あるいは、ギャップキャパシタは、任意の数の共振器構造の前面または背面または側壁に直接パターニングされ得る。実施例は、同軸、モノブロックまたはストリップライン共振器である。このようなキャパシタは、共振器へのその電気的接続点に可能な限り近くなるように製作されるべきである。

基板１２は、他の要件に依存して金属グラウンド平面１４を有し得る。しかしながら、好適な実施形態は、グラウンド平面を用いずに浮遊容量を最小化することである。好適には、ＢＳＴＯ、あるいは他の適切な、または最大容量およびチューニング範囲を得るための好適なｆ−ｅ材料で形成された、厚さが約０．１〜２．０ミクロンの、ｆ−ｅ層１６が基板１２上に堆積される。より好適には、層１６は、０．５〜１．０ミクロンの厚さである。Ｂａ／Ｓｒフラクションの他の成分とのドーピング、合金、混合、および／またはアニールは、所望のチューニング特性および損失（ｔａｎδ）、従って、Ｑも決定する。

一般に、チューニング特性は、最小チューニング電圧を有する最低限必要とされるチューニング範囲を満たすことが好ましい。好適には、他のエレメントがドーピングされたか、または前処理または後処理アニーリングを行ったか否かに関わらず、室温での作業の場合のＢａ_ｘＳｒ_１−ｘＴｉＯ_３の組成においてｘ＝０．５である。ＢＳＴＯを除く他のｆ−ｅ材料がウェルとして用いられ得ることを理解されたい。ｆ−ｅ層１６上に形成された金属層１８は、好適には、３．０〜５．０ミクロンの幅のギャップ２０を規定する。好適には、金属層１８は、０．５〜６．０ミクロンの厚さである。より好適には、金属層１８は、１．５〜２．５ミクロンの厚さである。ギャップ２０は、要件および処理用機器に依存してこの範囲よりも幅広いか、または狭くなり得ることが理解されたい。ＰＣＳ帯域における最小の追加的損失について、生じた容量は、０ボルトＤＣにおいて約０．６ｐＦ〜１．５ｐＦであるが、セルラーＣＤＭＡ帯域については、約１．０ｐＦ〜３．０ｐＦであり得る。キャパシタの幅Ｗ１７は、さらに、用いられる特定のｆ−ｅ膜および所望のギャップ２０に依存してｆ−ｅ容量を決定する。この幅は、通常、０．２５ｍｍ〜２．０ｍｍであり得る。容量は、通常、０．６〜３．０ｐＦである。生じたキャパシタは、既存の最悪の場合のＣＤＭＡ ＰＣＳ帯域ＢＰＦ損失仕様を満たすために、２．０ＧＨｚにおいて、少なくとも１６０のＱを提供すべきである。

ｆ−ｅ膜からの追加的損失を最小化するために、選択的堆積が用いられなければならない。すなわち、ｆ−ｅ膜は、上述のように、チューニングのために必要とされる場所にのみ堆積され、他のどこにも堆積されない。図１ａに示されるように、例えば、図１ａのギ
ャップキャパシタ２０において、ギャップ２０の周囲の狭い領域Ｄ_ｆ−ｅにおいて所望のｆ−ｅ膜１６が堆積され得る。Ｄ_ｆ−ｅは、製作時に、ギャップ２０がｆ−ｅ膜にわたって繰り返しパターニングされ得る（マスク位置合わせの許容誤差を見越して）ことを確実にし、かつ、チューニングプロセスのためにギャップ２０の下の必要とされる領域を覆うために十分な大きさである。Ｌ帯域ＰＣＳフィルタについては、Ｄ_ｆ−ｅ＝０．２〜０．５ｍｍが適切であり、０．２ｍｍが好適である。動作周波数が大きくなると、Ｄ_ｆ−ｅは小さくなり得る。動作周波数が小さくなると、Ｄ_ｆ−ｅは大きくなり得る。

ｆ−ｅ膜の特性、およびその製作は、キャパシタ損失全体に重要な影響を及ぼす。ｆ−ｅ膜損失を軽減および最小化するための複数の技術が存在する。ｆ−ｅ膜の１つの特徴は、ｆ−ｅ膜の損失およびチューニング可能性が、通常、逆の関係を有することである。すなわち、これらは、通常、互いにトレードオフされなければならない。大抵の場合、ｆ−ｅκチューニング範囲が大きいほど、ｆ−ｅ損失が大きい。

従って、ｆ−ｅ材料が約３〜１のκチューニング範囲を達成し得る場合であっても、所与のフィルタアプリケーションには、少しのチューニングしか許容され得ない。この場合、少しのチューニングが選択され、損失が少ないという利益がある。例えば、米国のＰＣＳ ＣＤＭＡ帯域において、トランジットバンドは、１８５０ＭＨｚ〜１９１０ＭＨｚ、または約４％である。従って、ｆ−ｅ材料は、３〜１よりもかなり小さいチューニング可能性を有し得る。

例えば、０ＶＤＣバイアスでの０．６ｐＦｆ−ｅギャップキャパシタは、ＰＣＳ伝送帯域にわたってチューニングするために、３３％のチューニング（０．６ｐＦから０．４ｐＦに下げる）を必要とする。実際のチューニング範囲は、ＢＰＦトポロジ、およびこのＢＰＦがチューニングされなければならない帯域に依存する。この実施例において３３％のチューニングを提供することが必要とされるチューニング電圧は、ｆ−ｅ厚さ、およびｆ−ｅ膜特性を含むｆ−ｅキャパシタジオメトリーに依存する。

周波数チューニング可能性へのκチューニング可能性の効果は、整合回路のトポロジによって決定される。この効果は、ｆ−ｅ材料を選択する際にも考慮されなければならない。しかしながら、ｆ−ｅ損失のｆ−ｅのκチューニング可能性へのトレードオフの正確な特性決定がなされない場合、設計者が最適なｆ−ｅ材料の選択を開始することさえできない。このトレードオフの正確な特性決定は、設計者が最適なｆ−ｅ材料を選択することを可能にする（最低損失を提供する一方で、チューニング要件を満たす）。

ギャップキャパシタのＬ_ｇｅｏｍに関して、損失に主に寄与するのは、ギャップによって形成される４つの隅である。これらの損失は、これらの隅を丸くすることによって低減され得る。

ギャップおよびインターデジタルキャパシタと比較して、オーバーレイキャパシタは、最低Ｌ_ｇｅｏｍを有する。オーバーレイキャパシタは、平行板ジオメトリの実施例であり、ここで、プレート寸法（長さおよび幅）は、プレート間隔よりもはるかに大きい。このようなジオメトリが所与のものであるとして、プレート間の電界のほとんどは、エッジに沿うフリンジ部分を除いて均一である。このようなフリンジ効果は、当該分野において周知のように保護帯域の使用によって著しく低減され得る。従って、平行板キャパシタからのジオメトリ損失は、かなり低い。さらに、平行板ジオメトリは、小さい制御電圧振動から、高チューニングとともに高容量を提供し得る。

好適なオーバーレイキャパシタ３０が、図２ａ、２ｂ、２ｃおよび３に示されており、このオーバーレイキャパシタ３０は、Ｌ_ｇｅｏｍへの寄与を最小にする。キャパシタ３０
は、２５ｍｉｌのアルミナ基板３１上に直接配置される。第一の金属層３４は、基板３１に結合する。金属層３４の形状がまた、図２ｂに図示される。強誘電性層３６が金属層３４の上に存在する。オーバーレイキャパシタ３０を形成するために、強誘電性層３６上に形成された金属パッド４０が第一の金属層３４の部分にオーバーラップする。図３は、オーバーラップしている部分の拡大図を示す。金属パッド４０および金属層３４の両方は、適切な容量のオーバーレイキャパシタ３０を形成するテーパー領域を有する。さらなる金属パッド４１は、金属層３４にオーバーラップして、ＤＣ遮断キャパシタ４２を形成する。金属パッド４１は、テーパーにされて、ＤＣ遮断キャパシタ４２のために適切な容量を形成する。

最も可能性が高い、用いられるｆ−ｅフィルムの高い比誘電率（ｋ）のために、オーバーレイキャパシタ３０は、領域において極めて小さくあり、それでも、１．５ｐＦの容量（Ｃ_ｆ−ｅ）を提供し得る。結合バイアスパッド４４は、高値（５００〜１０００ｋΩ）チップ抵抗の付着のために提供される。ｆ−ｅフィルムは、オーバーレイキャパシタ３０の下だけではなく、遮断キャパシタ４２にも堆積されることに留意のこと。しかしながら、ＤＣ遮断キャパシタ４２の容量（Ｃ_ＤＣ）についての影響は、Ｃ_ＤＣ≧１８０ｐＦおよびＣ_ｆ−ｅ≦１．５ｐＦであれば、最大のＶ_ＤＣバイアス（好ましくは、１０Ｖ ＤＣ）の下であっても、無関係である。これは、ＤＣ遮断キャパシタが、容量がｆ−ｅチューニングによって低減される場合であっても十分に高い容量を有し、依然としてＣ_ｆ−ｅ上に最小の効果を有するからである。

０．７≦Ｃ_ｆ−ｅ≦１．５ｐＦ、ｆ−ｅ κは約１０００であるような実施形態において、オーバーラップされたキャパシタ３０は、約７．０μｍ×７．０μｍであり、ｆ−ｅフィルム厚は、約１．０μｍである。金属層３４は、Ｐｔであり得、≦０．５μｍの厚さを有し得る。金属パッド４０および４１は、Ａｇであり、約１．５〜２．５μｍの厚さを有し得る。

オーバーレイキャパシタのＬ_ｇｅｏｍは、ギャップキャパシタのもの未満であるが、ｒｆ領域の全てがｆ−ｅフィルムに集中されているので、オーバーレイキャパシタのＬ_ｆ−ｅは、より高くあり得る。ギャップキャパシタでは、ｒｆ領域は、部分的に空気中にあり、部分的にｆ−ｅ領域内にあり、部分的に基板内にある。同じ理由で、オーバーレイキャパシタは、ギャップキャパシタよりも所与の印加電圧に対してより大きい容量チューナブル可能性を有する。

所与の断面領域に対して、ＩＤＣは、ギャップキャパシタより高い容量を提供し得る。しかしながら、ギャップ間隔を含むＬ_ｇｅｏｍへの主要な寄与に伴い、より損失性が高い。同様に、損失は、フィンガー（ｆｉｎｇｅｒ）幅が減少するにつれて増加する。フィンガー長も、フィンガー長が増加するときの損失増加に伴う損失に影響する。特に、微小小片（ｍｉｃｒｏｓｔｒｉｐ）（最も一般的）では、半端なモード損失としてのＩＤＣの実現は、このような構造で優勢である。さらに、さらなる鋭いコーナーから導入された損失に起因して、フィンガーの数が増加するにつれて損失は増加する。フィンガーの数を増加させることは、典型的には、ＩＤＣの容量を増加させるために用いられることに留意のこと。ｆ−ｅ領域における多くの研究は、狭いフィンガー幅およびギャップ（それぞれについて、≦５．０μｍ）を有するＩＤＣ（複数）を用いて、ｆ−ｅフィルムを特徴付けた。これは、このようなＩＤＣ構造は高いＬ_ｇｅｏｍ、それに伴う、それ自体で低いＱを与えるので、問題がある。典型的には、任意のＬ_ｆ−ｅがなくても、約１．０ｐＦに対して２．０ＧＨｚでＱ≦２００である。これは、Ｌ_ｆ−ｅを測定することを極めて困難にする。ブロードバンド測定技術の広げられたの使用は、上記のように、任意のＬ_ｆ−ｅ測定をさらに混乱させる。

Ｌ_ｇｅｏｍへの寄与を最小にする、好適なＩＤＣキャパシタ６０が図４に図示される。これは、約０．２〜１．５ｍｍ厚の、９９％アルミナ、ＭｇＯ、サファイアまたは他の適切な基板６２上に形成される。ｆ−ｅ層６４は、基板６２上に形成される。入力ポート６６および出力ポート６８は、ＩＤＣキャパシタ６０に結合する。１．５〜３．０ミクロン厚さを有し、ｆ−ｅ層６４上に堆積される金属層７０は、約５．０ミクロンのギャップ間隔７２、約１５０ミクロンまたは可能な限りこれより大きいフィンガー幅７０を形成する。

チューナブルバンドパスフィルタを構築するための一般的な方法論がここで記載され得る。第一工程として、設計者は、要求される帯域外拒絶を達成するために、チューナブルフィルタの３ｄＢのバンド幅をフィルタ次数とトレードオフしなければならない。周知のように、フィルタ次数が増加されるにつれて、そのロールオフ（ｒｏｌｌｏｆｆ）速度が増加され、要求される拒絶仕様を達成することがより容易になる。ロールオフは、３ｄＢ帯域幅（ＢＷ）を規定する３ｄＢポイントのいずれかを開始するときにモデル化される。このため、ＢＷは減少するので、それは、さらに、要求される拒絶仕様を達成することがより容易になる。

最小の損失に対して、最も低いオーダーが所望される。典型的には、これは、２次ＢＰＦになる。低次ＢＰＦは、より少ない調整可能な共振器を用いて製造および調整することがより簡単になるというさらなる利点を有する。

ＣｈｅｂｙｃｈｅｖプロトタイプＢＰＦがＢｕｔｔｅｒｗｏｒｔｈを超えて好適であるのは、これは、設計者に、帯域外拒絶と共にパスバンドリップルをトレードオフするためにより柔軟性を与えるからである。設計者は、トランスミッションゼロが対応するパスバンドエッジでのフィルタの複雑さ、費用、および損失を増加させるときに余分なトランスミッションゼロを付加することなく、バンド幅調節によって最も悪い場合の拒絶仕様を満たすために努力するべきである。しかしながら、人は、この場合に高いまたは低いサイドトランスミッションゼロを自然に発生するトポロジを開発し得る。

しかしながら、ＢＷを過度に狭めることは、上記のように、挿入損失を増加させる。このため、全部の特定された条件の中から要求される拒絶仕様と一致する最も狭いＢＷが選択されるべきである。選択されたＢＷが受け入れられない挿入損失を提供する場合、ＢＷは、増加されるべきであり、おそらくまた、フィルタ次数の増加または増加されたパスバンドリップル（受け入れ可能な場合）を要求する。さらなる高いまたは低いサイドトランスミッションゼロが、所望であれば加えられ得る。

チューナブルＢＰＦは、制御回路を必要とする。これは、付加的な支出であり、固定調整されたＢＰＦ（複数）を要求しない。このため、所望の調整可能なフィルタ設計は、低減された挿入損失、より小さいサイズ、またはこの支出をオフセットするために固定調整されたＢＰＦの利益を超える他の利益を提供するべきである。低減された挿入損失およびより小さいサイズを達成するために、たかだか１または２のステージ調整可能なフィルタを使用することが好ましい。しかしながら、本発明の原理は、任意のオーダーの調整可能なｆ−ｅフィルタ設計するために利点があるように使用され得ることが理解される。

フィルタ次数に対する選択および拒絶要求を満足するＢＷが与えられて、共振器に対する最も可能性が高いＱｕが、要求されたＩ．Ｌ、与えられたサイズおよび高さ制限を一致させるまたは超えるために用いられるべきである。Ｑ_ｕを規定するために、トポロジが図５に示される基本ステージ１００に対して選択されるべきである。各ステージ１００は、ｆ−ｅキャパシタ１０４に結合された共振器１０２によって形成される。ｆ−ｅキャパシタ１０４は、本明細書に記載された形態の一つを想定し得る。共振器１０２は、接地され
た４分の１波長共振器として示されるが、開回路半波長共振器も使用され得る。さらに、共振器は、他の適切な電気的な長さであり得る。

基礎ステージ１００は、チューナブルＥＭ共振器であると考えられ得る。ｆ−ｅキャパシタ１０４は、それらの接続の性質によって決定されるように、共振器１０２と直列に、または、シャントに（ｉｎ ｓｈｕｎｔ）接続され得る。図６に示されるように、ｆ−ｅキャパシタ１０４は、共振器１０２とシャントに接続され、これにより、ｆ−ｅキャパシタ１０４のＱ_ｆ−ｅは、固定チューニングされたＥＭ共振器１０２のＱに影響する。ボルメトリック共振器（例えば、同軸、ストリップラインおよびモノブロック）が好ましい。なぜなら、これらは、平面状（すなわち、マイクロストリップ、代替物）と比べて最小の値段で、最大Ｑ_Ｕおよび最小のエリアおよび高さを提供するからである。

チューナブルキャパシタがボルメトリック共振器と直列に、または、シャントに配置されるかどうかは、接続の形態によって決定されることが多い（１つの配置のみが可能であることもある）。チューナブルキャパシタが直列にまたはシャントに配置されるかどうかを決定する際の別のキーとなる特徴は、追加損失が最小であることと、より割合は低いが、チューニング範囲である。シャント接続は、典型的に、直列接続よりも物理的にコンパクトなチューナブルフィルタを製造する。通常、同様に達成することがより容易である。（モノブロック、同軸またはストリップライン等の）電磁接続共振器が（小さなアパーチャを通して接続されるのではなく）それら全体の範囲に沿って接続される場合に、直列接続は、より良いチューニングを提供し得る。製作の面からも、直列接続は、これらの場合により自然な選択である。

上記のように、取り付け損失は、ｆ−ｅキャパシタ１０４が共振器１０２または他のＲＦ回路によって統合されない場合に重要であり得る。一度、ｆ−ｅキャパシタ１０４に対するトポロジが選択されると、そのＱ_ｃは、上記のように導かれ得る。基礎ステージ１００全体に対するＱ_Ｔは、次いで、１／Ｑ_Ｔ＝１／Ｑ_ｃ＋１／Ｑ_ｕによって決定される。ここで、Ｑ_ｕは、共振器１０２の負荷無しＱであり、Ｑ_ｃは、ｆ−ｅキャパシタのＱである。

基礎ステージ１００に対するＱ_Ｔが与えられると、設計者は、式（１）を用いて、必要なＩ．Ｌ．が達成される、または、越えられるかどうかを判定し得る。Ｉ．Ｌ．があまりにも高い場合、設計者は、Ｑ_ｃまたはＱ_ｕのいずれか、あるいは、Ｑ_ｃまたはＱ_ｕの両方を増加させることによってより低いＩ．Ｌ．を獲得し得る。Ｑ_ｃまたはＱ_ｕのいずれもさらに増加できない場合、それらは、最終的にＱ_Ｔを制限する。さらに、より低い損失のトポロジに切り替えることによってのみ、Ｉ．Ｌ．_ｏをさらに減少し得る。例えば、マイクロストリップ共振器の代わりにボルメトリック共振器が所与のフットプリント（エリア）に対して用いられる場合に、Ｑ_ｕが増加され得る。

ＣＤＭＡ無線ハンドセット、横方向電磁波（ＴＥＭ（ｔｒａｎｓｖｅｒｓｅ ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ）波）ボルメトリック共振器が好ましい。このようなボルメトリック共振器は、最も共通して実現されている３つの名前を挙げると、セラミックロード同軸共振器、スラブライン（ｓｌａｂｌｉｎｅ）（モノブロック）またはストリップラインのうちのいずれかであり得る。（通常、ｆ_ｏのＢＷ≦１０％として定義される）標準的に狭帯域トポロジは、同軸かストリップライン共振器かのいずれかによって製作された上部をキャパシティブに接続した（ＴＣＣ（ｔｏｐ ｃａｐａｃｉｔｉｖｅｌｙ ｃｏｕｐｌｅｄ））ＢＰＦを用いて実現され得る。図８に示されるＴＣＣトポロジは、ｆ−ｅチューニングの役に立つ。なぜなら、このトポロジが（直列のｆ−ｅチューニングを伴うＴＣＣトポロジよりも小さいフットプリントを有して）最大限にコンパクトに実現するからである。また、シャント１／４波共振器は、共振近くで並列ＬＣチューニング回路として挙動
する。

モノブロックＢＰＦのステップインピーダンスの実現が同様に用いられ得る。モノブロック共振器は、通常、それらの全体の長さに沿ってＥＭ接続されており、それらの設計の直接の結果である。それらは、直列ｆ−ｅチューニングに役に立つ。それらの電気的な長さは、ｆ−ｅチューニングキャパシタの選択配置およびパターニングによってチューニングされ得る。（誘電負荷導波共振器あるいは（遮蔽包囲を有する、または、有しない）誘電パックを含むがこれらに限定されない）非ＴＥＭ共振器は、同様に用いられ得る。

しかし、高さの制限は、ボルメトリック共振器からの達成可能なＱ_ｕを制限し得る。このような高さを制限したシステムにおけるボルメトリック同軸共振器の代替物は、ストリップライン共振器を用いることである。ここで、ストリップライン共振器は、（ある点）まで中央コンダクタを広くして、全高さを固定したままでＱ_ｕを改善し得る。この実施形態はさらに利点を有する。すなわち、ストリップライン共振器端部の上部カバーをｆ−ｅキャパシタの位置の前に置くことによって、ギャップキャパシタまたはＩＤＣ等の平らなｆ−ｅキャパシタを組み込んで効率良く実現され得る。この様態で、平らなｆ−ｅキャパシタは、上部カバーを越えて延びるストリップライン共振器の底部カバーを形成する基板の一部に形成される。

特定の共振器が実現されているにもかかわらず、共振器のＱ_ｕがさらに増加することを高さの制限が防ぐ場合、Ｑ_ｃは、例えば、ＩＤＣのｆ−ｅキャパシタを、ギャップまたは上を覆うｆ−ｅキャパシタで置き換えることによって、増加される必要がある。

多くの用途に対して、図６に示されるように、１つのステージバンドパスフィルタ１４０が良好である。図５に関して説明されたように、バンドパスフィルタ１４０は、ｆ−ｅキャパシタ１０４および共振器１０２を含む。ｆ−ｅキャパシタ１０４に加えられた可変ＤＣ電圧１４２は、フィルタ１４０をチューニングする。フィルタリングされたＲＦ信号は、入力ポート１４４にかけられ、出力ポート１４６で出力される。入力ポート１４４および出力ポート１４６は、相互転換可能であることに留意されたい。キャパシタ１４３は、入力ポート１４４と共振器１０２との間で共に定義される。別のキャパシタ１４５は、出力ポート１４６と共振器１０２との間で定義される。ｆ−ｅキャパシタ１０４は、それがギャップ、オーバーレイまたはＩＤＣキャパシタのいずれかにかかわらず、上記の様態で損失を最小にするように構築される。同様に、共振器１０２は、短１／４波長共振器か１／２波長オープン回路共振器かのいずれかであり得、Ｑ_ｕを最大化するように選択される。

より高いＱ_ｕは、より小さなフットプリントでおよびより低いコストで、同軸共振器、誘電ロード波長ガイド、モノブロック、または、ストリップライン共振器等のボルメトリック共振器によって提供される。あるいは、マイクロストリップ共振器等のより広いエリアの平らな共振器は、規格および価格の制約が許す場合に用いられ得る。大部分のマイクロストリップ共振器回路は、薄膜プロセスによって堅い基板上に製作される。それらは、より薄い金属厚さを達成し、ＥＭフィールドの一部がマイクロストリップ上位のエア領域であるために、より大きなサイズである。

次に図７に戻って、バンドパスフィルタ１４０の平らな実現１５０が図示される。共振器１０２は、ビア１５４を通して接地されたマイクロストリップライン１５２によって形成される。マイクロストリップライン１５２がまた、適切な損失無し（ｌｏｓｓｌｅｓｓ）接地面（図示せず）で終り、ビア１５４の必要性を無くすことに留意されたい。キャパシタ１５３および１５５は、入力マイクロストリップライン１５６および出力マイクロストリップライン１５８と共振器マイクロストリップライン１５２との間のギャップによっ
て形成される。キャパシタ１５５および１５７の容量を実用的な大きさ（約０．２ｐＦ）にして、平らな構造を維持しつつ入力および出力カップリングを最大化することが望ましい。マイクロストリップラインは、最大のマイクロストリップ共振器Ｑを提供するために好ましい厚さ（約１．０ｍｍ）で、９９．５％の純粋なアルミナ、ＭｇＯまたはサファイアの基板１５７の上に形成される。ｆ−ｅキャパシタ１０４は、ｆ−ｅ層１６２をパッド１６０およびマイクロストリップライン１５２の下にして、パッド１６０およびマイクロストリップライン１５２によってギャップキャパシタとして形成される。

可変ＤＣ電圧源は、レジスタ１６４を通してパッド１６０をバイアスする。ＤＣブロッキングキャパシタは、パッド１６０とパッド１６６との間に配置される。ここで、パッド１６６は、接地するためのビア１６８を含む。パッド１６６はまた、適切な損失無し接地プレート（図示せず）で終り、ビア１６８の必要性を無くすことに留意されたい。

図７に示すように、共振器がシャントされる場合、ＤＣブロックキャパシタが必要とされる。ＤＣブロックキャパシタの容量は、Ｃ_ｆ−ｅ上の負荷の影響を最小限にするため、理想的には、少なくとも１００Ｃ_ｆ−ｅである。ＤＣブロックキャパシタのＱは、理想的には、対象となる帯域において、４０以上である。ギャップキャパシタおよびマイクロストリップ共振器は、任意に選択されることが理解される。本明細書に記載の形態は、いずれも、本発明の教示内容と矛盾することなく採用され得る。

図７のバンドパスフィルタは、理想的には、本明細書に記載されるように、ｆ−ｅ膜を特徴付けるため、テスト回路として用いられ得る。従って、図７のバンドパスフィルタは、以下の利点を提供する。

１）ｆ−ｅキャパシタは、特に、ギャップキャパシタまたはＩＤＣとして実現される場合、用いられる状態に製造され得る。

２）ｆ−ｅギャップキャパシタが示されるが、ＩＤＣも用いられ得る。ギャップキャパシタは、より単純なジオメトリを有する。ギャップキャパシタは、ＩＤＣと比較して、製造がより容易であり、ジオメトリの損失がより低い。ギャップキャパシタはまた、オーバーレイキャパシタよりも製造が容易である。

３）薄膜処理技術を用いて回路が製造されるので、ジオメトリは、正確に制御および測定され得る。

４）金属の厚さが、プロフィロメトリ（ｐｒｏｆｉｌｏｍｅｔｒｙ）によって正確に測定され得る。金属のタイプは、所望の通りに選択され得る（Ａｕ、ＡｇまたはＣｕ）。

５）高いＱのマイクロストリップ回路は、回路の固定された共振器部分を完成させる。

６）ｆ−ｅキャパシタは、共振器内で直接製造される。はんだ付け、ボンディングなどに起因するさらなる損失はない。共振器からｆ−ｅキャパシタへのトランジションは、均一であるか、または、所望される場合には、テーパー状であってもよい。

７）広い面積の接地平面およびＷｉｌｔｒｏｎテスト取り付け具（保持するためのジョーを有し、回路上部および底部を接地させる）が用いられる場合、バイアホールは必要とされない。固い基板にバイアを開けることによって、大幅にコストが追加され、このようなテスト回路の製造できる数が低減される。

８）この回路は、ＥＭソフトウェアで正確にモデリングされ得る。

９）この回路は、ｆ−ｅ膜なしに製造され得、シミュレーションとの関連で回路の（当然、より高いｆ_ｏにおける）基本的な損失が決定される。

１０）低損失基板を用いることによって、回路全体に対する影響が最小限になる。

１１）測定されたｆ_ｏおよびＩ．Ｌ_ｏ．の結果が、ｆ−ｅ膜誘電率およびｔａｎδを抽出するために用いられ得る。

１２）図７の回路は、ｆ−ｅキャップが示されている、ベース基板にアパーチャが開けられた状態で製造され得る。次に、個々のｆ−ｅキャップがアパーチャの上に位置され得、圧力で所定の位置に保持され、ｆ−ｅキャップがスタンドアロンコンポーネントとしてテストされることを可能にする。

次に、図８ａを参照すると、２段ＴＣＣチューナブルＢＰＦ４００が示されている。図５に関して説明したように、バンドパスフィルタ４００のそれぞれの段は、共振器４０４および４０８、ならびにｆ−ｅキャパシタ４１０ａおよび４１０ｂを含む。共振器４０４および４０８は、４分の１波長短絡共振器として示されているが、２分の１波長開回路共振器であってもよい。

ｆ−ｅキャパシタ４１０ａおよび４１０ｂに印加される可変ＤＣ電圧は、バンドパスフィルタ４００をチューニングする。強誘電性キャパシタ４１０ａおよび４１０ｂは、この例においては共振器が短絡しているので、ＤＣブロックキャパシタ４１２ａおよび４１２ｂを介して接地される。

ＲＦ信号は、入力ポート４０２で受信され、出力ポート４０６で出力される。入力ポート４０２と出力ポート４０６とは交換可能であることに留意されたい。図６に関して説明されたキャパシタ１４３および１４５と機能的に類似する、入力キャパシタ４３４ａおよび出力キャパシタ４３４ｂに加えて、さらなるキャパシタ４３２が、インピーダンスおよびアドミタンスインバータとして、共振器４０４と共振器４０８との間に設けられて、所望のＢＰＦ応答を作成し得る。キャパシタ４３２が、別個の素子であってもよいし、共振器４０４と共振器４０８とを結合するアパーチャを通じて実現されてもよいことが理解される。

図８ａおよび８ｂに示されるチューナブル２段フィルタ４００および４５０は、ある所与のパスバンドＩ．Ｌ．について、より良好な除去を行わせるように用いられ得るハイまたはローサイドゼロを作成する基本的なトポロジを有する。共振器間の全長にわたる結合の場合、パスバンドＩ．Ｌ．および帯域外除去は、強誘電性キャパシタがパスバンドに渡ってバンドパスフィルタをチューニングするにつれて変化する。生じるあらゆるひずみを、特に除去帯域において、最小限にするため、キャパシタ４３２は、ｆ−ｅキャパシタであってもよい。キャパシタ４１３および４１９をチューニングすることによって、ゼロに周波数をチューナブルパスバンドに従ってトラックさせ得る。

共振器４０４と共振器４０８との間を結合するｆ−ｅキャパシタのバイアシングおよびチューニングを容易にするため、図８ｂに示すように、キャパシタ４３２の代わりに、ｆ−ｅキャパシタ４３７ａおよび４３７ｂが用いられてもよい。キャパシタ４３７ａおよび４３７ｂは、理想的には、キャパシタ４３２の容量の２倍の容量を有する。この実施形態において、強誘電性キャパシタ４１０ａ、４１０ｂ、４３７ａおよび４３７ｂは全て、１つのＤＣチューニング電圧ＶＤＣを用いてチューニングされ得る。

ｆ−ｅキャパシタ用の１つのＤＣチューニング電圧ＶＤＣは、図９に示すように構成され得る。図９において、Ｖ_ＤＣはディバイダネットワーク５０５に結合されている。ディバイダネットワーク５０５は、ｆ−ｅキャパシタ４３７ａおよび４３７ｂの両方に結合されている。ディバイダネットワーク５０５は、ｆ−ｅキャパシタ４３７ａおよび４３７ｂに適切なチューニング範囲を提供して、上述したように、ゼロがパスバンドに従ってトラックするように構成され得る。

ディバイダネットワーク５０５は、図１０に示すように構成され得る。図１０において、Ｖ_ＤＣは、Ｒ_１に結合される。Ｒ_１はＲ_２に結合され、キャパシタ４３７ａおよび４３７ｂの両方に結合される。Ｒ_２はまた、接地される。Ｒ_１およびＲ_２は、上述したように、ゼロがパスバンドに従ってトラックするように選択される。

あるいは、キャパシタ４３７ａおよび４３７ｂの両方をチューニングするために、別の電圧が用いられてもよい。

次に、図１１ａを参照すると、同軸モノブロック共振器３０２ａおよび３０２ｂを用いるチューナブル２段フィルタ３００が示されている。他のタイプの共振器が用いられてもよいことに留意されたい。共振器３０２ａおよび３０２ｂは、開回路であってもよいし、短絡されていてもよい。共振器３０２ａおよび３０２ｂは、基板３０１の第１の表面に取り付けられる。基板３０１の第１の表面上に形成されたパッド３０４ａおよび３０４ｂは、リード３０５ａおよび３０５ｂを介して、共振器３０２ａおよび３０２ｂに結合される。基板３０１の第１の表面上に形成されたパッド３０６ａおよび３０６ｂは、パッド３０４ａおよび３０４ｂに結合されて、強誘電性キャパシタ３１０ａおよび３１０ｂのための所望のギャップを作る。パッド３０４ａおよび３０４ｂ、ならびに、３０６ａおよび３０６ｂの下にある強誘電性層３１２ａおよび３１２ｂは、強誘電性ギャップキャパシタ３１０ａおよび３１０ｂを完成させる。図面は、縮尺が調整されていないことに留意されたい。典型的な例として、ギャップの間隔は、より明瞭にするために広げられている。

基板３０１の第２の表面上には送信ライン３２０ａおよび３２０ｂがある。これらの送信ラインは、信号ＲＦの入力および信号ＲＦの出力のための入力ポート３２０ａおよび出力ポート３２０ｂとして使用される。入力キャパシタ３１５ａおよび出力キャパシタ３１５ｂは、図１１ｂに示されるように、その間に基板３０１を備えて、送信ライン３２０ａおよび３２０ｂと、パッド３０４ａおよび３０４ｂとの間に形成される。図１１ｂは、図１１ａに示したフィルタ３００の一部の断面図である。断面は線Ｂに沿っている。

さらに、キャパシタ３２１は、パッド３０４ａおよび３０４ｂの分離によって、ギャップキャパシタとして形成される。キャパシタ３２１によって提供された結合は、代替的には、キャパシタ３２１の必要性はなく、同軸共振器３０２ａと同軸共振器３０２ｂとの間の開口結合を介して提供されてもよいことに留意されたい。同軸共振器３０２ａおよび３０２ｂは別の構造として示されたが、それらは、空間を節約し、任意の開口結合を可能にするために共通の壁を共有し得ることが理解される。さらに、それらの間に、空間がなくても、壁がなくてもよい。すなわち、それらは、相互に結合されたモノブロック共振器であってもよい。キャパシタ３２１によって提供された結合が開口結合を介して実装される実施形態において、パッド３０４ａおよび３０４ｂは、十分な間隔で分離され、それらの間の任意のギャップ容量を最小化する。バイアス電圧ＶＤＣは、レジスタ３４０ａおよび３４０ｂを介して結合され、強誘電体キャパシタ３１０ａおよび３１０ｂを同調する。強誘電体ギャップキャパシタ３１０ａおよび３１０ｂのそれぞれは、ＤＣブロックキャパシタ３４１ａおよび３４１ｂを介してグランドに接続されている。

フィルタ４００および４５０は、図１２に示されるように、デュプレクサ６４０の送信
部および受信部として機能するように適応され得る。デュプレクサは、マルチプレクサの特別の場合であることに留意されたい。デュプレクサは、２つの帯域に関連して使用される一方で、マルチプレクサは、２つ以上の帯域に関連して使用される。あるいは、マルチプレクサは、２つの帯域より多くの帯域を用いる場合に使用するものとして定義され得る。どちらにしても、簡潔さのためにデュプレクサの観点で説明していたとしても、本発明は、一般的にマルチプレクサにおいて使用され得ることが理解されるべきである。

デュプレクサ６４０は、共通ポート６４２を介してアンテナまたはダイプレクサに結合している。送信部６４４は、図９、１０および１１に関連して説明されたように構成された２段チューナブルフィルタを含む。したがって、送信部６４４は、強誘電体キャパシタ６１０ａおよび６１０ｂにそれぞれ結合された共振器６０４ａおよび６０８ａを有する。共振器６０４ａ、６０４ｂ、６０８ａおよび６０８ｂは、３例を挙げれば、同軸、ストリップラインまたはモノブロック共振器として実現され得る。Ｔｘ部およびＲｘ部は、一般的に、同じトポロジ、例えば、モノブロックで製造される。しかし、所望な場合、Ｔｘ部およびＲｘ部に異なるトポロジを使用してもよい。例えば、要件または選択に応じて、Ｔｘ部がストリップラインであり、Ｒｘ部がモノブロックであってもよい。

モノブロック共振器として実現された場合、それは、全体の長さにそってＥＭ結合され得る。キャパシタ６３２ａによって提供された結合とともに、このＥＭ結合を用いて、Ｒｘ帯域に位置するハイサイド阻止ゼロを作成する。理想的には、そのゼロは、ＰＣＳ ＣＤＭＡのＴｘチャンネルと対になるＲｘチャンネルを含むＲｘ帯域の一部に位置する。このトポロジは、最大Ｒｘ帯域阻止とともに最小のＴｘ帯域Ｉ．Ｌ．_０を提供する。

ＤＣブロックキャパシタおよびＤＣ同調電圧源は図示されていない。強誘電体キャパシタ６３２ａは図８ａにおいて実装されたように図示される。しかし、図８ｂに示されるように、２つの直列結合ｆ−ｅキャパシタとしてキャパシタ２Ｃ２のそれぞれを実装することが好ましいと理解される。キャパシタ６１０ａおよび６１０ｂに対するＤＣ帰還路は、短絡共振器６０４ａおよび６０８ａを介している。

受信部６４６は同様に構成される。モノブロック結合およびＴｘ帯域阻止に関する同じ注釈が、Ｔｘフィルタに対するＲｘ帯域阻止に関する注釈と同様に、これに適用される。しかし、受信部６４６の共振器６０４ｂおよび６０８ｂの電子的な長さは、送信部のそれと異なって選択される。このように、その部が同調するパスバンドは分離され、ｆ−ｅ同調キャパシタ６１０ｃおよび６１０ｄの容量値は、キャパシタ６１０ａおよび６１０ｂの容量値と同じままである。

例えば、全米ＣＤＭＡ ＰＣＳ帯域において、送信部（ＴＸ）部６４４は、１８５０から１９１０ＭＨｚまでのパスバンドを介して送信するように同調される必要がある。同様に、受信部（ＲＸ）部４４６は、１９３０から１９９０ＭＨｚまでのパスバンドを介して受信するように同調される必要がある。全米ＰＣＳ 帯域がここで説明されるが、同じ概念が、他の無線帯域（例えば、セルラー帯域（８００ＭＨｚから１０００ＭＨｚ）、他のＰＣＳ帯域、３−Ｇ ＣＤＭＡ帯域、および任意の部分帯域を含む）に適用される。

ＴｘおよびＲｘ帯域の同調電圧範囲は、この場合には、同じではない。なぜなら、必要とされる同調範囲が６０ＭＨｚであったとしても（全米ＰＣＳ帯域）、ＴｘおよびＲｘの部分帯域幅がわずかに異なるからである。このため、Ｔｘ帯域が１８５０ＭＨｚで始まる一方で、Ｒｘ帯域が１９３０ＭＨｚで始まる。したがって、別の同調電圧が、等しい値のｆ−ｅキャパシタを用いた場合に必要とされる。

別の実施形態では、Ｔｘ帯域用の共振器６０４ａおよび６０８ａは、Ｒｘ帯域用の共振
器６０４ｂおよび６０８ｂと同じ電気的長さを有する。この場合、ＴｘおよびＲｘ帯域を調整するために使用されたｆ−ｅキャパシタの容量値は異なり、それにより必要な周波数分離を提供する。

Ｆ−Ｅキャパシタ６１０ａ〜ｄは、個々の共振器を同様に調整するために使用され得る。従来の固定された帯域幅設計では、各フィルタまたはデュプレクサは、電気的規格を満たすために、１００％のベンダーによる選別および調整を必要とする。電気的に調整可能なｆ−ｅキャパシタの使用は、この目的のために開発され、誘電率変化、製造許容差、および温度変化を補償し得る。この調整は、付与された調整容量範囲を犠牲にし、理想的には、各共振器に対する（制御）電圧を独立して調整することによって実行される。このアプローチは、ＤＣ制御電圧を発生させる制御回路についての要求を増加させる。

別の実施形態では、ＰＣＳ構成デュプレクサは、キャパシタ６５１ａ、６５１ｂ、６６１、および６７１を形成するためにギャップ結合を使用し得る。キャパシタ６５１ａ、６５１ｂ、６６１、および６７１は、典型的には、米国ＰＣＳ ＣＤＭＡ帯域用の０．２５ＰＦ〜０．３ＰＦの範囲にある。これらのキャパシタは、ＢＰＦまたはデュプレクサのインピーダンスを正確な入力および出力インピーダンス（典型的には５０オーム）に変換する。

さらなるインピーダンス整合回路は、示されたように、キャパシタ６５１ａおよび６５１ｂのみを用いるのではなくコモンポート６４２において必要とされ得る。ＴｘおよびＲｘ部分が正確に特定されたインピーダンス（典型的には５０Ω）において終端される場合、特定の用途に対するシステム要求は、どれくらいの電圧定常波比（ＶＳＷＲ）が、ポート６４２を調べるために検査されなければならないかを決定する。

フィルタまたはデュプレクサ（またはマルチプレクサ）は、周波数選択インピーダンス変換ネットワークである。このように、標準的な５０オーム以外の値におよびその値から、入力と出力ポートとの間のインピーダンスレベルを変換するように設計され得る。これを留意すると、キャパシタ６６１および６７１は、必要に応じて、値のより広い範囲を取り得る。キャパシタは、任意の場合において正確な容量を与えるように選択されなければならない。

一実施形態では、共振器６０４ａ、６０４ｂ、６０８ａ、および６０８ｂのセラミックの誘電率（ＤＫ）は、３８．６である。伝送部６４４の共振器６０４ａおよび６０８ｂは、２３２ミルの電気的長さを有する一方で、受信部６４６の共振器６０４ｂおよび６０８ｂは、２２１ミルの電気的長さを有する。ｆ−ｅキャパシタ６１０ａ〜ｄは、０．６６ｐＦの容量および１８０のＱを有する。

別の実施形態では、高さ４．０ｍｍ、Ｚｏｅ＝１８．９５Ω、Ｚｏｏ＝１３．８０Ω、中心導電体の直径３６．２４ミル、および６４．６８ミルの中心導電体の両端の間隔を有する、ＤＫ＝３８．６であるセラミックを用いて製造されたものブロックフィルタが使用される。

このようなＰＣＳ構成部６４４および６４６等のための生成した周波数応答が図１３に示される。図１４は、ｆ−ｅキャパシタ６１０ａ〜ｄのＱが４５０まで増加した場合の生成した周波数応答を示す。図１３および図１４の応答は、キャパシタ間のＥＮ結合のない４．０ｍｍの同軸共振器に基づく。

別の実施形態では、キャパシタ６５１ａ、６５１ｂ、６６１、および６７１は、２５０以上のＱ因子を有する別個のオーバーレイキャパシタとしてインプリメントされ得る。こ
の実施形態では、伝送部６４４の共振器６０４ａおよび６０８ｂは、２３３．１７９ミルの電気的長さを有する一方で、受信部６４６の共振器６０４ｂおよび６０８ｂは、２２２．３２ミルの電気的長さを有し得る。強誘電体キャパシタ６１０ａ〜ｄが０．６６ｐｆのキャパシタおよび１８０のＱ因子を有する場合、生成したＰＣＳ構成デュプレクサの周波数応答が図１５に示される。同様に、強誘電体キャパシタ６１０ａ〜ｄのＱ因子が４５０まで増加する場合、周波数応答が図１６に示されたように存在する。図１３〜図１６は、例示的なデュプレクサの周波数応答の例である。

任意のこれらの実施形態では、増加されたパスバンドＩ．Ｌ．が許容される限り、ｆ−ｅキャップのＱが低くなり得る。最悪の場合のパスバンドＩ．Ｌ．に対する仕様がＴｘ帯域に対して−３．５ｄＢである場合、２．０ＧＨｚにおいて約８０の関連したＱと共にＣ_ｆ−ｅ＝＝０．６６ｐＦを使用し得、依然としてその仕様を満たしている。ｆ−ｅキャパシタのＱは、Ｌ_{ａｔｔａｃｈ}等の製造損失を説明するためにより高くなる必要があり得る。

好適な解決策は、調整要求を満たしつつ、可能な最大のｆ−ｅキャパシタのＱを獲得することである。これは、ＴｘおよびＲｘ帯域の両方で最小のＩ．Ｌ．_０を提供する。より小さいＣ_ｆ−ｅは、１９００ＭＨｚにおいてＢＰＦまたはデュプレクサのより小さい負荷を生じる。Ｃ_ｆ−ｅの低限界は、調整範囲によって課される。図１２〜図１６に示された実施形態では、（図８ａのキャパシタ４３２の）ΔＣ_ｆ−ｅ＝０．３３ｐＦと共に（図８ａのキャパシタ４１０ａおよび４１０ｂの）最小デルタ（Δ）Ｃ_ｆ−ｅ＝０．２５ｐＦがＥＭ結合モノブロック設計において必要とされ、ΔＣ_ｆ−ｅ（図８ａのキャパシタ４１０ａおよび４１０ｂの）＝０．３４ｐＦが、非ＥＭ結合設計において必要とされる。低パスバンドＩ．Ｌ．は、典型的には、ハンドセット等の電力に敏感な用途において特に好適である。なぜなら、低パスバンドＩ．Ｌ．は、電力増幅器等の他のコンポーネントに関する少ない要求を行う。次いで、これは、バッテリ寿命または通話時間に正の影響を与える。

一例としてモノブロック設計を使用することは、２：１のＣ_ｆ−ｅ調整範囲が、所与のｆ−ｅフィルム、ＤＣ調整電圧、およびｆ−ｅキャパシタトポロジに対して達成可能である場合、Ｃ_ｆ−ｅ（０Ｖ ＤＣ）＝０．５ｐＦは、必要とされたΔＣ_ｆ−ｅ＝０．２５ｐＦを達成する最小Ｃ_ｆ−ｅである。Ｃ_ｆ−ｅ（０Ｖ ＤＣ）＝０．３７５ｐＦで開始することを望む場合、必要とされたΔＣ_ｆ−ｅ＝０．２５ｐＦを達成するために３：１の調整範囲を必要とする。

本発明は、特定の実施形態を参照しながら説明されてきたが、この説明は本発明の用途の一例に過ぎず、限定するものとして考えるべきではない。その結果、開示された実施形態の特徴の種々の適用および組み合わせは、特許請求の範囲に含まれたような本発明の範囲内にある。

図１ａは、強誘電体のギャップキャパシタの平面図である。 図１ｂは、線Ａに沿って切り取られた図１ａの強誘電体ギャップキャパシタの断面図である。 図２ａは、付随のＤＣブロッキングキャパシタを伴う、強誘電体オーバーレイキャパシタの平面図である。 図２ｂは、図２ａのオーバーレイキャパシタの第１の金属層の平面図である。 図２ｃは、図２ａの線Ｂに沿って切り取られた図２ａのオーバーレイキャパシタの断面図である。 図３は、図２ａの領域Ｃの拡大図を例示する。 図４は、強誘電体インターデジタルキャパシタの平面図である。 図５は、チューナブル強誘電体キャパシタに接続された共振器の模式図である。 図６は、シングルポールチューナブルフィルタの模式図である。 図７は、図６のシングルポールフィルタの平面回路実施の図である。 図８ａは、チューニングによって引き起こされる周波数応答ゆがみを補償するように構成されている、強誘電体キャパシタを有するダブルポールチューナブルフィルタの模式図である。 図８ｂは、チューニングによって引き起こされる周波数応答ゆがみを補償するように構成されている、二つの強誘電体キャパシタを有するダブルポールチューナブルフィルタの模式図である。 図９は、分周器ネットワークおよび直流電源の模式図であり、この分周器ネットワークおよび直流電源は、図８ｂに図示された、チューニングによって引き起こされる周波数応答ゆがみを補償するように構成された二つの強誘電体キャパシタをチューニングするように用いられる。 図１０は、図９に示された分周器ネットワークの一つの実施を図示する。 図１１ａは、図８ａに示されたチューナブルフィルタの平面図である。 図１１ｂは、線Ｄに沿って切り取られた図１１のチューナブルフィルタの断面図である。 図１２は、チューナブルデュプレクサの模式図である。 図１３は、チップキャパシタ入力および出力が接続し、かつ、ｆ−ｅキャパシタＱ＝１８０であるチューナブルデュプレクサの周波数応答図である。 図１４は、チップキャパシタ入力および出力が接続し、かつ、ｆ−ｅキャパシタＱ＝４５０であるチューナブルデュプレクサの周波数応答図である。 図１５は、統合されたギャップキャパシタ入力および出力が接続し、かつ、ｆ−ｅキャパシタＱ＝１８０であるチューナブルデュプレクサの周波数応答図である。 図１６は、統合されたギャップキャパシタ入力および出力が接続し、かつ、ｆ−ｅキャパシタＱ＝４５０であるチューナブルデュプレクサの周波数応答図である。

Claims (19)

1. 第１の共振器と、
   該第１の共振器に接続されている容量コンポーネントであって、チューナ可能なバンドパスフィルタの周波数応答においてノッチを起こし、かつ、可変容量を有する、容量コンポーネントと、
   該容量コンポーネントに接続されている第２の共振器と、
   第１の可変強誘電性キャパシタを含む第１の可変容量ブロックであって、該第１の共振器と接続されている、第１の可変容量ブロックと、
   第２の可変強誘電性キャパシタを含む第２の可変容量ブロックであって、該第２の共振器と接続されている、第２の可変容量ブロックと、
   該第１の可変容量ブロックと、該第２の可変容量ブロックと、該容量コンポーネントとに接続されている制御回路であって、パスバンドをチューニングし、かつ、該チューナ可能なバンドパスフィルタのノッチを変化させるように構成されている、制御回路と
   を備えた、チューナ可能なバンドパスフィルタ。
2. 前記第１の可変容量ブロックは、第１のＤＣブロックキャパシタを介してグランドに接続されており、前記第２の可変容量ブロックは、第２のＤＣブロックキャパシタを介してグランドに接続されている、請求項１に記載のチューナ可能なバンドパスフィルタ。
3. 前記容量コンポーネントは、第３の可変強誘電性キャパシタを備えた、請求項１に記載のチューナ可能なバンドパスフィルタ。
4. 前記ノッチが前記パスバンドを追跡するように前記制御回路は、該ノッチを変化させる、請求項３に記載のチューナ可能なバンドパスフィルタ。
5. 前記容量コンポーネントは、第４の可変強誘電性キャパシタとディバイダネットワークとをさらに備え、
   該ディバイダネットワークは、適切なチューニング範囲を前記第３および前記第４の強誘電性キャパシタに提供するように構成されている、請求項４に記載のチューナ可能なバンドパスフィルタ。
6. 前記チューナ可能なバンドパスフィルタは、３．５ｄＢ未満の挿入損失および少なくとも３８ｄＢの帯域外除去を有する、請求項１に記載のチューナ可能なバンドパスフィルタ。
7. 前記チューナ可能なバンドパスフィルタは、少なくとも６０ＭＨｚの帯域幅を有する、請求項１に記載のチューナ可能なバンドパスフィルタ。
8. 前記第１および第２の共振器は、ボルメトリック共振器である、請求項１に記載のチューナ可能なバンドパスフィルタ。
9. 前記第１の可変容量ブロックは、前記第１の共振器と統合されており、前記第２の可変容量ブロックは、前記第２の共振器と統合されている、請求項１に記載のチューナ可能なバンドパスフィルタ。
10. 通信信号を入力する手段と、
    前記入力された通信信号のバンドを通過させる手段と、
    該入力された帯域外の通信信号を除去する手段と、
    フィルタリングされた通信信号を出力する手段と、
    該通過した通信信号の帯域を変化させる手段と、
    該除去された帯域外通信信号の周波数応答ノッチを変化させる手段と、
    該通過した通信信号のバンドと該除去された帯域外通信信号の周波数応答ノッチの両方の変化を制御する手段と
    を備えた、チューナ可能なバンドパスフィルタ。
11. 前記通過した通信信号のバンドを変化させる手段は、第１および第２の可変強誘電性キャパシタを含む、請求項１０に記載のチューナ可能なバンドパスフィルタ。
12. 前記除去された帯域外通信信号の周波数応答ノッチを変化させる手段は、第３の可変強誘電性キャパシタを含む、請求項１０に記載のチューナ可能なバンドパスフィルタ。
13. 前記除去された帯域外通信信号の周波数応答ノッチを変化させる手段は、第４の可変強誘電性キャパシタとディバイダネットワークとをさらに含む、請求項１０に記載のチューナ可能なバンドパスフィルタ。
14. 前記ディバイダネットワークは、前記除去された帯域外通信信号の周波数応答ノッチを変化させて前記通過した通信信号のバンドを追跡するように構成されている、請求項１３に記載のチューナ可能なバンドパスフィルタ。
15. 通信信号をフィルタリングする方法であって、
    通信信号を入力することと、
    パスバンド内の該入力された通信信号のバンドを通過させることと、
    該入力された帯域外通信信号を除去することと、
    該パスバンド内の通信信号を出力することと、
    該パスバンドを変化させることと、
    該除去された帯域外通信信号の周波数応答ノッチを変化させることと、
    該通過した通信信号のバンドと該除去された帯域外通信信号の周波数応答ノッチの両方の変化を制御することと
    を包含する、方法。
16. 前記パスバンドを変化させることは、第１および第２の可変強誘電性キャパシタの容量を変化させることを包含する、請求項１５に記載の方法。
17. 前記除去された帯域外通信信号の周波数応答ノッチを変化させることは、第３の可変強誘電性キャパシタを変化させることを包含する、請求項１５に記載の方法。
18. 前記除去された帯域外通信信号の周波数応答ノッチを変化させることは、第４の可変強誘電性キャパシタの容量を変化させることをさらに包含し、前記第３および該第４の可変強誘電性キャパシタは、ディバイダネットワークによって分離される、請求項１６に記載の方法。
19. 前記ディバイダネットワークは、前記除去された帯域外通信信号の周波数応答ノッチを変化させて前記通過した通信信号のバンドを追跡するように構成されている、請求項１７に記載の方法。

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