CN100533744C - 使用碳纳米管沟道的多位非易失性存储器件及其操作方法 - Google Patents
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Abstract
本发明涉及使用碳纳米管沟道的多位非易失性存储器件及其操作方法。该多位非易失性存储器件包括：由至少一个碳纳米管形成且在一方向上延伸的沟道；源极和漏极，其沿该沟道延伸的该方向彼此隔开布置，且接触该沟道的不同部分；形成在该沟道之下的第一存储节点；形成在该沟道上的第二存储节点；形成在该第一存储节点之下的第一栅极电极；以及形成在该第二存储节点上的第二栅极电极。
Description
技术领域
本发明涉及半导体存储器件及其操作方法，更具体地涉及使用碳纳米管沟道的多位非易失性存储器件(multi-bit nonvolatile memory device)及其操作方法。
背景技术
半导体存储器件可分为易失性存储器件和非易失性存储器件。例如DRAM的易失性存储器用在例如计算机的电子设备中，用于在计算机开启时存储硬盘中的数据并快速处理数据。然而，由于近来移动电话和数码相机市场的扩大，对与计算机中使用的传统DRAM不同的非易失性存储器件的需求得以增长，该非易失性存储器件具有高处理速度且即使电源断开也能存储数据。
非易失性存储器件将晶体管的阈值电压的转变、电荷转移或电阻变化用于记录或擦除数据。采用晶体管的阈值电压的转变的非易失性存储器件包括使用浮栅作为存储节点的快闪存储器和将电荷俘获材料用作存储节点的SONOS。采用电荷移动的非易失性存储器件包括由纳米晶或聚合物形成的FRAM。采用电阻变化的非易失性存储器件包括MRAM、PRAM和RRAM。
然而，由于其制造工艺的限制，非易失性存储器件具有低集成密度，即低容量。因此，需要能采用多位操作的非易失性存储器件。
传统上，沟道通过以掺杂剂掺杂由硅制成的半导体衬底来形成。因此，平面型存储器件可容易地形成在形成有沟道的半导体衬底上，但是用于多位操作的三维结构存储器件不能容易地形成。
近来，已经进行了用除传统硅之外的具有半导体特性的材料形成三维存储器件的尝试。特别地，因其大的滞后现象，碳纳米管作为可供选择的材料引起了注意。
发明内容
本发明提供一种多位非易失性存储器件，其采用碳纳米管形成的沟道。
本发明还提供一种操作该多位非易失性存储器件的方法。
根据本发明一方面，提供一种多位非易失性存储器件，包括：由至少一个碳纳米管形成且在一方向上延伸的沟道；源极和漏极，其沿该沟道延伸的该方向彼此隔开布置，且接触该沟道的不同部分；形成在该沟道之下的第一存储节点；形成在该沟道上的第二存储节点；形成在该第一存储节点之下的第一栅极电极；以及形成在该第二存储节点上的第二栅极电极。
第一和第二存储节点中的每一个可形成为叠置结构，其中氧化硅(siliconoxide)膜和氮化硅(silicon nitride)膜彼此叠置。
沟道可以由单壁碳纳米管或双壁碳纳米管形成。沟道可以由彼此平行的多个碳纳米管或多个碳纳米管的束形成。
本发明还提供多位非易失性存储器件，包括：下栅极电极；形成在该下栅极电极上的第一存储节点；在第一存储节点上由碳纳米管形成且在一方向上延伸的沟道；源极和漏极，其形成为分别接触该沟道的至少部分侧面；形成在该沟道上的第二存储节点；以及形成在该第二存储节点上的上栅极电极。
源极和漏极可以形成在第一存储节点上，分别接触沟道的侧面。
根据本发明的另一方面，提供一种操作权利要求1的多位非易失性存储器件的方法，其中通过在源极和漏极接地后将写电压施加至栅极电极之一来进行写操作，通过在源极和漏极接地后将擦除电压施加至栅极电极之一来进行擦除操作，通过在将第二读电压施加至栅极电极之一的同时在源极和漏极之间施加第一读电压来进行读操作。
施加至第一栅极电极的写电压可以是负电压或自正电压扫描至负电压的扫描电压(sweeping voltage)。施加至第二栅极电极的写电压可以是正电压或自负电压扫描至正电压的扫描电压。
施加至第一栅极电极的擦除电压可以是负电压。施加至第二栅极电极的擦除电压可以是正电压。
施加至第一栅极电极的第二读电压可以是负电压。施加至第二栅极电极的第二读电压可以是正电压。
附图说明
通过参照附图详细描述本发明的示例性实施例，本发明的以上和其它特征和优点将变得更清楚，其中：
图1是横截面视图，示出根据本发明一实施例的多位非易失性存储器件；
图2是示意图，示出图1的多位非易失性存储器件的端子连接；
图3是用于说明图1的多位非易失性存储器件的写和擦除操作的电压-电流特性曲线；
图4是用于说明图1的多位非易失性存储器件的下栅极电极的写和擦除操作的电压-电流特性曲线；
图5是电压-电流特性曲线，示出采用图1的多位非易失性存储器件的下栅极电极的写和擦除操作实验的结果；以及
图6是用于说明图1的多位非易失性存储器件的上栅极电极的写和擦除操作的电压-电流特性曲线。
具体实施方式
现在将参照附图更详细地说明本发明，附图中示出了本发明的示例性实施例。然而，本发明可以以诸多不同的形式实施，且不应当被认为是限于此处提及的实施例；相反，这些实施例被提供来使得本公开更充分和全面，且将充分地向本领域技术人员传达本发明的思想。为清楚起见，附图中，层的厚度和区域被放大。
图1是横截面视图，示出根据本发明一实施例的多位非易失性存储器件100。非易失性存储器件100包括叠置在沟道130之上和之下的一对存储节点120和160。下栅极电极110设置在作为下存储节点的第一存储节点120之下，上栅极电极170设置在作为上存储节点的第二存储节点160之上。
存储节点120和160、以及与存储节点120和160对应的栅极电极110和170中的每一个共享源极140、漏极150和沟道130。沟道130置于两存储节点120和160之间。
例如，沟道130由沿一方向延伸的至少一个碳纳米管形成。如图1所示，碳纳米管具有六方晶系管状结构(hexagonal tubular structure)，这被本领域技术人员所公知。
沟道130可以由例如单壁碳纳米管形成。然而，在本发明中，用于沟道130的材料不限于单壁碳纳米管。作为另一示例，沟道130可以由双壁结构形成。单壁或双壁结构碳纳米管被本领域技术人员所公知。
沟道130可以包括多个碳纳米管。碳纳米管例如可以布置在单一平面上彼此平行，或布置为束的多层。束可以具有各种形状，例如线性结构或螺旋结构，但不限于此。
存储节点120和160中的每一个可以是单层，例如氧化硅膜或氮化硅膜，或者是其叠层。优选地，存储节点120和160中的每一个是包括氧化硅膜和氮化硅膜的叠层。例如，存储节点120和160中的每一个可以具有ONO结构，该结构包括氧化硅膜、氮化硅膜和氧化硅膜。作为另一示例，存储节点120和160中的每一个可以具有一叠层结构，该结构包括氧化硅膜、与该氧化硅膜相比具有更大介电常数的高K绝缘膜、以及氧化硅膜。该高K绝缘膜可以由金属氧化物形成，例如氧化钽、氧化铪、氧化铝、氧化锆。
此外，存储节点120和160中的每一个可由嵌入纳米晶(embeddednano-crystal)形成，该嵌入纳米晶可由金属点或硅点形成。而且，存储节点120和160可由聚合物形成。
源极140和漏极150被形成为与沟道130的两侧接触。不必将源极140和漏极150形成来与沟道130的两侧完全接触。源极140和漏极150可以被形成为与沟道130的部分所述侧面接触。源极140和漏极150可以由例如Au的金属形成。此外，源极140和漏极150中的每一个可由Ti和Au的复合层形成。
下栅极电极110可由掺有掺杂剂的硅形成，掺杂剂优选为p型掺杂剂。因此，下栅极电极110可以由p型硅晶片形成。上栅极电极170可由掺有掺杂剂的多晶硅、金属或这些材料的复合物形成。
图2是示意图，示出图1的多位非易失性存储器件的端子连接。参见图2，第一栅极电压Vg1施加在下栅极电极110和沟道130之间，第二栅极电压Vg2施加在上栅极电极170和沟道130之间。换句话说，栅极电极110和170共享沟道130。
第一栅极电压Vg1控制第一存储节点120以一个或更多个位(bit)操作，第二栅极电压Vg2控制存储节点120以一个或更多个位操作。因此，由于存储节点120和160可以独立操作，所以具有多于两位的多位操作成为可能。
此时，源极-漏极电压VDS施加在源极140和漏极150之间。因此，在沟道130两端之间产生电压差。此时，基于栅极电压Vg1和Vg2是否施加来决定沟道130是否导通。
图3是用于说明图1的多位非易失性存储器件的操作的电压-电流特性曲线。参见图3，随着栅极电压Vg增大到一正值，然后减小至一负值，然后回到0，电流Ids显示出了滞后特性(hysteresis characteristic)。此电压-电流滞后特性在沟道130由碳纳米管形成时出现。
电压-电流滞后特性用在上栅极电极170的操作和下栅极电极110的操作这二者中，其中上栅极电极170和下栅极电极110共享沟道130。Ids表示源极140和漏极150之间流动的电流，Vg表示图2中的Vg1或Vg2。
更具体地，随着Vg增大至一正值，Ids逐渐增大，然后Ids达到饱和值。之后，随着Vg减小，Ids迅速减小，然后在约10V，Ids再次增大。随着Vg持续减小至一负电压，Ids再次达到饱和值。接着，随着Vg再次增大，Ids减小，且在约-2V，Ids再次增大。
即，随着Vg由0V变至15V，由15V变至-15V，由-15V变至0V，Ids反复增大和减小，从而导致电压-电流滞后特性。
现在将参照图4至6说明利用电压-电流滞后特性的存储器操作。
图4是用于说明使用图1的多位非易失性存储器件100的第一存储节点120的下栅极电极110的写和擦除操作的电压-电流特性曲线。通过施加零电压至图2中的VDS从而使源极140和漏极150接地且将写电压施加至Vg1，针对第一存储节点120的写操作利用第一存储节点120和沟道130之间的F-N隧道效应来进行。
此时，写电压可以是负电压或从正电压扫描至负电压的扫描电压。例如，写电压可以是饱和的负电压a，更具体地，它可以是-15V。此时，写电压可以是脉冲电压。作为另一示例，写电压可以是自15V扫描至-15V的扫描电压。
为了进行擦除操作，零电压被施加到VDS从而使源极140和漏极150接地，然后施加擦除电压至Vg1。该擦除电压可以是负电压。此时，擦除电压可以是脉冲电压。例如，该擦除电压可以是负的饱和电流电压a，更具体地，其可以是-15V。
为了进行读操作，第一读电压施加至VDS，且第二读电压施加至Vg1。第一读电压可以是在源极140和漏极150之间引发适当电压差的正电压。第一读电压的电平可以由本领域技术人员适当确定。例如，第一读电压可以是300mV。
第二读电压必须是能区分写状态和擦除状态的电压。因此，写状态和擦除状态之间的电流差最大时的电压b可作为第二读电压。例如，第二读电压可以是-2V。
在下栅极电极110进行写、擦除和读操作的同时，上栅极电极170可以处于浮置状态。
图5是电压-电流特性曲线，示出关于图1的多位非易失性存储器件100中下栅极电极110的操作的实验示例的结果。图5中，“c”表示在将-15V的脉冲电压持续1秒施加至Vg1之后进行读操作的结果，“d”表示在将-20V的脉冲电压持续1秒施加至Vg1之后进行读操作的结果。此处，读操作通过施加-2V至Vg1且施加300mV至VDS来进行。
作为重复施加负脉冲电压至Vg1的结果，电压-电流特性被改变。即，在读电压下，电流自电压-电流滞后回线(hysteresis)的高值变至低值。例如，通过将状态“c”作为写入态且将状态“d”作为擦除态，两位存储器操作(two-bitmemory operation)成为可能。此处，状态“c”和“d”是示意性的。因此，具有超过两位的多位操作可通过施加被进一步划分的脉冲来实现。
图6是用于说明使用图1的多位非易失性存储器件100的第二存储节点160的上栅极电极170的写和擦除操作的电压-电流特性曲线。通过施加零电压至图2中的VDS从而使源极140和漏极150接地且施加写电压至Vg2，针对第二存储节点160的写操作得以进行。
该写电压可以是正电压或自负电压扫描至正电压的扫描电压。例如，该写电压可以是正的饱和电流电压e，更具体地，其可以为15V。此时，该写电压可以是脉冲电压。作为另一示例，该写电压可以是自-15V扫描至15V的扫描电压。
为了进行擦除操作，零电压施加至VDS从而使源极140和漏极150接地，然后施加擦除电压至Vg2。该擦除电压可以是正电压。例如，该擦除电压可以是正的饱和电流电压e，更具体地，其可以是15V。此时，该擦除电压可以是脉冲电压。
为了进行读操作，第一读电压被施加至VDS，且第二读电压被施加至Vg2。第一读电压可以是在源极140和漏极150之间引发适当电压差的正电压，本领域技术人员可对其进行适当选择。例如，该第一读电压可以是300mV。
第二读电压必须是能将写状态与擦除状态区别开的电压。因此，写状态与擦除状态之间的最大电流差出现时的电压f可以是第二读电压。例如，该第二读电压可以是10V。
因此，基于与参照图5说明的原理类似的原理，与写状态和擦除状态相应的两位存储器操作可在例如脉冲型电压的正电压被施加至Vg2且读操作反复进行时实现。此外，使用两位或更多位的多位存储器操作可通过施加被进一步划分的脉冲电压来实现。
如上所述，多位非易失性存储器件100的使用使得双极(bi-polar)多位存储器操作成为可能，该多位非易失性存储器件100中具有不同极性的电压分别被施加至栅极电极110和170。然而，下栅极电极110和上栅极电极170的操作是示例性的，栅极电极110和170的极性可以颠倒。即，针对图4和5的说明可以应用于上栅极电极170，针对图6的说明也可以应用于下栅极电极110。此外，下栅极电极110和上栅极电极170两者可以被等同地操作，如针对图4和5或针对图6的说明中所示那样。
虽然本发明已经参照其示例性实施例得以具体显示和说明，但是本领域技术人员将理解，在不脱离所附权利要求限定的本发明的主旨和范围的情况下，可对其做形式和细节上的各种改变。
Claims (40)
1.一种多位非易失性存储器件，包括：
由至少一个碳纳米管形成且在一方向上延伸的沟道；
源极和漏极，其沿该沟道延伸的该方向彼此间隔开布置，且接触该沟道的不同部分；
形成在该沟道之下的第一存储节点；
形成在该沟道上的第二存储节点；
形成在该第一存储节点之下的第一栅极电极；以及
形成在该第二存储节点上的第二栅极电极。
2.如权利要求1所述的多位非易失性存储器件，其中该第一和第二存储节点中的每一个包括氮化硅膜。
3.如权利要求1所述的多位非易失性存储器件，其中该第一和第二存储节点中的每一个具有ONO结构，该ONO结构包括第一氧化硅膜、该第一氧化硅膜上的氮化硅膜和该氮化硅膜上的第二氧化硅膜。
4.如权利要求1所述的多位非易失性存储器件，其中该第一和第二存储节点由嵌入纳米晶形成。
5.如权利要求4所述的多位非易失性存储器件，其中该纳米晶由金属点或硅点形成。
6.如权利要求1所述的多位非易失性存储器件，其中该第一和第二存储节点中的每一个包括第一氧化硅膜、该第一氧化硅膜上的比氧化硅具有更大介电常数的高K绝缘膜、以及该高K绝缘膜上的第二氧化硅膜。
7.如权利要求1所述的多位非易失性存储器件，其中该第一和第二存储节点由聚合物形成。
8.如权利要求1所述的多位非易失性存储器件，其中该源极和该漏极由含Au的金属形成。
9.如权利要求1所述的多位非易失性存储器件，其中该第一栅极电极由掺有掺杂剂的硅形成。
10.如权利要求9所述的多位非易失性存储器件，其中该掺杂剂为p型掺杂剂。
11.如权利要求1所述的多位非易失性存储器件，其中该沟道由单壁碳纳米管形成。
12.如权利要求1所述的多位非易失性存储器件，其中该沟道由双壁碳纳米管形成。
13.如权利要求1所述的多位非易失性存储器件，其中该沟道由彼此平行的多个碳纳米管形成。
14.如权利要求1所述的多位非易失性存储器件，其中该沟道由多个碳纳米管的束形成。
15.一种多位非易失性存储器件，包括：
下栅极电极；
形成在该下栅极电极上的第一存储节点；
在该第一存储节点上由碳纳米管形成且在一方向上延伸的沟道；
源极和漏极，其形成为分别接触该沟道的至少部分侧面；
形成在该沟道上的第二存储节点；以及
形成在该第二存储节点上的上栅极电极。
16.如权利要求15所述的多位非易失性存储器件，其中该源极和漏极形成在该第一存储节点上，分别接触该沟道的该侧面。
17.如权利要求15所述的多位非易失性存储器件，其中该第一和第二存储节点中的每一个包括氮化硅膜。
18.如权利要求15所述的多位非易失性存储器件，其中该第一和第二存储节点中的每一个具有ONO结构，该ONO结构包括第一氧化硅膜、该第一氧化硅膜上的氮化硅膜和该氮化硅膜上的第二氧化硅膜。
19.如权利要求15所述的多位非易失性存储器件，其中该第一和第二存储节点由嵌入纳米晶形成。
20.如权利要求15所述的多位非易失性存储器件，其中该第一和第二存储节点中的每一个包括第一氧化硅膜、该第一氧化硅膜上的比氧化硅具有更大介电常数的高K绝缘膜、以及该高K绝缘膜上的第二氧化硅膜。
21.如权利要求15所述的多位非易失性存储器件，其中该第一和第二存储节点由聚合物形成。
22.如权利要求15所述的多位非易失性存储器件，其中该源极和该漏极由金属形成。
23.如权利要求15所述的多位非易失性存储器件，其中该下栅极电极由掺有掺杂剂的硅形成。
24.如权利要求23所述的多位非易失性存储器件，其中该掺杂剂为p型掺杂剂。
25.如权利要求15所述的多位非易失性存储器件，其中该沟道由单壁碳纳米管形成。
26.如权利要求15所述的多位非易失性存储器件，其中该沟道由双壁碳纳米管形成。
27.一种操作如权利要求1所述的多位非易失性存储器件的方法，其中通过在该源极和漏极接地后将写电压施加至所述栅极电极之一来进行写操作，
通过在该源极和漏极接地后将擦除电压施加至所述栅极电极之一来进行擦除操作，以及
通过在将第二读电压施加至所述栅极电极之一的同时在该源极和漏极之间施加第一读电压来进行读操作。
28.如权利要求27所述的方法，其中施加至该第一栅极电极的该写电压是负电压或自正电压扫描至负电压的扫描电压。
29.如权利要求28所述的方法，其中施加至该第一栅极电极的该写电压为-15V，或者为自15V扫描至-15V的扫描电压。
30.如权利要求27所述的方法，其中施加至该第二栅极电极的该写电压是正电压或自负电压扫描至正电压的扫描电压。
31.如权利要求30所述的方法，其中施加至该第二栅极电极的该写电压为15V，或者为自-15V扫描至15V的扫描电压。
32.如权利要求27所述的方法，其中施加至该第一栅极电极的该擦除电压是负电压。
33.如权利要求32所述的方法，其中施加至该第一栅极电极的该擦除电压为-15V。
34.如权利要求27所述的方法，其中施加至该第二栅极电极的该擦除电压是正电压。
35.如权利要求34所述的方法，其中施加至该第二栅极电极的该擦除电压是15V。
36.如权利要求27所述的方法，其中施加至该第一栅极电极的该第二读电压是负电压。
37.如权利要求36所述的方法，其中施加至该第一栅极电极的该第二读电压是-2V。
38.如权利要求27所述的方法，其中施加至该第二栅极电极的该第二读电压是正电压。
39.如权利要求38所述的方法，其中施加至该第二栅极电极的该第二读电压为10V。
40.如权利要求27所述的方法，其中该第一读电压为300mV。
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| JP2010511266A (ja) * | 2006-11-29 | 2010-04-08 | ラムバス・インコーポレーテッド | オペレーション上の退化を反転する内蔵型加熱回路を有する集積回路 |
| KR100902517B1 (ko) | 2007-01-15 | 2009-06-15 | 한국과학기술원 | 유전율-변화 전계효과 트랜지스터 및 그 제조 방법 |
| GB0801494D0 (en) * | 2007-02-23 | 2008-03-05 | Univ Ind & Acad Collaboration | Nonvolatile memory electronic device using nanowire used as charge channel and nanoparticles used as charge trap and method for manufacturing the same |
| KR100868096B1 (ko) * | 2007-04-25 | 2008-11-11 | 삼성전자주식회사 | 전도성 고분자 유기물내 나노크리스탈층이 장착된 비휘발성메모리 소자 및 이의 제조 방법 |
| CN101689547B (zh) * | 2007-05-24 | 2012-06-27 | 独立行政法人产业技术综合研究所 | 存储元件及其读取方法 |
| US20080296562A1 (en) * | 2007-05-31 | 2008-12-04 | Murduck James M | Methods and apparatus for fabricating carbon nanotubes and carbon nanotube devices |
| EP2191473A2 (en) | 2007-09-05 | 2010-06-02 | Rambus Inc. | Method and apparatus to repair defects in nonvolatile semiconductor memory devices |
| US8063430B2 (en) | 2007-10-18 | 2011-11-22 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of manufacturing and operating same |
| KR101490109B1 (ko) | 2007-10-18 | 2015-02-12 | 삼성전자주식회사 | 반도체 소자와 그의 제조 및 동작방법 |
| US8004871B2 (en) * | 2008-05-26 | 2011-08-23 | Panasonic Corporation | Semiconductor memory device including FET memory elements |
| US9263126B1 (en) | 2010-09-01 | 2016-02-16 | Nantero Inc. | Method for dynamically accessing and programming resistive change element arrays |
| JP5706077B2 (ja) * | 2008-10-02 | 2015-04-22 | 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． | 半導体素子とその製造及び動作方法 |
| WO2011083632A1 (ja) * | 2010-01-06 | 2011-07-14 | Jsr株式会社 | メモリセル及びメモリセルの製造方法 |
| RU2012142197A (ru) * | 2010-03-04 | 2014-04-10 | Юниверсити Оф Флорида Рисерч Фаундейшн, Инк. | Полупроводниковые устройства с электроперколяционным слоем истока и способы их изготовления |
| KR101140271B1 (ko) * | 2010-11-23 | 2012-04-26 | 고려대학교 산학협력단 | 다중 기능 비휘발성 메모리 소자 및 그 제조 방법 |
| FR2968132B1 (fr) * | 2010-11-26 | 2012-12-28 | Commissariat Energie Atomique | Dispositif mémoire multi-niveaux |
| US8471249B2 (en) * | 2011-05-10 | 2013-06-25 | International Business Machines Corporation | Carbon field effect transistors having charged monolayers to reduce parasitic resistance |
| KR101903747B1 (ko) * | 2011-11-16 | 2018-10-04 | 삼성디스플레이 주식회사 | 박막 트랜지스터 및 이를 포함하는 표시 장치 |
| KR102084288B1 (ko) | 2012-11-05 | 2020-03-03 | 유니버시티 오브 플로리다 리서치 파운데이션, 아이엔씨. | 디스플레이의 휘도 보상 |
| CN105514110B (zh) * | 2014-10-15 | 2018-01-05 | 国家纳米科学中心 | 一种基于单根多壁碳管的非易失性存储器及其制备方法 |
| US10310352B2 (en) | 2016-02-01 | 2019-06-04 | Heliotrope Technologies, Inc. | Electrochromic system containing an insulating protective layer and method for controlling photochromic darkening |
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Family Cites Families (12)
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| JPH0786440A (ja) * | 1993-09-14 | 1995-03-31 | Toshiba Corp | 不揮発性記憶装置 |
| JP2000150680A (ja) * | 1998-11-12 | 2000-05-30 | Fujitsu Ltd | 半導体記憶装置 |
| EP1299914B1 (de) * | 2000-07-04 | 2008-04-02 | Qimonda AG | Feldeffekttransistor |
| JP4225716B2 (ja) * | 2001-09-11 | 2009-02-18 | 富士通株式会社 | 円筒状多層構造体による半導体装置 |
| US6870180B2 (en) * | 2001-06-08 | 2005-03-22 | Lucent Technologies Inc. | Organic polarizable gate transistor apparatus and method |
| EP1341184B1 (en) * | 2002-02-09 | 2005-09-14 | Samsung Electronics Co., Ltd. | Memory device utilizing carbon nanotubes and method of fabricating the memory device |
| JP2004039965A (ja) * | 2002-07-05 | 2004-02-05 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| US6944047B2 (en) * | 2002-12-19 | 2005-09-13 | North Carolina State University | Variable-persistence molecular memory devices and methods of operation thereof |
| JP2004214506A (ja) * | 2003-01-07 | 2004-07-29 | Sony Corp | 不揮発性半導体メモリ装置の動作方法 |
| KR100881201B1 (ko) * | 2003-01-09 | 2009-02-05 | 삼성전자주식회사 | 사이드 게이트를 구비하는 소노스 메모리 소자 및 그제조방법 |
| US7180107B2 (en) * | 2004-05-25 | 2007-02-20 | International Business Machines Corporation | Method of fabricating a tunneling nanotube field effect transistor |
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