JP2009267411A - 複数メモリ層を有するメモリセルを含む記憶装置 - Google Patents

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Abstract

【課題】各種干渉を排除し、寸法を縮小するため積層した複数メモリ層を有し、複数データ値を記憶するよう適合された非磁気メモリセルを用いた記憶装置を提供する。
【解決手段】記憶装置１００は制御器１０２と制御器１０２を介してアクセス可能な複数個の抵抗性基本メモリセル１０６とを含む。複数個の抵抗性基本メモリセル１０６の各抵抗性基本メモリセルは、複数個のデータ値を記憶するヒステリシス特性を有するように選択された複数個のメモリ層１３０，１３２、１３４、１３６を含み、第１外部電極１２２と第２外部電極１２４との間に挟まれる。第１外部電極１２２は第１スイッチ１０８に結合され、第２外部電極１２４は第２スイッチ１１０に結合される。
【選択図】図１

Description

本発明は複数メモリ層を有するメモリセルを含む記憶装置に一般的に関係する。特に、本開示は複数データ値を記憶するよう適合された非磁気メモリセルに関係する。
記憶装置は情報を記憶する多くの電子応用例で広範囲に使用されている。このような記憶装置はハードディスク・ドライブ、フラッシュメモリ素子、磁気ランダムアクセスメモリ（ＭＲＡＭ）素子、電気的に消去可能なプログラム可能読取専用メモリ（ＥＥＰＲＯＭ）素子、その他のメモリ素子、またはその任意の組合せを含む。このような記憶装置は、コンピュータ・システム、個人用ディジタルアシスタント（ＰＤＡ）、移動電話、オーディオプレーヤ、ディジタルカメラ、ディジタルビデオレコーダ、セットトップボックス装置、その他の電子装置、またはその任意の組合せを含む各種の応用例で使用される。
一般に、技術的進歩はより小さな記憶装置を有するより小さく軽い電子装置をもたらす。しかしながら、記憶容量を犠牲にすることなく関係する記憶装置の寸法を縮小することは困難である。さらに、寸法が減少するにつれて、このような記憶素子を動作させるために用いられる物理現象は実施するのが困難となり、記号間干渉、相互結合雑音、その他の信号雑音のような前記物理現象に悪影響する雑音やその他の干渉がより顕著になってくる。
特定の説明的実施例では、記憶装置は制御器と制御器を介してアクセス可能な複数個の抵抗性基本メモリセルとを含む。複数個の抵抗性基本メモリセルの各抵抗性基本メモリセルは、複数個のデータ値を記憶するためのヒステリシス特性を有するように選択された複数個のメモリ層を含む。
その他の特定の実施例では、メモリ装置は第１電極と、第２電極と、第１及び第２電極間で複数のデータ値を記憶する複数のメモリ層とを含む。複数のメモリ層の各メモリ層は複数のデータ値のデータ値を記憶するためのヒステリシス特性を有する。メモリ装置はさらに、第１及び第２電極の少なくとも一方を介して複数のメモリ層に結合された制御器を含む。制御器は、複数のデータ値を変更することなく１つ以上の複数のメモリ層から複数のデータ値を読み取る。
さらにその他の特定の実施例では、メモリ装置は複数個の抵抗性メモリセルを含む。各抵抗性メモリセルは複数のデータ値を記憶する複数個の積層メモリ層を含む。複数の積層メモリ層の各メモリ層は固有のデータ値を表現するよう構成可能な固有のヒステリシス特性を有する。メモリ装置はさらに複数個の抵抗性メモリセルへのアクセスを有する制御器を含む。制御器は複数個の抵抗性メモリセルの内の抵抗性メモリセルを選択し、選択した抵抗性メモリセルの選択したメモリ層へデータを読み書きするようにする。
複数の積層メモリ層を有するメモリセルを含む記憶装置の特定の説明的な実施例の図。 複数の積層メモリ層を有する複数メモリセルを含むシステムの第２の特定の説明的実施例の図。 Ａは複数の積層メモリ層を有する、メモリセル内のメモリ配置の特定の説明的実施例のブロック線図。 Ｂは図３Ａに図示したメモリ配置に記憶した特定のデータ値の電圧対電流の説明的実施例のグラフ。 Ａは複数の積層メモリ層を含む、メモリセルのメモリ配置の第２の特定の説明的実施例のブロック線図。 Ｂは図４Ａに図示したメモリ配置に記憶した特定のデータ値の電圧対電流の説明的実施例のグラフ。 Ａは複数の積層メモリ層を有する、メモリセルのメモリ配置の第３の特定の説明的実施例のブロック線図。 Ｂは図５Ａに図示したメモリ配置に記憶した特定のデータ値の電圧対電流の説明的実施例のグラフ。 Ａは複数の積層メモリ層を有する、メモリセルのメモリ配置の第４の特定の説明的実施例のブロック線図。 Ｂは複数の積層メモリ層を含む、メモリセルのメモリ配置の第５の特定の説明的実施例のブロック線図。 Ａは異なるヒステリシス特性の複数の積層メモリ層を含むメモリセルの特定の説明的実施例のブロック線図。 Ｂは絶縁層により分離された複数の積層メモリ層を含むメモリセルの第２の特定の説明的実施例のブロック線図。 Ｃは内部電極により分離された複数の積層メモリ層を含むメモリセルの第３の特定の説明的実施例のブロック線図。 異なるヒステリシス特性の４つの積層メモリ層を含むメモリセルの伝達曲線（装置電圧対抵抗）の特定の説明的実施例のグラフ。 異なるヒステリシス特性の複数の積層メモリ層を含むメモリセル内のメモリ層に記憶したデータをアクセスする方法の特定の説明的実施例の流れ図。 異なるヒステリシス特性の複数の積層メモリ層を含むメモリセルを製造する方法の特定の説明的実施例の流れ図。
図１は複数の積層メモリ層を有するメモリセル１０６を含む記憶装置１００の特定の説明的実施例である。記憶装置１００は線路１１４と１１６とを介してメモリセル１０６へ印加信号を与える信号発生器１０５と通信する制御器１０２を含む。特定の実施例では、制御器１０２は信号発生器１０４を含むことも可能である。制御器１０２はまた線路１１８を介して第１スイッチ１０８へ、線路１２０を介して第２スイッチ１１０へも結合されてメモリセル１０６を選択的にアクセスする。記憶装置１００はさらに第２スイッチ１１０を介してメモリセル１０６に選択的に結合されて電流（Ｉ）を受け取るセンス回路１１２も含み、この電流はメモリセル１０６に記憶されたデータを表現する。センス回路１１２はメモリセルと関連するトンネル抵抗値を決定し、メモリセル１０６に記憶されたデータ値、またはその組合せを決定するようにする。特定の例では、制御器１０２は線路１５０を介してセンス回路１１２から検出したトンネル抵抗値に関係するデータを受け取る。
メモリセル１０６は、第１外部電極１２２と第２外部電極１２４との間に挟まれた、第１メモリ層１３０と、第２メモリ層１３２と、第３メモリ層１３４と、第Ｎメモリ層１３６とを含む。第１外部電極１２２は第１スイッチ１０８に結合され、第２外部電極１２４は第２スイッチ１１０に結合される。
特定の説明的実施例では、第１、第２、第３、及び第Ｎメモリ層、１３０、１３２、１３４、１３６はヒステリシス特性を有するように選択される。本明細書で使用するように、「ヒステリシス特性」とは、電場の分極、捕獲電子電荷、その他の非磁気特性、またはその任意の組合せのような、電気特性による２つ以上の安定な状態を有する材料から起因する不揮発性メモリ効果を言う。特定の実施例では、ヒステリシス特性は、分極が電子電荷分布に影響してトンネル抵抗を制御する電気二重極モーメントである強誘電材料に関係する電気的ヒステリシスを含む。他の例では、ヒステリシス特性は自発分極特性を含む。例えば、特定の実施例では、第１、第２、第３、及び第Ｎメモリ層、１３０、１３２、１３４、１３６は分極方向を有する電場を担持するようにされた強誘電材料から形成してもよい。他の特定の実施例では、第１、第２、第３、及び第４メモリ層、１３０、１３２、１３４、１３６は、データ値を表現するよう構成可能なヒステリシス特性を有する相変化材料、電荷捕獲材料、またはその他の材料から形成してもよい。特定の実施例では、第１、第２、第３、及び第Ｎメモリ層、１３０、１３２、１３４、１３６の各々は、特定のメモリ層に記憶されたデータ値がトンネル抵抗に固有の影響を与え、メモリセル１０６内のその他の記憶されたデータ値に影響を与えることなく、固有の書き込み信号により変更されるような、固有のヒステリシス特性を生成する異なるドーピング濃度、異なる厚さ、またはその他の差を有する強誘電材料から形成される。
特定の例では、第１、第２、第３、及び第Ｎメモリ層、１３０、１３２、１３４、１３６の各々は異なる（固有の）ヒステリシス特性を有する強誘電材料から形成される。例えば、第１メモリ層１３０は第１の厚さ（Ｔ１）を有し、第１分極方向１４０を有する第１電場を担持する。第２メモリ層１３２は第２の厚さ（Ｔ２）を有し、第２分極方向１４２を有する第２電場を担持する。第３メモリ層１３４は第３の厚さ（Ｔ３）を有し、第３分極方向１４４を有する第３電場を担持する。第ｎメモリ層１３６は第ｎの厚さ（ＴＮ）を有し、第ｎ分極方向１４６を有する第ｎ電場を担持する。特定の実施例では、メモリセル１０６は固有のヒステリシス特性を有する任意数のメモリ層を含むことが可能である。特定の実施例では、第１、第２、第３、及び第ｎ分極方向、１４０、１４２、１４４、１４６は第１、第２、第３、及び第ｎメモリ層、１３０、１３２、１３４、１３６の各々の内部に電荷分布を誘起する。メモリ層１３０、１３２、１３４、１３６内の電荷分布はまた第１及び第２外部電極、１２２と１２４に電荷分布を発生させる。さらに、この電荷分布はメモリセル１０６のトンネル抵抗値に影響を与える。特定の実施例では、メモリセル１０６のトンネル抵抗値は第１、第２、第３、及び第ｎメモリ層、１３０、１３２、１３４、１３６の各々に記憶されたデータ値を表す。
その他の特定の例では、第１、第２、第３、第ｎメモリ層、１３０、１３２、１３４、１３６の各々は内部電極により分離されてもよい。この特定の例では、第１、第２、第３及び第ｎ分極方向、１４０、１４２、１４４、１４６は隣接する内部電極内に反対の電荷の集合を誘導する。
特定の実施例では、制御器１０２は各々線路１１８と１２０に印加された制御信号を介して第１及び第２電極、１０８と１１０を選択的に作動させることによりメモリセル１０６へのデータを読み書きするようにされている。信号発生器１０４から線路１１４の印加信号はメモリセル１０６中に電流を流させ、センス回路１１２が電流（Ｉ）を基にメモリセル１０６と関係するトンネル抵抗値を決定するようにされている。このトンネル抵抗値は第１、第２、第３、及び第ｎメモリ層、１３０、１３２、１３４、１３６の１つ以上に記憶されたデータ値を表現する。
一般に、上述の説明は第１、第２、第３、及び第ｎメモリ層、１３０、１３２、１３４、１３６を強誘電材料から形成してもよいことを示したが、酸化物抵抗（ＲＯ）材料、相変化（ＰＣ）材料、電荷捕獲（ＣＴ）材料、またはその任意の組合せを含むその他の材料を使用してもよいことを理解すべきである。図１に図示した実施例では、第１、第２、第３、及び第ｎメモリ層、１３０、１３２、１３４、１３６は、複数の抵抗値状態が自発電気分極に起因する強誘電メモリ層が可能である。しかしながら、メモリ層がＲＯ、ＰＣ、またはＣＴ材から形成されている場合、複数レベルの抵抗値状態はメモリセル１０６のトンネル抵抗の変化を生じさせる同様な電荷分布機構から起因しうる。
特定の実施例では、第１、第２、第３、及び第ｎメモリ層、１３０、１３２、１３４、１３６のトンネル抵抗（すなわちコンダクタンス）は分極方向１４０、１４２、１４４、１４６に依存しうる。特定の例では、分極方向１４０が常誘電から強誘電に変化するにつれて第１層１３０のトンネル抵抗が顕著に変化する。特定の例では、トンネル抵抗の変化を用いてメモリセル１０６に記憶したデータ値を決定するように、上向き方向から下向き方向への分極方向の変化が、メモリセル１０６のトンネル抵抗値を検出可能な状態で変化させる。
特定の説明的な例では、メモリセル１０６は、データ値を記憶する抵抗性記憶素子として動作する第１、第２、第３、及び第ｎメモリ層、１３０、１３２、１３４、１３６を含む。特に、第１、第２、第３、及び第ｎメモリ層、１３０、１３２、１３４、１３６はデータ値を表現するために利用可能な双安定、または三安定状態を有する。メモリセル１０６は不揮発性メモリである。さらに、制御器１０２は、書込み動作の前に読取り動作を実行する必要なしに記憶データを検索するためにメモリセル１０６にアクセスするようにされている。特に、メモリセル１０６は記憶データを破壊することなく（すなわち読取り動作が破壊読取りではない）アクセス可能である。さらに、メモリセル１０６は、メモリ層当たり２Ｎから３Ｎ状態の、任意数のメモリセルを有する複数レベル固体メモリ装置の一部として使用される、ここでＮはメモリ層の数を表す。
一般に、メモリセル１０６は、ｍＣのメモリセルを有した、複数レベル固体メモリ素子の一部として使用可能で、ここでＣはメモリセルの数を表し、ｍは各メモリセルに記憶されるデータレベルの数を表す。例えば、図３Ａに示したメモリセルのｍ値は２であり（すなわち、ｍ＝２）、図５Ａに示したメモリセルのｍ値は３である（すなわち、ｍ＝３）。（Ｋ）メモリ層のメモリセルはｍ＝２Ｋメモリレベルを提供可能である。従って、この特定の例では、２つのヒステリシス・メモリ層のメモリセルは４データレベルのメモリセルである。
特定の説明的実施例では、第１、第２、第３、及び第ｎメモリ層、１３０、１３２、１３４、１３６は対称である。この例では、「１」のビット値は上向きまたは下向き分極方向により表現される、何故なら、対称接合はどちらの方向でも同じトンネル抵抗値を与えるからである。「０」のビット値は常誘電方向により表現される。この例では、各メモリ配置は２つの可能な状態を有し、メモリセル１０６はＮのメモリ配置を有する（すなわち、２Ｎメモリ状態）。他の特定の説明的実施例では、第１、第２、第３、及び第ｎメモリ層、１３０、１３２、１３４、１３６は非対称である。
他の特定の実施例では、第１、第２、第３、及び第ｎメモリ層、１３０、１３２、１３４、１３６は異なるヒステリシス特性を有してもよい。他の特定の実施例では、第１、第２、第３、及び第ｎメモリ層、１３０、１３２、１３４、１３６は、内部電極（図７Ｃに図示する電極７５２、７５４、７５６のように）により、電気絶縁層（図７Ｂに図示する電気絶縁層７２２、７２４、７２６のように）により、絶縁体と電極両方（図６Ｂに図示する電極６１０と絶縁層６２２のように）により、またはその任意の組合せにより、分離されてもよい。他の特定の例では、メモリセル内の内部電極は異なる材料または異なる組成物（異なるドーピング濃度のような）から形成してもよい。同様に、絶縁層も異なる絶縁特性を有する異なる材料から形成してもよい。
他の特定の実施例では、（第１メモリ層１３０により担持される分極方向１４０のような）各メモリ層の分極を変化させる臨界電圧は、メモリ層材料、メモリ層組成、及びメモリ層厚のような設計パラメータにより制御してもよい。さらに、隣接する材料も臨界電圧に影響を与える。さらに、層間材料の厚さや型式も臨界電圧に影響を与える。複数の積層メモリ層を有するメモリセル内のメモリ層の厚さを調節することにより、各々のメモリ配置が異なる臨界電圧を有し、信号発生器１０４を介して制御器１０２により選択的にこの臨界電圧を印加して、他のメモリ層の分極方向を変更することなく複数の積層メモリ層内の特定のメモリ層の分極方向を変更してもよい。
特定の例では、第１メモリ層１３０は第２メモリ層１３２の厚さ（Ｔ２）より大きな厚さ（Ｔ１）を有する。この例では、センス回路１１２を使用して、メモリセル１０６のトンネル抵抗値を基に第１メモリ配置１３０のような特定のメモリ配置の記憶データ値を決定可能であるように、第１メモリ層１３０と第２メモリ層１３２に関係するトンネル抵抗値を固有のものにしてもよい。
特定の実施例では、記憶装置１００は制御器１０２と、制御器１０２を介してアクセス可能であるメモリセル１０６のような、複数個の抵抗性基本メモリ素子とを含む。抵抗性基本メモリセル１０６は、複数のデータ値を記憶するヒステリシス特性を有するように選択された、第１、第２、第３、及び第ｎメモリ層、１３０、１３２、１３４、１３６のような複数個のメモリ層を含む。特定の実施例では、第１メモリ層１３０は第１ヒステリシス特性を有し、第２メモリ層１３２は第２ヒステリシス特性を有する。さらに他の特定の実施例では、抵抗性基本メモリセル１０６は固有のトンネル抵抗値により表現される複数のデータ値を記憶する。特定の実施例では、制御器１０２は抵抗性基本メモリセル１０６に固有の書込み信号を印加して抵抗性基本メモリセル１０６の固有のトンネル抵抗値を変更し、異なるデータ値を表現するようにされている。特定の例では、メモリセル１０６は複数のメモリセルから選択される、またはメモリセルの群またはブロックの一部として選択されてもよい。
他の特定の例では、メモリ装置１００は、複数のデータ値を記憶するため第１電極１２２と、第２電極１２４と、第１及び第２電極、１２２と１２４との間の複数のメモリ層１３０、１３２、１３４、１３６とを含む。メモリ層１３０、１３２、１３４、１３６の各々はヒステリシス特性を有し複数のデータ値を記憶する。メモリ装置１００はさらに、第１及び第２電極、１２２と１２４の少なくとも一方を介して複数のメモリ層１３０、１３２、１３４、１３６に結合された制御器１０２を含む。制御器は複数のデータ値を変更することなく複数のメモリ層１３０、１３２、１３４、１３６から複数のデータ値を読取る。特定の例では、複数のメモリ層１３０、１３２、１３４、１３６は固有のデータ値を表現する電子電荷分布を誘起する独立した分極電場を担持するようにされた強誘電層である。他の特定の例では、複数のメモリ層１３０、１３２、１３４、１３６は固有のデータ値を表現するよう独立して構成可能であるヒステリシス特性を有する相変化媒体層である。さらに他の特定の例では、複数のメモリ層１３０、１３２、１３４、１３６は電荷を捕獲する電荷捕獲層である。電荷捕獲層は電荷捕獲層内に電荷分布を誘起するよう構成可能であり、隣接する層でトンネル抵抗値を変更して固有のデータ値を表現する。
一般に、図１に与えた記憶装置１００の特定の例は代表的な例のみであり、制限的な意図ではないことを理解すべきである。電圧または電流を印加してメモリセル１０６のトンネル抵抗値を決定する他の構造を使用してもよい。さらに、ビットアドレス可能な記憶部に関して特定の記憶装置１００を記載していることを理解すべきである。しかしながら、特定の実施例では、記憶装置１００はブロックアクセス可能な記憶部を供給するためにメモリセルのブロックをアクセスしてもよい。さらに、特定の実装に応じて他の構成を使用してもよい。
図２は複数の積層メモリ配置を有するメモリセルを有する記憶装置２０２を含むシステムの第２の特定の説明的な実施例の図面である。システム２００は、コンピュータ、無線電話、個人用ディジタルアシスタント（ＰＤＡ）、音楽プレーヤ装置（ＭＰ３プレーヤのような）、その他の電子装置、処理論理部、またはその任意の組合せである、ホストシステム２０４を含む。ホストシステム２０４は、アドバンスト・テクノロジー・アタッチメント（ＡＴＡ）インターフェース、インテグレイテッド・ドライブ・エレクトロニクス（ＩＤＥ）インターフェース、ユニバーサル・シリアル・バス（ＵＳＢ）インターフェース、スモール・コンピュータ・システム・インターフェース（ＳＣＳＩ）、その他のインターフェース、又はその任意の組合せのようなインターフェース２０６を介して記憶装置２０２に結合される。特定の例では、ホストシステム２０４は無線通信プロトコルを介して記憶装置２０２のインターフェース２０６と無線で通信してもよい。この特定の例では、インターフェース２０６は無線送受信器を含む（図示せず）。
記憶装置２０２はさらにインターフェース２０６に結合された制御器２０８を含む。制御器２０８はまた線路２１６を介して信号発生器２１０に結合される。信号発生器２１０は選択した電圧または電流レベルで信号を発生するようにされている。さらに、信号発生器２１０は第１の複数個のスイッチ２２０を介してメモリセル２１２のアレイを含む記憶媒体に結合される。メモリセルのアレイ２１２は第２の複数個のスイッチ２３０を介してセンス回路２１４に結合される。第１の複数個のスイッチ２２０と第２の複数個のスイッチ２３０は第１及び第２線路、２２８と２３８とを介して、制御器２０８により選択的に活性化されてメモリセルのアレイ２１２の選択したメモリセルをアクセスする。センス回路２１４はデータ線路２１８を介して制御器２０８に結合される。特定の実施例では、センス回路２１４は、第１メモリセル２４０のような、メモリセルのアレイ２１２の特定のメモリセルのトンネル抵抗値を決定し、決定したトンネル抵抗値を基に特定のメモリセルに記憶したデータ値を決定するようにされている。
メモリセルのアレイ２１２は、第１の複数個の積層メモリ層２４１を有する第１メモリセル２４０を含む。第１メモリセル２４０は第１スイッチ２２２を介して信号発生器２１０に結合され、第２スイッチ２３２を介してセンス回路２１４に結合される。さらに、メモリセルのアレイ２１２は第２の複数個の積層メモリ層２４３を有する第２メモリセル２４２を含む。第２メモリセル２４２は第３スイッチ２２４を介して信号発生器２１０に結合され、第４スイッチ２３４を介してセンス回路２１４に結合される。さらに、メモリセルのアレイ２１２は第ｎ複数個の積層メモリ層２４５を有する第ｎメモリセル２４４を含む。第ｎメモリセル２４４は第５スイッチ２２６を介して信号発生器２１０に結合され、第６スイッチ２３６を介してセンス回路２１４に結合される。特定の実施例では、第１、第３、及び第５スイッチ、２２２、２２４、２２６を含む複数個の第１スイッチ２２０の各々は、第１線路２２８を介して制御器２０８により選択的に印加される制御信号を介して独立に作動されてもよい。さらに、第２、第４、及び第６スイッチ、２３２、２３４、２３６を含む複数個の第２スイッチ２３０の各々は、第２線路２３８を介して制御器２０８により選択的に印加される制御信号を介して独立に作動されてもよい。
特定の実施例では、システム２０４はソフトウェア・アプリケーションを実行し、記憶装置２０２と通信してメモリセルのアレイ２１２に記憶したデータをアクセスする。制御器２０８はインターフェース２０６を介してメモリアクセス要求を受け取り、複数個の第１スイッチ２２０の内の少なくとも１つと複数個の第２スイッチ２３０の内の１つを選択的に作動させて、第１メモリセル２４０のような特定のメモリセルを、信号発生器２１０とセンス回路２１４に選択的に結合する。制御器２０８は線路２１６を介して信号発生器２１０を制御して選択した信号を選択したメモリセルに印加する。センス回路２１４は受信した信号（Ｉ１＿ｒｅａｄ）を基に、選択したメモリセルと関係するトンネル抵抗値を検出する。さらに、センス回路２１４は検出したトンネル抵抗値を基に第１メモリセル２４０に記憶されたデータ値を決定するようにされている。センス回路２１４は制御器２０８に決定したデータ値を与えることが可能であり、この制御器は決定されたデータ値と関係するデータをインターフェース２０６を介してホストシステム２０４に通信する。特定の例では、決定されたデータ値は暗号化され、制御器２０８はホストシステム２０４に与える前にデータ値を復号する。他の特定の例では、決定されたデータ値はホストシステム２０４に直接与えられる。
図３Ａは複数の積層メモリ層を含む、メモリセルの非対称メモリ配置３００の特定の説明的実施例のブロック線図である。メモリ配置３００は第１電極層（Ｍ１）３０２、強誘電（ＦＥ）材料から形成されたメモリ層３０４、及び第２電極層（Ｍ２）３０６を含む。第１電極層（Ｍ１）３０２と第２電極層（Ｍ２）３０６は異なるスクリーニング距離（コンダクタンス）を有する。この例では、メモリ層３０４は、２つの抵抗状態（上向きまたは下向き分極方向）または３つの抵抗状態（上向き、下向き、または常誘電分極方向）を供給してもよく、これをデータを表現するために使用してもよい。
図３Ｂは、図３Ａに図示したメモリ層３０４に記憶された特定のデータ値の、電圧対電流の説明的な実施例のグラフ３２０である。グラフ３２０は第１線３２２と第２線３３２を含み、これはメモリ配置３００と関係する異なる抵抗状態に対応する。特定の読出し電圧（Ｖｒ）に対して、各状態は３２４と３３４の異なる読出し電流に対応する。この特定の例では、第１線３２２と第２線３３２により図示された異なる抵抗状態はメモリ層３０４により担持された異なる分極方向に関係する。特定の例では、第１電極層３０２は図３Ａに図示した第２電極層３０６より高ドーピング濃度を有する。特定の実施例では、第１電極層３０２と第２電極層３０６は、その各々の電導度を制御するため選択されたドーピング濃度を有する半導体材料から形成される。メモリ層３０４が上向き方向の分極方向を担持する場合、印加した読取り電圧（Ｖｒ）は３２４で指示した電流レベルを発生する。対照的に、メモリ層３０４が下向き方向の分極方向を有する場合、印加した読取り電圧（Ｖｒ）は３３４で指示した電流レベルを発生する。グラフ３２０はまた、メモリ層３０４の分極方向が変化する臨界電圧（Ｖｃ）と負の臨界電圧（−Ｖｃ）も含む。
図４Ａは、複数の積層メモリ層を含む、メモリセルの対称メモリ配置４００の第２の特定の説明的実施例のブロック線図である。メモリ配置４００は第１電極層（Ｍ１）４０２と、強誘電（ＦＥ）材料から形成したメモリ層４０４と、第２電極層（Ｍ１）４０６とを含む。この例では、メモリ層４０４を使用して２つの抵抗状態（上向き／下向き分極方向または常誘電方向）を与える。この例では、第１電極層（Ｍ１）４０２と第２電極層（Ｍ１）４０６は実質的に等しいスクリーニング長（コンダクタンス）を有する。メモリ配置４００は対称であるため、上向きまたは下向き分極は実質的に等しいトンネル抵抗値を発生し、一方常誘電方向は実質的に異なるトンネル抵抗値を有するであろう。
図４Ｂは図４Ａに図示したメモリ層４０４に記憶した特定のデータ値の電圧対電流の説明的実施例のグラフ４２０である。グラフ４２０は第１線４２２と第２線４３２とを含み、これはメモリ配置４００に関係する異なる抵抗状態に対応する。特定の読出し電圧（Ｖｒ）に対して、各状態は４２４と４３４の異なる読出し電流に対応する。この特定の例では、第１線４２２と第２線４３２により図示された異なる抵抗状態は、上または下向き分極方向、または常誘電（非分極）方向に各々対応する。グラフ４２０はまた、メモリ層４０４の分極方向が変化する臨界電圧（Ｖｃ）と負の臨界電圧（−Ｖｃ）も含む。
図５Ａは、複数の積層メモリ層を含む、メモリセルのメモリ配置５００の第３の特定の説明的実施例のブロック線図である。メモリ配置５００は、第１電極層（Ｍ１）５０２と、強誘電（ＦＥ）材料から形成したメモリ層５０４と、第２電極層（Ｍ２）５０６とを含む。この例では、第１電極層（Ｍ１）５０２と第２電極層（Ｍ２）５０６は異なるスクリーニング距離（コンダクタンス）を有する。第１及び第２電極層、５０２と５０６が異なるコンダクタンスを有するため、メモリ配置５００を使用して、メモリ層５０４により担持される電場の方向に対して３つまでの抵抗状態（上向き、下向き、または常誘電分極方向）を提供してもよい。
図５Ｂは、図５Ａに図示したメモリ層５０４に記憶した特定のデータ値の電圧対電流の説明的実施例のグラフ５２０である。グラフ５２０は第１線５２２、第２線５３２、及び第３線５３４を含み、これはメモリ配置５００に関係する分極方向と関連する異なる抵抗状態に対応する。特定の読出し電圧（Ｖｒ）に対して、各分極方向状態は５２４、５３４、及び５３４の異なる読出し電流に対応する。この特定の例では、第１線５２２、第２線５３２、および第３線５４２により図示された異なる抵抗状態は、メモリ層５０４により担持された異なる分極方向と関係するトンネル抵抗値に対応する傾きを有する。
特定の例では、第１電極層５０２は図５Ａに図示した第２電極層５０６より高いドーピング濃度を有する。メモリ層５０４が上向き方向の分極方向を担持している場合、印加した読取り電圧（Ｖｒ）は５２４で指示した電流レベルを発生する。これと対照的に、メモリ層５０４が下向き方向の分極方向を有している場合、印加した読取り電圧（Ｖｒ）は５３４で指示した電流レベルを発生する。メモリ層５０４が常誘電分極方向を担持している場合、印加した読取り電圧（Ｖｒ）は５４４で指示した電圧レベルを発生する。グラフ５２０はまた、メモリ層５０４の分極方向が変化する臨界電圧（Ｖｃ）と負の臨界電圧（−Ｖｃ）も含む。
一般に、図３Ａ、４Ａ及び５Ａに図示した電極層は導電体またはドープした半導体材料から形成してもよいことを理解すべきである。異なる電極材料から電極を作製することにより、２つの異なる電極／メモリ層インターフェースが形成され、これは分極方向を基にした異なるトンネル抵抗値を有する。
特定の実施例では、図３Ａ、４Ａ、及び５Ａに図示したメモリセル３００、４００、５００は、強誘電層を成長させるために使用可能なストロンチウム３酸化２ルテニウム（ＳｒＲｕ２Ｏ３）のような、底部電極材を堆積することにより半導体基板上に形成してもよい。他の特定の実施例では、絶縁層を強誘電メモリ層と電極の１つとの間に堆積して非対称メモリセルを形成することも可能である。
図６Ａは、非対称メモリ配置を含む複数の積層メモリ配置を含む、メモリセルのメモリ配置６００の第４の特定実施例のブロック線図である。メモリ配置６００は第１外部電極６０２と第２外部電極６０４とを含む。メモリ配置６００はまた第１外部電極６０２に結合した第１内部電極６０６と、第２外部電極６０４に結合した第２内部電極６１０と、第１及び第２内部電極、６０６と６１０の間に挟まれたメモリ層６０８とを含む。
特定の説明的実施例では、メモリ配置６００が双安定接合（すなわち、第１状態の上向きまたは下向き分極、または第２状態の常誘電分極）を有するように、第１内部電極６０６と第２内部電極６１０は同じ材料と同じ組成から形成される。他の特定の実施例では、メモリ配置６００が、３つの異なるトンネル抵抗値に応じて３つの異なる記憶値を表現するようにされた、三安定接合（すなわち、上向き分極方向、下向き分極方向、または常誘電（非分極）分極方向）を有するように、第１内部電極６０６と第２内部電極６１０は異なる材料から、または同じ材料ではあるが異なる組成から形成される。
図６Ｂは複数の積層メモリ層を含む、メモリセル内のメモリ配置６００の第５の特定実施例のブロック線図である。メモリ配置６００は第１外部電極６０２と第２外部電極６０４とを含む。メモリ配置６００はまた、第１外部電極６０２に結合した第１内部電極６０４と、第２外部電極６０４に結合した第２内部電極６１０と、第２電極６１０に結合した絶縁層６２２とを含む。メモリ配置６００はさらに第１内部電極６０６と絶縁層６２２との間に挟まれているメモリ層６０８を含む。
特定の実施例では、第１及び第２内部電極、６０６と６１０は同じ材料から形成されてもよく、絶縁層６２２の存在がメモリ層６０４を非対称メモリセルにする。絶縁層６２２は第２内部電極６１０をメモリ層６０８から分離し、メモリ配置６００上のトンネル抵抗値を増大する。特定の実施例では、絶縁層６２２は電気的絶縁材から形成してもよい。
一般にメモリセルは、図示したメモリ層３０４、４０４、５０４、及び６０４や、図３Ａ−６Ａに関して記載したように複数の積層メモリ層を含み、複数のデータ値を記憶する。特定の実施例では、メモリ装置は複数のメモリセルを含み、各メモリセルは複数の積層メモリ層を含む。複数のメモリセルが実質的に同時に読み書きされるように、データはメモリ装置からデータブロックで読み書きされる。
図７Ａは複数の積層メモリ層を含むメモリセル７００の特定の説明的実施例のブロック線図である。メモリセル７００は、信号発生器（図２に図示した信号発生器２１０のような）に結合されて印加信号を受け取る第１外部電極７０２と第２外部電極７０４とを含む。複数の積層メモリ層は、第１及び第２外部電極、７０２と７０４との間に挟まれた第１メモリ層７０６と、第２メモリ層７０８と、第２メモリ層７１０と、第４メモリ層７１２とを含む。
特定の実施例では、メモリ層７０６、７０８、７１０、７１２の各々が、全メモリセル７００のトンネル抵抗値を基に、特定のメモリ層の記憶した値を決定するために、検出が可能である固有のトンネル抵抗値を有するように、メモリ層７０６、７０８、７１０、７１２は固有の構成を有する。
図７Ｂは絶縁層により分離された複数の積層メモリ層を含むメモリセル７２０の第２の特定の説明的実施例のブロック線図である。メモリセル７２０は、信号発生器に結合されて印加信号を受け取る、第１外部電極７０２と第２外部電極７０４とを含む。複数の積層メモリ層は、第１及び第２外部電極、７０２と７０４との間に挟まれた、第１メモリ層７０６と、第１絶縁層７２２と、第２メモリ層７０８と、第２絶縁層７２４と、第３メモリ層７１０と、第３絶縁層７２６と、第４メモリ層７１２とを含む。
特定の実施例では、第１、第２、及び第３絶縁層、７２２、７２４、７２６は異なる材料から形成されてもよく、異なるドーピング濃度を有してもよく、異なる厚さを有してもよく、またはその任意の組合せでもよい。この例では、第１、第２、第３、及び第４メモリ層、７０６、７０８、７１０、７１２が同じ材料から形成される場合、第１、第２、及び第３絶縁層、７２２、７２４、７２６を使用して固有のトンネル抵抗値を定義可能であり、これを使用して、全メモリセル７２０のトンネル抵抗値を基に第２メモリ層７０８に記憶したデータ値のような、特定メモリ配置に記憶したデータ値を決定できる。
図７Ｃは複数の積層メモリ層を含むメモリセル７５０の第３の特定の説明的実施例のブロック線図である。メモリセル７５０は、信号発生器に結合されて印加信号を受け取る第１外部電極７０２と第２外部電極７０４とを含む。複数の積層メモリ層は、第１および第２外部電極、７０２と７０４との間に挟まれた、第１メモリ層７０６と、第１内部電極層７５２と、第２メモリ層７０８と、第２内部電極層７５４と、第３メモリ層７１０と、第３内部電極層７５６と、第４メモリ層７１２とを含む。
特定の実施例では、第１、第２、及び第３内部電極、７５２、７５４、７５６は異なる材料から形成されてもよく、異なるドーピング濃度を有してもよく、異なる厚さを有してもよく、またはその任意の組合せでもよい。この例では、第１、第２、第３、及び第４メモリ層、７０６、７０８、７１０、７１２が同じ材料から形成されている場合、第１、第２、及び第３内部電極層、７５２、７５４、７５６を使用して固有のトンネル抵抗値を定義可能であり、これを使用して、全メモリセル７５０のトンネル抵抗値を基に第２メモリ層７０８に記憶したデータ値のような、特定のメモリ配置に記憶したデータ値を決定できる。
特定の例では、第１及び第２外部電極、７０２と７０４と、第１、第２、及び第３内部電極、７５２、７５４、７５６は導電体または半導体が可能である。第１、第２、第３内部電極、７５２、７５４、７５６を形成するために使用した特定の材料を選択してメモリ層７０６、７０８、７１０及び７１２間で連続したエピタキシャル成長が可能である。このようなエピタキシャル成長は、例えば、第１と第２メモリ層、７０６と７０８、第２と第３メモリ層、７０８と７１０、及び第３と第４メモリ層、７１０と７１２のような、隣接するメモリ層の抵抗値の変化を強化するよう制御してもよい。さらに、第１、第２、及び第３内部電極、７５２、７５４、７５６を形成するために使用する特定の材料が、連続エピタキシャル成長を可能にして後続の層の特性を変化させ、分極方向の変化による抵抗値の変化を調節し、各層の臨界電圧（Ｖｃ）を調節する。臨界電圧（Ｖｃ）は特定の層がそのトンネル抵抗値を変化させる電圧である。
特定の実施例では、第１、第２、第３、及び第４メモリ層、７０６、７０８、７１０、７１２と第１、第２、及び第３内部電極、７５２、７５４、７５６との間のインターフェースは、トンネル抵抗値の３倍までその抵抗値が変化する。この差は、異なる内部電極を使用することにより、または第１メモリ層７０６のようなメモリ層の一端と、第１内部電極７５２のような隣接する電極との間に非強誘電酸化物を挿入することにより利用できる。第１、第２、及び第３内部電極、７５２、７５４、７５６を含むこのような内部電極は、ショットキー熱イオン放出、プール・フレンケル電導、ファウラー・ノードハイム・トンネリング、その他の輸送機構、またはその任意の組合せを含む競合する輸送機構がある場合には、全メモリ要素スタックを電子がトンネル通過する必要がある代わりに、一連の薄いメモリ層の一連のトンネル事象を介した電導を可能とする。
特定の実施例では、メモリセル７５０は複数個のメモリ層、７０６、７０８、７１０、７１２と関係している複数個の電極層、７０２、７０４、７５２、７５４、７５６を含み、各メモリ層、７０６、７０８、７１０、７１２は複数個の電極層、７５２、７５４、７５６の電極層により隣接するメモリ層から分離されている。特定の例では、複数個の電極層、７０２、７０４、７５２、７５４、７５６は対称または非対称でもよい。
図８は挿入図に図示したメモリセル８５０の伝達曲線（ボルトで表わした素子電圧対オームで表わした抵抗値）の特定の説明的実施例のグラフ８００である。メモリセル８５０は４つの積層メモリ層（Ａ、Ｂ、Ｃ、Ｄ）、８５２、８５４、８５６、８５８を含み、これは電極８６２、８６４、８６６により分離される。図解のため、メモリ層（Ａ）８５２の臨界電圧（Ｖｃ）（すなわちＶｃ＿Ａ）は、メモリ層（Ａ）８５２をその分極方向右（−Ｖｃ＿Ａ）または左（＋Ｖｃ＿Ａ）にスイッチさせるために印加することが必要な臨界電圧であるものとする。一般に、正及び負のスイッチング電圧は同じ大きさを有し、かつ第１メモリ層（Ａ）８５２の臨界電圧（Ｖｃ＿Ａ）の大きさは第２メモリ層（Ｂ）８５４の臨界電圧（Ｖｃ＿Ｂ）より大きく、またこの臨界電圧（Ｖｃ＿Ｂ）は第３メモリ層（Ｃ）８５６の臨界電圧（Ｖｃ＿Ｃ）より大きく、またこの臨界電圧（Ｖｃ＿Ｃ）は第４メモリ層（Ｄ）８５８の臨界電圧（Ｖｃ＿Ｄ）より大きいものとする（すなわち、Ｖｃ＿Ａ＞Ｖｃ＿Ｂ＞Ｖｃ＿Ｃ＞Ｖｃ＿Ｄ）。第１メモリ層（Ａ）８５２の抵抗の変化（ΔＲ）（ΔＲ＿Ａ）は、第１メモリ層（Ａ）８５２がその分極方向を右向きから左向きへ変化させた時を表す。第１メモリ層（Ａ）８５２の抵抗の変化（ΔＲ＿Ａ）は第２メモリ層（Ｂ）８５４の抵抗の変化（ΔＲ＿Ｂ）より大きく、この抵抗の変化（ΔＲ＿Ｂ）は第３メモリ層（Ｃ）８５６の抵抗の変化（ΔＲ＿Ｃ）より大きく、この抵抗の変化（ΔＲ＿Ｃ）は第４メモリ層（Ｄ）８５８の抵抗の変化（ΔＲ＿Ｄ）より大きいものとする（すなわち、ΔＲ＿Ａ＞ΔＲ＿Ｂ＞ΔＲ＿Ｃ＞ΔＲ＿Ｄ）。さらに、８１０に示すように、メモリ層は左向きの時にその高抵抗状態であるものとする。さらに、メモリ層８５２、８５４、８５６、８５８を非分極化することにより、各接合部の第３抵抗状態が追加可能である。
図８を再び参照して、伝達曲線全体を通してメモリセル８５０に以下の説明を与える。大きな負電圧（−Ｖ＞Ｖｃ＿Ａ）を印加することにより、８０２に示すように全てのメモリ層８５２、８５４、８５６、８５８の分極方向は右向きとなる。これはメモリセル８５０の最低の抵抗値状態（Ｒ１）であるものとする。この抵抗値状態（Ｒ１）のレベルはメモリ層８５２、８５４、８５６、８５８を形成するために使用した材料のタイプにより、また内部電極層８６２、８６４、８６６を形成するために使用した材料により決定される。印加した電圧がゼロボルトまで減少した場合、メモリセル８５０は８０２に図示した抵抗値状態（Ｒ１）を有し、メモリセル８５０は安定な抵抗値状態に留まる。
印加電圧（Ｖａｐｐｌｉｅｄ）がメモリ層８５６と関連する臨界電圧（Ｖｃ＿Ｃ）より低く、メモリ層８５８と関連する臨界電圧（Ｖｃ＿Ｄ）より大きい場合、メモリ層（Ｄ）８５８の分極方向は左向きに変化するが、残りの層はその方向を維持する。メモリ層（Ｄ）８５８の分極の変化は、メモリセル８５０のトンネル抵抗値をＲ１から、８０４に指示したＲ２に増加する（すなわち、Ｒ２＝Ｒ１＋ΔＲ＿Ｄ）。印加電圧（Ｖａｐｐｌｉｅｄ）がゼロボルトに復帰した場合、メモリセル８５０は８０４で一般的に指示した抵抗値（Ｒ２）を有し、これは安定な抵抗状態である。
印加電圧（Ｖａｐｐｌｉｅｄ）がメモリ層（Ｂ）８５４と関連する臨界電圧（Ｖｃ＿Ｂ）より低く、メモリ層（Ｃ）８５６と関連する臨界電圧（Ｖｃ＿Ｃ）より大きい場合、メモリ層（Ｃ）８５６の分極方向は左向きに変化するが、残りの層はその方向を維持する。メモリ層（Ｃ）８５６の分極の変化は、メモリセル８５０のトンネル抵抗値をＲ２から、８０６に指示したＲ３に増加する（すなわち、Ｒ３＝Ｒ１＋ΔＲ＿Ｄ＋ΔＲ＿Ｃ）。印加電圧（Ｖａｐｐｌｉｅｄ）がゼロボルトに復帰した場合、メモリセル８５０は８０６で一般的に指示した抵抗値（Ｒ３）を有し、これは安定な抵抗状態である。
印加電圧（Ｖａｐｐｌｉｅｄ）がメモリ層（Ａ）８５２と関連する臨界電圧（Ｖｃ＿Ａ）より低く、メモリ層（Ｂ）８５４と関連する臨界電圧（Ｖｃ＿Ｂ）より大きい場合、メモリ層（Ｂ）８５４の分極方向は左向きに変化するが、残りの層はその方向を維持する。メモリ層（Ｂ）８５４の分極の変化は、メモリセル８５０のトンネル抵抗値をＲ３から、８０８に指示したＲ５に増加する（すなわち、Ｒ５＝Ｒ１＋ΔＲ＿Ｄ＋ΔＲ＿Ｃ＋ΔＲ＿Ｂ）。印加電圧（Ｖａｐｐｌｉｅｄ）がゼロボルトに復帰した場合、メモリセル８５０は８０８で一般的に指示した抵抗値（Ｒ５）を有し、これは安定な抵抗状態である。
印加電圧（Ｖａｐｐｌｉｅｄ）がメモリ層（Ａ）８５２と関連する臨界電圧（Ｖｃ＿Ａ）より大きい場合、メモリ層（Ａ）８５２の分極方向は左向きに変化するが、残りの層はその方向を維持する。メモリ層（Ａ）８５２の分極の変化は、メモリセル８５０のトンネル抵抗値をＲ５から、８１０に指示したＲ８に増加する（すなわち、Ｒ８＝Ｒ１＋ΔＲ＿Ｄ＋ΔＲ＿Ｃ＋ΔＥ＿Ｂ＋ΔＲ＿Ａ）。印加電圧（Ｖａｐｐｌｉｅｄ）がゼロボルトに復帰した場合、メモリセル８５０は８１０で一般的に指示した抵抗値（Ｒ８）を有し、これは安定な抵抗状態である。全てのメモリ層８５２、８５４、８５６、８５８の左への分極はメモリセル８５０の最高の抵抗値状態を表し、グラフ８００に図示した伝達曲線の右側部分を完了する。
負の印加電圧（−Ｖａｐｐｌｉｅｄ）の大きさがメモリ層（Ｃ）８５６の臨界電圧（Ｖｃ＿Ｃ）より低く、メモリ層（Ｄ）８５８の臨界電圧（Ｖｃ＿Ｄ）より大きい場合、メモリ層（Ｄ）８５８の分極方向は右向きに変化するが、残りの層はその方向を維持する。メモリ層（Ｄ）８５８の分極の変化は、メモリセル８５０のトンネル抵抗値をＲ８から、８２２に指示したＲ７に減少する（すなわち、Ｒ７＝Ｒ８―ΔＲ＿Ｄ）。印加電圧（Ｖａｐｐｌｉｅｄ）がゼロボルトに復帰した場合、メモリセル８５０は８２２で一般的に指示した抵抗値（Ｒ７）を有し、これは安定な抵抗状態である。
負の印加電圧（−Ｖａｐｐｌｉｅｄ）の大きさがメモリ層（Ｂ）８５４の臨界電圧（Ｖｃ＿Ｂ）より低く、メモリ層（Ｃ）８５６の臨界電圧（Ｖｃ＿Ｃ）より大きい場合、メモリ層（Ｃ）８５６の分極方向は右向きに変化するが、残りの層はその方向を維持する。メモリ層（Ｃ）８５６の分極の変化は、メモリセル８５０のトンネル抵抗値をＲ７から、８２４に指示したＲ６に減少する（すなわち、Ｒ６＝Ｒ８―ΔＲ＿Ｄ―ΔＲ＿Ｃ）。印加電圧（Ｖａｐｐｌｉｅｄ）がゼロボルトに復帰した場合、メモリセル８５０は８２４で一般的に指示した抵抗値（Ｒ６）を有し、これは安定な抵抗状態である。
負の印加電圧（−Ｖａｐｐｌｉｅｄ）の大きさがメモリ層（Ａ）８５２の臨界電圧（Ｖｃ＿Ａ）より低く、メモリ層（Ｂ）８５４の臨界電圧（Ｖｃ＿Ｂ）より大きい場合、メモリ層（Ｂ）８５４の分極方向は右向きに変化するが、残りの層はその方向を維持する。メモリ層（Ｂ）８５４の分極の変化は、メモリセル８５０のトンネル抵抗値をＲ６から、８２６に指示したＲ４に減少する（すなわち、Ｒ４＝Ｒ８―ΔＲ＿Ｄ―ΔＲ＿Ｃ−ΔＲ＿Ｂ）。印加電圧（Ｖａｐｐｌｉｅｄ）がゼロボルトに復帰した場合、メモリセル８５０は８２６で一般的に指示した抵抗値（Ｒ４）を有し、これは安定な抵抗状態である。
負の印加電圧（−Ｖａｐｐｌｉｅｄ）の大きさがメモリ層（Ａ）８５２の臨界電圧（Ｖｃ＿Ａ）より大きい場合、メモリ層（Ａ）８５２の分極方向は右向きに変化するが、残りの層はその方向を維持する。メモリ層（Ａ）８５２の分極の変化は、メモリセル８５０のトンネル抵抗値をＲ４から、８０２に指示したＲ１に減少する（すなわち、Ｒ１＝Ｒ８―ΔＲ＿Ｄ―ΔＲ＿Ｃ−ΔＲ＿Ｂ―ΔＲ＿Ａ）。印加電圧（Ｖａｐｐｌｉｅｄ）がゼロボルトに復帰した場合、メモリセル８５０は８０２で一般的に指示した抵抗値（Ｒ１）を有し、これは安定な抵抗状態である。この状態では、全てのメモリ層８５２、８５４、８５６、８５８の分極方向は右向きとなり、これはメモリセル８５０の最低の抵抗値状態であり、伝達曲線の左側が完結する。
一般に、上記説明は２Ｎ状態を識別し、ここでＮはメモリセル層（すなわち８５２、８５４、８５６、８５８）の数を表す。２Ｎ状態（すなわち、２Ｎトンネル抵抗値レベル）を達成するためには、メモリ層抵抗値を適切に選択して縮退状態を与えないようにする。特定の例では、書込みの前に予備読取り動作を実行してもよい。他の特定の例では、データのブロックが同時に書き込み可能である。この例では、メモリ層に記憶された値（すなわち分極方向）は、書込み電圧が印加される前にリセットされてもよい。このようなリセット操作は、大きな正のまたは負の電圧を印加して各メモリ層８５２、８５４、８５６、８５８を特定方向に分極化する段階を含んでもよい。この例では、メモリ層８５６のような単一のメモリ層の分極方向を変更するため書込み電圧は単一の電圧値が可能であるが、他のメモリ層８５２、８５４、８５８の状態は保持される。他の特定の例では、予備読取り操作を実行してメモリセル８５０の状態を決定し、例えば、メモリセル８５０の選択したメモリ層の分極方向を変更することにより、所要の状態に到達するため連続して１つ以上の選択した電圧を印加してもよい。
小ループが可能な場合、またはＦＥの非分極が可能な場合（すなわち、常誘電または非分極状態が可能な場合）、追加の状態が達成可能であることを理解すべきである。特定の説明的な例では、以下の電圧シーケンスをメモリセル８５０に印加した場合、図８に図示し上記例で記述した８状態に追加されるメモリセル８５０のメモリ状態を発生する。例えば、メモリ層（Ａ）８５２の臨界電圧（Ｖｃ＿Ａ）より大きい第１印加電圧（Ｖａｐｐｌｉｅｄ）をメモリセル８５０に印加し、メモリ層（Ａ）８５２の方向を変化させる。メモリ層（Ａ）８５２の臨界電圧より小さく、メモリ層（Ｂ）８５４の臨界電圧より大きい大きさを有する、負電圧（―Ｖａｐｐｌｉｅｄ）である第２印加電圧をメモリセル８５０に印加して（すなわち、Ｖｃ＿Ａ＞―Ｖａｐｐｌｉｅｄ＞Ｖｃ＿Ｂ）、メモリ層（Ｂ）８５４の分極方向を変化させる。メモリ層（Ｄ）８５８の臨界電圧（Ｖｃ＿Ｄ）より大きい第３印加電圧を印加し、メモリ層（Ｄ）８５８の分極方向を変化させる。この例では、メモリセル８５０の生成状態は抵抗値Ｒ４とＲ５の間に該当するトンネル抵抗値を有する。
一般に、与えられたメモリ層数に対して達成可能な状態の数は抵抗値の変化（ΔＲ）の制御性に依存し得る。十分な数の非縮退抵抗値状態が達成可能であり、印加電圧を制御して複数の異なる電圧パルスを与える場合、ＸＮ抵抗レベルのような大きな数のトンネル抵抗値レベルが達成可能であり、ここでＮはメモリセルのメモリ層の数を表す。この例では、メモリ層当たり２つのみの異なる抵抗値状態が達成可能である場合、変数（Ｘ）は２であり、３つの異なる抵抗値状態が達成可能である場合変数（Ｘ）は３に等しい。例えば、各分極方向と常誘電または非分極状態の異なる抵抗状態に到達する時、変数（Ｘ）は３に等しい。
特定の例では、全体で８ビット（２８＝２５６状態）が８層を有する単一のメモリセルに記憶可能であり、ここで高抵抗状態は「１」値に対応し、低抵抗状態は「０」値に対応する。特に複雑な状態は「０１０１０１０１」で表わされるかもしれないが、ここで最左のゼロはメモリ層（Ａ）８５２のような第１メモリ層に記憶され、最右「１」はメモリ層「Ｈ」（図示せず）に記憶される。この例では、特定のメモリセルのメモリ層Ａ−Ｈの臨界電圧は以下のようになる。
Ｖｃ＿Ａ＞Ｖｃ＿Ｂ＞Ｖｃ＿Ｃ＞Ｖｃ＿Ｄ＞Ｖｃ＿Ｅ＞Ｖｃ＿Ｆ＞Ｖｃ＿Ｇ＞Ｖｃ＿Ｈ以下の順序で選択した電圧レベルの８つの印加電圧を印加することにより、８メモリ層を有するメモリセルにこの特定の状態を書込み可能である。
１．−Ｖａｐｐｌｉｅｄ＞Ｖｃ＿Ａ
２．Ｖｃ＿Ｂ＜Ｖａｐｐｌｉｅｄ＜Ｖｃ＿Ａ
３．Ｖｃ＿Ｃ＜―Ｖａｐｐｌｉｅｄ＜Ｖｃ＿Ｂ
４．Ｖｃ＿Ｄ＜Ｖａｐｐｌｉｅｄ＜Ｖｃ＿Ｃ
５．Ｖｃ＿Ｅ＜―Ｖａｐｐｌｉｅｄ＜Ｖｃ＿Ｄ
６．Ｖｃ＿Ｆ＜Ｖａｐｐｌｉｅｄ＜Ｖｃ＿Ｅ
７．Ｖｃ＿Ｇ＜―Ｖａｐｐｌｉｅｄ＜Ｖｃ＿Ｆ
８．Ｖａｐｐｌｉｅｄ＞Ｖｃ＿Ｈ
８メモリ層を有するこれと同じ説明的なメモリセルを使用し、常誘電または非分極状態を使用することにより、利用可能な抵抗状態は３８＝６５６１メモリ状態まで増加可能である。
さらに、各分極方向の複数分極状態が達成可能である場合、追加の状態に到達可能である。例えば、分極のレベルや部分分極が達成可能であり、かつ安定状態として保持可能である場合、５つの分極状態（上向き分極、部分上向き分極、常誘電、部分下向き分極、下向き分極）が各分極方向に可能となり、５Ｎの可能なメモリ状態を生成する。ここでＮはメモリ層の数を表す。
一般に、メモリセルの各メモリ層の臨界電圧は、メモリ層の材料、メモリ層の組成、メモリ層の厚さ、隣接する材料と関係する材料特性のようなパラメータにより制御可能である。さらに、臨界電圧は、内部電極の材料、絶縁層の材料、またはその任意の組合せのような、内部層材料の厚さとタイプにより制御可能である。
一般に、図８に図示したメモリセル８５０と図１−７に関連して記載したメモリセルは主に強誘電（ＦＥ）メモリ層材料を考慮して説明してきた。しかしながら、相変化材料、抵抗性酸化物材料、電荷捕獲材料、その他の材料、またはその任意の組合せを含むその他のタイプの材料を使用してメモリ層を形成してもよい。さらに、検出可能で固有なトンネル抵抗値を提供するように、中間電荷捕獲状態を生成する電荷捕獲材料のような材料に「非分極化」方式を用いてもよい。
さらに、上記説明は主に固体素子型式のメモリ装置に向けられた。しかしながら、回転またはプローブ型式の記憶装置でも複数状態メモリセルは使用可能であり、この場合記録は読取り／書込みヘッドの接触または擬似接触を使用して実行されるが、あるいは読取り／書込みヘッドと記憶媒体との間に電導媒体を含む記憶装置で使用してもよい。回転またはプローブの両方の場合での記憶媒体は連続とすることもパターン化することも可能である。
図９は複数の積層メモリ層を含むメモリセル内のメモリ配置に記憶したデータをアクセスする方法の特定の説明的実施例の流れ図である。９０２で、複数個の積層メモリ層を含むメモリセルが提供され、ここで複数個の積層メモリ層の各メモリ層は第１電導度を有する第１電極と第２電導度を有する第２電極とに関係する。メモリ層はデータ値を表す分極方向を保持するようにされる。特定の実施例では、メモリ層は強誘電、相変化、電荷捕獲、またはその他の非磁気材料である。特定の実施例では、複数個の積層メモリ層の各メモリ層は独立した分極方向状態を有し、これは、選択した電圧範囲内にある固有の印加電圧の印加を介して変更される。他の特定の実施例では、複数個の積層メモリ層の各々は第２電極と非磁気メモリ層との間に配置された絶縁層と関係する。さらに他の特定の実施例では、複数個の積層メモリ層は第１の厚さの第１メモリ層を含み、また第２の厚さの第２メモリ層を含む。第１及び第２メモリ層は異なるトンネル抵抗値を有する。
９０４に進むと、読取り信号がメモリセルに印加される。続いて、９０６では、複数個の積層メモリ層の選択したメモリ配置に記憶したディジタル値が、読取り信号に応答して複数個の積層メモリ層のトンネル抵抗値を基に決定される。この方法は９０８で終了する。
特定の例では、複数個の積層メモリ層のメモリ層は、第１分極状態、第２分極状態、または常誘電または非分極状態を表す分極方向を有し、第１分極状態、第２分極状態、及び常誘電状態は異なるデータ値を表す異なるトンネル抵抗値を有する。
他の特定の例では、本方法はさらに、特定のメモリ配置を含む複数個の積層メモリ層の内の少なくとも１つに書込み信号を印加する段階を含む。書込み信号は少なくとも１つのメモリ層と関係するトンネル抵抗値を変更する。さらに他の特定の実施例では、複数個の積層メモリ層は各複数個の内部電極、絶縁層、またはその任意の組合せを含む。
図１０は異なるヒステリシス特性の複数の積層メモリ層を含むメモリセルを製造する方法の特定の説明的実施例の流れ図である。１００２で、第１外部電極が基板上に堆積される。特定の例では、第１外部電極は基板上に形成したトレンチ内に堆積してもよい。１００４になると、第１外部電極層上にメモリ層が堆積され、ここでメモリ層は選択されたヒステリシス特性を有する。特定の例では、ヒステリシス特性は、メモリ層が２つ以上の状態で電場を担持することを可能とする強誘電特性を含む。続いて１００６では、本方法は所要数のメモリ層を堆積したかどうかを決定する段階を含む。そうでない場合、本方法は１００８に進んで、内部電極層、絶縁層、またはその任意の組合せが堆積されたメモリ層上にオプションとして堆積される。１０１０に進むと、選択したヒステリシス特性を有する他のメモリ層がその前のメモリ層、電極層、または絶縁層の内の１つの上に堆積される。本方法は１００６に戻って所要数のメモリ層を堆積したかどうか決定する。
１００６に戻って、所要数のメモリ層を堆積した場合、本方法は１０１２に続いて第２外部電極が最後のメモリ層上に堆積される。第１及び第２外部電極は、制御回路のような外部回路に結合するための接合パッドを含む、またはこれに結合される。本方法は１０１４で終了する。
特定の例では、本方法は、異なる組成、異なるドーピング濃度、異なる厚さ、またはその任意の組合せを有してもよい複数のメモリ層を堆積する段階を含む。特定の例では、メモリ層は対称的に堆積されてもよく、堆積された内部電極層または内部絶縁層が非対称的に堆積されて各メモリ層に固有のトンネル抵抗値を与える。特定の例では、各電極層が他の電極層に対して固有の電導度を有するように、内部電極層は異なるドーピング濃度を有する半導体材料から形成されてもよい。
図１０に関して概観した本方法は、マスク層を適用し、所要のプロファイルまで光リソグラフィー・プロセスを実行し、またはメモリ層のスタックをエッチングする段階を含む光リソグラフィー段階のような、別の段階を含んでもよい。その他の段階もまた含んでもよい。しかしながら、そのような段階は公知であり、説明を簡略化するためにここでは省略する。
一般に、上記説明はメモリのスタック内のメモリ層にデータ値を読み書きすることに焦点を当ててきたが、全体の概念はデータのブロックに拡張可能であることを理解すべきである。特に、メモリセルのバンクを実質的に同時にアクセスしてメモリ装置にデータのブロックを読み書きしてもよい。
望ましい実施例を参照して本発明を記載してきたが、当業者は本発明の要旨と範囲から逸脱することなく形式と詳細に変更を加えてもよいことを認識するであろう。
１００ 記憶装置
１０２ 制御器
１０４ 信号発生器
１０６ メモリセル
１０８ 第１スイッチ
１１０ 第２スイッチ
１１２ センス回路
１２２、１２４ 外部電極
１３０、１３２、１３４、１３６ メモリ層

Claims (25)

  1. 記憶装置において、
    制御器と、
    該制御器を介してアクセス可能な複数個の抵抗性基本メモリセルであって、前記複数個の抵抗性基本メモリセルの各抵抗性基本メモリセルは、複数のデータ値を記憶するためヒステリシス特性を有するよう選択された複数個のメモリ層を含む、前記複数個の抵抗性基本メモリセルと、
    を含む記憶装置。
  2. 請求項１記載の記憶装置において、前記複数個の抵抗性基本メモリセルの第１抵抗性基本メモリセルは、
    第１ヒステリシス特性を有する第１メモリ層と、
    第２ヒステリシス特性を有する第２メモリ層と、
    を含む、記憶装置。
  3. 請求項１記載の記憶装置において、前記複数個のメモリ層と関係する複数個の電極層をさらに含み、前記複数個のメモリ層の各メモリ層は前記複数個の電極層の内の電極層により、隣接するメモリ層から分離されている、記憶装置。
  4. 請求項３記載の記憶装置において、前記複数個の電極層は対称電極層を含む、記憶装置。
  5. 請求項３記載の記憶装置において、前記複数個の電極層は非対称電極層を含む、記憶装置。
  6. 請求項１記載の記憶装置において、前記複数個の抵抗性基本メモリセルの選択された抵抗性基本メモリセルは、固有のトンネル抵抗値により表現される複数のデータ値を記憶する、記憶装置。
  7. 請求項６記載の記憶装置において、前記制御器は選択した抵抗性基本メモリセルに固有の書込み信号を印加して前記固有のトンネル抵抗値を変化させ、異なるデータ値を表現するようにされている、記憶装置。
  8. 請求項１記載の記憶装置において、前記複数個のメモリ層は非磁気メモリ層を含む、記憶装置。
  9. 請求項１記載の記憶装置において、前記複数個のメモリ層は自発分極特性を含むヒステリシス特性を有するよう選択された、記憶装置。
  10. メモリ装置において、
    第１電極と、
    第２電極と、
    複数のデータ値を記憶する前記第１電極と第２電極との間の複数個のメモリ層であって、該複数個のメモリ層の各メモリ層は複数のデータ値のデータ値を記憶するためヒステリシス特性を有する、前記複数個のメモリ層と、
    前記第１及び第２電極の少なくとも一方を介して前記複数個のメモリ層に結合された制御器であって、複数のデータ値を変更することなく前記複数のメモリ層から複数のデータ値を読取る前記制御器と、
    を含む、メモリ装置。
  11. 請求項１０記載のメモリ装置において、前記複数個のメモリ層は固有のデータ値を表現する電子電荷分布を誘起する独立した分極電場を担持するようにされた強誘電層を含む、メモリ装置。
  12. 請求項１０記載のメモリ装置において、前記複数個のメモリ層は固有のデータ値を表現するよう独立して構成可能なヒステリシス特性を有する相変化媒体層を含む、メモリ装置。
  13. 請求項１０記載のメモリ装置において、前記複数個のメモリ層は電気電荷を捕獲する電荷捕獲層を含み、該電荷捕獲層は固有のデータ値を表現する電子電荷分布を誘起するよう構成可能である、メモリ装置。
  14. 請求項１０記載のメモリ装置において、前記複数のデータ値は前記複数個のメモリ層の固有のトンネル抵抗値により表現される、メモリ装置。
  15. 請求項１０記載のメモリ装置において、前記複数のメモリ層に対応する複数の内部電極をさらに含み、前記複数のメモリ層の隣接するメモリ層は前記複数の内部電極の１つの内部電極により分離される、メモリ装置。
  16. 請求項１５記載のメモリ装置において、前記複数の内部電極に対応する複数の絶縁層をさらに含み、前記複数の絶縁層の１つの絶縁層は前記隣接するメモリ層の１つのメモリ層から前記内部電極を分離する、メモリ装置。
  17. メモリ装置において、
    複数個の抵抗性メモリセルであって、各抵抗性メモリセルは複数のデータ値を記憶する複数の積層メモリ層を含み、該複数の積層メモリ層の各メモリ層は固有のデータ値を表現するため構成可能な固有のヒステリシス特性を有する前記抵抗性メモリセルと、
    前記複数個の抵抗性メモリセルへのアクセスを有する制御器であって、前記複数個の抵抗性メモリセルの内の１つの抵抗性メモリセルを選択するようにされ、該選択した抵抗性メモリセルの選択した１つのメモリ層からデータを読み書きする前記制御器と、
    を含む、メモリ装置。
  18. 請求項１７記載のメモリ装置において、前記制御器は、前記選択したメモリ層と関係する選択した電圧レベルの電圧を印加することにより、前記選択したメモリ層のヒステリシス特性を構成するようにされている、メモリ装置。
  19. 請求項１７記載のメモリ装置において、前記複数の積層メモリ層に隣接するメモリ層を分離する複数個の内部電極をさらに含む、メモリ装置。
  20. 請求項１７記載のメモリ装置において、前記複数個の内部電極は半導体材料から形成される、メモリ装置。
  21. 請求項２０記載のメモリ装置において、前記複数個の内部電極の第１内部電極の第１ドーピング濃度は前記複数個の内部電極の第２内部電極の第２ドーピング濃度とは異なる、メモリ装置。
  22. 請求項２０記載のメモリ装置において、前記複数個の内部電極の各々の内部電極は前記選択した抵抗性メモリセル内で固有のコンダクタンスを有する、メモリ装置。
  23. 請求項２０記載のメモリ装置において、前記複数個の内部電極は導電性金属を含む、メモリ装置。
  24. 請求項２０記載のメモリ装置において、複数個の絶縁層をさらに含み、該複数個の絶縁層の各絶縁層は前記複数個の内部電極の各内部電極と関係している、メモリ装置。
  25. 請求項２４記載のメモリ装置において、前記複数個の絶縁層の絶縁層は異なる絶縁特性を有し、前記複数個の内部電極の内部電極は異なる電気特性を有する、メモリ装置。
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