JPWO2006070473A1

JPWO2006070473A1 - 半導体装置及びその動作制御方法

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Publication number: JPWO2006070473A1
Application number: JP2006550539A
Authority: JP
Inventors: 矢野　勝; 勝矢野; 荒川　秀貴; 秀貴荒川; 白岩　英彦; 英彦白岩
Original assignee: Spansion Japan Ltd
Current assignee: Spansion Japan Ltd
Priority date: 2004-12-28
Filing date: 2004-12-28
Publication date: 2008-06-12
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Abstract

半導体装置は、半導体基板にローカルビット線となる反転層を形成することによって該反転層をグローバルビット線に電気的に接続する反転ゲートと、前記反転層をソース及びドレインとして用いるメモリセルとを含む。これにより、反転ゲートをセクタトランジスタのように働かせることができるため、セクタトランジスタを別途設ける必要がない。このため、セクタトランジスタのための領域を縮小できるので、回路面積の増大を抑えることができる。また、消去時、前記メモリセルに注入された電子をＦＮトンネル効果を用いて前記半導体基板側に引き抜くようにしてもよい。また、消去時、前記メモリセルに注入された電子をＦＮトンネル効果を用いてワード線側に引き抜くようにしてもよい。消去時、前記メモリセルに注入された電子をＦＮトンネル効果を用いて前記反転ゲートから引き抜くようにしてもよい。

Description

本発明は、半導体装置及びその動作制御方法に関する。

情報を記憶する働きを持ったメモリにおいて、電源を切っても記憶し続けるメモリとして不揮発性メモリがある。書換え可能な不揮発性メモリとしては、フラッシュメモリがある。このようなフラッシュメモリでは、フローティングゲートが設けられており、このフローティングゲートへの電子の注入・引き抜きにより、書込みや消去を行うことができるようになっている。フラッシュメモリに関する従来技術として以下のようなものが提案されている。

非特許文献１は、フローティングゲートを用いた拡散層なしのＡＧ-ＡＮＤ型のフラッシュメモリに関する。図１は、９０-ｎｍ‐ｎｏｄｅのＡＧ−ＡＮＤフラッシュメモリのメモリアレイの平面図である。図２（ａ）はプログラム時の電圧条件を示す断面図、（ｂ）はリード時の電圧条件を示す断面図である。図３は、ＡＧ-ＡＮＤのアレイ構成を示す図である。

アシストゲートＡＧ₀乃至ＡＧ₃は、シリコン基板上に配置されている。このアシストゲートＡＧ₀乃至ＡＧ₃の下の基板に反転層（チャネル）が形成される。したがって拡散層が存在しない。ワードラインＷＬは、アシストゲートＡＧに対して垂直方向に延びている。プログラム動作では、図２（ａ）に示すように、０、５、１及び８Ｖの電圧が、アシストゲートＡＧ₀、ＡＧ₁、ＡＧ₂及びＡＧ₃にそれぞれ供給される。選択されたセルのワードラインＷＬに１８Ｖの電圧が供給される。

５Ｖが印加されるアシストゲートＡＧの下にソースとなるチャネルが形成される。８Ｖが印加されたアシストゲートＡＧの下にドレインとなるチャネルが形成される。１Ｖが印加されるアシストゲートＡＧの下は、チャネルが弱くなり、フローティングゲートＦＧとの境界の電界を強めると共に電流を抑える。５Ｖが印加されたアシストゲートＡＧの左側のアシストゲートには０Ｖを印加してチャネルをカットすることによって電流が流れないようにしている。

ソースからの電子の流れは、アシストゲートＡＧ₁下のチャネル、セルのフローティングゲートＦＧ、アシストゲートＡＧ₂、選択されたセルのフローティングゲートＦＧ、アシストゲートＡＧ₃を通って順次進み、１Ｖが印加されたアシストゲートＡＧ下とドレイン側のフローティングゲートとの境界の電界が強いためホットエレクトロンが選択されたセルのフローティングゲートに注入される。

リード動作では、図２（ｂ）に示すように、注目しているフローティングゲートの両側のアシストゲートＡＧに５Ｖの電圧を印加することによって、アシストゲートＡＧ下にチャネルを形成し、一方をソース、他方をドレインとして用いることによって注目しているフローティングゲートＦＧの読み出しが行われる。

特許文献１は、ＳＯＮＯＳ型メモリセルによるＡＧ−ＡＮＤ型フラッシュメモリに関する。これには、ソースまたはドレインとなる２つの拡散領域の間に２つのアシストゲートを設け、そのアシストゲート間にＳＯＮＯＳ型メモリセルが形成されている。ソース、ドレインを入れ替えることで、メモリセルのアシストゲート付近の２箇所の窒化膜領域に電子をトラップさせ、２ビット記憶可能なことが示されている。

Y. Sasago, et al., 90-nm-node multi-level AG-AND type flash memory with cell size of true 2 F 2/bit and programming throughput of 10 MB/s, Dec. 2003, Technical Digest, pp. 823-826. 特開２００１−１５６２７５号公報

しかしながら、上記従来のＡＧ−ＡＮＤ型のフラッシュメモリでは、ローカルビットとグローバルビットＤＬm-3〜ＤＬm+2を接続するために、選択ゲートラインに接続されたセクタトランジスタ（ＳＴＴｒ）が必要なため、回路面積が増大するという問題があった。また、特許文献１の技術では、ソース、ドレインを拡散層で形成するためメモリアレイ領域が増大するという問題があった。

そこで、本発明は上記問題点に鑑みてなされたもので、回路面積の増大を抑えることができる半導体装置及びその動作制御方法を提供することを目的とする。

上記課題を解決するために、本発明は、半導体基板と、ワード線と、グローバルビット線と、前記半導体基板にローカルビット線となる反転層を形成して該反転層を前記グローバルビット線に電気的に接続する反転ゲートと、前記反転層をソース及びドレインとして用いるメモリセルとを含む半導体装置である。本発明によれば、反転ゲートをセクタトランジスタのように働かせることができるため、セクタトランジスタを設ける必要がない。このため、セクタトランジスタのための領域を縮小できる。よって、回路面積の増大を抑えることができる。このようにして、アレイサイズを可能な限り小さくするためのデコード回路を含むアレイ構造を提供できる。

前記反転層は、金属配線を介して前記グローバルビット線に接続されるのが好ましい。前記メモリセルは、隣接する前記反転ゲート間に形成される。本発明は、前記反転ゲートに所定の電圧を供給して書込み又は消去を行うメモリセルを選択する選択回路を更に含む。前記反転ゲートは、前記ソースとなる反転層を形成する第１の反転ゲートと、前記ドレインとなる反転層を形成する第２の反転ゲートと、該第１の反転ゲートと該第２の反転ゲート間に設けられた第３の反転ゲートとを含み、書込み時、前記第１乃至第３の反転ゲートに所定の電圧を供給して書込みを行うメモリセルを選択する選択回路を更に含む。

前記選択回路は、書込み時、前記第３の反転ゲートに、前記半導体基板中のソース及びドレイン間に形成されるチャネル領域のうち該第３の反転ゲート下のチャネル領域を小さく形成するための電圧を供給するのが好ましい。技術的には、反転ゲート部のトランジスタを少しだけオンさせることにより、半導体基板中のソース及びドレイン間に形成されるチャネル領域のうち第３の反転ゲート下のチャネル領域を小さく形成することができる。

前記反転ゲートは更に、前記第１の反転ゲートから見て第３の反転ゲートとは反対側の位置に設けられた第４の反転ゲートを含み、前記選択回路は、書込み時、前記第４の反転ゲートに半導体基板中に形成されるチャネルをカットするための電圧を供給するのが好ましい。技術的には、反転ゲートのトランジスタをオフさせることにより、第４の反転ゲートに半導体基板中に形成されるチャネルをカットすることができる。本発明は、書込み時、前記反転層に書込み電圧を供給する書込電圧供給回路を更に含む。本発明は、消去時、前記メモリセルに注入された電子をＦＮトンネル効果を用いて前記半導体基板側に引き抜くための電圧を前記ワード線に供給する電圧供給回路を更に含む。このとき、半導体基板側に引き抜くための電圧は負電圧であるのが好ましい。

本発明は、消去時、前記メモリセルに注入された電子をＦＮトンネル効果を用いてワード線側に引き抜くための電圧を該ワード線に供給する電圧供給回路を更に含む。本発明は、消去時、前記メモリセルに注入された電子をＦＮトンネル効果を用いて引き抜くための電圧を前記反転ゲートに供給する電圧供給回路を更に含む。本発明は、複数本の前記グローバルビット線からなるコラムセット（ｉ）を複数有し、共通の選択信号（Ｃ）によって該コラムセット内の所定のグローバルビット線をそれぞれに対応するページバッファ（６０−ｉ）に接続するデコーダを更に含む。

前記反転層は、複数のメモリセルで共有される。前記メモリセルは、前記反転ゲート間の絶縁膜の両端に１ビットづつ記憶させることによって１セル当たり２ビットを記憶する。前記メモリセルは、ＳＯＮＯＳ型であるのが好ましい。前記半導体装置は半導体記憶装置であるのが好ましい。

本発明は、反転ゲートに所定の電圧を供給してローカルビット線となる反転層を半導体基板に形成することにより該反転層をグローバルビット線に電気的に接続する第１のステップと、ワード線を選択する第２のステップとを含む方法である。本発明によれば、反転ゲートをセクタトランジスタのように働かせることができるため、セクタトランジスタを設ける必要がない。このため、セクタトランジスタのための領域を縮小できる。よって、回路面積の増大を抑えることができる。このようにして、アレイサイズを可能な限り小さくするためのデコード回路を含むアレイ構造を提供できる。

前記反転ゲートは、ソースとなる反転層を形成する第１の反転ゲートと、ドレインとなる反転層を形成する第２の反転ゲートと、該第１の反転ゲートと該第２の反転ゲート間に設けられた第３の反転ゲートとを含み、前記第１のステップは、書込み時、所定の電圧を前記第１乃至第３の反転ゲートに供給する。前記第１のステップは、前記第３の反転ゲートに、前記半導体基板中のソース及びドレイン間に形成されるチャネル領域のうち該第３の反転ゲート下のチャネル領域を小さく形成するための電圧を供給するステップを含む。

前記反転ゲートは更に、前記第１の反転ゲートから見て第３の反転ゲートとは反対の位置に設けられた第４の反転ゲートを含み、前記第１のステップは、書込み時、前記半導体基板に形成されるチャネルをカットするための電圧を前記第４の反転ゲートに供給するステップを更に含む。前記反転ゲートは、ソースとなる反転層を形成する第１の反転ゲートと、ドレインとなる反転層を形成する第２の反転ゲートと、該第１の反転ゲートと該第２の反転ゲート間に設けられた第３の反転ゲートとを含み、書込み時、前記第３の反転ゲートの両端の絶縁膜に１ビットづつ記憶させるステップを含む。

本発明は、書込み時、前記グローバルビット線を介して、書込み電圧を前記反転層に供給するステップを更に含む。本発明は、消去時、メモリセルに注入された電子をＦＮトンネル効果を用いて前記半導体基板側に引き抜くための電圧を前記ワード線に供給するステップを更に含む。このとき、半導体基板側に引き抜くための電圧は負電圧であるのが好ましい。

本発明によれば、回路面積の増大を抑えることができる半導体装置及び方法を提供することができる。

従来のＡＧ−ＡＮＤフラッシュメモリのメモリアレイを示す図である。（ａ）はプログラム時の電圧条件を示す断面図、（ｂ）はリード時の電圧条件を示す断面図である。ＡＧ-ＡＮＤのアレイ構成を示す図である。本実施形態の半導体記憶装置のメモリアレイの平面図である。図４のワードラインに沿って切った断面図である。本実施形態の半導体記憶装置のプログラム動作状態を示す概略断面図である。本実施形態の半導体記憶装置のリード動作状態を示す概略断面図である。本実施形態の半導体記憶装置のイレース動作状態を示す概略断面図である。本発明の実施形態おけるコアアレイのレイアウト図である。図９中のＡ−Ａ’断面図である。図９に示したコアアレイの等価回路図である。本実施形態における半導体記憶装置のブロック図である。コラムデコーダ、ページバッファ、ＢＬデコーダ及びグローバルビット線ＧＢＬの拡大図である。

以下、添付の図面を参照して本発明の実施形態について説明する。図４は、本発明の実施形態の半導体記憶装置のメモリアレイの平面図である。図５は、図４のワードラインに沿って切った断面図である。図４に示すように、ワードラインＷＬは、反転ゲートＩＧ₀乃至ＩＧ₃に対して垂直方向に延びている。反転ゲートＩＧ₀乃至ＩＧ₃は、半導体基板にローカルビット線として機能する反転層（チャネル）を形成することによってこの反転層をグローバルビット線に電気的に接続するためのものである。すなわち、このＩＧゲートＩＧ₀乃至Ｇ₃は従来のセクタトランジスタと同じ働きをする。

図５に示すように、メモリセルは、ＳＯＮＯＳ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造である。半導体基板１１の表面の一部および反転ゲートＩＧ₀乃至ＩＧ₃は、酸化膜、窒化膜及び酸化膜を積層した構造のＯＮＯ膜１２により覆われている。ＯＮＯ膜１２上にはワードラインＷ₃となるポリシリコンゲート電極１３が形成されている。メモリセルのソース及びドレインとして用いる反転層に所定の電圧をかけてゲート電圧を上げることによってチャネルが形成される。このＳＯＮＯＳ構造のメモリセルは、ゲート絶縁膜中への電荷の注入を、ソースまたはドレインとなる両電極に印加するバイアス方向を入れ替えることで、両電極付近のゲート絶縁膜に独立に２値情報を書込むことにより１メモリセル当たり２ビットを記憶できる。すなわち、このメモリセルは、反転ゲート間の絶縁膜の両端に１ビットづつ記憶させることによって１セル当たり２ビットを記憶できる。

図６は、本実施形態の半導体記憶装置のプログラム動作状態を示す概略断面図である。図６に示す例では、ソースサイドインジェクションによってメモリセルに書込みを行う。ソースサイドインジェクションとは、隣接するＩＧ間のゲート絶縁膜のソース側に位置する領域に電子を注入することをいう。図６（ａ）に示すように、レフトビットプログラム動作では、０、５、１及び８Ｖの電圧が、反転ゲートＩＧ₀、ＩＧ₁、ＩＧ₂及びＩＧ₃にそれぞれ供給される。選択されたセルのワードラインＷＬには１０−１５Ｖの電圧が供給される。

反転ゲート（第１の反転ゲート）ＩＧ₁に５Ｖが印加されると、その下の半導体基板１１にソースとなる反転層（チャネル）１４が形成される。反転ゲート（第２の反転ゲート）ＩＧ₃に８Ｖが印加されると、その下の半導体基板１１にドレインとなる反転層１５が形成される。反転ゲート（第３の反転ゲート）ＩＧ₂に１Ｖを印加することにより、その反転ゲートＩＧ₂の下のチャネル領域を小さくし、境界の電界を強めると共に電流を抑えることができる。反転ゲート（第４の反転ゲート）ＩＧ₀に０Ｖを印加してチャネルをカットすることによって電流が流れないようにしている。反転層１４に０Ｖ、反転層１５に４．５Ｖを印加することによって、電子がチャネル中をソースからドレインに向かって移動する。反転ゲートＩＧ₂下のドレイン側が高電界となるため、このチャネル中を進む電子は、高いエネルギーを獲得してホットエレクトロンとなり、その一部がビットＡとしてＯＮＯ膜１２にトラップされる。

図６（ｂ）に示すように、ライトビットプログラム動作では、０、８、１及び５Ｖの電圧が、反転ゲートＩＧ₀、ＩＧ₁、ＩＧ₂及びＩＧ₃にそれぞれ供給される。選択されたセルのワードラインＷＬに１０−１５Ｖの電圧が供給される。反転ゲートＩＧ₃に５Ｖが印加されると、その下の半導体基板１１にソースとなる反転層１７が形成される。反転ゲートＩＧ₁に８Ｖが印加されると、その下の半導体基板１１にドレインとなる反転層１６が形成される。反転ゲートＩＧ₂に１Ｖを印加することにより、その反転ゲートＩＧ₂の下のチャネルを弱め、境界の電界を強めると共に電流を抑えることができる。反転ゲートＩＧ₀に０Ｖを印加してチャネルをカットすることによって電流が流れないようにしている。反転層１７に０Ｖ、反転層１６に４．５Ｖを印加することによって、電子がチャネル中をソースとなる反転層１７からドレインとなる反転層１６に向かって移動する。反転ゲートＩＧ₂下のドレイン側が高電界となるため、チャネル中を進む電子は高いエネルギーを獲得してホットエレクトロンとなり、その一部がビットＢとしてＯＮＯ膜１２にトラップされる。

なお、反転ゲートＩＧ₂に１Ｖを印加することにより、その反転ゲートＩＧ₂の下のチャネルを弱め、チャネルに流れる電流を抑えることができ、プログラム電流を例えば１００ｎＡ／セル以下に抑えることができる。従来のフローティングゲートやミラービットでは、プログラム電流を１００μＡ／セル程度流す必要があるのと比べると、プログラム電流が1／１００以下になる。このため、従来と比べて１００倍のセルを一度に書込むことができ、例えば１ｋビットを同時にプログラムできる。したがって高速書込みが可能になる。

図７は、本実施形態の半導体記憶装置のリード動作状態を示す概略断面図である。図７に示すように、リード動作では、反転ゲートＩＧ₁及び反転ゲートＩＧ₂に５Ｖの電圧を印加することによって、反転ゲートＩＧ₁及び反転ゲートＩＧ₂の下の半導体基板１１に反転層１８及び１９がそれぞれ形成される。反転層１８に０Ｖ、反転層１９に１．５Ｖ、選択されたセルのワードラインＷＬには４−５Ｖの電圧が供給されると、注目しているセルのデータが読み出される。

図８は、本実施形態の半導体記憶装置のイレース動作状態を示す概略断面図である。図８（ａ）に示すように、イレース時、注目しているメモリセルの両側の反転ゲートＩＧに５Ｖの電圧を印加することによって、その下の半導体基板１１に反転層２０及び２１を形成する。ワードラインＷＬには−１５乃至−２０Ｖの電圧が印加される。反転ゲートＩＧの下の反転層２０及び２１は、０Ｖにバイアスされる。ＯＮＯ膜１２に注入された電子をＦＮ（Fowler Nordheim）トンネル効果を用いて半導体基板１１側に引き抜くことができる。

また、図８（ｂ）に示すように、イレース時、注目しているメモリセルの両側の反転ゲートＩＧに０Ｖの電圧を、ワードラインＷＬには１５乃至２０Ｖの電圧を印加すると、チャネル２２は、例えば反転ゲートＩＧが０Ｖで、フローティング状態となる。ＯＮＯ膜１２に注入された電子をＦＮトンネル効果を用いてワードライン１３側に引き抜くことができる。

また、図８（ｃ）に示すように、イレース時、反転ゲートＩＧに１５―２０Ｖの電圧を、ワードラインＷＬには０Ｖの電圧を印加し、反転ゲートＩＧの角部へのフィールドエンハンスドＦＮ(Field Enhanced FN)トンネリングにより、酸化膜１２１、窒化膜１２２及び酸化膜１２３からなるＯＮＯ膜１２の窒化膜１２２に注入されている電子を引き抜いてもよい。

図９は、本発明の実施形態におけるコアアレイのレイアウト図である。図１０は図９中のＡ−Ａ’である。図９において、符号Ｓはセクタ選択領域、Ｍは例えば４Ｍｂのメモリセルからなるセクタ領域をそれぞれ示す。本発明に係る半導体装置は、このセクタ選択領域とセクタ領域とを複数含む。ＩＧ（０）乃至ＩＧ（３）はメタル配線からなる反転ゲート配線パターン、ＧＢＬ（０）乃至ＧＢＬ（９）はメタル配線からなるグローバルビット線をそれぞれ示す。ワードラインＷＬとグローバルビット線ＧＢＬ（０）乃至ＧＢＬ（９）とが直交する領域にメモリセルが位置する。メモリセルは隣接する反転ゲート間に形成されている。点線で囲った部分が単位セルに対応する。

半導体基板には、ローカルビット線として機能する反転層を形成する反転ゲートＩＧとなるポリシリコンＰ１が、グローバルビット線ＧＢＬ（０）乃至ＧＢＬ（９）に対応して互いに平行に形成されている。反転ゲート配線パターンＩＧ（０）乃至ＩＧ（３）は、コンタクト３０を介してポリシリコンＰ１に接続されている。反転ゲート配線パターンＩＧ（０）乃至ＩＧ（３）に所定の電圧を印加することによってポリシリコンＰ１の下の半導体基板にローカルビット線として機能する反転層２３が形成される。この反転層２３はｎ＋拡散領域Ｓ／Ｄ、コンタクト３１を介して金属配線Ｍ１に接続される。この金属配線Ｍ１はコンタクト３２を介して、グローバルビット線ＧＢＬ（０）乃至ＧＢＬ（９）に電気的に接続される。このグローバルビット線ＧＢＬ（０）乃至（９）、反転ゲートＩＧ、およびワードラインＷＬに、図６乃至図８で示した電圧を印加することによって、メモリセルに対して、書込み、読み出し及び消去が可能となる。

このように、反転ゲートＩＧは、符号ＩＧＴｒで示すように、スイッチングトランジスタとして機能するため、ローカルビット線ＬＢＬとして機能する反転層をグローバルビット線ＧＢＬ（１）乃至ＧＢＬ（９）に電気的に接続することができる。このため、従来必要であったセクタトランジスタを設ける必要がない。したがって、セクタトランジスタのための領域を縮小できる。これにより例えば高さ（図９の符号Ｓの幅）を２μｍ以下にできる。また、上述したように、反転ゲートＩＧに１Ｖを印加することにより、その反転ゲートＩＧの下のチャネルを弱め、チャネルに流れる電流を抑えることができ、プログラム電流を例えば１００ｎＡ／セル以下に抑えることができる。このため、ワードラインの幅Ｗが狭くなった場合でも書込みに必要なプログラム電流を十分に流すことができる。よって、ワードラインの幅Ｗを９０ｎｍ以下にすることも可能である。なお、図９に示す例ではワードラインは８本であるが、例えば１２８本、２５６本であってもよい。

図１１は、図９に示したコアアレイの等価回路図である。図１１に示すように、メモリセルアレイＭは、ＯＮＯ膜を有する複数のメモリセルＭ１１乃至Ｍｎｍが行列状に配列されている。メモリセルアレイＭ中において行方向に配列した一群のメモリセルは、各々のゲート電極においてメモリセルアレイＭ中を行方向に延在するワードラインＷＬのいずれかに共通に接続されている。さらに、列方向に配列した一群のメモリセルは、ローカルビット線ＬＢＬとして機能する反転層を共有している。すなわち、列方向に配列した一群のメモリセルのソース及びドレインは、反転ゲートＩＧによって形成されローカルビット線ＬＢＬとして機能する反転層を介してグローバルビット線ＧＢＬのいずれかに共通に接続されている。グローバルビット線ＧＢＬ（１）乃至（９）、反転ゲートＩＧ、およびワードラインＷＬに、図６乃至図８で示した電圧を印加することによって、メモリセルに対して、書込み、読み出し及び消去が可能となる。

反転ゲートＩＧは、符号ＩＧＴｒで示すように、スイッチングトランジスタとして機能するため、ローカルビット線ＬＢＬとして機能する反転層をグローバルビット線ＧＢＬに電気的に接続することができる。このため、従来必要であったセクタトランジスタを設ける必要がなく、セクタトランジスタのための領域を縮小できる。

図１１は、本実施形態における半導体記憶装置のブロック図である。図１１に示すように、半導体記憶装置５１は、メモリセルアレイ５２、Ｉ／Ｏレジスタ・バッファ５３、アドレスレジスタ５４、ステータスレジスタ５５、コマンドレジスタ５６、ステートマシン５７、高電圧発生回路５８、ロウデコーダ５９、ページバッファ６０及びコラムデコーダ６１、反転ゲートデコーダ７０、ＢＬデコーダ７１を含む。半導体記憶装置５１は半導体装置内に組み込まれているものであってもよい。

メモリセルアレイ５２は、マトリクス状に配列された複数のワードラインＷＬ及び複数のビット線ＢＬに沿って書換え可能な不揮発性のメモリセルトランジスタが配設されている。

Ｉ／Ｏレジスタ・バッファ５３は、Ｉ／Ｏ端子に対応する各種信号又はデータを制御するものである。アドレスレジスタ５４は、Ｉ／Ｏレジスタ・バッファ５３を通して入力されたアドレス信号を一時格納しておくためのものである。ステータスレジスタ５５は、ステータス情報を一時格納しておくためのものである。コマンドレジスタ５６は、Ｉ／Ｏレジスタ・バッファを通して入力された動作コマンドを一時格納しておくためのものである。ステートマシン５７は、各制御信号に応答してデバイス内部の各回路の動作を制御するものであり、図６乃至図８に示したような電圧を各部に印加するよう制御を行う。

高電圧発生回路５８は、デバイス内部で用いられる高電圧を発生するものである。デバイス内部で用いられる高電圧には、データ書込み用の高電圧、データ消去用の高電圧、データ読み出し用の高電圧、データ書込み時／消去時にメモリセルに対して十分に書込み／消去が行われているかどうかをチェックするのに用いられるベリファイ用の高電圧等が含まれる。したがって、高電圧発生回路５８は、書込み時、上記反転層に書込み電圧を供給する。また、高電圧発生回路５８は、消去時、メモリセルに注入された電子をＦＮトンネル効果を用いて半導体基板１１側に引き抜くための電圧をワード線に供給する。また、高電圧発生回路５８は、消去時、前記メモリセルに注入された電子をＦＮトンネル効果を用いてワード線側に引き抜くための電圧をワード線に供給する。高電圧発生回路５８は、消去時、前記メモリセルに注入された電子をＦＮトンネル効果を用いて引き抜くための電圧を反転ゲートに供給する。

ロウデコーダ５９は、アドレスレジスタ５４を通して入力されたロウアドレスをデコードしてワードラインＷＬを選択する。ページバッファ６０は、データラッチ回路とセンスアンプ回路などを含み、読み出し時は、同一のワードラインに接続された複数のメモリセルに格納されるデータを一括でセンスしてラッチする。また、書込み時は、Ｉ／Ｏレジスタ＆バッファ５３から入力される書込みデータを、コラムデコーダ６１を介してラッチ回路に順次ラッチし、そのラッチデータに応じてメモリセルに書込み電圧を供給する。ページバッファ６０は、例えば５１２Ｂ（１ページ）分設けられる。

コラムデコーダ６１は、アドレスレジスタ５４を通して入力されたコラムアドレスをデコードして、読み出し時にページバッファ６０にラッチされた複数のラッチデータを所定単位毎に選択してＩ／Ｏレジスタ＆バッファ５３に転送する。また、書込み時にはＩ／Ｏレジスタ＆バッファ５３から入力される書込みデータを所定単位毎にページバッファ６０内のラッチ回路に順次転送する。なお、Ｉ／Ｏレジスタ・バッファ５３、ロウデコーダ５９、コラムデコーダ６１及び高電圧発生回路５８は、ステートマシン５７からの制御に基づいて機能する。

反転ゲートデコーダ７０は、反転ゲートＩＧに所定の電圧を供給して書込み又は消去を行うメモリセルを選択するものである。この反転ゲートデコータ７０は、アドレスレジスタの制御によって、反転ゲートＩＧに所定の電圧信号を供給する。入力されたアドレスによって非選択とされたセクタにおいては、ＩＧ₀乃至ＩＧ₃には０Ｖが与えられる。選択セクタにおいては、どのグローバルビット線ＧＢＬが選択されたかにも応じて、書込み時には０Ｖ、１Ｖ、５Ｖ及び８Ｖが所定の反転ゲートＩＧに供給され、読み出し時には０Ｖ及び５Ｖが所定の反転ゲートＩＧに供給される。反転ゲートデコータ７０は、書込み時、反転ゲートＩＧ₂に半導体基板１１中のソース及びドレイン間に形成されるチャネルを弱めるための電圧を供給する。また、反転ゲートデコーダ７０は、書込み時、反転ゲートＩＧ₁から見て反転ゲートＩＧ₂とは反対側の位置に設けられた反転ゲートＩＧ₀に半導体基板１１中に形成されるチャネルをカットするための電圧を供給する。

図１３は、コラムデコーダ６１、ページバッファ６０、ＢＬデコーダ７１及びグローバルビット線ＧＢＬの拡大図である。ＢＬデコーダ７１は、アドレスレジスタ５４からの信号Ｃ０、／Ｃ０乃至Ｃ３、／Ｃ３によって制御される複数のパストランジスタ７１１を含む。グローバルビット線ＧＢＬはｉ−０からｉ−３の４本で１セットとなっており、それぞれは共通の選択信号Ｃ０、／Ｃ０乃至Ｃ３、／Ｃ３によって制御されて、それぞれのページバッファ６０−ｉに接続される。読み出し時は、図７で説明したように、例えば、選択信号Ｃ２を選択レベル（Ｈｉｇｈ）にし、グローバルビット線ＧＢＬｉ−２をページバッファ６０に接続させて読み出し電圧１．５Ｖを供給し、選択信号／Ｃ１を選択レベル（Ｈｉｇｈ）にしてグローバルビット線ＧＢＬｉ−１を０Ｖにする。書込み時は、例えば、図６（ａ）で説明したように、選択信号Ｃ３を選択レベル（Ｈｉｇｈ）にし、グローバルビット線ＧＢＬｉ−３をページバッファ６０に接続させて書込み電圧４．５Ｖを供給し、選択信号／Ｃ１を選択レベル（Ｈｉｇｈ）にしてグローバルビット線ＧＢＬｉ−１を０Ｖにする。

以上本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、請求の範囲に記載された本発明の要旨の範囲内において、種々の変形、変更が可能である。なおメモリセルの構成は上記実施形態に限定されない。

Claims

半導体基板と、
ワード線と、
グローバルビット線と、
前記半導体基板にローカルビット線となる反転層を形成して該反転層を前記グローバルビット線に電気的に接続する反転ゲートと、
前記反転層をソース及びドレインとして用いるメモリセルと
を含む半導体装置。
前記反転層は、金属配線を介して前記グローバルビット線に接続される請求項１に記載の半導体装置。
前記メモリセルは、隣接する前記反転ゲート間に形成される請求項１に記載の半導体装置。
前記反転ゲートに所定の電圧を供給して書込み又は消去を行うメモリセルを選択する選択回路を更に含む請求項１に記載の半導体装置。
前記反転ゲートは、前記ソースとなる反転層を形成する第１の反転ゲートと、前記ドレインとなる反転層を形成する第２の反転ゲートと、該第１の反転ゲートと該第２の反転ゲート間に設けられた第３の反転ゲートとを含み、
書込み時、前記第１乃至第３の反転ゲートに所定の電圧を供給して書込みを行うメモリセルを選択する選択回路を更に含む請求項１に記載の半導体装置。
前記選択回路は、書込み時、前記第３の反転ゲートに、前記半導体基板中のソース及びドレイン間に形成されるチャネル領域のうち該第３の反転ゲート下のチャネル領域を小さく形成するための電圧を供給する請求項５に記載の半導体装置。
前記反転ゲートは更に、前記第１の反転ゲートから見て第３の反転ゲートとは反対側の位置に設けられた第４の反転ゲートを含み、
前記選択回路は、書込み時、前記第４の反転ゲートに半導体基板中に形成されるチャネルをカットするための電圧を供給する請求項５に記載の半導体装置。
書込み時、前記反転層に書込み電圧を供給する書込電圧供給回路を更に含む請求項１から請求項７のいずれか一項に記載の半導体装置。
消去時、前記メモリセルに注入された電子をＦＮトンネル効果を用いて前記半導体基板側に引き抜くための電圧を前記ワード線に供給する電圧供給回路を更に含む請求項１から請求項４のいずれか一項に記載の半導体装置。
消去時、前記メモリセルに注入された電子をＦＮトンネル効果を用いてワード線側に引き抜くための電圧を該ワード線に供給する電圧供給回路を更に含む請求項１から請求項４のいずれか一項に記載の半導体装置。
消去時、前記メモリセルに注入された電子をＦＮトンネル効果を用いて引き抜くための電圧を前記反転ゲートに供給する電圧供給回路を更に含む請求項１から請求項４のいずれか一項に記載の半導体装置。
複数本の前記グローバルビット線からなるコラムセットを複数有し、共通の選択信号によって該コラムセット内の所定のグローバルビット線をそれぞれに対応するページバッファに接続するデコーダを更に含む請求項１に記載の半導体装置。
前記反転層は、複数のメモリセルで共有される請求項１に記載の半導体装置。
前記メモリセルは、前記反転ゲート間の絶縁膜の両端に１ビットづつ記憶させることによって１セル当たり２ビットを記憶する請求項１から１３のいずれか一項に記載の半導体装置。
前記メモリセルは、ＳＯＮＯＳ型である請求項１から請求項１４のいずれか一項に記載の半導体装置。
前記半導体装置は、半導体記憶装置である請求項１から請求項１５のいずれか一項に記載の半導体装置。
反転ゲートに所定の電圧を供給してローカルビット線となる反転層を半導体基板に形成することにより該反転層をグローバルビット線に電気的に接続する第１のステップと、
ワード線を選択する第２のステップとを含む方法。
前記反転ゲートは、ソースとなる反転層を形成する第１の反転ゲートと、ドレインとなる反転層を形成する第２の反転ゲートと、該第１の反転ゲートと該第２の反転ゲート間に設けられた第３の反転ゲートとを含み、
前記第１のステップは、書込み時、所定の電圧を前記第１乃至第３の反転ゲートに供給する請求項１７に記載の方法。
前記第１のステップは、前記第３の反転ゲートに、前記半導体基板中のソース及びドレイン間に形成されるチャネル領域のうち該第３の反転ゲート下のチャネル領域を小さく形成するための電圧を供給するステップを含む請求項１８に記載の方法。
前記反転ゲートは更に、前記第１の反転ゲートから見て第３の反転ゲートとは反対の位置に設けられた第４の反転ゲートを含み、
前記第１のステップは、書込み時、前記半導体基板に形成されるチャネルをカットするための電圧を前記第４の反転ゲートに供給するステップを更に含む請求項１８に記載の方法。
前記反転ゲートは、ソースとなる反転層を形成する第１の反転ゲートと、ドレインとなる反転層を形成する第２の反転ゲートと、該第１の反転ゲートと該第２の反転ゲート間に設けられた第３の反転ゲートとを含み、
書込み時、前記第３の反転ゲートの両端の絶縁膜に１ビットづつ記憶させるステップを含む請求項１７に記載の方法。
書込み時、前記グローバルビット線を介して、書込み電圧を前記反転層に供給するステップを更に含む請求項１７から請求項２１のいずれか一項に記載の方法。
消去時、メモリセルに注入された電子をＦＮトンネル効果を用いて前記半導体基板側に引き抜くための電圧を前記ワード線に供給するステップを更に含む請求項１７に記載の方法。