TWI420649B - 半導體裝置及控制其操作之方法 - Google Patents

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Description

半導體裝置及控其操作之方法
本發明係有關於一種半導體裝置以及控制半導體裝置操作之方法。
非揮發性記憶體(Non－volatile memory)係儲存資訊作為資料，且在將電源切斷之後，依然可以保留所儲存的資料。快閃記憶體(Flash memory)是一種可覆寫的非揮發性記憶體，且通常包括一懸浮閘(Floating gate)，透過懸浮閘而注入或抽出電子以便執行寫入或抹除。
Y.Sasago等人於參考文獻"(Dec.2003,Technical Digest,PP.823－826)具有真實的2F 2/bit之記憶體單元尺寸(F：feature Size；2F 2/bit：每位元之尺寸為2倍的線寬平方)及10 MB/s之程式化生產率之90奈米節點(90－nm－node)多層次AG－AND型快閃記憶體"中揭露了一種具有懸浮閘但沒有擴散層的AG－AND型快閃記憶體。第1圖係為Y.Sasago等人所揭露90奈米節點之AG－AND型快閃記憶體之記憶體陣列之平面圖。第2A圖係為例示程式化(Prog ramming)時之電壓狀況之第1圖所示記憶體陣列之剖面圖。第2B圖係為例示在讀取時之電壓狀況的第1圖所示記憶體陣列的剖面圖。第3圖係例示Y.Sasago等人公開之AG－AND陣列結構。
協助閘(Assist gates)AG0 到AG3 係設置於矽基板上，且於其下方使反轉層(通道)在該基板上形成。所以，擴散層並不在此結構中。字元線(Word Line,WL)在與協助閘AG垂直之方向作延伸，在程式化期間，0V、5V、1V及8V的電壓分別提供給協助閘AG0 、AG1 、AG2 及AG3 ，及18V的電壓提供給如第2A圖中已選定記憶體單元(cell)之字元線WL。
當協助閘AG1 施加5V之電壓時，形成了作為源極的通道；當協助閘AG3 施加8V之電壓時，形成了作為汲極的通道；當協助閘AG2 施加1V之電壓時通道將會變弱，使得在懸浮閘(Floating gate,FG)邊界上的電場範圍增強了，而電流則受到限制；施加0V之電壓至位於施加有5V之電壓之協助閘AG1之左邊的協助閘，使得通道被切斷、以中止該電流。
從源極流出的電子通過位於協助閘AG1 、單元(cell)懸浮閘FG、協助閘AG2 、已選定單元之懸浮閘FG、以及協助閘AG3 下方之通道。然後將熱電子注入己選定之單元的懸浮閘，以作為介於施加有1V電壓之協助閘AG2的下面部份與汲極側之懸浮閘之間之邊界電場。
在讀取操作時，施加5V之電壓至位於主懸浮閘兩側之協助閘AG，使得通道於其下形成，如第2B圖所示。其中一個通道係用來當作源極，另一個通道則係用來當作汲極。在此方式下，進行主要懸浮閘之讀取。
日本末審查專利公開案號第2001－156275號揭露了一種形成具有SONOS(silicon－oxide－nitride－oxide－silicon，矽－氧化矽－氮化矽－氧化矽－矽)型之記憶體單元的AG－AND快閃記憶體。在此種結構中，在作為源極和汲極的兩擴散區域之間提供兩個協助閘，並在該等協助閘之間形成SONOS型記憶體單元。將源極與汲極相互交替易位以捕陷電子於協助閘鄰近之記憶體單元的兩氮化物膜區域中。在此方式下，可一次立即儲存兩位元。
然而，在習知AG－AND快閃記憶體中，為了連接區域位元線到全域位元線DLm － 3 到DLm ＋ 2 ，必須有連接到選定之閘極線之區段電晶體(sector transistors，ST Tr)。因而，需要較大尺寸的電路。同時，藉著Y.Sasago等人所揭露的技術，當源極與汲極之構成中不含擴散層時，會有記憶體陣列的面積增加的問題。
本發明之一目的在於提供一種半導體裝置及一種控制其操作之方法以消除上述習知技術之缺點。
本發明之再一特定目的在於提供一種可限制電路大小的增加之半導體裝置，及一種控制此種半導體裝置之操作的方法。
為了達成上述之目的，本發明之半導體裝置係包括：半導體基板；字元線；全域位元線；反向閘(inversion gate)，在半導體基板中形成作為區域位元線之反轉層(inversion layers)，該反轉層電性連接至該全域位元線；以及使用該反轉層作為源極與汲極之記憶體單元。根據本發明，反向閘可作用為如同區段電晶體(sector transistors)，所以本發明不需要使用區段電晶體。在此結構中，便可除去容納區段電晶體所需之空間，且電路大小的增加可受到限制。以此種方式，便可提供一種陣列結構，該陣列結構包括用以最小化陣列大小之解碼電路。
反轉層較佳透過金屬互連結構(metal interconnections)連接至全域位元線。記憶體單元形成在相鄰反向閘之間。本發明之半導體裝置更進一步包括選擇電路(select circuit)，該選擇電路提供用於程式化(programming)或抹除之給定的電壓給反向閘。反向閘包括由形成作為源極之反轉層之第一反向閘、形成作為汲極之反轉層之第二反向閘，及置於該第一與第二反向閘間之第三反向閘。該半導體裝置更進一步包括選擇電路，該選擇電路在寫入時，提供給定的電壓給第一至第三反向閘，以使待受寫入之記憶體單元可被選擇。
選擇電路在寫入時提供電壓給第三反向閘，該電壓減弱形成在半導體基板中源極與汲極間之通道。更具體地說，使反向閘之電晶體稍微地導通(turned on)，以使形成在半導體基板中之源極與汲極之間之通道之中的在第三反向閘下之通道可以被減弱。
反向閘更進一步包括第四反向閘，該第四反向閘設於第一反向閘的一側與設有第三反向閘之一側相對，以及在寫入時，選擇電路提供電壓給第四反向閘，該電壓切斷形成在半導體基板中之通道。更具體地說，使反向閘之電晶體不導通(turned off)，使得在半導體基板中所形成之通道可以被切斷。本發明之半導體裝置更進一步，包括寫入電壓供給電路，該寫入電壓供給電路在寫入時提供用於寫入之電壓給反轉層。本發明之半導體裝置更進一步包括電壓供給電路，該電壓供給電路在抹除時提供電壓給反轉層與字元線，該電壓用以藉由富爾諾罕(Fowler－Nordheim，FN)穿隧效應來抽出注入於記憶體單元中之電子到半導體基板。在此應用中，用以抽出電子朝向半導體基板之電壓較佳是負電壓。
本發明之半導體裝置更進一步包括電壓供給電路，該電壓供給電路在抹除時提供電壓給字元線，該電壓用以藉由FN穿隧效應來抽出注入於記憶體單元中之電子到字元線。另外，本發明之半導體裝置更進一步包括電壓供給電路，該電壓供給電路在抹除時提供電壓給反轉層及字元線，該電壓用以藉由FN穿隧效應來抽出注入於記憶體單元中之電子到反相閘。本發明之半導體裝置也包括行(column)集合(i)，該行集合(i)包括全域位元線；以及解碼器，該解碼器透過共用的選擇信號線(C)連接每一個行集合中之給定的全域位元線到個別的分頁緩衝器(page buffer)(60－i)。
反轉層係由多個記憶體單元所共用。每一個記憶體單元儲存兩個位元在絕緣層兩側，該絕緣層插置於相鄰的反向閘之間。該記憶體單元為SONOS類型，且該半導體裝置較佳為半導體記憶體裝置。
本發明之上述目的亦可藉由一種方法達成，該方法包含下列步驟：在半導體基板中形成反轉層作為區域位元線；將反轉層電性連接至全域位元線；以及選擇字元線。根據本發明，反向閘作用為區段電晶體，所以不需要採用區段電晶體。在此結構中，便可消除用於區段電晶體之空間，因此減少電路大小的增加。以此方式，便可獲得一陣列結構，該陣列結構包括用以最小化陣列大小之解碼電路。
反向閘包括形成作為源極之反轉層之第一反向閘、形成作為汲極之反轉層之第二反向閘，及置於該第一與第二反向閘之間的第三反向閘。該形成的步驟包括在寫入時，提供給定的電壓給第一到第三反向閘，使得待受寫入之記憶體單元可被選擇。該形成的步驟也包括在寫入時，提供電壓給第三反向閘，該電壓減弱形成在半導體基板中源極與汲極間之通道。
反向閘更進一步包括第四反向閘，該第四反向閘設第一反向閘之一側與設有第三反向閘之一側相對，及該形成的步驟包括在寫入時，提供電壓給第四反向閘，該電壓切斷在半導體基板中所形成之通道。該方法更進一步包括程式化(programming)絕緣層之部分的步驟，該絕緣層位於第三反向閘兩側，其中每一該部分儲存一個位元。
除此之外，該方法包括在寫入時透過全域位元線，提供寫入電壓給反轉層之步驟。該方法也包括在抹除時提供電壓給反轉層與字元線之步驟，該電壓用以藉由FN穿隧效應來抽出注入於記憶體單元中之電子到半導體基板。該用以抽出電子朝向半導體基板之電壓較佳是負電壓。
因此，根據本發明可提供可限制電路大小的增加之半導體裝置及控制該半導體裝置的操作之方法。
以下係藉由參考附圖之本發明的較佳實施例的詳細說明。第4圖係根據本發明之實施例的半導體記憶體裝置之記憶體陣列的平面圖。第5圖為第4圖之記憶體陣列之剖面圖，該剖面圖係沿著第4圖的字元線截取。如第4圖所示，字元線WL沿著與反向閘IG0 到IG3 垂直之方向延伸。反向閘IG0 到IG3 形成反轉層，該反轉層(通道)之作用係作為在半導體基板中之區域位元線，且電性連接該反轉層至全域位元線。換句話說，反向閘IG0 到IG3 當作與習知之區段電晶體一樣的元件。
如第5圖所示，每一個記憶體單元有SONOS(矽－氧化矽－氮化矽－氧化矽－矽，silicon－oxide－nitride－oxide－silicon)結構。半導體基板11之表面的部分及反向閘IG0 到IG3 都覆蓋了一層具有以氧化物膜、氮化物膜、以及氧化物膜此種順序堆疊之結構的ONO(Oxide－nitride－oxide，氧化物－氮化物－氧化物)膜12。多晶矽閘電極13係用來作為字元線W3 ，其乃形成於ONO膜12上。施加預定的電壓至反轉層以作為記憶體單元之源極與汲極，以便增加閘極電壓，藉此便形成通道。每一個具有SONOS結構之記憶體單元，藉著寫入二元資訊於作為源極與汲極之兩個電極附近之閘絕緣膜便可以儲存2個位元。此時，經由交替互換施加至作為源極和汲極的兩個電極之偏壓的偏壓方向(bias direction)，進行閘絕緣膜之電荷注入。亦即，每一記憶體單元在介於反向閘之間的絕緣膜的任一端儲存1個位元，因此總共儲存2個位元。
第6A及6B圖為根據本實施例所例示半導體裝置之程式化作業的示意剖面圖。在第6A及6B圖所示的實例中，透過“源極側注入(source－side injection)”執行寫入於每一個記憶體單元中。“源極側注入”是注入電子於介於兩相鄰反向閘間之閘絕緣膜之源極側的區域中。如第6A圖所示，在左邊位元程式化作業期間，分別施加0V、5V、1V及8V之電壓至反向閘IG0 、IG1 、IG2 及IG3 。10V至15V的電壓則施加至該所選定的記憶體單元之字元線WL。
當施加5V的電壓至反向閘IG1 (第一反向閘)時，反轉層(通道)14形成在半導體基板11中以作為源極。當施加8V的電壓至反向閘IG3 (第二反向閘)時，反轉層(通道)15形成在半導體基板11中以作為汲極。當施加1V的電壓至反向閘IG2 (第三反向閘)，將減弱形成在反向閘IG2 下之通道，並且增強了邊界的電場，同時限制了邊界的電流。施加0V之電壓至反向閘IG0 (第四反向閘)，使得通道被切斷而停止電流。施加0V之電壓至反轉層14及施加4.5V之電壓至反轉層15，使得電子在通道中由源極14移向汲極15。當在反向閘IG2 下汲極側之電場變強時，穿過通道之電子獲得高能量，而轉換成熱電子。該熱電子係部分捕陷於ONO膜12中作為位元A。
如第6B圖所示，在右邊位元程式化作業期間，分別施加0V、8V、1V及5V之電壓至反向閘IG0 、IG1 、IG2 及IG3 。施加10V至15V之電壓至所選定之記憶體單元之字元線WL。當施加5V之電壓至反向閘IG3 時，作為源極之反轉層17係形成在半導體基板11中。當施加8V之電壓至反向閘IG1 ，作為汲極之反轉層16係形成在半導體基板11中。當施加1V之電壓至反向閘IG2 ，減弱了形成在反向閘IG2 下之通道，並且加強了邊界的電場，同時限制了邊界的電流。當施加0V之電壓至反向閘IG0 ，使得通道被切斷而停止電流。施加0V之電壓至反轉層17及施加4.5V之電壓至反轉層16，使得電子在通道中由作為源極之反轉層17移向作為汲極之反轉層16。當在反向閘IG2 下之汲極側之電場變強時，穿過通道之電子獲得高能量而轉換成熱電子。該熱電子部分捕陷於ONO膜12中作為位元B。
藉著施加1V之電壓至反向閘IG2 ，減弱了形成在反向閘IG2 下之通道及限制了流經通道之電流。因此，可限制程式化之電流至100nA/cell或更低。在習知的NOR型之快閃記憶體中，需要大約100μA/cell之程式化電流的流動。根據本發明，程式化電流可以100倍或更多的倍數減小。因此，可一次寫入多達100倍的記憶體單元，及可一次程式化1000個位元，因此能夠高速寫入。
第7圖係根據本實施例例示之半導體記憶體裝置之讀取作業的示意剖面圖。如第7圖所示，在讀取作業期間，同時施加5V之電壓至反向閘IG1 及反向閘IG2 ，使得在反向閘IG1 及反向閘IG2 下的半導體基板11中分別形成反轉層18及反轉層19。施加0V之電壓至反轉層18、施加1.5V之電壓至反轉層19及施加4V至5V之電壓至所選定的記憶體單元之字元線WL，因而由目標記憶體單元讀取資料。
第8A至8C圖係根據本實施例所例示之半導體記憶體裝置之抹除作業的示意剖面圖。如第8A圖所示，在抹除期間，施加5V之電壓至目標記憶體單元兩側之反向閘IG，使得反轉層20及反轉層21形成在半導體基板11中。施加－15V至－20V的電壓至字元線WL。在反向閘IG下之反轉層20及反轉層21施加偏壓至0V。藉由富爾諾罕(Fowler Nordheim，FN)穿隧效應，可抽出已注入於ONO膜12之電子至半導體基板11。
如第8B圖所示，在抹除時，施加0V之電壓至目標記憶體單元兩側之反向閘IG，以及施加15V至20V之電壓至字元線WL。藉由此種作法，在反向閘IG電壓為0V時，通道22進入懸浮狀態。因此，藉由FN穿隧效應，可抽出已注入於ONO膜12中之電子至字元線13。
如第8C圖所示，在抹除時，施加15V至20V之電壓至反向閘IG，及施加0V電壓至字元線WL。藉由在反向閘IG的角落之電場增強FN穿隧(field enhanced FN tunneling)，可抽出已注入於ONO膜12(由氧化物膜121、氮化物膜122、以及氧化物膜123組成)之氮化物膜122中的電子至反向閘19。
第9圖係根據本實施例顯示核心陣列之佈局圖。第10圖係沿著第9圖的線A至A’所截取之核心陣列的剖面圖。根據本發明之半導體裝置包括區段選擇區域(sector select region)及區段區域(sector region)。在第9圖中，區段選擇區域被標記為S，及形成具有4Mb之記憶體單元之區段區域係被標記為M。IG(0)至IG(3)表示形成具有金屬線之反向閘線圖案，以及GBL(0)至GBL(9)表示形成具有金屬線之全域位元線。記憶體單元位於字元線(WL)與全域位元線GBL(0)至GBL(9)以直角交叉的區域中。每一個記憶體單元在兩相鄰反向閘間形成。以虛線圍住的部份為一單位記憶體單元。
在半導體基板中，多晶矽部P1作為反向閘以形成作為區域位元線之反轉層，且與全域位元線GBL(0)至GBL(9)之配置一致而彼此平行的形成。反向閘線圖案IG(0)至IG(3)透過接點30連接至多晶矽部P1，施加預定之電壓至反向閘線圖案IG(0)至IG(3)，使得作用如同區域位元線之反轉層23形成於多晶矽部P1下之半導體基板中。在接點32下形成之反轉層23(第10圖)透過n＋擴散區域S/D及接點31連接至金屬線M1。金屬線M1透過接點32電性連結至全域位元線GBL(0)至GBL(9)。如施加示出於第6A至8C圖之電壓至全域位元線GBL(0)至GBL(9)、反向閘IG、以及字元線WL。因此，可在記憶體單元中進行寫入、讀取、及抹除。
在此方法中，反向閘IG被標示為IGTr，該反向閘IG可作用如同開關電晶體(switching transistors)一樣，因此，可將反轉層電性連接至全域位元線GBL(1)至GBL(9)，該反轉層可作用如區域位元線LBL一樣。在此結構下，沒有必要使用習知需要之區段電晶體，因此，用以區段電晶體所須要之區域便可去除。在此方法中，高度(在第9圖中以S標示之每一部分之寬度)可達到2μm或更小。如上所述，施加1V之電壓至每一個反向閘IG，以便減弱在反向閘IG下形成之通道，及限制通過通道之電流。因此，可限制程式化電流在100nA/cell或更低。即使每一條字元線寬度W是細小的，還是可施加寫入所需要的程式化電流。因此，每一條字元線寬度W可以達到90nm或更小。雖然示出於第9圖範例中字元線之數目為8條，但字元線也可有128或256條。
第11圖係為示出於第9圖之核心陣列之等效電路。如第11圖所示，記憶體單元陣列M具有以矩陣形式配置的記憶體單元M11至Mnm。記憶體單元M11至Mnm具有ONO膜。在記憶體單元陣列M中，配置在列(row)方向之每一群組之記憶體單元具有連接至在記憶體單元陣列M中列的方向延伸的其中一條位元線WL之閘電極。同樣地，配置於行(column)的方向之每一個群組之記憶體單元共有一反轉層，該反轉層可作用如同區域字元線LBL一樣。更具體來說，配置在行方向之各群組之記憶體單元源極與汲極透過相對應之反轉層連接至其中一條全域位元線GBL，該相對應之反轉層作用如同形成在相對應反向閘IG之區域位元線LBL。如示出於第6A至8C圖之電壓係施加至全域位元線GBL(1)至GBL(9)、反向閘IG及字元線WL。因此，可在記憶體單元進行寫入、讀取及抹除。
因為反向閘IG作用如同以IGTr標示的開關電晶體，所以作用如同區域位元線LBL之反轉層可被電性連接至全域位元線GBL。因此，沒有必要使用習知所需要的區段電晶體，並且區段電晶體之區域可被省略。
第12圖係根據本實施例之半導體記憶體裝置的方塊圖。如第12圖所示，半導體記憶體裝置51包括記憶體單元陣列52、輸入/輸出(I/O)暫存器及緩衝器53、位址暫存器54、狀態暫存器55、命令暫存器56、狀態機57、高壓產生電路58、列解碼器59、分頁緩衝器60、行解碼器61、反向閘解碼器70及位元線(BL)解碼器71。可將該半導體記憶體裝置51整合至半導體裝置。
記憶體單元陣列52具有可覆寫之非揮發性記憶體單元電晶體，該電晶體沿著以矩陣形式排列的字元線WL及位元線BL配置。
I/O暫存器及緩衝器53以類似的方式控制各種信號或資料至I/O端子。位址暫存器54暫時儲存經由I/O暫存器及緩衝器53輸入之位址信號。當命令暫存器56暫時儲存經由I/O暫存器及緩衝器53輸入之作業命令時，狀態暫存器55暫時儲存狀態資訊。狀態機57控制在裝置上每一個電路之作業以回應每一個控制信號，使得示出於第6A至8C圖之電壓可施加至個別的元件。
高壓產生電路58產生用於該裝置中之高電壓。用於該裝置中之高電壓，包括寫入資料之高電壓、抹除資料之高電壓、讀取資料之高電壓及用來檢查在寫入或抹除資料時，是否有足夠的寫入/抹除之高電壓執行於記憶體單元中之確認用高電壓。因此，高壓產生電路58，在寫入時，提供寫入電壓至反轉層；同時，在抹除時，高壓產生電路58提供類似的電壓給字元線，藉由FN穿隧效應，抽出已注入於記憶體單元之電子至半導體基板11。高壓產生電路58，在抹除時，也提供類似之高電壓給字元線，藉由FN穿隧效應，抽出已注入於記憶體單元之電子至字元線。高壓產生電路58，在抹除時，也提供一高電壓給反轉層，藉由FN穿隧效應，抽出已注入於記憶體單元之電子。
列解碼器59解碼經由位址暫存器54輸入之列位址，並根據解碼出之列位址來選擇字元線WL。分頁緩衝器60包括資料閂鎖電路(latch circuit)及檢測放大器電路。當讀取記憶體單元時，分頁緩衝器60全體執行檢測及鎖住儲存於連接到相同字元線之記憶體單元中之資料。在寫入時，透過I/O暫存器及緩衝器53輸入之資料經由行解碼器61在閂鎖電路中依次地鎖住，及根據鎖住之資料提供寫入電壓至記憶體單元。分頁緩衝器60係提供等同於一頁的資料(如512位元)。
行解碼器61解碼經由位址暫存器54輸入之行位址，在讀取每一單位時選擇被分頁緩衝器60所鎖住之資料，及傳送所選擇之資料至I/O暫存器及緩衝器53。當寫入每一單位時，行解碼器61依次地傳送透過I/O暫存器及緩衝器53輸入之資料至在分頁緩衝器60之閂鎖電路中。該I/O暫存器及緩衝器53、列解碼器59、行解碼器61及高壓產生電路58皆在狀態機57之控制下運作。
反向閘解碼器70提供預定的電壓至反向閘IG及選擇即將執行寫入或抹除之記憶體單元。在位址暫存器54之控制之下，反向閘解碼器70提供預定的電壓信號至反向閘IG。在未被輸入位址選擇之區段中，施加0V之電壓至反向閘IG0 至IG3 。在所選擇之區段，根據所選擇之全域位元線GBL施加0V、1V、5V及8V之電壓至該預定之反向閘IG。在讀取時，施加5V及8V之電壓至該預定之反向閘IG。在寫入時，反向閘解碼器70提供足夠之電壓給反向閘IG2 以減弱在半導體基板11中介於源極與汲極之間形成之通道。在寫入時，反向閘解碼器70也提供一電壓給反向閘IG0 以切斷半導體基板11中形成之通道。相對於反向閘IG2 ，反向閘IG0 位於反向閘IG1 之對向側。
第13圖係行解碼器71、分頁緩衝暫存器60、位元線解碼器71及全域位元線GBL之放大圖。位元線解碼器71，包括路徑電晶體711，該路徑電晶體711係由來自位址暫存器54(第12圖)來之信號C0,/C0至C3,/C3所控制。全域位元線GBLi － 0 至GBLi － 3 形成一個集合，該集合由選擇信號C0,/C0至C3,/C3所控制，並且連接至分頁緩衝器60－i。在讀取時，將選擇信號C2置於選擇位準(高)並且將全域位元線GBLi － 2 連接到分頁緩衝器60以便提供1.5V之讀取電壓。如第7圖所示，然後將選擇信號/C1置於選擇位準(高)並且將全域位元線GBLi － 1 設為0V。在寫入時，將選擇信號C3置於選擇位準(高)並且將全域位元線GBLi － 3 連接到分頁緩衝器60以便提供4.5V之寫入電壓。如第6圖所示，然後將該選擇信號/C1置於選擇位準(高)並且將全域位元線GBLi － 1 設為0V。
應該注意，記憶體單元之結構並非侷限於上述實施例的結構。雖然已示出與說明本發明之一些較佳的實施例，但任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修飾與改變。因此，本發明之權利保護範圍，應如後述之申請專利範圍所列。
11．．．半導體基板
12．．．ONO膜
13．．．多晶矽閘電極
14~21．．．反轉層
22．．．通道
23．．．反轉層
30~32．．．接點
51．．．半導體記憶體裝置
52．．．記憶體單元陣列
53．．．輸入/輸出暫存器及緩衝器
54．．．位址暫存器
55．．．狀態暫存器
56．．．命令暫存器
57．．．狀態機
58．．．高壓產生電路
59．．．列解碼器
60．．．分頁緩衝器
61．．．行解碼器
70．．．反向閘解碼器
71．．．位元線(BL)解碼器
121．．．氧化物膜
122．．．氮化物膜
123．．．氧化物膜
711．．．路徑電晶體
GBL(0)~GBL(9)．．．字元線(WL)與全域位元線
IG0 ~IG3 ．．．反向閘
IG(0)~IG(3)．．．反向閘線圖案
M11~Mnm．．．記憶體單元
P1．．．多晶矽部
從以下詳細的說明及所附的圖示，本發明之其它目的、特徵及優點將會變的更顯而易見，其中：第1圖係例示習知的AG－AND快閃記憶體之記憶體陣列；第2A圖係為顯示在程式化時之電壓狀況之第1圖所示記憶體陣列之剖面圖；第2B圖係為顯示在讀取之電壓狀況之第1圖所示記憶體陣列之剖面圖；第3圖例示習知的AG－AND陣列結構；第4圖係根據本發明之實施例之半導體記憶體裝置之記憶體陣列的平面圖；第5圖係根據本發明之實施例而沿著第4圖的字元線所截取之記憶體陣列之剖面圖；第6A及6B圖係根據本發明之實施例所例示之半導體記憶體裝置之程式化操作的示意剖面圖；第7圖係根據本發明而例示半導體記憶體裝置的讀取操作之示意剖面圖；第8A至8C圖係根據本發明之所例示之半導體記憶體裝置的抹除操作之示意剖面圖；第9圖係根據本發明之核心陣列之布局圖；第10圖係沿著第9圖之線A至A’所截取之核心陣列的剖面圖；第11圖係第9圖之核心陣列的等效電路圖；第12圖係根據本發明之半導體記憶體裝置之方塊圖；以及第13圖係為行解碼器、分頁緩衝器、位元線解碼器及全域位元線之放大圖。
51．．．半導體記憶體裝置
52．．．記憶體單元陣列
53．．．輸入/輸出暫存器及緩衝器
54．．．位址暫存器
55．．．狀態暫存器
56．．．命令暫存器
57．．．狀態機
58．．．高壓產生電路
59．．．列解碼器
60．．．分頁緩衝器
61．．．行解碼器
70．．．反向閘解碼器
71．．．位元線(BL)解碼器

Claims (21)

  1. 一種半導體裝置，包括：半導體基板；字元線；全域位元線；反向閘，該反向閘在該半導體基板中形成作為區域位元線之反轉層，該反轉層係電性連接至該全域位元線；記憶體單元，該記憶體單元使用該反轉層作為源極與汲極；以及選擇電路，該選擇電路提供用於程式化或抹除之給定的電壓給該反向閘。
  2. 如申請專利範圍第1項之半導體裝置，其中，該反轉層係透過金屬互連結構而連接至該全域位元線。
  3. 如申請專利範圍第1項之半導體裝置，其中，該記憶體單元係形成於相鄰之反向閘之間。
  4. 一種半導體裝置，包括：半導體基板；字元線；全域位元線；反向閘，該反向閘在該半導體基板中形成作為區域位元線之反轉層，該反轉層係電性連接至該全域位元線；以及記憶體單元，該記憶體單元使用該反轉層作為源極 與汲極，其中，該反向閘包括形成作為該源極之反轉層的第一反向閘、形成作為該汲極之反轉層的第二反向閘、以及設於該第一與第二反向閘間的第三反向閘；該記憶體裝置復包括：選擇電路，該選擇電路在寫入時提供給定的電壓給該第一至第三反向閘，以使待受寫入之記憶體單元可被選擇。
  5. 如申請專利範圍第4項之半導體裝置，其中，該選擇電路在寫入時提供電壓給該第三反向閘，以減弱在該半導體基板中形成於該源極與汲極間之通道。
  6. 如申請專利範圍第4項之半導體裝置，其中，該反向閘復包括第四反向閘，該第四反向閘設於該第一反向閘的一側與設有該第三反向閘的一側相對；以及在寫入時，該選擇電路提供電壓給該第四反向閘，該電壓切斷形成於該半導體基板中之通道。
  7. 一種半導體裝置，包括：半導體基板；字元線；全域位元線；反向閘，該反向閘在該半導體基板中形成作為區域位元線之反轉層，該反轉層係電性連接至該全域位元線；記憶體單元，該記憶體單元使用該反轉層作為源極 與汲極；以及寫入電壓供給電路，該寫入電壓供給電路在寫入時提供用於寫入之電壓給該反轉層。
  8. 一種半導體裝置，包括：半導體基板；字元線；全域位元線；反向閘，該反向閘在該半導體基板中形成作為區域位元線之反轉層，該反轉層係電性連接至該全域位元線；記憶體單元，該記憶體單元使用該反轉層作為源極與汲極；以及電壓供給電路，該電壓供給電路在抹除時提供電壓給該反轉層與字元線，該電壓用以藉由富爾諾罕(FN)穿隧效應來抽出注入於該記憶體單元中之電子至該半導體基板。
  9. 一種半導體裝置，包括：半導體基板；字元線；全域位元線；反向閘，該反向閘在該半導體基板中形成作為區域位元線之反轉層，該反轉層係電性連接至該全域位元線；記憶體單元，該記憶體單元使用該反轉層作為源極 與汲極；以及電壓供給電路，該電壓供給電路在抹除時提供電壓給字元線，該電壓用以藉由FN穿隧效應抽出注入於該記憶體單元中之電子至該字元線。
  10. 一種半導體裝置，包括：半導體基板；字元線；全域位元線；反向閘，該反向閘在該半導體基板中形成作為區域位元線之反轉層，該反轉層係電性連接至該全域位元線；記憶體單元，該記憶體單元使用該反轉層作為源極與汲極；以及電壓供給電路，該電壓供給電路在抹除時提供電壓給該反相閘及字元線，該電壓用以藉由FN穿隧效應來抽出注入於該記憶體單元中之電子至該反向閘。
  11. 一種半導體裝置，包括：半導體基板；字元線；全域位元線；反向閘，該反向閘在該半導體基板中形成作為區域位元線之反轉層，該反轉層係電性連接至該全域位元線；記憶體單元，該記憶體單元使用該反轉層作為源極 與汲極；行(column)集合，該行集合包括該全域位元線；以及解碼器，該解碼器透過共用的信號選擇線而連接在每一個該行集合中之給定的全域位元線至個別的分頁緩衝器。
  12. 如申請專利範圍第11項之半導體裝置，其中，該反轉層係由多個記憶體單元所共用。
  13. 一種半導體裝置，包括：半導體基板；字元線；全域位元線；反向閘，該反向閘在該半導體基板中形成作為區域位元線之反轉層，該反轉層係電性連接至該全域位元線；以及記憶體單元，該記憶體單元使用該反轉層作為源極與汲極，其中，該記憶體單元在絕緣層兩側儲存兩個位元，該絕緣層係插置於相鄰反相閘之間。
  14. 如申請專利範圍第13項之半導體裝置，其中，該記憶體單元為SONOS類型。
  15. 如申請專利範圍第13項之半導體裝置，其中，該半導體裝置為半導體記憶體裝置。
  16. 一種於半導體裝置中之方法，包含下列步驟： (1)形成反向閘，該反向閘在半導體基板中形成作為區域位元線的反轉層；(2)將該反轉層電性連接至全域位元線；以及(3)選擇字元線，其中該反向閘包括形成作為源極之反轉層的第一反向閘、形成作為汲極之反轉層的第二反向閘、及設於該第一與第二反向閘間之第三反向閘；以及其中該形成之步驟包括在寫入時，提供給定的電壓給該第一至第三反向閘，使得待受寫入之記憶體單元可被選擇。
  17. 如申請專利範圍第16項之方法，其中，該形成之步驟包括在寫入時，提供電壓給該第三反向閘，以減弱在該半導體基板中形成於該源極與汲極間之通道。
  18. 如申請專利範圍第16項之方法，其中：該反向閘復包括第四反向閘，該第四反向閘設於該第一反向閘的一側與設有該第三反向閘的一側相對；以及其中該形成的步驟包括在寫入時，提供電壓給該第四反向閘，該電壓切斷形成於該半導體基板中的通道。
  19. 一種於半導體裝置中之方法，包含下列步驟：(1)形成反向閘，該反向閘在半導體基板中形成作為區域位元線的反轉層；(2)將該反轉層電性連接至全域位元線；以及(3)選擇字元線， 其中該反向閘包括形成作為源極之反向閘的第一反向閘、形成作為汲極之反向閘的第二反向閘、及設於該第一與第二反向閘之間的第三反向閘；該方法復包括程式化絕緣層之部分的步驟，該絕緣層位於該第三反向閘之兩側，其中每一該部分儲存一個位元。
  20. 一種於半導體裝置中之方法，包含下列步驟：(1)形成反向閘，該反向閘在半導體基板中形成作為區域位元線的反轉層；(2)將該反轉層電性連接至全域位元線；(3)選擇字元線；以及在寫入時透過該全域位元線提供寫入電壓給該反轉層之步驟。
  21. 一種於半導體裝置中之方法，包含下列步驟：(1)形成反向閘，該反向閘在半導體基板中形成作為區域位元線的反轉層；(2)將該反轉層電性連接至全域位元線；(3)選擇字元線；以及在抹除時提供電壓給該反轉層與字元線之步驟，該電壓用以藉由FN穿隧效應來抽出注入於該記憶體單元中之電子至半導體基板。
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9563733B2 (en) 2009-05-06 2017-02-07 Tela Innovations, Inc. Cell circuit and layout with linear finfet structures
US9009641B2 (en) 2006-03-09 2015-04-14 Tela Innovations, Inc. Circuits with linear finfet structures
US8653857B2 (en) 2006-03-09 2014-02-18 Tela Innovations, Inc. Circuitry and layouts for XOR and XNOR logic
US7908578B2 (en) 2007-08-02 2011-03-15 Tela Innovations, Inc. Methods for designing semiconductor device with dynamic array section
US8448102B2 (en) 2006-03-09 2013-05-21 Tela Innovations, Inc. Optimizing layout of irregular structures in regular layout context
US9230910B2 (en) 2006-03-09 2016-01-05 Tela Innovations, Inc. Oversized contacts and vias in layout defined by linearly constrained topology
US8658542B2 (en) 2006-03-09 2014-02-25 Tela Innovations, Inc. Coarse grid design methods and structures
US7446352B2 (en) 2006-03-09 2008-11-04 Tela Innovations, Inc. Dynamic array architecture
US9035359B2 (en) 2006-03-09 2015-05-19 Tela Innovations, Inc. Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods
US8541879B2 (en) 2007-12-13 2013-09-24 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
US7763534B2 (en) 2007-10-26 2010-07-27 Tela Innovations, Inc. Methods, structures and designs for self-aligning local interconnects used in integrated circuits
US8839175B2 (en) 2006-03-09 2014-09-16 Tela Innovations, Inc. Scalable meta-data objects
US7956421B2 (en) 2008-03-13 2011-06-07 Tela Innovations, Inc. Cross-coupled transistor layouts in restricted gate level layout architecture
JP2007281137A (ja) * 2006-04-05 2007-10-25 Sharp Corp 不揮発性半導体記憶装置およびその製造方法、前記不揮発性半導体記憶装置を備えてなる携帯電子機器
US7838920B2 (en) * 2006-12-04 2010-11-23 Micron Technology, Inc. Trench memory structures and operation
US8667443B2 (en) 2007-03-05 2014-03-04 Tela Innovations, Inc. Integrated circuit cell library for multiple patterning
US8453094B2 (en) 2008-01-31 2013-05-28 Tela Innovations, Inc. Enforcement of semiconductor structure regularity for localized transistors and interconnect
US7939443B2 (en) 2008-03-27 2011-05-10 Tela Innovations, Inc. Methods for multi-wire routing and apparatus implementing same
SG192532A1 (en) 2008-07-16 2013-08-30 Tela Innovations Inc Methods for cell phasing and placement in dynamic array architecture and implementation of the same
US9122832B2 (en) 2008-08-01 2015-09-01 Tela Innovations, Inc. Methods for controlling microloading variation in semiconductor wafer layout and fabrication
US8661392B2 (en) 2009-10-13 2014-02-25 Tela Innovations, Inc. Methods for cell boundary encroachment and layouts implementing the Same
US9159627B2 (en) 2010-11-12 2015-10-13 Tela Innovations, Inc. Methods for linewidth modification and apparatus implementing the same
US8363491B2 (en) * 2011-01-28 2013-01-29 Freescale Semiconductor, Inc. Programming a non-volatile memory
US11041764B2 (en) * 2016-02-29 2021-06-22 Washington University Self-powered sensors for long-term monitoring

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW409250B (en) * 1997-10-01 2000-10-21 Nippon Electric Co A semiconductor memory device
TW411465B (en) * 1998-05-19 2000-11-11 Oki Micro Design Kk Semiconductor memory device
US6531735B1 (en) * 1999-09-17 2003-03-11 Hitachi, Ltd. Semiconductor integrated circuit
TW200400509A (en) * 2002-05-06 2004-01-01 Symetrix Corp Ferroelectric memory

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0167874B1 (ko) * 1993-06-29 1999-01-15 사토 후미오 반도체 기억장치
EP0974147A1 (en) * 1997-04-11 2000-01-26 Programmable Silicon Solutions Electrically erasable nonvolatile memory
US7190023B2 (en) * 1999-09-17 2007-03-13 Renesas Technology Corp. Semiconductor integrated circuit having discrete trap type memory cells
JP2004152977A (ja) * 2002-10-30 2004-05-27 Renesas Technology Corp 半導体記憶装置
JP2005056889A (ja) * 2003-08-04 2005-03-03 Renesas Technology Corp 半導体記憶装置およびその製造方法
JP2005191542A (ja) * 2003-12-01 2005-07-14 Renesas Technology Corp 半導体記憶装置
JP2006060030A (ja) * 2004-08-20 2006-03-02 Renesas Technology Corp 半導体記憶装置
US7158420B2 (en) * 2005-04-29 2007-01-02 Macronix International Co., Ltd. Inversion bit line, charge trapping non-volatile memory and method of operating same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW409250B (en) * 1997-10-01 2000-10-21 Nippon Electric Co A semiconductor memory device
TW411465B (en) * 1998-05-19 2000-11-11 Oki Micro Design Kk Semiconductor memory device
US6531735B1 (en) * 1999-09-17 2003-03-11 Hitachi, Ltd. Semiconductor integrated circuit
TW200400509A (en) * 2002-05-06 2004-01-01 Symetrix Corp Ferroelectric memory

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Publication number Publication date
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TW200636974A (en) 2006-10-16
US20060256617A1 (en) 2006-11-16
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CN101091252B (zh) 2012-09-05

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