CN101243520B - 非易失性存储单元的编程 - Google Patents

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Abstract

一种用于对非易失性存储(NVM)单元(110)编程的方法，包括向在读期间用作源极的电流电极(118)施加渐增的电压。初始的编程源极电压导致相对较少量的电子注入存储层。由于相对低的初始电平，减少了横跨栅极电介质的垂直场。由于建立减少垂直场的场的存储层中的电子，源极电压的随后增加并不显著地提高垂直场。随着在编程中对栅极电介质的危害减少，改进了NVM单元的持久性。

Description

非易失性存储单元的编程
技术领域
本发明总体上涉及非易失性存储器，并且更具体地，涉及一种对非易失性存储单元编程的方法。
背景技术
非易失性存储器(NVM)包括存储单元，该存储单元在存储逻辑值的同时在从存储器移除电源之后仍保持该值。
某些类型的NVM单元利用诸如浮动栅等的电荷存储结构以存储表示存储在单元中的逻辑值(或对于某些类型的NVM单元来说，多个值)的电荷。对于某些类型的NVM单元来说，电荷存储结构中存储的电荷电平影响电压读期间的单元的晶体管的电压阈值。在一个示例中，具有高电压阈值的单元被认为存储逻辑“1”以及具有低电压阈值的单元被认为存储逻辑“0”。由于存储单元的电荷存储结构中存储的电荷电平，在存储单元的读期间可以使用常规存储电路(例如，读出放大器)以区别高电压阈值和低电压阈值。
通过将电荷添加到电荷存储结构而将逻辑值保存在存储单元中。在将值写入NVM的一个示例中，首先擦除NVM的所有单元。然后通过将电荷添加到单元的电荷存储结构而对将存储逻辑值(例如，逻辑1)的单元编程。没有电荷将被添加到预期存储另一逻辑值(例如，逻辑0)的单元。因此，这些单元的电荷存储结构将保持在擦除电荷电平。
编程NVM单元的一种类型一般称为热载流子注入。对于热载流子注入，以相对高的电压来偏置NVM存储单元的电流电极(例如，源极或漏极)并以相对高的电压来偏置偏置栅极(例如，选择栅极或控制栅极)。其他电流电极(例如，其他的源极或漏极)耦合到电流源或相对低的电压。在该条件下，电子经过沟道区移动到偏置的电流电极，并且电子被注入到电荷存储结构以对电荷存储结构充电。
使用常规热载流子注入编程的一个问题在于它损害NVM单元存储逻辑值的能力。因此，单元的可编程次数和仍保持可操作的次数可能是有限的。
所需要的是改进的对非易失性存储单元编程的方法。
附图说明
通过参照随附的附图，将更好地理解本发明，并且它的很多目的、特点和优势对于本领域技术人员变得显而易见。
图1是一种类型的非易失性存储单元的局部侧视图。
图2是根据本发明的一个实施例的对非易失性存储单元编程的时序图。
图3是根据本发明的另一个实施例的对非易失性存储单元编程的时序图。
图4是另一类型的非易失性存储单元的局部侧视图。
除非额外注明，图中不同附图使用的相同附图标记表示相同组件。这些图并不一定按比例绘制。
具体实施方式
下面提出执行本发明的模式的详细说明。本说明书用于解释本发明而不是限制。
图1是可以根据图2和3的时序图中提出的实施例被编程的非易失性存储单元110的一个实施例的局部侧视图。在所示实施例中，存储单元110是集成电路108的非易失性存储阵列(未示出)中实施的NVM单元。在一个实施例中，存储阵列可以是独立的存储电路。在其他实施例中，该存储阵列可用处理器(未示出)或在集成电路中以其他类型的电路来实施。
在所示实施例中，存储单元110是具有由电介质材料(未在图1中示出)从基底112分离的电荷存储结构114(例如，浮动栅)的分离栅极存储单元。单元110还包括通过电介质材料从电荷存储结构114分离的部分以及通过电介质材料从基底112分离的部分的选择栅极116。在一个实施例中，栅极116可在电荷存储结构114上扩展更远(到图1视图中的左面)并用作控制栅极。单元110包括漏极120和源极118，两者在所示的实施例中位于基底112中。在一个实施例中，源极118和漏极120由基底112的掺杂区形成。存储单元110包括其他未示出的常规结构或特征，诸如侧壁隔离层、硅化接触层、势垒层、插塞和/或层间电介质。
在一个实施例中，使用掺杂的多晶硅来实现选择栅极116和电荷存储结构114，但在其他实施例中两者都可以由不同物质制成。在一个实施例中，栅极116和/或电荷存储结构114可以由金属或其他导电材料制成。在其他实施例中，电荷存储结构114由诸如氮化物或二氧化铪的电荷俘获电介质制成。在一个实施例中，电荷存储结构114可以包括纳米晶或者其他电荷存储材料。在一个实施例中，电荷存储结构114可以包括增强电场的几何形状(例如，尖角区域或弯曲区域)以便在擦除操作中去除电子。
在所示实施例中，选择栅极116电气耦合到存储阵列的字线(未示出)，漏极120电气耦合到存储阵列的位线(未示出)，源极118电气耦合到存储阵列的数据线(未示出)。在一个实施例中，这些线在基底112上的互连层中实施并且耦合到常规电路(例如，线驱动器、读出放大器)用于在存储阵列操作期间将电压施加于这些结构或检测来自这些结构的电流或电压。此类电路的细节对本领域技术人员是已知的并且该细节在图中省略以更清楚地表示这种应用的编程特征。
在所示实施例中，存储单元110是仅存储一个逻辑位的1位NVM单元。然而，其他存储单元存储不同数量的值。在所示实施例中，在电荷存储结构114中存储电荷以在存储单元110中存储一位逻辑位。在所示实施例中，随着电荷存储结构114中存储的负电荷越多，读取时存储单元110的电压阈值越高。
为了读取单元110中存储的逻辑值，将读电压(VDR)施加到漏极120(图1中由终端VD所示)并且将读电压(VGR)施加到栅极116以选择单元。在读操作期间，读出放大器或其他读出电路耦合到漏极。读出放大器用于区分由于电荷存储结构114中存储的电荷的第一电平的第一电压阈值以及由于电荷存储结构114中存储的电荷的第二电平的第二电压阈值。
通过选择性地向电荷存储结构114添加或注入电荷来编程存储单元110以存储特定逻辑值。读取时，电荷存储结构114中的注入电荷向存储单元110提供高于预定电压阈值等级的电压阈值。
可以用于将电荷注入电荷存储结构114的一种类型的编程的示例被称为源极端注入。使用源极端注入，将编程电压(VPS)施加到源极118以及将编程电压(VPG)施加到选择栅极116。在某些实施例中，在编程期间，漏极120耦合到电流源或电压源。
如图1所示，在编程期间，电子从漏极120经过沟道区111注入到源极118(见箭头115)。同样在编程期间，在所示实施例中，归因于由容性耦合到电荷存储结构114的源极编程电压(VSP)产生的垂直场，电子从漏极120注入到电荷存储结构114。
然而，源极端注入编程在存储单元110中产生损害，其减少存储单元提供取决于在电荷存储结构114中存储的电荷量的电压阈值的能力或在电荷存储结构114中存储电荷的能力。因此，NVM单元能编程有限次数。该有限的编程减少了使用实施存储单元110的集成电路的灵活性。
图2根据本发明的一个实施例提出了采用源极端注入的对NVM单元编程的一个实施例的时序图。在图2所示的实施例中，施加于源极118的编程电压最初处于较低电平并且在编程周期中增加。
在时刻t0，将电压施加于源极118并且在时刻t1上升到第一电平(VSP1)。在时刻t2，将编程电压(VPG)施加于选择栅极116，以及将漏极120置于从漏极120拉出电流的情况借此将其电势从VD1减少到VD2。在一个实施例中，通过将位线电气耦合到电流镜(未示出)而将漏极120置于拉出电流的状态。
从时刻t2至时刻t3，施加于源极118的电压维持在VSP1。在时刻t3，施加于源极118的电压开始上升直到在时刻t4达到VSP2。施加于源极118的电压维持在VSP2直到时刻t5，此时其开始上升直到在时刻t6达到电压VSP3。从时刻t6到时刻t7，使用施加于源极118的电压VSP3对电荷存储结构114编程。在时刻t7，在所示实施例中，通过从栅极116移除编程电压而取消选中(deselected)该单元。同样在时刻t7，漏极120脱离从漏极120拉出电流的状态，其中漏极120的电压从VD2返回到VD1。在时刻t8，源极118的电压下降到0V。
在一个实施例中，VSP1是7伏特，VSP2是8.5伏特，VSP3是10.5伏特，VPG是2伏特，VD1是2.5伏特，并且VD2是0.7伏特。在一个实施例中，从时刻t2到时刻t3的时间是3毫秒，时刻t3到时刻t5是4毫秒，并且从时刻t5到时刻t7的时间是15毫秒，从时刻t0到时刻t8的总时间小于40毫秒。然而，其他实施例可以例用其他编程电压和/或时间。
在编程期间，从电荷存储结构114到基底112的垂直场是电荷存储结构114的电荷加源极电压(VS)的函数。最初，对于擦除的存储单元来说，由于缺少处于擦除状态的电子，电荷存储结构114位于较高电势。随着电子被注入到电荷存储结构114，栅极114的正电荷减少并且因此随着编程周期的进行，整个电场减少。
在所示实施例中，随着编程周期的进行，用逐渐增加的源极电压执行在编程周期期间的编程。由于在编程周期的早期中，源极电压位于较低电平(例如，VSP1)，在编程周期的最初阶段期间，电荷存储结构114和基底112之间的垂直场较低。
如果在编程周期的开始最初将VSP3施加于源极118，那么由于电荷存储结构位于其最大正电荷(擦除状态)以及源极同时位于其最大电平，则垂直场将处于最大。
然而，就图2所示的实施例，最初使用较低电压施加于源极118，在编程周期的最初部分减少了垂直场。随着电荷被注入到电荷存储结构114，减少电荷存储结构114的正电荷从而减少垂直场。随着垂直场降低，源极电压升高。当该电压升高到VSP2时，更多电荷注入到电荷存储结构114，从而进一步减少垂直场。因此，到施加最高源极电压VSP3时，电荷存储结构114的正电荷已减少以至于垂直场显著低于在编程周期期间最初施加的VSP3。
对于某种类型的NVM单元来说，在编程期间的高垂直场导致对单元的栅极电介质的损害，因此影响单元存储逻辑值的能力。由于在所述实施例中因为编程周期的最初的较低源极电压而降低了垂直场，由于垂直场导致的编程周期中的损害量也减少了。由于该减少的损害，存储单元能经受更多的编程周期并维持可操作性。
在其他实施例中，施加于栅极和源极的电压以及它们的持续时间可以是不同的。例如，在一个实施例中，施加于源极的电压可以是从0V到最大编程源极电压的连续线性斜坡函数。在其他实施例中，该上升可以具有非线性函数(例如，抛物线)。其他实施例可以具有不同数量的源极编程电平，例如2个(VSP1和VSP2)或4个或更多。在所示实施例中，源极在最长的时间段内(例如，当执行大量编程时)保持最高电压(图2中的VSP3)。然而，在其他实施例中，源极电压保持在固定的较低电平的时间段可能长于保持在较高电平的时间段。
同样，在其他实施例中，在时刻t8之后可以执行存储单元的读周期以检测该单元查看其是否正确编程。如果未能正确读取该单元，则执行另一编程周期。
图3是根据本发明的用于对NVM单元编程的编程周期的另一实施例的时序图。图3的实施例与图2的实施例是不同的，体现在在编程期间以步进方式和不连续的方式来增加源极电压。例如，在时刻t0，电压从0电压增加到VSP1，并且然后在时刻t3从VSP1降到0V。源极电压(VSP2)的下一次增加发生在从时刻t4到时刻t7。在源极电压降到0伏特期间(例如，时刻t3到时刻t4以及时刻t7到时刻t8)，取消选中该单元。在所示实施例中，通过向栅极116施加0伏特来取消选中单元110(例如，从时刻t2到时刻t5以及时刻t6到时刻t9)。
在图3的实施例中，在源极电压的改变期间取消选中该单元。因此，如果发生电压过冲，由于该单元被取消选中，过冲的过度电压导致的垂直场的增加不会损害该单元。
可以修改图2的实施例，以便在上升之前或上升到到电平VSP1、VSP2和/或VSP3期间可以取消选中该单元，因此在当过冲可能发生的上升结束点，去确定(de-asserted)该单元。同样，在某些实施例中，源极电压步进到下一个更高电压而不回到如图3的实施例中所示的0伏特。
图2和3的编程周期的一个优点在于因为在源极电压的增加之间没有间歇的读操作，编程周期是不间断的。
在其他类型的NVM单元中也可利用在编程期间使用的施加于源极的渐增的电压。
图4是另一类型的NVM单元的局部侧视图。NVM单元410包括两个偏置栅极，控制栅极430和选择栅极428。单元410包括氮化物电荷存储结构426。结构426、栅极428和栅极430位于基底412上。单元410包括源极419和漏极418两者。
为了编程单元410和将电荷注入到结构426，将源极编程电压施加于源极419，将程序电压施加于控制栅极430，将编程电压施加于选择栅极428，以及将较低电压施加于漏极418。使用该实施例，施加于源极的电压在编程期间将增加。在某些实施例中，施加于栅极430的编程电压在编程期间也将增加。
如这里所述的，在存储单元的存储位置读取期间，术语源极指示提供载流子(例如，N沟道器件的电子或P沟道器件的空穴)的存储单元的电流电极。漏极是在存储单元的存储位置读取期间接收该载流子的存储单元的电流电极。某些NVM具有一个以上的存储位置，因此，存储单元的电流电极的源极或漏极的指定取决于在读取期间读取哪个存储位置。因此，在多存储位置单元的存储位置的写期间将源极或漏极指定到某个电流电极取决于它在读取存储位置期间的用途。
一个实施例包括一种对编程非易失性存储(NVM)单元编程的方法，所述非易失性存储单元包括在读操作期间用作源极的第一电流电极、在读操作期间用作漏极的第二电流电极、以及用作偏置栅极的控制电极。该方法包括向第一电流电极施加第一编程电压并在施加第一编程电压之后向第一电流电极施加第二编程电压。该第二编程电压大于第一编程电压。该方法还包括在施加第一编程电压的步骤期间，向控制电极施加编程电压，以及在施加第一编程电压的步骤期间，向控制电极施加编程电压。在进一步的实施例中，施加第一编程电压的特征在于通过上升到第一编程电压来执行。在进一步的实施例中，施加第二编程电压进一步特征在于通过从第一编程电压上升到第二编程电压来执行。在另一实施例中，在第一时间段施加第一编程电压，并在第二时间段施加第二编程电压。在进一步的实施例中，第二时间段长于第一时间段。在进一步的实施例中，在施加第一编程电压和施加第二编程电压之间，取消选中NVM单元。在进一步的实施例中，在将第一编程电压施加于第一电流电极的步骤和将第二编程电压施加于第一电流电极期间，第一编程电压和第二编程电压大于施加到控制电极的电压。在进一步的实施例中，在将第一编程电压施加于第一电流电极的步骤之前，第二电流电极位于第三电压，在将第一编程电压施加于第一电流电极的步骤期间，第二电流电极位于不同于第三电压的电压，在将第二编程电压施加于第一电流电极的步骤期间，第二电流电极位于不同于第三电压的电压。在进一步的实施例中，在施加第一编程电压之后，不间断地接着施加第二编程电压。在进一步的实施例中，在施加第一编程电压之后，将第三编程电压施加于第一电流电极，其中第三编程电压大于第二编程电压。在进一步的实施例中，施加第三编程电压进一步特征在于通过从第二编程电压上升到第三编程电压来执行。在进一步的实施例中，在施加第二编程电压之后，不间断地接着施加第三编程电压。在进一步的实施例中，在第一时间段施加第一编程电压，在第二时间段施加第二编程电压，以及在第三时间段施加第三编程电压。在进一步的实施例中，第三时间期间长于第一时间期间，以及第三时间期间长于第二时间期间。在进一步的实施例中，该方法还包括在施加第二编程电压和施加第三编程电压之间，取消选中NVM单元。在进一步的实施例中，NVM单元具有从由包括金属层、多晶硅层、纳米晶层和电荷存储介电层的组中选择的存储层。在进一步的实施例中，将第一编程电压施加于第一电流电极以及将第二编程电压施加于第一电流电极进一步特征在于通过从第一编程电压上升到第二编程电压来执行。
另一实施例包括一种对非易失性存储(NVM)单元编程的方法，所述非易失性存储单元包括用于读取NVM单元的偏置栅极、源极、和漏极。该方法包括在第一时间段向源极施加第一电压，在施加第一电压之后和执行NVM单元读取之前，在第二时间段向源极施加第二电压。第二电压大于第一电压。该方法包括在施加第二电压之后和执行NVM单元读取之前，在第三时间段向源极施加第三电压。第三电压大于第二电压。在进一步的实施例中，第三时间段长于第一时间段，并且第三时间段长于第二时间段。
另一实施例包括一种对NVM单元编程的方法，所述NVM单元包括用于读取NVM单元的偏置栅极、源极、和漏极。该方法包括不间断的部分，其包括向源极施加第一电压以及向源极施加第二电压。第二电压大于第一电压。该不间断的部分进一步包括向源极施加第三电压。第三电压大于第二电压。该方法还包括在向源极施加第一电压期间向偏置栅极施加电压，在向源极施加第二电压期间向偏置栅极施加电压，以及在向源极施加第三电压期间向偏置栅极施加电压。
虽然已经示出和描述了本发明的特定实施例，本领域的技术人员可以理解根据这里的教导，在不背离本发明的情况下可以进行各种改变和修改，并且附加权利要求在范围内包含更宽的范围，这些改变和修改在本发明的真实精神和范围内。

Claims (21)

1.一种对非易失性存储单元编程的方法，所述非易失性存储单元包括在读操作期间用作源极的第一电流电极、在读操作期间用作漏极的第二电流电极、以及用作偏置栅极的控制电极，所述方法包括：
向所述第一电流电极施加第一编程电压；
在施加所述第一编程电压之后，向所述第一电流电极施加第二编程电压，其中所述第二编程电压大于所述第一编程电压；以及
在施加所述第一编程电压的步骤期间，向所述控制电极施加第一控制电极编程电压，以及在施加所述第二编程电压的步骤期间，向所述控制电极施加第二控制电极编程电压。
2.如权利要求1所述的方法，其中施加所述第一编程电压的特征在于通过斜坡上升到所述第一编程电压来执行。
3.如权利要求2所述的方法，其中施加所述第二编程电压的进一步的特征在于通过从所述第一编程电压斜坡上升到所述第二编程电压来执行。
4.如权利要求1所述的方法，其中：
施加所述第一编程电压达第一时间段；以及
施加所述第二编程电压达第二时间段。
5.如权利要求4所述的方法，其中所述第二时间段长于所述第一时间段。
6.如权利要求1所述的方法，其中在施加所述第一编程电压和施加所述第二编程电压之间，取消选中所述非易失性存储单元。
7.如权利要求1所述的方法，其中在将第一编程电压施加于所述第一电流电极的步骤和将第二编程电压施加于所述第一电流电极的步骤期间，所述第一编程电压和所述第二编程电压大于施加到所述控制电极的电压。
8.如权利要求1所述的方法，其中：
在将第一编程电压施加于所述第一电流电极的步骤之前，所述第二电流电极处于第三电压；
在将第一编程电压施加于所述第一电流电极的步骤期间，所述第二电流电极处于与所述第三电压不同的电压；
在将第二编程电压施加于所述第一电流电极的步骤期间，所述第二电流电极处于与所述第三电压不同的电压。
9.如权利要求1所述的方法，其中在施加所述第一编程电压之后，不间断地接着施加所述第二编程电压。
10.如权利要求1所述的方法，进一步包括在施加所述第一编程电压之后，将第三编程电压施加于所述第一电流电极，其中所述第三编程电压大于所述第二编程电压。
11.如权利要求10所述的方法，其中施加所述第三编程电压的进一步的特征在于通过从所述第二编程电压斜坡上升到所述第三编程电压来执行。
12.如权利要求10所述的方法，其中在施加所述第二编程电压之后，不间断地接着施加所述第三编程电压。
13.如权利要求10所述的方法，其中：
施加所述第一编程电压达第一时间段；
施加所述第二编程电压达第二时间段；
施加所述第三编程电压达第三时间段。
14.如权利要求13所述的方法，其中所述第三时间段长于所述第一时间段，并且所述第三时间段长于所述第二时间段。
15.如权利要求10所述的方法，进一步包括：
在施加所述第二编程电压和施加所述第三编程电压之间，取消选中所述非易失性存储单元。
16.如权利要求1所述的方法，其中所述非易失性存储单元具有从由金属层、多晶硅层、纳米晶体的层和电荷存储介电层构成的组中选择的存储层。
17.如权利要求1所述的方法，其中将所述第一编程电压施加于所述第一电流电极以及将所述第二编程电压施加于所述第一电流电极的进一步的特征在于通过经所述第一编程电压斜坡上升到所述第二编程电压来执行。
18.一种对非易失性存储单元编程的方法，所述非易失性存储单元包括用于读取所述非易失性存储单元的偏置栅极、源极、和漏极，所述方法包括：
向所述源极施加第一电压达第一时间段；
在施加所述第一电压之后和执行所述非易失性存储单元的读取之前，向所述源极施加第二电压达第二时间段，其中所述第二电压大于所述第一电压；以及
在施加所述第二电压之后和执行所述非易失性存储单元的读取之前，向所述源极施加第三电压达第三时间段，其中所述第三电压大于所述第二电压。
19.如权利要求18所述的方法，其中所述第三时间段长于所述第一时间段，并且所述第三时间段长于所述第二时间段。
20.一种对非易失性存储单元编程的方法，所述非易失性存储单元包括用于读取的偏置栅极、源极、和漏极，所述方法包括不间断的部分，所述方法包括：
向所述源极施加第一电压；
向所述源极施加第二电压，其中所述第二电压大于所述第一电压；
向所述源极施加第三电压，其中所述第三电压大于所述第二电压；以及
在向所述源极施加所述第一电压期间向所述偏置栅极施加电压，在向所述源极施加所述第二电压期间向所述偏置栅极施加电压，以及在向所述源极施加所述第三电压期间向所述偏置栅极施加电压。
21.根据权利要求1所述的方法，其中所述第一控制电极编程电压与所述第二控制电极编程电压相同。
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PCT/US2006/031840 WO2007024565A2 (en) 2005-08-23 2006-08-16 Nonvolatile memory cell programming

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US (1) US7342833B2 (zh)
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CN (1) CN101243520B (zh)
TW (1) TW200713281A (zh)
WO (1) WO2007024565A2 (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100771520B1 (ko) * 2006-10-23 2007-10-30 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
US7630250B2 (en) * 2007-10-16 2009-12-08 Spansion Llc Controlled ramp rates for metal bitlines during write operations from high voltage driver for memory applications
JP5384012B2 (ja) * 2008-01-24 2014-01-08 ローム株式会社 Ｅｅｐｒｏｍおよびそれを用いた電子機器
US7764550B2 (en) * 2008-11-25 2010-07-27 Freescale Semiconductor, Inc. Method of programming a non-volatile memory
US7929343B2 (en) * 2009-04-07 2011-04-19 Micron Technology, Inc. Methods, devices, and systems relating to memory cells having a floating body
US8369154B2 (en) * 2010-03-24 2013-02-05 Ememory Technology Inc. Channel hot electron injection programming method and related device
US8467245B2 (en) 2010-03-24 2013-06-18 Ememory Technology Inc. Non-volatile memory device with program current clamp and related method
CN103165188A (zh) * 2011-12-09 2013-06-19 中国科学院微电子研究所 一种多位非挥发存储单元及阵列的编程方法
ES2968461T3 (es) * 2019-06-19 2024-05-09 Farouk Systems Inc Secador de pelo que contiene roca volcánica

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1441480A (zh) * 2002-02-25 2003-09-10 力旺电子股份有限公司 一种非易失性存储单元的编程及擦除方法
US6741502B1 (en) * 2001-09-17 2004-05-25 Sandisk Corporation Background operation for memory cells

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3553947A (en) 1968-08-12 1971-01-12 Root Mfg Co Inc Grass catcher for lawnmowers
US3820312A (en) 1969-11-24 1974-06-28 Scott & Sons Co O Grass catcher
US3822536A (en) 1973-05-24 1974-07-09 H Leader Grass catcher
JPS62190420U (zh) 1986-05-24 1987-12-03
JPH02126498A (ja) * 1988-07-08 1990-05-15 Hitachi Ltd 不揮発性半導体記憶装置
JP3626221B2 (ja) * 1993-12-13 2005-03-02 株式会社東芝 不揮発性半導体記憶装置
JPH0773685A (ja) * 1993-09-06 1995-03-17 Hitachi Ltd 半導体不揮発性記憶装置
JPH10302486A (ja) * 1996-08-30 1998-11-13 Sanyo Electric Co Ltd 半導体記憶装置
JPH10228784A (ja) * 1997-02-12 1998-08-25 Mitsubishi Electric Corp 不揮発性半導体記憶装置
US6198662B1 (en) 1999-06-24 2001-03-06 Amic Technology, Inc. Circuit and method for pre-erasing/erasing flash memory array
US6490204B2 (en) * 2000-05-04 2002-12-03 Saifun Semiconductors Ltd. Programming and erasing methods for a reference cell of an NROM array
JP3922516B2 (ja) * 2000-09-28 2007-05-30 株式会社ルネサステクノロジ 不揮発性メモリと不揮発性メモリの書き込み方法
US7076610B2 (en) * 2000-11-22 2006-07-11 Integrated Device Technology, Inc. FIFO memory devices having multi-port cache memory arrays therein that support hidden EDC latency and bus matching and methods of operating same
US6738289B2 (en) 2001-02-26 2004-05-18 Sandisk Corporation Non-volatile memory with improved programming and method therefor
KR100390959B1 (ko) * 2001-06-29 2003-07-12 주식회사 하이닉스반도체 센싱회로를 이용한 멀티레벨 플래시 메모리 프로그램/리드방법
JP4200420B2 (ja) * 2002-06-13 2008-12-24 パナソニック株式会社 半導体記憶装置および半導体記憶装置の書き込み方法
JP2004023044A (ja) * 2002-06-20 2004-01-22 Toshiba Corp 不揮発性半導体記憶装置
US6649453B1 (en) * 2002-08-29 2003-11-18 Micron Technology, Inc. Contactless uniform-tunneling separate p-well (CUSP) non-volatile memory array architecture, fabrication and operation
KR100496866B1 (ko) * 2002-12-05 2005-06-22 삼성전자주식회사 미프로그램된 셀들 및 과프로그램된 셀들 없이 균일한문턱 전압 분포를 갖는 플레쉬 메모리 장치 및 그프로그램 검증 방법
US6882567B1 (en) * 2002-12-06 2005-04-19 Multi Level Memory Technology Parallel programming of multiple-bit-per-cell memory cells on a continuous word line
US7093047B2 (en) * 2003-07-03 2006-08-15 Integrated Device Technology, Inc. Integrated circuit memory devices having clock signal arbitration circuits therein and methods of performing clock signal arbitration
US7209983B2 (en) * 2003-07-03 2007-04-24 Integrated Device Technology, Inc. Sequential flow-control and FIFO memory devices that are depth expandable in standard mode operation
JP4245437B2 (ja) * 2003-08-08 2009-03-25 シャープ株式会社 不揮発性半導体記憶装置の書き込み方法
US6937520B2 (en) * 2004-01-21 2005-08-30 Tsuyoshi Ono Nonvolatile semiconductor memory device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6741502B1 (en) * 2001-09-17 2004-05-25 Sandisk Corporation Background operation for memory cells
CN1441480A (zh) * 2002-02-25 2003-09-10 力旺电子股份有限公司 一种非易失性存储单元的编程及擦除方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
US 2003002344 A1,全文.

Also Published As

Publication number Publication date
WO2007024565A3 (en) 2007-11-22
US20070058434A1 (en) 2007-03-15
JP2009506472A (ja) 2009-02-12
CN101243520A (zh) 2008-08-13
TW200713281A (en) 2007-04-01
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US7342833B2 (en) 2008-03-11

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