TW462133B - A non-volatile semiconductor memory device circuit - Google Patents

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4 64V ,7號專利申請案 修正頁(90年8月） Α7 sa η Β7 五、發明説明（1 ) (發明背景） 本發明係關於非揮發性半導體記憶體，其係可將記憶胞 之資料變更動作，以位元組單位予以進行者。 以往將記憶胞之資料變更以位元組單位進行之非揮發性 半導體記憶體，習知者為ΕΕΡΟΜ » 文獻 l(w· Johnson et al.，”A 16Kb Electrically Erasable

Nonvolatile Memory, "ISSCC Digest of Technical Papers, pp. 152-153，Feb. 1982。）提議使用 FL〇T〇X(Floating Gate

Tunnel Oxide)胞，將記憶胞資料之變更以位元组單位進行 之方式做成之EEPROM » 圖6 5例示一可進行位元組抹除之EEPROM之記憶胞部之 平面圖，圖66係圖65之LXVI-LXVI線之剖面圖。 該EEPROM於記憶胞部使用FLOTOX胞。FLOTOX胞之特 徵在於：在N+汲20a及浮動閘21a之間，配置10[nm]左右 之通道氧化膜22a，於該通道氧化膜22a上施加電場》於N + ί及2 0 a及浮動閘2 1 a之間，進行電荷之交換。 流經通道氧化膜2 2 a之電流係由F N (Fowler-Nordheim)通 道現象所產生之FN通道電流。 圖67表示MOS電容器部之能量帶圖。 對MOS電晶體（N +波-通道氧北膜-浮動閘）施加電場後， 則基於（1)式’於通道氧化膜（Si02)上有FN通道電流流 動》 . _ 二 I = S · α · E2 exp (- ^ /E) -..(1) S :面積、E :電場 -4 · 經濟部智慧財產局員工消費合作社印製 462133 η η ______Β7____ 2 五、發明說明（） a = q3/8 π h Φ B = 6.94 X ίο-7 [ A/V2 ] β = -4(2m)0'3 Φ B 1 5/3hq =2.54 x l〇8[V/cm] 依此式，可知FN通道電流開始流動之電場係約爲 10[MV/cm]。該電場在理論上相當於對i〇[nm]之通道氧 化膜施加1 0 [ V ]之電壓之情況。 此處於圖65及圖66中，將在N +汲20a與控制閘23a之間 施加電壓之情況下之控制閘2 3 a與浮動閘2 1 a之電容比（耦 合化）設爲0.5。 在該情況下，若要對N +汲2 0 a與浮動閘2 1 a之間之通道 氧化膜22a上施加10[V]之電壓，則必須要在N +汲20a與 控制閘2 3 a之間施加2 0 [ V ]之高電壓。 例如在抹除時，設定N+汲2 0 a爲0 [ V ]，控制閘2 3 a爲 2 0 [ V ]，使電子自N十汲2 0 a向浮動閘2 1 a移動。又，"1二程 式化，設定N+汲2 0 a爲2 0 [ V ]、控制閘2 3 a爲0 [ V ]，使電 子自浮動閘21a向Ν’汲20a移動。 使用FLOTOX胞之EEPROM之缺點如圖65及圖66所示， 在於：爲了要記憶1位元，必須要有記憶胞及選擇電晶體 之2元件。 圖68表示可硬體抹除之EEPROM之記憶胞部之其他例。 該EEPROM之特徵在於：於記憶胞部使用FLOTOX胞， 除此之外，並對8位元（1位元組）之記憶胞，設置1個位元 組控制用電晶體T r。 該EEPROM之各模式之偏壓條件示於表1。 -5- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） I I ·! I I — —II--I I I I--I I 訂---------4 I <請先閲讀背面之注意事項再填寫本頁) 462133 Λ/ Β7 五、發明説明（ Γ类1 模式 選擇位元組 連接於與選擇位元 組相同之字元線之 非選擇位元組 連接於與選擇位元 組相同之位元線之 非選擇位元組 抹除 字元線 High High Low (，，0"寫入） 位元组控制 High Low High 位元線 Low Low Low 字元線 High High Low "Γ寫入 位元组控制 Low Low Low 位元線 High or Low* 1 Low High or Low*2 ------------^—— <請先閲讀背面之注意事項再填寫本頁) * l = Data Dependent * 2 = Don’t Care 若使用此種記憶跑部’則可避免各種動作不良（干擾）。 惟’爲了記憶1位元’必須要有2 + ( 1 / 8 )個電晶體之故，有 胞面積變大、成本無法下降之缺點。 爲了消除此種缺點而誕生之記憶體爲快閃EEPROM。習 知之EEPROM可對每一位元進行資料之抹除或程式化之 故，使甩上非常方便。 惟，在將需要大i己憶體容量之電腦之硬碟，以EEPROM 構成之情況下，於該EEPROM並不需要具有可對每一位元 進行資料之抹除或程式化之功能。於硬碟中，大多係以節 (sector)單位（或區塊（block)單位）進行資料之株除或程式 化。 故，雖排除了可對每1位元變更資料之功能，但因胞面積 -6 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公芨） I I I 訂 經濟部智慧財產局員工消費合作社印製 A7 4 6 2 13 3 B7_ 五、發明說明（4 ) 縮小而可達成大的記憶體容量，有利於製品之低成本化之 故，基於此構想而誕生了快閃EEPROM。 快閃EEPROM之詳細内容記載於例如文獻2(F. Masuoka et al., "A New Flash EEPROM cell using triple polysilicon technology," IEDM Technical Digest, pp. 464-467 Dec. 1984)。 圖69表示快閃EEPROM之記憶胞之構造。 快閃EEPROM之記憶胞與紫外線抹除型EEPROM之記憶 胞相同，具有控制閘及浮動閘。快閃EEPROM之資料程式 化係與紫外線抹除型EEPROM相同，藉由將熱電子注入浮 動閘而進行。抹除係與位元組型EEPROM，利用F N通道現 象，藉由將電子自浮動閘予以拔取而進行。 於快閃EEPROM中，個別的看記憶胞之情況下之抹除動 作，雖與位元组型EEPROM相同，但看記憶胞陣列梦體之 情沉下之動作，則與位元組型EEPROM完全相異。即，位 元组型EEPROM雖係以位元组單位進行資料之抹除，但快 閃EEPROM係將全位元一起抹除。藉由採用此種動作手 法，快閃EEPROM可實現1位元單位1個電晶體所成之記憶 胞部，可達成大的記憶體容量。 又，快閃EEPROM之資料之程式化係與紫外線抹除型 EPROM相同，可對每1位元進行。即，抹除係全位元可一 起進行程式化係可對每1位元進行，此點上快閃EEPROM與 紫外線抹除型EPROM係相同。 爲實現大的記憶體容量之記憶體晶片，基於上述快閃 本紙張尺度適用中國國家標準（CNS)A4規格（2丨0 X 297公釐）

In _-^i I s ^^1 ^^1 ^^1 1— nfl n I f a^i ^iv I I ^請先閱讀背面之注意事項再填寫本頁〉 經濟部智慧財產局員工消費合作社印製 462133 第88114727號專利申請案 A7 Αα Π - _中文說明書修正頁(90年8月)_Β7 牟'•月日修正/更正/補充 五、發明説明（5 ) EEPROM 提出了 NAND 型快閃 EEPROM。 NAND 型快閃 EEPROM 揭示於文獻 3 (F. Masuoka et al.， "New ultra high density EPROM and Flash EEPROM with NAND structured cell," IEDM Technical Digest, pp. 552-555 Dec. 1987)。 NAND型EEPROM之記憶胞陣列部如圖7 0及7 1所示，係 由NAND U(NAND單元）所構成，其係將複數個（例如16個） 記憶胞予以串聯成NAND S (NAND列（series))，於其兩 端，每端各接1個選擇電晶體者。 NAND型EEPROM不是對1個記憶胞，而是對1個NAND單 元，設置位元線導通部B 1 i C及源線即可。又，構成NAND 列（series)之複數之記憶胞係與相鄰的記憶胞彼此共有1個 擴散層之故，可大幅削減1位元單元之記憶胞尺寸，可實現 大的記憶體容量之記憶體晶片。 圖7 2表示NOR型快閃EEPROM。NOR型快閃EEPROM係 於位元線與源線之間配置1位元（1個）記憶胞。 上述NAND型快閃EEPROM自成本面觀之，其與NOR型 快閃EEPROM相比，可將胞尺寸做小之故，具有：位元單 位成本低，適用於大記憶體容量之檔案（File)記憶體之特 徵。又’自功能面觀之，NAND型快閃EEPROM與NOR型 快閃EEPROM相比，具有.：資料變更速度快，消耗電力低 之特徵。 -二 NAND型快閃EEPROM之功能面之特徵係在於變更資料之 方式（scheme)。即，在NAND型快閃EEPROM之情況下， 本紙杀又度適用中國固家榡準(CNS) A4規格(210X297公釐) 己2 1 3β8114727號專利申請案

Α7 、 . . … Β7 年’月ΰ §正./更正./補充 五'發明説明（6 ) 程式化及抹除’係藉由矽基板（通道）與浮動閘之間之電荷 之交換予以達成。 又，電荷之交換係利用FN通道現象。即，程式中必要之 電流係自矽基板（通道）向浮動閘流動之F Ν通道電流，與在 程式中利用熱電子之NOR型快閃EEPROM比較，NAND型 快閃EEPROM之消耗電流非常小。 64 MB (Mega Bit)NAND型快閃EEPROM之情沉下，可將 1頁（512位元）單位之程式可用2〇〇[〆s ]進行β該程式時間 比NOR型快閃EEPROM之1區塊單位之程式時間短。 表2為NAND型快閃EEPROM之特徵與NOR型快閃 EEPROM之特徵之比較表。 [表2] NAND NOR 優點 ① 寫入速度快 ② 抹除速度快 ③ 區塊尺寸小，檔案管理容易 ① 隨機存取快 ② 可對每一位元執行寫入 缺點 ① 隨^機存取慢 ② 無法對每一位元執行寫入 ① 寫入速度慢 ② 抹除速度慢 用途 硬碟、軟碟之置換、攜帶型終 端機(攜帶型終端機'聲音錄 音、電子靜止照相機)FAX/數據 機之資料記錄用 習知EEPROM領域之置換、控 制機器、PC之BIOS、行動電 話、HDD等之控制用記憶體 如表2所示，兩記憶體之優缺點呈互補關係。 關於用途，NAND型快閃EEPROM係以以區塊單位進行資 ________ 9 - 本紙張尺度適用中國國家標準(CNS) A4规格(210X 297公爱·） 4 6 2 13 3 A7 B7 五、發明說明（ 經濟部智慧財產局員工消費合作社印製 變更爲條件而被使用。例如，具有30萬像素之照相 機’照-張相片約需〇·5ΜΒ之記憶體容量，故㈣ναν〇 土央門EEPROM之1個區塊做成約〇 5 以上之記憶體容 量’則1張相片之資料可記憶於1個區塊中。於此情況下， 資料之抹除可以每-區塊爲單位予以進行。即，藉由抹除 1個區塊内之記憶胞之資料，便抹除掉了 m相片之資料。 另方面，N0R型快閃EEPROM係可進行i〇〇[ns]之高速 隨機存取（故，其廣泛應用作爲行動電料_程式用記 憶體。 •如此在非揮發性半導體記憶體之領域中’以EEpR〇M (白知型）'快閃EEPROM、NAND型快閃EEPROM之方向進 化，取代以位元單位進行資料變更之功能，而換以達成記 憶胞尺寸之縮小化，即達成了減低丨位元單位之成本（位元 成本）之目的。 惟’例如近年來受注目之非揮發性記憶體混載LSI(nonvolatile memory embedded LSI)被要求具備以位元單位 進行資料變更之功能。例如，於進行金錢之收入、支出等 笞理之枣統中所使用之I c卡中，在I c卡内的記億體使用 EEPROM，則即使在變更資料的一部分之情況下，亦不得 不以區塊單位進行抹除。因此，以位元單位進行資料變更 之功能’在此種系統中乃不可或缺者。 故’爲對應此種事態，可以位元單位進行資料變更之位 元型EEPROM有其必要性。惟，位元型EEPROM如上所 述，1位元單位之元件數多，對記憶體容量之增大或位元-10 - (請先閱讀背面之注意事項再填寫本頁) 裝 ϊ i i 訂· I ! -1---气！ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4 6 2 1 3 3 A7 B7____ 五、發明說明（8 ) 成本之減低上極爲不利s (請先閱讀背面之注意事項再填寫本頁) 現在，非揮發性半導體記憶體之主流係爲快閃EEprqm (NOR型、NAND型等）之故，若開發具有與快閃EEPROM 相同之製私及資料變更方式（scheme f〇r changing data)之位 元型EEPROM，便可以低廉之成本生產出合乎市場需求之 EEPROM * (發明之概要） 本發明係鑑於上述事項而研發者，其目的在提供一新穎 之非揮發性半導體記憶體，其可用與快閃EEPROM相同之 製程形成，又具有與快閃EEPROM相同之資料變更方式 (scheme for changing data )，且具有可以位元组單位進行資 料變更之功能。 本發明之非揮發性半導體記憶體，具有：記憶胞陣列： 其具有記憶胞單元，該記憶胞單元係由1個記憶胞，及將 其夾住之2個選擇電晶體所構成者；位元線：其係連接於 前述2個選擇電晶體中之一者；及感測放大器，其係連接 於前述位元線，具備閂鎖功能者：前述記憶胞具有堆閘 (stack gate)構造，其係具有浮動閘及控制閘者。 本發明之非揮發性半導體記憶體，具有：記憶胞陣列： 經濟部智慧財產局員工消費合作社印製 其具有第2記憶胞單元，該第2記憶胞單元係由：第丨記憶 胞單元，其係由1個記憶胞及將其夾住之2個選擇電晶體所 構成者：及複數個記憶胞所構成者；位元線：其係共通連 接於前述第1及第2記憶胞單元者；感測放大器：其係連接 於前述位元線，具備閂鎖功能者；前述第1及第2記憶胞單 -11 - 本紙張尺度適用中國國家標準（CNSM4規格⑽X 297公爱） 4 6 2 1 3 3 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（） 凡内之記憶胞，各係具有堆閘構造，其係具有浮動閘及控 制閉者。 前述第2記憶胞單元係爲以下單元中之一者，即：前述複 數個記憶胞串聯成之NAND單元、或前述複數個記憶胞並 聯成之AND單元或DINOR單元。 知述2個選擇電晶體係具有與前述記憶胞相同之構造者。 即前述2個選擇電晶體係具有管閘構造。惟，實際上具有 閘極功能者係僅有構成管閘構造之上層及下層中之下層。 又’本發明之非揮發性半導體記憶體具備一程式化機 構：其係在前述記憶胞陣列中，對連接於被選擇之控制閘 線及自1頁分之記憶胞之資料由前述感測放大器予以讀 入，於前述感測放大器中，對於前述一頁分之資料中之前 述被選擇的記憶胞所對應之資料，進行資料改窝，將前述 一頁分之記憶胞之資料予以抹除，將前述感測放大器之資 料於前述1頁分之記憶胞予以程式化。 對應於前述被選擇之記憶胞之資料係爲頁資料或硬體資 料。 ’ 本發明之非揮發性丰導體記憶體具有··記憶胞陣列：其 係由包含記憶胞之記憶胞單元所構成；位元線：其係連接 於前述記憶胞單元；感測放大器：其係連接於前述位元 線，具備問鎖功能者；及程式化機構：其係在前述記憶胞 陣列中，對連接於被選擇之控制閘線之自1頁分之記憶胞 T所選擇之記憶胞，進行資料變更之情況下，將前述i頁 分之記憶胞之資料由前述感測放大器予以讀入，於前述感 -12- 本紙張尺㈣帛令國國家標準（CNS)A4規格⑵G x 297公餐） (請先閱讀背面之注意事項再填寫本頁) 裝--------訂---------f 4 S 2 1 3 3 A7 ______B7 10 五、發明說明（） 測放大器中，對於前述—頁分之資料中之前述被選擇的記 憶胞所對應（資料’進行資料改寫，將前述_頁分之記憶 胞之資料予以抹除，將前述感測放大器之資料於前迷i頁 分之記憶胞予以程式化。 本發明之非揮發性半導體記憶體，具有：記憶胞陣列： 其具有依FN通道電流進行資料之程式化之記憶胞；位元 線：其係連接於前述記憶胞；感測放大器：其係連接於前 述位元線，具備閃鎖功能者；及電位施加機構：其係在對 連接於被選擇之控制閑線之丨頁分之記憶胞，同時進行資 料程式化之情況下’對形成有前述1頁分之記憶胞之井施 加第1電位，對前述丨頁分之記憶胞之控制閘施加第2電 位，對前述1頁分之記憶胞中實行程式化之被選擇之記憶 胞所連接之k元線施加前述第i電位，及對前述丨頁分之記 憶胞中不實行程式化之非選擇之記憶胞所連接之位元線施 加前述第1及第2電位之中間電位者。 本發明之非揮發性半導體記憶體，具有：記憶胞陣列： 其係由配置成矩陣狀之複數之記憶胞單元所構成者；主控 制閘線：其係於前述記憶胞陣列上向列方向延伸者；主控 制閘驅動器：其係配置於前述主控制閘線之一端者；副控 制閘線：其係連接於配置於前述列方向之該記憶胞單元内 之1頁分之έ己憶胞中之複數之記憶胞者；及副控制閘驅動 器：其係配置於前述主控制閘線與前述副控制閘線之間 者。 前述複數之記憶胞單元之每一個，係由：1個記憶胞及2 -13- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閲讀背面之注意事項再填寫本頁) -裝 經濟部智慧財產局員工消費合作社印製 “2133 A7 -----------B7___ 五、發明說明（11 ) 個選擇電晶體所構成者，該2個選擇電晶體係於該記憶胞 兩端，以一端一個之方式連接者〇 本發明之非揮發性半導體記憶體更具備：2條選擇閘線； 其係連接於配置於前述列方向之該記憶胞單元内之該2個 選擇電晶體之閘極者：及選擇閘驅動器：其係於前述2條 選擇閘線之一端，與前述控制閘驅動器接近配置者。 本發明之非揮發性半導體記憶體更具備副譯碼器：其係 將位址信號予以譯碼，輸出控制信號者；前述副控制閘驅 動器係由MOS電晶體所構成者，該m〇s電晶體係連接於前 述主控制問線及前述副控制閘線之間，於閘極被輸入前述 控制信號者。 本發明之非揮發性半導體記憶體更具備副譯碼器：其係 將位址信號予以譯碼，對前述副控制閘線施加預定之電位 者；前述副控制閘驅動器係由M〇s電晶體所構成者，該 MOS電晶體係連接於前述副控制閘線及前述副譯碼器之 間，於閘極被輸入前述主控制閉線之電位者。 本發明之非揮發性半導體記憶體更具備程式化機構：其 係在對#配置於前述列方向之記憶胞單元内之1頁分之記 憶胞中所選擇之記憶胞進行資料變更之情沉下，將連接於 前述副控制閘線之複數之記憶胞之資料讀入具閂鎖功能之 感測放大器，於前述感測放大器中對前述複數之記憶胞之 資料中之前述被選擇之記憶胞所對應之資料進行資料改 寫，將連接於纟’j述副控制閘線之前述複數之記憶胞之資料 予以抹除’將前述感測放大器之資料於前述副控制閘線所 -14- 本紙張尺度適用中國國家標準（CNS)A4規格（2】0 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝·11 訂---------， 經濟部智慧財產局員工消費合作社印製 2 13 3

發明說明（ 經濟部智慧財產局員工消費合作社印製 連接之前述複數之記憶胞中予以程式化者。 本發明I非揮發性半導體記憶體更具備 程式化機構：其 係在對於配置於前述列方向之記憶胞單元内之^頁分之記 f胞中所選擇之憶胞進行資料變更之情況下，將連接於 則述王控制H i頁分之記憶胞之資料讀人具閃鎖功能 《感測放大器’於'^述m大器巾對連接於前述副控制 閘.'桌之複數（憶胞之資料巾之前述被選擇之記憶胞所對 應（資料進行#料改窝，將連接於前述副控制開線之前述 複數之記憶胞之資料予以抹除，將前述感測放大器之資料 中之連接於前述副控制開線之前述複數之記憶胞所對應之 資料，於連接於前述職制料之前述複數之記憶胞中予 以程式化者。 前述副控制閘線上連接有η(η爲自然數）位元組之記憶 胞，前述進行改寫之資料係爲位元組單位之資料。 在將連接於前述副控制閘線之前述複數之記憶胞定義爲 區塊之隋况下，於前述主控制閘線連接複數之區塊，對於 每η個（η爲自然數）區塊進行資料之讀取、抹除或程式化/ 本發明之非揮發性半導體記憶體，其特徵在於：具備： 圯憶胞陣列：其係由配置成矩陣狀之複數之記憶胞單元所 構成者；第1及第2主控制閘線：其係於前述記憶胞陣列上 向列方向延伸者；第！主控制閘驅動器：其係連接於前述 第I主控制閘線之一端者；第丨副控制閘線：其係連接於前 述複數之記憶胞單元中配置於第丨列内之記憶胞單元内之 圮憶胞者；第1副控制閘驅動器：其係配置於前述第t主控 (請先閱讀背面之注意事項再填寫本頁) I --- --------- I I I I I ^ -15 1 33 五 發明說明（ 13 連接於前，二弟1副控制間線之間者：第1選擇閘線：其係 選擇hH1列内之記憶胞單元内之選擇電晶體者；第1 / 器：其係連接於前述第1選擇閘線之—端者： —去王f問驅動11 :其係連接於前述第2主控制閘線之一 场，2剎控制閘線：其係連接於前述複數之記憶胞單 共丨π配置於第2列内之記憶胞單元内之記憶胞者；第2副控 r驅動器·其係配置於前述S 2主控制閘線與前述第2副 控制閘線，間者；第2選擇閘線：其係連接於前述第2列内 '隐胞單元内之選擇電晶體者；及第2選擇閘驅動器： 其係連接於前述第2選擇閘線之―端者；前述第丨主控制閉 驅動器與前述第！選擇閉驅動器，係配置於前述記憶胞陣 =之前述列方向之—端：前述第2主控制開驅動器與前述 第2選擇閘驅動器，係配置於前述記憶胞陣列之前述列方 向之另一端。 、本發明之非揮發性半導體記憶體，其特徵在於：具備： 圮憶胞陣列：其係由配置成矩陣狀之複數之記憶胞單元所 構成者；第1及第2主控制閘線：其係於前述記憶胞陣列上 向列方向延伸者；第1副控制閘線：其係連接於前述複數 之1己憶胞單疋中配置於第1列内之記憶胞單元内之記憶胞 者：第1副控制閘驅動器：其係配置於前述第1主控制閘線 與前述第1副控制閘線之間者；第1選擇閘線：其係連接於 前述第1列内之記憶胞單元内之選擇電晶體者：第1選擇閘 驅動器：其係連接於酌述第1選擇閘線之一端者；主控制 閘驅動器：其係連接於前述第1及第2主控制閘線之—端 16- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱）

請 先 閱 讀 背 面 之 注 丨意 事 項 1 再 填 I裝 頁I 訂 經濟部智慧財產局員工消費合作社印製

經濟部智慧財產局員工消費合伟社印製 者；第2副控制閘線：其係連接於前述複數之記憶胞單元 中配置於第2列内之記憶胞單元内之記憶胞者；第2副控制 閘驅動器：其係配置於前述第2主控制閘線與前述第2副控 制閘線之間者；第2選擇閘線：其係連接於前述第2列内之 記憶胞單元内之選擇電晶體；及第2選擇閘驅動器：其係 連接於前述第2選擇閘線之一端者；前述第丨主控制閘驅動 器與前述第1、第2選擇閘驅動器’皆係配置於前述記憶胞 陣列之前述列方向之一端；前述第丨記憶胞單元與前述第2 1己憶胞單元係於行方向互相鄰接者。 本發明之非揮發性半導體記憶體，其特徵在於具備：記 憶胞陣列：其係具有第丨及第2記憶胞單元者，該第丨及第2 圯憶胞單元係由1個記憶胞與將其夾住之2個選擇電晶體所 構成者；第1位元線：其係連接於前述第】記憶胞單元内之 2個選擇電晶體中之一者；第2位元線：其係連接於前述第 2記憶胞單元内之2個選擇電晶體中之一者；及感測放大 器.其係連接於前述第1及第2位元線，具有閂鎖功能者。 本發明之非揮發性半導體記憶體，其特徵在於具備：記 憶胞陣0 :其係具有記憶胞單元者，該記憶胞單元係由複 數個記憶胞與將其夾住之2個選擇電晶體所構成者；位元 線：其係連接於前述2個選擇電晶體中之一者；感測放大 器：其係連接於前述位元線，具有閂鎖功能者；及電位施 加機構：其係在程式化動作時，對被選擇之控制閘線施加 比電源電位高之程式化用之高電位；對非選擇之控制閘線 知•加前述電源電位，或讀取動作時施加至非選擇之控制閘 -17- 本紙張尺度適用中關家標準（CNS)A4規格⑵G X 297公爱） ---.---------I Μ--------訂---------f* 1 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 462133 A7 ______B7____ 15 五、發明說明（） 線之讀取電位者。 前述記憶胞單元係包含例如2個記憶胞。前述複數個記憶 胞各具有管閘構造，其係具有浮動閘及控制閘者3 前述2個選擇電晶體係各具有與前述複數個記憶胞相同之 構造者a 本發明之非揮發性半導體記憶體具備程式化機構：其係 在前述記憶胞陣列中，對連接於被選擇之控制閘線之1頁 为之ί己憶胞中所選擇之記憶胞進行資料變更之情況下，將 前述i頁分之記憶胞之資料讀入前述感測放大器，於前述 感測放大器中對前述1頁分之資料中之前述被選擇之記憶 胞所對應之資料進行資料改寫，將前述^頁分之記憶胞之 資料予以抹除，將前述感測放大器之資料於前述丨頁分之 記憶胞中予以程式化者。 本發明之非揮發性半導體記憶體更具備程式化機構：其 係於前述1己憶胞陣列中，對連接於被選擇之控制閘線之（ 頁分之記憶胞中所選擇之記憶胞進行資料變更之情況下， 將前述1頁分之記憶胞之資料讀入前述感測放大^广於前 述感測放大器中對前述丨頁分之資料中之前述被選擇之記 憶胞所對應之資料進行資料改寫，將前❾頁分之記憶胞 之資料予以抹除’將前述感測放大器之資料於前㈣分 之記憶胞中予以程式化者。 ' 前述電位施加機構在前述程式化動作時，對前述被選 之控制閑線及前述非選擇之控制閉線，施加前述電源電位 或前述讀取電位後，僅使前述被選擇之控制間線之電位升 ί請先閱讀背面之注意事項再填寫本頁} -----------------f

462133 第88114727號專利申請案 A7 .丨, _中文說明書修正頁(90年8月)_B7 年·月 曰修正/更正/補充 五、發明説明（16 ) 高至前述程式化用之高電位。 (圖式之簡單說明） 圖1A :本發明之位元組型EEPROM之記憶胞單元之表示 圖。 圖1 B :圖1 A之I -1線剖面圖。 圖2 :圖1之等效電路表示圖。 圖3 :本發明之位元組型EEPROM之記憶胞陣列表示圖。 圖4 :與記憶胞之資料對應之閘極電壓與胞電流之關係表 示圖。 圖5 a及5 b :資料讀取時施加至記憶胞單元之電位表示 圖。 圖6 :與記憶胞之資料對應之臨限值電壓分布之一例之表 示圖。 圖7 :與記憶胞之資料對應之臨限值電壓分布之其他例之 表示圖。 圖8 :本發明之位元組型EEPROM之主要部分之方塊圖。 圖9 :圖8之感測放大器之一例之表示圖。 圖1 0 :本發明之位元組單位之改寫動作之流程圖。 圖U :圖10之順序之資料讀取時之樣子之表示圖。 圖12 ^圖10之順序之位元組_資料之改寫（overwrite)時之 狀態表示圖。 圖1 3 :圖1 0之順序之頁抹除日，之樣子之表示圖。 圖1 4 :圖1 0之順序之頁程式化時之樣子之表示圖。 圖1 5 :本發明之頁單位之改寫動作（data change operation _-19-_ 本紙張尺度適用中國B家標準(CNS) A4規格(210X 297公釐） 經濟部智慧財產局員工消費合作社印製 遠 62 1 33 A7 ______B7_____ 五、發明說明（17 ) for page data)之波形圖。 圖16 :本發明之頁單位之改寫動作之波形圖。 圖1 7 :本發明之位元组單位之改寫動作之波形圖。 圖1 8 :本發明之位元組型EEPROM之記憶胞陣列之變形 例表示圖。 圖1 9 :本發明之位元组型EEPROM之記憶胞陣列之變形 例表示圖。 圖2 0 :管閘型記憶胞之程式動作時之樣子表示圖a 圖2 1 :管閘型記憶胞之抹除動作時之樣子表示圖。 圖2 2 :本發明之位元组型EEPROM之記憶胞陣列之變形 例表示圖。 圖2 3 :本發明之位元组型EEPROM之一例之表示圖。 圖24 :圖23之記憶胞陣列之表示圖。 圖25 :本發明之位元組型EEPR〇m之其他例之表示圖。 圖2 6 :圖2 5之記憶胞陣列之表示圖。 圖27 :本發明之位元组單位之改寫動作之表示圖。 圖28 :圖23之EEPROM之變形例表示圖。 . 圖29 :_圖28之預譯碼器之一例之表示圖。 圖30 :圖28之列譯碼器及驅動器之一例之表示圖。 圖3 1 :圖2 8之記憶胞陣列之1列之表示圖。 圖32 :本發明之位元組單位之改寫動作表示圖。 圖33 :本發明之位元组單位之改寫動作表示圖。 圖34 ·記憶胞陣列區域之井之配置之一例之表示圖。 圖3 5 :圖3 1之記憶胞陣列之變形例表示圖。 -20- 本纸張又度適用中國國家標準（CNS)A4規格（210 x 297公S ) (請先閱讀背面之注意事項再填寫本頁) -裝----I---訂 *--------Φ 4 6 2 13 3 第88U4727號專利申請案 A7 _中文說明書修正頁(90年8月)_B7 ’年~ ^卩修疋/更疋/補充 五、發明説明（18 ) 圖36 :圖28之EEPROM之變形例之表示圖。 圖3 7 :圖3 6之記憶胞陣列之相互鄰接之2列之表示圖。 圖3 8 :使用差動型感測放大器之系統之例之表示圖。 圖3 9 :於複數之位元線設置1個感測放大器之系統之例之 表示圖。 圖40 :圖28之EEPROM之變形例之表示圖。 圖4 1 :圖4 0之預譯碼器之一例之表示圖》 圖4 2 :圖4 0之列譯碼器及驅動器之一例之表示圖。 圖4 3 :圖4 0之記憶胞陣列之相互鄰接之2列之表示圖。 圖4 4 :副譯碼器之配置例之表示圖。 圖45 :使用本發明之EEPROM之一例之表示圖。 圖46 :使用本發明之EEPROM之一例之表示圖。 圖47 :使用本發明之EEPROM之一例之表示圖。 圖48 : NAND型EEPROM之程式化時之表示圖。 圖4 9 :表示NAND型EEPROM之資料程式動作之波形 圖。 圖50 :本發明之位元组型EEPROM之記憶胞單元之表示 圖。 圖5 1 .圖5 0之寺效電路之表不圖。 圖52 :抹除動作時施加至記憶胞單元之電位之表示圖。 圖5 3 :程式動作時施加至記憶胞單元之電位之表示圖。 圖54 :讀取動作時施加至記1 意1胞單元之電位之表示圖。 圖5 5 :記憶胞之資料所對應之閘極電壓與胞電流之關係 之表示圖。 _-21 -_ 本紙張尺度適用t國國家標準(CNS) A4规格(210x297公釐） 裝 訂 4 6 2 1 3 3 第88114727號專利申請案 A$0.心，Ί 中文說明書修正頁(90年8月） B7 ：…’了 r W充 五、發明説明（19 ) 圖56 :表示本發明之位元組型EEpR〇M之主要部分之方 塊圖。 圖57 :圖56之記憶胞陣列之電路構造之表示圖。 圖5 8 :圖5 6之感測放大器之一例之表示圖。 圖59 :本發明之位元组單位之改寫動作之流程圖β 囷60 :感測放大器之節點Qb之樣子之表示圖。 圖61 :表示本發明之頁單位之改寫動作之波形圖。 圖62 :表示本發明之頁單位之改寫動作之波形圖。 圖63 :表示本發明之位元組單位之改寫動作之波形圖β 圖6 4 :本發明之位元組型EEPROM之記憶胞陣列之變形 例之表示圖。 圖6 5 :習知之位元組型EEPROM之記憶胞之表示圖。 圖66 :圖65之LXVI-LXVI線之剖面圖。 圖67 : FN通道電流之機構之能量帶域圖。 圖6 8 :習知之位元組型EEPROM之記憶胞之表示圖。 圖69 :習知之位元組型EEPROM之記憶胞之基本構造表 示圖。 圖70 : NAND型快閃EEPROM之NAND單元之表示圖。 圖71 ·圖70之等效電路之表示圖。 圖72 : NOR型快閃EEPROM之記憶胞之表示圖。 元件符號說明 ST 1 ' ST2選擇電晶體 -&Li 位元線 CGL 控制閘線 SL 源線 SSL、GSL選擇閘線 II、12 CMOS反相器 ^_ - 22- 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐） A7 9M· B7 >r-. ,

4 6 2 號專利中請案 _中文說明書修正頁(90年8月） 五、發明説明（19a ) Μ 1〜 8 NMOS電晶體 BLKi.j 區塊 Q 閂鎖節點 bCB 放電控制信號 φ 12 控制信號 Ml 、 M2 . - 、 Me 、 PDO 、PD 1、PD2 ...預譯碼 MCI、 M C 2 ·.記憶跑 器 NAND U NAND單元 RD0 、RD1、RD2 ...列譯 NAND S NAND 列 碼器 BLiC 位元線導通部 10a 控制閘線 2 1a 浮動閘 10b 位元線 2 1 閂鎖電路 11 記憶胞陣列_ 22a 通道氧化膜 12 列譯碼器· 23a 控制閘 12a 預譯碼器 25 指令暫存器 12b 列譯碼器 26 指令譯碼器 12c 控制閘、選擇閘驅 27 信號產生電路 動器 28 副控制閘驅動 13 感測放大器 29 副譯碼器 14 行譯碼器 32 NAND電路 15 行選擇電路 33 反相器 16 升壓器 34 升壓器 17 控制電路 .35 ' 36 N通道MOS電晶 18 資料輸出入緩衝器 體 19 位址暫存器- … 3P7 主控制閘驅動器 20a N+汲 3 8 選擇閘驅動器 20 感測放大器 4 1 晶片 22a- 本纸掁尺度逋用中國國家標準(CNS) A4規格(21〇x 297公衰） ά η ? ] 3 3 第88114727號專利申請案 A7(H -:. _中文說明書修正頁(90年8月)_B7_ 五、發明説明（） 42a ' 42b 記憶體電路 (實施例之說明） 以下參照圖面詳細說明本發明之非揮發性半導體記憶 體。 圖1A及圖1B表示本發明之位元組型EEPROM之記憶胞。 -22b- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 裝 訂 B? 釣8Γ14727號專利申請案 中文說明書修正頁(90年8月） 五、發明説明（20 ) 圖2表示圖1A及圖1B之記憶胞之等效電路。圖3表示記憶 胞陣列之整體之電路構造。 記憶胞M C具有控制閘及浮動閘，與快閃EEPROM之記憶 胞之構造相同。記憶胞MC兩端中，一端連接有選擇電晶體 ST1，另一端連接有選擇電晶體ST2。選擇電晶體ST1係經 由位元線導通部B C連接於位元線，選擇電晶體S Τ2係連接 於源線SL。 由記憶胞M C及選擇電晶體S Τ 1、S Τ 2構成1個記憶胞單 元，記憶胞陣列係由配置成陣列狀之複數之記憶胞單元所 構成。 由配置於列方向之複數之記憶胞單元，構成1個區塊。於 1區塊内，配置有向列方向延伸之1條控制閘線CGL。連接 於1條控制閘線CGL之記憶胞總稱為1頁。 抹除動作可對每一頁進行。對記憶胞進行之程式化及讀 取等各動作，亦可藉由在每一行設置具閂鎖功能之感測放 大器，對1頁同時進行。惟，資料之輸出入係例如對每一位 元順序進行。 又，依此種構造，可進行位元組單位之資料改寫動作 (data change operation for bite data) ° 本發明之位元組型EEPROM依其構造，可視為於NAND 型快閃EEPR0M中，將1個NAND單元内之記憶胞做成1個 者。惟，本發明之位元组型iEPROM，在機能上，與 NAND型快閃EEPR0M大不相同。關於此點以動作之說明 予以詳述。 _-23-_ 本紙張尺度適用中國囡家標準(CNS) A4規格(210X297公釐） 2 13 3 A7 B7 21 五、發明說明（） 以下説明本發明之位元组型EEPROM之構造上之長處。 本發明之位元組型EEPROM之記憶胞部，與NAND型快閃 EEPROM之記憶胞部相比，僅於構成1個單元之記憶月包之數 量有異β故，本發明之位元組型EEPROM，可直接採用 NAND型快閃EEPROM之製程之故，可進行以位元组爲單 位之抹除外，可增大記憶體之容量且可減低生產成本。 例如在設計規則爲0.4 [ " m ]之情況下，1個記憶胞之面積 (短邊長ax長邊長b)因短邊長a爲1.2[只m]，長邊長b爲 3.2[jum]之故，而成爲3.84[jum2]。另一方面，如圖65及 圖6 6所示之習知之位元組型EEPROM在設計規則爲0.4 [ μ m ]之情況下，一個記憶胞之面積爲3 6 [" m2 ] 3 即，關於記憶胞陣列部，即使依單純的計算，本發明之 位元组型EEPROM與習知之位元組型EEPROM相比，亦可 實現約1 0倍之記憶體容量。 又，本發明之位元組型EEPROM可用與NAND型快閃 EEPROM相同之製程製造之故，亦可輕易應用於邏輯混載 非揮發性記憶體。 又，本發明之位元組型EEPROM之記憶胞係與NAND型快 閃EEPROM之記憶胞之構造相同之故，對於一個記憶胞而 言，其直接採用快閃EEPROM之資料變更方式（data change scheme)，及利用FN通道現象之資料變更方式3 惟，對記憶胞陣列整體觀之，本發明之位元组型 EEPROM可進行位元組單位之資料改寫動作（data change operation for bite data)，即可進行位元組抹除（bite erase) -24- 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐) (請先閱tl背面之注意i項再填寫本頁) I I It ί I 一-SJt If *1 · 經濟部智慧財產局員工消費合作杜印製 4 6 2 1 3 3 第88114727號專利申請案 A7沘. _中文說明書修正頁(90年8月） B7 五、發明説明（22 ) 之點，係與NAND型快閃EEPROM相異。 以下依序說明本發明之位元組型EEPROM之抹除動作、 程式化動作及讀取動作。 抹除動作時’所選擇（selected)之區塊之控制閘（字元 線）CGL被施加接地電位，非選擇（unse〗ecte(j)之區塊之控 制閘CGL被設定為浮動狀態。 其後’將例如2 1 [ V ]、3 [ m s ]之抹除脈衝施加至體塊 (bulk)。此處，體塊係指形成於矽基板之井，記憶胞河(：及 選擇電晶體S T 1、s T 2全部係形成於該井中。 抹除脈衝被施加至體塊後，被選擇之（selected)區塊之記 憶胞M C ’在體塊與控制閘之間被施加抹除電壓（2 I [ v ])， 浮動閘中之電子因FN(Fowler-Nordheim)通道現象向井移 動。於是’記憶胞之臨限值電壓成為-3 [V]左右， 本發明之位元型EEPROM在抹除動作中，記憶胞之臨限 值電壓之絕對值亦可不將變成極端大的過度抹除（〇ver erase)視為問題。故，於1個抹除脈衝，臨限值電壓係在成 為-3 [ V ]左右之條件下進行抹除動作，可縮短抹除時間（在 進行確認臨限值電壓是否不到預定值之判別動作之情況 時’亦需將其所需之時間包含在内）。 本發明之位元型EEPROM可不將過度抹除視為問題之理 由係在於1個記憶胞MC之兩端連接有選擇電晶體ST1、 ST2之故"即，在資料讀取時，雖必須將非選擇 (unselected)記憶胞經常設為off狀態，將被選擇（selected) 記憶胞因應資料設為ON或OFF狀態；但若設置過度抹除則 ____-25- 本紙張尺度迷用中圉S家標準(CNS〉A4規格(210 X 297公釐） 裝 π 4 6 2 13 3 A7 B7 五、發明說明（） 係將該非選擇（unselected)記憶胞設爲ON狀態。若設置選 擇電晶體ST 1、ST2，則即使非選擇（unse丨ected)記憶胞爲 ON狀態，非選擇（unselected)記憶胞之資料不會被導至位 元線之故，記憶體的動作不會有問題。 在抹除動作時，非選擇（unselected)記憶胞之控制閘CGL 係被設定爲浮動狀態。故，非選擇（unselected)區塊之記憶 胞MC，即使體塊（井）之電位上升，藉由控制閘CGL與體塊 之電容耦合，控制閘CGL之電位亦上升之故，不會進行資 料之抹除。 控制閘CGL係由聚矽、聚矽與金屬矽化物之積層所構 成。又，控制閘CGL係經由金屬配線連接於字元線驅動用 MOS電晶體之源極。故，在控制閘連接有：字元線驅動用 電晶體之源極之接合電容、源極與閘極之重疊電容、控制 閘與金屬配線間之電容、及控制閘與體塊（井）間之電容 等。 即使在該等電容中，控制閘與體塊（井）間之電容亦爲特 別大。即，控制閘與體塊之間之耦合比係爲約0.9非常大之 故，非選擇（unselected)區塊之記憶胞MC，藉由控制閘 CGL與體塊之電容耦合，可防止FN通道電流流動。 抹除判別係檢知，例如被選擇（selected)區塊内之全部記 憶胞之臨限値電壓是否在-1 [ V ]以下。在本發明中，如上 所述，過度抹除並不成爲問題之故，過度抹除之檢知並非 必要。又，若在可確實將臨限値電壓降低至- 3[V]左右之 條件下進行抹除，則可省略判別動作。 -26- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) n n n· 一OJI n n ft ^^1 I * 經濟部智慧財產局員工消費合作社印製 462133 « Λ ‘ Β7 _._ + 24 五、發明說明（） 在” 0 "程式化動作時，設定被選擇（selected)區塊之位元 線側之選擇電晶體S T 1爲〇 N狀態、源線側之選擇電晶體 S T 2爲OFF狀態’對程式執行0 ”程式化）之記憶胞。設位 元線BLi爲0 [ V ] ’對程式禁止（”丨，，程式化）之記憶胞，設位 元線BLi爲電源電位VCC(例如3.3[V])。 執行程式之記憶胞之通道（channe丨）被自位元線BLi經由 選擇電晶體ST1施加電位〇[V] ^故，執行程式之記憶胞之 通道電位成爲接地電位。 又’於被選擇（selected)字元線（控制閘）施加程式電位， 則在連接於被選擇（selected)字元線之被選擇（seleeted)記 億胞中，程式執行之記憶胞之浮動閘與通道之間，產生極 大的電位差。故，程式執行之記憶胞依F N通道現象，電子 自通道向浮動閘移動。 另一方面，於禁止（inhibit)程式之記憶胞中，通道被充 電至電源電位VCC，且被設定爲浮動狀態。若對被選擇 (selected)字元線（控制閘）施加程式電位，則藉由控制閘、 浮動閘、通道、體塊（井）之串聯電容結合，通道電位亦自 動的被引導（boot)。 故，連接於被選擇（selected)字元線之程式禁止之記憶胞 之浮動閘與通道之間’不會產生大的電位差，電予亦不會 自通道移動至浮動閘。 如上述，對於禁止（inhibit)程式之記憶胞，藉由將控制 閘與通道間之耦合比做成較大’且充分的進行通道之充 電’便可將對被選擇（selected)字元線施加程式電位時之通 -27- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讚背面之注意事項再填寫本頁) -裝--------訂---------气！ 經濟部智慧財產局員工消費合作社印製 4 13 3 A7 B7 25 ------- 五、發明說明（） 道電位（禁止程式電位）做成非常高。 控制閘與通道間之耦合比B可由下列算出。 B = Cox/(Cox + Cj) 此處Cox係控制閘與通道間之閘電容之總和，Cj係記憶 胞之源極與汲極之接合電容之總和。 記憶胞之通道容量係該等問電容之總和c〇x與接合電容 之總和Cj之合計6 又’選擇電晶體之閘極與源極之重疊（〇verUp)電容位 元線與源、汲間之電容等，與通道電容相比係非常小之 故，此處予以忽略。 讀取動作時，將位元線充電至預充電電位後，如圖4及圖 5所示，對被選擇（selected)記憶胞之控制閘（被選擇 (selected)子元線）施加0[V]、對被選擇（seiecte(j)記憶胞兩 侧之選擇電晶體之閘極施加電源電位vcc、對非選擇 (unselected)記憶胞兩側之選擇電晶體之閘極施加〇 [ V ]。 此時，蜱選擇（selected)記憶胞兩側之選擇電晶體係成〇N 狀態，非選擇（unselected)記憶胞兩側之選擇電晶體係成 OFF狀態。 被選擇（selected)記憶胞中，資料” 1 ”被程式化之記憶 胞，即抹除狀態之記憶胞，其臨限値電壓係成負的耗損模 式之故，成爲0 N狀態，位元線電位下降。相反的，資料 "0 ”被程式化之記憶胞，其臨限値電壓係成加強 -28- 本纸張尺度適用中固國家標準（CNS)A4規格（210 X 297公釐） t;請先閱讀背面之注意事項再填寫本頁)

I n tu ·1 .^1 -^-51 n I 經濟部智慧財產局員工消費合作社印製 462133 A7 B7 26 五、發明說明（ (enhancement)模式之故’成爲OFF狀態，位元線電位維持 於預充電電位。 如此’資料”〇"、"Γ，之判斷可藉由胞電流是否自位元線 流至源線而進行a位元線之電位變化可由感測放大器予以 放大（檢知）。 依本發明之位元组型EEPR0M，記憶胞M C係被選擇電晶 體夾住之故，有以下之優點。 第一’將讀取電位設爲0[V]之情況下，如圖6所示，抹 除後或程式化後之臨限値電壓分布係成爲負（資料"1 ")或正 (資料”0”）即可。即，若設有區別，’丨"及，，〇"之判別（verify) 功能’則可不設檢知過度抹除或過度程式化之判別功能。 故’習知快閃EEPR0M所進行之複雜的判別便成爲不必要 者。又’本發明即使在過度抹除造成之負的臨限値電壓之 絕對値變大，或在過度程式化造成之正的臨限値電壓之絕 對値變大之情況下，亦可進行正常之讀取動作。故，可將 施加於閘氧化膜（通道氧化膜）之電場設定爲較高，縮短抹 除時間及程式時間。 第二’ _如ΝΑΝϋ型快閃EEPR0M般，抹除及程式化皆係藉 由利用FN通道（Tunnel)現象之浮動閘與通道（Channel)間 疋電荷進行交換。故，可將資料改窝動作（data change operation )之消耗電流抑制到非常小。於是，可增大1次資 料改寫動作所可同時變更資料之記憶胞之數量。 第二’本發明之位元組型EEpR〇M與naND型快閃 EEPROM相異，選擇電晶體之間之記憶胞僅有i個。即，於 -29- 297公釐） 1 1 ft I I n t I I I I > n ill — ϋ ^-DJ I n n n I ϋ 11^ I {請先閱讀背面之注意事項再填寫本頁) 經濟邠智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 462133 Λ η rt/ Β7____ 27 " 五、發明說明（） 選擇電晶體之間，被選擇記憶胞與非選擇記憶胞並斿混合 存在之故’在讀取時亦不需使非選擇記憶胞經常爲〇 N狀態 發揮通過（paSS)電晶體功能3故，不需要有用以防止過度 程式化之處置》 又’讀取時’因不需使非選擇記憶胞經常爲ON狀態之 故，在使被選擇記憶胞之控制閘爲〇 [ V ]進行讀取之情況 下，將非選擇記憶胞之控制閘亦設爲〇 [ v ]，可不考慮讀取 資料之保持率（Read Retenti〇n)。 即’習知NAND型快閃EEPROM係於選擇電晶體之間_聯 複數之記憶胞之故，讀取時，將被選擇記憶胞之控制閘設 爲0[V] ’將非選擇記憶胞之控制閘設爲Vread( = 4.5V)。此 即讀取資料之保持率縮小的原因。 本發明係於選擇電晶體之間僅連接丨個記憶胞之故，在讀 取時，設全部之記憶胞之控制閘爲〇[v]，依據記憶胞兩端 之選擇電晶體之〇 N / OFF，即可決定記憶胞之選擇/非選 擇。 又’因於位元線及記憶胞之間連接有選擇電晶體之故， 在謂取Bf，不需將非選擇記憶胞經常保持於〇FF狀態。 故’亦不需要有用以防止過度抹除之處置。 又’於’’0，，程式化時’不需對非選擇字元線（控制閘）施加 中間電位（程式電位之約丨/ 2之電位）。此乃因記憶胞與位元 線之間存在有選擇電晶體之外，選擇電晶體間之記憶胞亦 僅有1個之故β 又’即使不對非選擇字元線施加中間電位，亦可防止程 -30- 本紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公釐） (請先閲讀背面之注意事項再填寫本頁)

^1 ^1 ^1' n 11 I m^--eJ i ί 1 — I A7 B? 4 6 2 號專利中請案 中文說明書修正頁(90年8月） 五、發明説明（28 ) 式錯誤之故，程式之可靠性變高。又*可進行負單位（或位 元單位）之改寫。即使於讀取時，因無通過電晶體（pass transistor)之故，可使胞電流加大。故，可進行高速讀取， 讀取時之資料保持特性提升。 表3係表示上述抹除、程式化、讀取之各動作之選擇閘線 SSL、GSL、控制閘線（字元線）CGL、位元線BLi、胞源線 SL、胞P井之電位。 [表3]

抹除 寫入 讀取 選擇 位元線側之選 擇閘線SSL Vera X /3 vcc vcc 區塊 控制閘線CGL 0V Vprog OV 源線側之選擇 閘線GSL Verax 0 OV vcc 非選擇 位元線側之選 擇閘線SSL Verax β OV OV 區塊 控制閘線CGL Verax β OV OV 源線側之選擇 閘線GSL Verax β OV OV 位元 ”1"資料 Vera-Vb VCC VBL^OV 線 τ資料 Vera-Vb .- OV VBL 胞源線 Vera-Vb vcc OV 胞P井 Vera " ^ OV OV 於抹除動作中，選擇區塊之控制閘線CGL被設定為 本姝張尺度適用中國國家標準(CNS) A4规格(210X 297公釐） 31 - 4 6 2 1 3 3 A7 B7 29 ' " -- 五、發明說明（） 0[ V] ’非選擇區塊之控制閘線CGL及全部的選擇問線 SSL、GSL係被設定爲浮動狀態。 於該狀態中，若胞P井被施加例如2i[v]之抹除電位 Vera ’則浮動狀態之全部的選擇閘線SSL、GSL之電位及 非選擇區塊之控制閘線CGL之電位，因與胞p井之電容核 合，而成爲Vera X；?(惟，Θ爲賴合比）。 此處，若設爲0,8，則浮動狀態之全部的選擇閘線 SSL、GSL之電位及非選擇區塊之控制閘線CGL之電位將上 升至 16.8[ V]。 抹除動作時’由位元線BLi及連接於胞源線s L之N +擴散 層及胞P井所成之pn接合係於順方向有偏壓。因此，位元 線BLi及胞源線S L係被充電爲Vera - V b。又，V b係爲ρ η接 合之内建電位。 於程式動作中，連接於將” 1 ”資料予以程式化之選擇記憶 胞之位元線BLi，即連接於維持抹除狀態之選擇記憶胞之 位元線BU，係被設定爲電源電壓（例如3.3 [ V]) VCC，連 接於將"0"資料予以程式化之選擇記憶胞之位元線BLi，係 被設定&0[V]。 選擇區塊之位元線側之選擇閘線SSL，係被設定爲電源 電位VCC，胞源線侧之選擇閘線GSL，係被設定爲0 [v ] ’ 控制閘線CGL，係被設定爲程式電位（例如1 8 [ V ]) Vprog ° 非選擇區塊之選擇閘線SSL、GSL、控制閘線CGL、及胞 P井，係被設定爲〇[v]。 胞源線係被設定爲〇[V]。惟，將選擇區塊内之"Γ資料 -32· 本紙張尺度適用中國國家標準（CNS)A4说格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝 訂· 經濟部智慧財產局員工消費合作社印製 4 6 2 13 3 A7 B7 30 五、發明說明（） 予以程式化之記憶胞之通道電位，係由與控制閘線CGL之 電谷棋合而升壓，在因穿透（pUnch_tlirough)而造成胞源線 之漏電流問題之情況下，胞源線之電位以設定爲電源電位 VCC爲佳。 於讀取動作中，選擇區塊之選擇閘線SSL、G s L係被設 定爲電源電位VCC，控制閘線CGL，係被設定爲0 [ V]。在 於資料讀取前將位元線予以預充電之方式之情況下，位元 線BLi係被設定爲預充電電位（例如丨2 [ v ]) VBL ° 選擇記憶胞中記憶” 1 ·’資料者係成〇 N狀態而有胞電流流 動之故，位元線BLi被放電至〇 [ v ]。另一方面，選擇記憶 胞中記憶” 0 ”資料者係成OFF狀態而無胞電流流動之故，位 元線BLi係保持於預充電電位VBL。 於讀取動作中，在對選擇區塊之控制閘線CGL施加電源 電位（例如3 JV) VCC而欲進行讀取動作之情況下，將記憶 胞之臨限値分布設定如圖7即可。 表4係表示具有圖7之臨限値分布之情況之抹除、程式 化、讀取之各動作之選擇閘線SSL、GSL、控制閘線（字元 線）CGL、位元線BLi、胞源線SL、胞p井之電位， (請先Μ讀背面之注意事項爯填寫本真) -裝 "V ，έ |> H ·1 V ·. ^-5 經濟部智慧財產局員工消費合作社印製 -33- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) 4 6 2 13 3 A7 B7 31 五、發明說明（） [表4]

抹除 寫入 讀取 選擇 位元線側之選 擇閘線SSL VeraX β vcc vcc 區塊 控制閘線CGL ον Vprog vcc 源線側之選擇 閘線GSL Verax β OV vcc 非選擇 位元線側之選 擇閘線SSL VeraX β OV OV 區塊 控制閘線CGL Verax β OV OV 源線側之選擇 閘線GSL Verax β OV OV 位元 ”1”資料 Vera-Vb VCC VBL^OV 線 ”0”資料 Vera-Vb OV VBL 胞源線 Vera-Vb vcc OV 胞P井 Vera OV OV I 1 ---------- -裝 -------訂 * (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本發明如上所述，係於記憶胞兩端設有選擇電晶體之 故，抹除後（” 1 ”資料）之記憶胞之臨限値分布區域自正値跨 至負値亦_可。 圖8表示本發明之位元組型EEPROM之電路區塊之主要部 分。 該EEPROM如上所述，具有：記憶胞陣列1 1，其係將以 2個選擇電晶體夾住1個記憶胞之由3個元件所成之記憶胞 單元配置成矩陣狀者；控制閘線1 0 a，其係於記憶胞陣列 1 1上於列方向配置有複數條者；及位元線1 0 b，其係於記 -34- 本紙張尺度適用t國國家標準（CNS)A4規格（21〇χ 297公釐） 462133 A7 B7 32 - 五、發明說明（） 憶胞陣列1 1上於行方向配置有複數條者。 列譯碼器12係進行「列」’即控制間線1〇&之選擇者。 連接於所選擇之控制閘線10a之記憶胞之資料係被輸入至 感測放大器13，其係由設於每一行之具有資料閂鎖功能之 感測放大器所成者。行譯碼器丨4係進行「行」，即位元線 BLi之選擇者。 所選擇之行之感測放大器之資料，係經由資料輸出入緩 衝器18，被輸出至記憶體晶片之外部。被輸入至記憶體晶 片内部之資料，係經由資料輸出入緩衝器i 8，於閂鎖於所 選擇之行之具有閂鎖功能之感測放大器。 升壓器1 6係產生程式動作或抹除動作所必需之高電壓 者。控制電路1 7除了控制i己憶體晶片内部各電路之動作 外，並扮演1己憶禮晶片之内部與外部之介面之角色。控制 電路1 7包含順序（sequence)控制機構（例如可程式邏輯陣 列），其控制對記憶胞之抹除，程式化及讀取等各動作。 圖9表示圖8之感測放大器13中，連接於1條位元線BLi之 具閂鎖功能之感測放大器。 經濟部智慧財產局員工消費合作社印製 -------------裝--------訂· <請先閱讀背面之注意事項再填寫本頁) 感測放大器係以閂鎖電路2 1爲主體，其係由一方之輸出 成爲另一方之輸入之2個CMOS反相器11、12所成。閂鎖電 路2 1之閂鎖節點Q係經由行選擇用之NM0S電晶體Μ 8，連 接至I/O線=又，閂鎖節點Q係經由感測放大器切斷用之 "NMOS電晶體Μ4及位元線電位翻位（clamp)用之NMOS電晶 體Ml，連接至位元線BLi NMOS電晶體Ml、M4之連接節點係成爲感測節點 -35- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 4 6 2 1 3 3 A7 _____B7_____ 33 五、發明說明（）

Nsense 3感測節點Nsense上連接有預充電用之PMOS電晶 體M2及放電用之NMOS電晶體M3。預充電用之PMOS電晶 體M2係基於預充電控制信號Load，於預定期間内進行感 測節點Nsense之充電。放電用之NMOS電晶體M3係基於放 電控制信號DCB，將感測節點Nsense之電荷予以放電β 閂鎖電路2 1之閂鎖節點Q b上，連接有重設定用之NMOS 電晶體M5，其係用以基於控制信妩0 L 1將閂鎖節點Qb予 以強制性接地者。閂鎖電路2 1之閂鎖節點Qb上，連接有重 設定用之NMOS電晶體M6，其係用以基於控制信號0 L2將 閂鎖節點Qb予以強制性接地者。 重設定用NMOS電晶體M5、M6之共通源極，係經由感測 節點Nsense之電位所控制之感測用NMOS電晶體M7，連接 至接地。感測用NMOS電晶體Μ 7係與NMOS電晶體Μ 5 ' Μ6共同使用於閂鎖電路21之重設定用。 圖10表示本發明之位元組型EEPROM之位元組單位之改 寫動作（data change operation for bite data)之概略的流程 圖。 該流程圖所示之順序動作係由圖8之控制電路1 7所控 制。以下依該流程圖，説明位元组單位之資料改窝動作。 經濟部智慧財產局員工消費合作社印製 ---------- i--------訂· (請先閱讀背面之注意事項再填寫本頁) 成爲位元組改寫模式（bite data change mode)後，首先， 將連接於所選擇之控制閘線（字元線）之記憶胞之1頁分的資 料，讀出至感測放大器中（頁讀取）。接著於感測放大器將 該1頁分之資料予以閂鎖（步驟s T 1)。 次之將對應於以位址指定之行之位元组資料予以載入。 -36- 本紙張尺度適用中國國家標準（CNS_)A4規格（210 X 297公釐） 462133 A7 -----B7__ 五、發明說明（34 ) 該被載入之位元组資料被寫於感測放大器中所閂鎖之1頁 (請先閱讀背面之注意事項再填寫本頁) 分之資料中之進行資料改寫之位元组資料上（overwrite) (步驟ST2)。 ’人之’連接於所選擇之控制閘線之記憶胞之一頁分之資 料被同時抹除（頁抹除;)（步驟ST3)。於抹除後，對連接於 所選擇之控制閘線之各記憶胞進行抹除檢證，驗證抹除是 否已完全進行，是否未過度進行（步驟ST4、5)。 接著在1頁分之全部之記憶胞之臨限値到達特定範圍爲 止’反覆進行頁抹除及抹除檢證，在1頁分之全部之記憶 胞之臨限値到達特定範圍時（即抹除完畢），移至下一動作 (步驟ST3〜5)。 又’在對1條位元線僅存在1個具有閂鎖功能之感測放大 器之情況（僅有1頁分之情況），依抹除檢證之結果有可能會 破壞感測放大器之資料。故，在此情形下，不進行抹除檢 證’僅進行一次抹除便結束。 其後，對於連接於所選之控制閘線之記憶胞，將閂鎖於 感測放大器之1頁分之資料予以同時程式化（步骤ST6) 〇於 程式化彳笔，對連接於所選之控制聞線之記憶胞，進行程式 檢證’驗證程式是否完全進行、是否未過度進行（步骤 經濟部智慧財產局昊工消費合作社印製 ST7、8)。 接著在1頁分之全部之記憶胞之臨限値到達特定範圍爲 止，反覆進行頁程式化及程式檢證，在1頁分之全部之記 憶胞之臨限値到達特定範圍時（即程式完畢），結東位元组 單位之資料改寫動作（data change operation for bite data) 0 -37- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4 6 2 1 3 3 A'/ B7 35 五、發明說明（ 又，在使用高程式電位’以一次之程式脈衝進行一次程 式之情況下’亦可省略程式檢證步驟。 圖11至圖14表示圖10之主要步驟之所選擇之記憶胞之資 料及感測放大器之節點Q b (圖9)之狀態。 圖1 1表示連接於所選擇之控制閘線（字元線）之記憶胞之 1頁分之資料，被讀入至感測放大器之狀態。（對應於步驟 ST1)。 在記憶胞之資料爲"0 ”（臨限値電壓爲正値）之情泥下，位 元線BLi之電荷並不放電，而維持於預充電電位。故，圖9 之感測節點Nsense成爲電源電位VCC。控制信號0 l 2若設 爲電源電位VCC，則節點Q成爲接地電位vss，即成爲 "0" 〇 相反的’在記憶胞之資料爲” i ”（臨限値電壓爲負値）之情 /兄下’位元線BLi之電荷被放電。故，圖9之感測節點 Nsetise成爲接地電位VSS。控制信號0L2若設爲電源電位 VCC，則節點Q成對電源電位VCC，即成爲"1 ”。 圖1 2表示對於閂鎖於感測放大器之1頁分之資料中，以 位址指定_之位元組資料（S位元資料），進行資料之改寫之狀 態（對應於步驟ST2)。 圖1 3將連接於所選擇之控制閘線（字元線）之記憶胞之資 料予以抹除（頁抹除）之狀態（對應於步驟s 丁 3 )。依頁抹 除，連接於所選擇之控制問線之記憶胞之資料全部變成 14表示對於連接於所選擇之控制閘線（字元線）之記憶 -38 表纸張尺度適用中國國家標準（CNS>A4規格（21〇 x 297公《 t-I --------- •-裝--------訂_ (請先Ba讀背面之法意事項再填寫本買) 經濟部智慧財產局員工消費合作社印製 圖 4 62 13 3 A7 B7___ 36 五、發明說明（） 胞，將閂鎖於感測放大器之1頁分之資料予以程式化（頁程 式化）之狀態（對應於步驟ST6)。 如此，對於記憶胞陣列1 1，在動作上雖係爲頁單位之資 料改寫動作（data change operation for page data)，但實際 上則係進行位元組單位之資料改寫動作（data change operation for bite data) ° 次之參照圖1 5及圖1 6之時序表’以圖9之感測放大器之 動作爲中心，詳細説明頁程式化'程式檢證用之讀取動 作。 又’圖15及圖16表示將1個時序表分割爲2個後之各部分 表示圖，圖15之t5與圖16之t5表示相同時刻。即，圖15 之後半部波形與圖16之前半部波形有一部分重複。 自晶片外部輸入對晶片内部指示程式之指令後，程式動 作即開始。 首先，爲了重設感測節點Nsense，將控制信號DCB設爲 電源電位VCC。此時，MOS電晶體M3爲ON，感測節點 Nsense係被接地（11)。 經濟部智慧財產局員工消費合作社印製 ------------;裝--------訂. (請先閱讀背面之注意事項再填寫本頁) 又，將控制信號BLSHF亦與控制信號DCB相同之設爲電 源電位VCC後，MOS電晶體Μ 1爲Ο N，位元線BLi係被接 地。 在將程式資料載入感測放大器前，將資料閂鎖控制信號 必L 1設爲電源電位VCC ’將預充電控制信號Load設爲接地 電位VSS 3此時，MOS電晶體Μ5、Μ 7爲〇N，閂鎖電路 2 1之閂鎖節點Q b被強制接地，資料被重設定。即，在感測 39- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 462133 A7 _______B7_ 37 五、發明說明（） 放大器2 0之全部之感測放大器中，閂鎖電路2 1之閂鎖節點 Q爲電源電位VCC，閂鎖節點Qb爲接地電位VSS(t2)。 次之’程式資料自〗/〇線載入，資料被閂鎖入感測放大器 20之各閂鎖電路21，節點Q、Qb對應於載入資料而被設定 爲”、"L，，（t3)。 具體上’與進行"〇，，程式化之記憶胞相反對應之感測放大 器之閂鎖電路2 1之閂鎖節點Q被施予__ l，，（ = VSS );而，’ 1 ” 程式化（程式禁止）之記憶胞所對應之感測放大器之閂鎖電 路2 1之閂鎖節點q被施予” H，_ (= VCC) a 次之，控制信號BLSHF、SBL成爲"Η11 ’基於被閂鎖於感 測放大器20之各閂鎖電路2 1之資料，開始各位元線之充電 (t4)。 即，連接於進行"〇"程式化之記憶胞之位元線BLl被設定 爲接地電位VSS ;而"r程式化（程式禁止）之記憶胞所連接 之位元線被充電至電源電位vcc。所選擇之控制閘線（字元 線）被設定爲程式電壓vprog (約2 0 [ V ])。 藉此動作，對1頁分之記憶胞進行程式化。 資料程式化結束後，開始驗證資料程式化是否完全結 束。 經濟部智慧財產局員工消費合作社印製 -------------裝--------訂· (請先闓讀背面之注意事項再填寫本頁) 首先進行驗證程式用之讀取。該驗證動作係與一般之讀 取動作相同。 ' 將控制信號DCB設定於電源電位VCC^l , M〇s電晶體M3 爲0N ’感測節點Nsense被強制地接地（t 5 ) * 接著’對所選擇之控制閘線CGL施予參考電位Vref(约 -40 - 本紙張尺度適用中國固家標準（CNS)A4規格（210 X 297公釐） 4 6 2 13 3 A7 _______B7_____ ^ 38 五、發明說明（） 〇-5[V])，對選擇閘線SSL、GSL施予電源電位vcc後，進 行驗證讀取動作（16 )。 在讀取時，可使用位元線預充電型之感闹方式、電流檢 知型之感測方式等。位元線-預充電型之感測方式係將位元 線BLi予以預充電，做成浮動狀態後，維持或降低與記憶 胞之資料對應之位元線之電位。關於電流檢知型之感測方 式詳述如下。 於時刻t6中，將控制信號BLSHF自昇壓電位vCC+a緊 固鉗位於電位VCC-α，依流至MOS電晶體Ml之記憶胞電 流與將感測節點Nsense予以充電之MOS電晶體M2之電流 之平衡’進行讀取。於是，位元線BLi之電位若上升至例 如0.9 [ V ]爲止，則MOS電晶體Μ 1成切斷狀態，感測節點 Nsense成爲電源電位VCC。 在感測節點Nsense成爲"H"( = VCC)後，將閃鎖控制信號 0L1設爲電源電位VCC，使MOS電晶體M5爲〇N(t5)。感 測節點Nsense爲電源電位之情況（連接於臨限値比檢證電位 Vref高的記憶胞之感測放大器之情況），M〇S電晶體^^爲 ON ’閂鎖節點Qb成爲接地電位Vss，閂鎖節點q成爲電源 電位VCC。 經濟部智慧財產局員工消費合作社印製 l·---------- Μ--------訂· (請先閱讀背面之注意事項再填寫本頁) 若在閂鎖節點Q載入接地電位VSS，正常的進行程式，則 問鎖電路2 1之閂鎖資料將反轉a在記憶胞所對應之程式不 充分之情況下’於檢證漬取中.，感測節點Nsense仍維持於 L· (-VSS)之故，閃鎖電路2丨不會發生資料反轉，閂鎖節 點Q保持於VSS。在連接於程式禁止之記憶胞之感測放大 -41 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 462 133 A7 ______B7______ 39 '^ — 五、發明說明（） 器中，閂鎖節點Q爲電源電位VCC之故，不會有資料反 轉。 在存在有程式化不充分之記憶胞時，即存在有閂鎖電路 21之資料反轉不會發生之感測放大器時，將反覆進行程式 化及檢證讀取。在1頁分之全部之感測放大器之閂鎖節點〇 之電位成爲電源電位後，程式結束。 次之，參照圖i 7之時序表，以圖9之感測放大器之動作 爲中心，詳細説明位元组單位之資料改寫動作（data change operation for bite data)。 在自晶片外部向晶片内部輸入指示位元組改窝模式（bite data change mode )之指令後，開始位元組單位之資料改寫 動作（data change operation for bite data)。 首先’對於連接於所選擇之控制閘線（字元線）之1頁分之 記憶胞，開始進行已寫入之資料之讀取動作。 首先，將資料閂鎖控制信號0 L 1設定爲電源電位VCC， 將預充電控制信號Load設定爲接地電位VSS。此時，MOS 電晶體Μ 5、Μ 7爲Ο N，閂鎖電路2 1之閂鎖節點Q b被強制 接地，資-料被重設定。即，感測放大器之全部之閂鎖電路 2 1之閂鎖節點Q成爲電源電位VCC，閂鎖節點Qb成爲接地 電位 VSS(tl)。 次之’將控制信號DCB設定爲電源電位VCC。此時， MOS電晶體M3成爲ON，感測節點Nsense被強制接地 (12)。接著，對所選擇之控制閘線CGL施予VSS (= 0 V)， 對選擇閘線SSL、GSL施予電源電位VCC後，進行讀取 -42· 本紙張尺度適用中國國家標準（CNS>A4規格（210 X 297公釐) (請先閲讀背面之注意事項再填寫本頁) 4 b 2 1 3 3 A7 _____B7__ 40 五、發明說明（） (t3)。 在感測節點Nsense成爲"Η”（二VCC)後，閂鎖控制信號0 L2成爲電源電位VCC，MOS電晶體Μ6成爲ON(t4)。在感 測節點Nsense爲電源電位VCC之情況（即，在連接於資料 "0 "被寫入且臨限値電壓比VSS高之記憶胞之感測放大器之 情況），MOS電晶體Μ 7爲Ο N，閂鎖節點Q成爲接地電位 VSS，閂鎖節點Q b成爲電源電位VCC。 次之，將控制信號DCB設定爲電源電位VCC，將控制信 號BLSHF设足爲電源電位vcc或電位VCC + α，將位元線 BLi及感測節點Nsense予以重設定（t5) a 其後’於行位址所指定之感測放大器2 〇之閂鎖電路2丨載 入位元組資料’節點Q、Qb係對應於位元组資料被設定爲 ，，H”、"L"(t6)。 對於被寫入閂鎖電路21之頁資料中之特定之資料，將自 晶片外部輸入之位元組資料予以寫於其上（〇verwnte)。 此後’對於連接於所選擇之控制閘線之記憶胞，進行頁 抹除動作。 經濟部智慧財產局員工消費合作社印製 -----------:裝--------訂_ (請先閱讀背面之注意事項再填寫本頁) 將所選·#之區塊之控制閘線設定爲接地電位vs $，將非 選擇之區塊之控制閘線及全部之選擇閘線設定爲浮動狀 態。於胞P井施加抹除電壓Vera後，浮動狀態之選擇問線 與非選擇區塊之控制閉線，依其與胞P井之電容轉合，被 引導（boot)至Vera X点（/5爲耦合比）。 又’位元線BLi及胞源線s L，係連接於胞p丼内之N -層。該N +層與胞P井之pn接合若成順偏壓，則位元線BLi -43- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 462133 發明說明（ 及胞源線SL，各被充電至Vera_Vb(t7)。其中，vt^pfl 接合之内建電位。 其後，進行抹除檢證，確認所選擇之頁之記憶胞全部成 爲抹除狀態，即相記憶胞之臨限値電壓成爲負値。基於 存在問鎖電路2!之資料’對所選擇之頁之記憶胞，進行程 式動作及程式檢證動作。 圖17中省略抹除檢證之後之動作。 圖1 8係將NAND型快閃EEPROM之記憶胞陣列之一部 分，使用本發明之位元组型EEPR〇M之記憶胞陣列之例。 本發明之位元组型EEPROM之記憶胞陣列，可視爲係於 NAND型快閃EEPROM之記憶胞陣列中，在2個選擇電晶體 間设一個記憶胞者。故’可輕易實現本例之Eepr〇m。 本例之EEPROM係於1條位元線BLi上，連接構造相異之 2種記憶胞單元。即’第丨記憶胞單元係於2個選擇電晶體 間連接複數個（例如4、8、16、32個等）記憶胞；而第2記 憶胞單元係於2個選擇電晶體間連接1個記憶胞。 在控制閘線（字元線）之選擇上，於第1記憶胞單元之區域 與第2記」隐胞單元之區域，各別設置驅動電路亦可，若可 共通化，將兩區域之驅動電路總合爲一個亦可。 經濟部智慧財產局員工消費合作社印製 }-----------:裝--------訂 (請先間讀背面之注意事項再填寫本頁) 取代圖1 8之NAND型快閃EEPROM之記憶胞陣列，而採 用以下之記憶胞陣列亦可。 圖1 9所示之記憶胞陣列係爲AND型快閃££?11〇]^之記憶 胞陣列。圖2 2所示之記憶胞陣列係爲DINOR型快問 EEPROM之記憶胞陣列。 -44 - 本紙張尺度適用中囤國家標準（CNS)A4規格（210 X 297公釐） 462133 A7 __B7__ 42 五、發明說明（） 圖19之AND型快閃EEPROM之AND單元具有複數之記憶 胞，其係並聯於副位元線與副源線之間。副位元線係經由 ί及極侧選擇電晶體，連接於主位元線。副源線經由源極側 選擇電晶體，連接於主源線。 在例如64 MB AND型快閃EEPROM之情況下，1個AND 單元係包含128個記憶胞（m = 128 )及2個選擇電晶體。 該記憶胞陣列之特徵在於：位元線（資料線）、源線各被 階層化之點。位元線及源線各包含主配線及副配線，副配 線具有形成於擴散層之擬似不導電之構造。 對於記憶胞進行之資料之程式化/抹除係藉由FN(Fowler-Nordheim)通道（tunnel)電流進行0 如圖2 0所示，資料之程式化係藉由將浮動閘之電子使用 向没極之F N通道電流予以拉拔除去而進行。如圖2 1所 示，資料之抹除係藉由使用自基板流向浮動閘之：FN通道電 流將電子予以注入而進行。 圖 22 之DINOR(Divided Bit Line NOR)型快閃 EEPROM 係 可如NAND型快閃EEPROM般進行單一電源動作，且具有 改寫速度快、記憶胞尺寸小之特點，以及具有可如NOR型 快閃EEPROM般進行高速隨機存取之特點。 經濟部智慧財產局員工消費合作社印製 r------------:裝--------訂 (請先閱讀背面之注意事項再填寫本頁) DINOR型快閃EEPROM之記憶胞單元係將記憶胞陣列内 之主位元線與副位元線做成階層構造之故，在尺寸上約等 於AND型之AND單元。記憶胞之構造係與NOR型快閃 EEPROM或NAND型快閃EEPROM之記憶胞構造相同，係 爲堆閘（stack gate )型，而記憶胞之汲極係連接於由聚矽形 -45- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4 6 2 13 3 A7 __B7_____ 43 五、發明說明（） 成之副位元線° 例如在16 MB DINOR型快閃EEPROM之情況下，副位元 線上連接有6 4個記憶胞°若將記憶胞所對應之導通體以其 矽及擴散層之所謂埋入式導通體做成，則可達成記憶胞尺 寸之縮小化。 記憶胞所對應之資料之程式化/抹除之原理係與AND型快 閃EEPROM相同，由FN(Fowler-Nordheim)通道電流進行a 即，記憶胞所對應之資料之程式化，係藉由將浮動閘之 電子使用流至没極之F N通道電流予以拔除而進行。資料之 抹除則係使用自基板（通道整體）流至浮動閘之FN通道電流 將電子予以注入而進行。 圖19及圖22之主位元線上連接有圖9之感測放大器，基 於圖1 0之流程圖，執行位元组單位之資料改寫3 如此，即使於具有圖18、圖19及圖22所示之記憶胞陣列 之EEPROM中，亦可藉由採用圖1 〇之流程圖所示之資料變 更方法，對記憶胞陣列之各記憶胞單元，進行位元组單位 之資料改寫動作（Data change operation for bite data)。 又，於本發明之位元组型EEPROM之記憶胞中，亦可省 經濟部智慧財產局員工消費合作社印製 -----------I I * t ------訂· (請先閱讀背面之沒意事項再填寫本頁) 略位元線侧之選擇電晶體，而藉由1個記憶胞電晶體與【個 源側選擇電晶禮構成記憶胞單元。於該情況下，在資料程 式化時，基於感測放大器之資料，於程式禁止之位元線 上，施加程式電壓Vprog之約1 / 2之程式禁止用之中間電壓 V m 0 准，以往身知有稱爲 SONOS(silicon-oxide-nitΓide-oχide- -46- 本紙張尺度適用中國國家標準（CNS)A4規格（210x297公笼） j 2 1 3 3 A7 ___B7__ 44 五、發明說明（） silicon)胞之記憶胞。該記憶胞之特徵在於藉由被滲雜至閘 極（字元線）正下方之氮化矽膜之電子之量，俾特定出資料 ("0 "或” 1 ”）之點。 關於SONOS胞揭示於例如文獻4 (A. Lancaster et a丨.，"A 5V-0nly EEPROM with Internal Program/Erase Control", IEEE International Solid-State Circuits Conference, pp. 164-165, Feb. 1983 )。 文獻4之記憶胞單元係由1個記憶胞及將其夾住之2個選 擇電晶體所構成。又，該文獻4批評於SONOS胞中可進行 位元组單位之資料改寫乙節（參照”1^0八0-1^丁1^5-110'\¥-ERASE operation ” p. 164 左欄第 3 1 〜第 4 0 行）。 惟，文獻4並未具體揭示位元组單位之資料改窝動作。 即，實際上，如何進行位元組單位之資料改寫乃屬未知。 又，文獻4所揭示之記憶胞具有記憶胞之閘極與選擇電晶 體之閘極重疊（overlap)之構造，而並未具有如快閃 EEPROM般之堆閘構造。 又，本發明可達成與習知之NAND型快閃EEPROM及文獻 4之記憶胞所達成之效果完全迴異之顯著效果。 經濟部智慧財產局員工消費合作社印製 ------------- 裝--------訂· (請先閱讀背面之注意事項再填寫本頁) 即，程式後或抹除後之記憶胞之臨限値分布係成爲例如 上述圖6或圖7般。此處，習知之NAND型快閃EEPROM中 決定了資料"1”、" 0 "之臨限値分布之上限及下限，必須依 判別（Verify)將各資料之臨限値分布以來於特定範圍内。 又，文獻4之記憶胞係爲SONOS構造，氮化矽膜之電子之 滲雜量係在某種程度已被決定之故，難以將記憶胞之臨限 -47* 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 462133 A7 ______B7___ 45 五、發明說明（） {請先閱讀背面之注意事項再填寫本頁) 値分布自由的移位（sift)(關於此點請參照例如％ D Br〇wn et al.，"Nonvolatile Semiconductor Memory technology" IEEE Press Series on Microelectroic Systems Stu Tewksbury

Series Editor, P. 70, p. 212, p. 316, p. 326, p. 327, p‘ 344。 相對於此’依本發明可藉由例如調整程式或抹除之時間 或電壓’而在圖6或圖7中，將資料"1"之臨限値分布與資 料0之臨限値分布做成互相充分的分離開來。即，藉由 將資料"1 ”之臨限値分布與資料"〇 "之臨限値分布之界限 (溝Gap )做成很大，可充分進行程式及抹除，可防止讀取 錯誤。且各資料之臨限値分布並無上限及下限之故，並不 需判別（verify)，即可進行所謂之僅一個程式（〇nly 〇加 program)及僅一次抹除（only one erase ) 3 圖23爲本發明之位元組型EEPROM之電路方塊圖之— 例。圖2 4爲圖2 3之記憶胞陣列1 1之一部分。 本例之電路方塊係使用於具有圖3之記憶胞陣列之 EEPROM者，其係近似於NAND型EEPR0M之電路方塊。 本發明係由1個記憶胞及將其夹住之2個選擇電晶體等3 元件構成記憶胞單元之故，在1個區塊BLKi(i = 〇、 經濟部智慧財產局負工消費合作社印製 1、·..、η)内’配置有連接於1條控制閘線CGL之記憶胞， 即，配置有1頁分之記憶胞。 控制閘、選擇閘驅動器12c係對應於1個區塊 BLKi(i = 0、1、. . .、n)，即1條控制閘線CGL( 1頁）而設 置。各驅動器1 2 c包含預譯碼器1 2 a及列譯碼器1 2 b亦係對 應1個區塊BLKi即1條控制閘線CGL (1頁）而設置。 -48- 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4 6 2 13 3 A7 _____B7___ 五、發明說明（46) (請先閱讀背面之注意事項再填寫本頁) 列位址信號係經由位址暫存器丨9被輸入至預譯碼器 12a。接著由預譯碼器i2a及列譯碼器12b選擇1列（或1個 區塊）。被選擇之區塊爲BLKi時，例如驅動器12c對被選擇 之區塊BLKi内之控制閘線(：(^及選擇閘線SSL、GSL，施 予對應於動作模式之特定電位（參照表3及4)。 具閂鎖功能之感測放大器丨3將讀取資料及程式資料予以 閂鎖。請取資料（輸出資料）係經由行選擇電路丨5及輸出入 緩衝器1 8，被輸出至記憶體晶片外部。程式資料（輸入資 料）係經由輸出入緩衝器1 8及行選擇電路丨5，被閂鎖於具 有閂鎖功能之感測放大器1 3。 指令信號經由資料輸出入緩衝器18及指令暫存器25被輸 入至指入譯碼器2 6。控制電路1 7上被輸入指令譯碼器2 6 之輸出信號、指令閂鎖致能信號CLE、晶片致能信號 /CE、寫入致能信號/WE等信號。 信號產生電路（升壓器）27在控制電路17之控制下，產生 將施加予控制閘線CGL及選擇閘線SSL、GSL之電位，將該 電位供給至控制閘 '選擇閘驅動器i 2 c。 圖25表示本發明之位元組型EEPROM之電路之其他例。 圖2 6表示圖2 5之記憶胞陣列1 1之一部分。 經濟部智慧財產局員工消費合作社印製 本例之電路區塊係使用於具有圖1 8之記憶胞陣列之 EEPROM 者。 記憶胞陣列係由配1有本發明所相關之記憶胞單元之3 -tr胞部1 1-0與配置有NAND胞單元之NAND胞部1 1-1所構 成。 - -49- 本紙張尺度適用_國國家標準（CNS)A4規格（210 X 297公釐） -----------B7_ 五、發明說明（47) (請先閱讀背面之注意事項再填寫本頁) 3 - t r胞部1卜0係具有由1個記憶胞及將其夾住之2個選擇 電晶體等3個元件所成之記憶胞單元，分成^個區塊 BLKO、BLK1、. . . ' BLKn。NAND 胞部 1 卜 1 係具有由串 聯之複數個（4、8、1 6個等）記憶胞及將其夹住之2個選擇 電晶體所成之NAND胞單元，分爲m個區塊BLKO、 BLiC 1、…、BLKm 0 在3-tr胞部11-0之各區塊BLKi(i = 0，1，…，η)内配置 有連接於1條控制閘線CGL上之記憶胞，即1頁分之記憶 胞。相對於此，NAND胞部U -1之各區塊BLKi (i = 0、 1、...、m)内配置有連接於複數條控制閘線CGL之記憶 胞，即複數頁分之記憶胞。 3-tr胞部1 1 - 0中，控制閘、選擇閘驅動器12c係對應於1 個區塊BLKi即1條控制閘線CGL (1頁）而設置。各驅動器 1 2 c包含升壓器。預譯碼器1 2 a及列譯碼器1 2 b亦係對應於 1個區塊BLKi即1條控制閘線CGL (1頁）而設置。 經濟部智慧財產局員工消費合作社印製 NAND胞部1 1 - 1中，控制閘、選擇閘驅動器1 2 c係對應 於包含有複數條控制閘線CGL 0、. .. CGL7 (複數頁）之1個 區塊BLKi而設置。各驅動器12c包含升壓器。預譯碼器 1 2 a及列譯碼器1 2 b亦係對應於包含有複數條控制閘線 CGL0、._.CGL7(複數頁）之1個區塊BLKi而設1。 列位址信號係經由位址暫存器1 9被輸入至預譯碼器 12a。接著由預譯碼器12a及列譯碼器12b選擇3-tr胞部 1 1 - 0或NAND胞部1 1 - 1之1個列（或1個區塊）。 具閂鎖功能之感測放大器1 3將讀取資料或程式資料予以 -50- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4 6 2 13 3 A7 ____B7___ 48 五、發明說明（） 閂鎖。讀取資料（輸出資料）係經由行選擇電路15及輸出入 緩衝器1 8，被輸出至記憶體晶體外部。程式資料（輸入資 料）係經由輸出入緩衝器1 8及行選擇電路i 5，被具有閃鎖 功能之感測放大器1 3閂鎖。 指令信號係經由資料輸出入緩衝器丨8及指令暫存器2 5， 被輸入至指令譯碼器26。控制電路17被輸入指令譯碼器 2 6之輸出信號、指令閂鎖致能信號cle、晶片致能信號 /CE、寫入致能信號/WE等信號。 信號產生電路（升壓器）27在控制電路17之控制下，產生 將施加予控制閘線CGL及選擇閘線SSL、GSL之電位，將該 電位供給至控制閘、選擇閘驅動器1 2 c。 圖27表示圖23至26之EEPROM所使用之位元組單位之資 料改窝動作（data change operation for bite data)=> 该資料改寫動作（data change operation)可由圖η至14所 示之資料改窝動作予以總括而易於了解。 本發明之位元組單位之資料改窝動作（data change operation f〇r bite data)包含以下4個主要步樣： ① 對故選擇之區塊内之i頁分之記憶胞，進行資料之讀 取’將其保持於具閂鎖功能之感測放大器内。 經濟部智慧財產局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) ② 對保持於具閂鎖功能之感測放大器内之資料，進行位 元組資料之改窝（overwrite)。 ③ 將被選擇之區塊内之丨頁分之記憶胞之資料予以抹除。 ④ 將保持於具閂鎖功能之感測放大器之資料，在之區魂 内之1頁分之記憶胞内予以程式化。 -51 - 本紙張尺度適用中园國家標準（CNS)A4規格（2】0x 297公餐） 4 6 2 13 3 Α7 _ B7 49 五、發明說明（） 藉由上述步驟可用與快閃EEPROM相同之製程予以製 造，且亦不拘使用相同之資料改寫方法（data method)，可提供能進行以位元组單位進行資料改寫動作 (data change operation for bite data)之非揮發性半導體吃憶 體（快閃EEPROM通常不具有上述①步驟，而係以區塊單位 將記憶胞之資料予以一併抹除之故，並無法進行位元组單 位之資料予以一併抹除之故，並無法進行位元组單位之資 料改窝動作。惟，在抹除區塊内之全部之記憶胞之資料 後，則可進行位元组單位之程式化）。 此處對於使用圖27所示之位元組單位之資料改寫動作之 EEPROM，檢討記憶胞之資料改寫次數（number 〇f如匕 change operation，即 number 〇fpr〇gram/erase cycles)之最 大値^ 依圖2 7之方法’在進行1位元组資料之變更之情況下， 對被選擇之區塊内之1頁分之資料，進行i次之讀取動作、 抹除動作及程式化動作。換言之，在被選擇之區塊内，即 使對不變更資料之記憶胞’亦進行1次之讀取動作、抹除 動作及程_式化動作。 經濟部智慧財產局員工消費合作社印製 ------------ -t--------訂- (請先閱讀背面之注意事項再填寫本頁) 故’例如變更1頁内之全部之資料之情況下，依圖2 7之 万法將1頁分之資料以1位元組爲單位予以變更時之頁讀 取、抹除、程式次數’係比將1頁分之資料予以一次一起 變更<情況之頁讀取'抹除、程式次數、實質上變多而成 爲1頁内所包含之位元組數倍。 例如1頁包含6 4位元组之情況下，將1頁分之資料一次一 -52- 本紙張尺度適用中因㈣χ297 a? «α 8. -3 Β7 m 月 FI 砵 if

462133 Α 苐邶11了727號專利申請案 _中文說明書修正頁(90年8月) 五、發明説明（5〇 ) 起改寫僅1 /入之頁磧取、抹除、程式動作即足夠，但在將1 頁分t資料以1位元組為單位予以改寫時’則需64次之頁 讀取、抹除、程式動作， 如此，圖27所示之位元组單位之資料改寫動作（如“ change operation for bite data)在進行1位元組分之資料變 更之情沉下，對所選擇之區塊内之丨頁分之資料，進行工次 讀取動作、抹除動作及程式動作。故’依本發明之方法變 更1頁分之資料之情況之頁讀取、抹除、程式次數，係比將 1頁分之資料予以一次變更之情況之頁讀取、抹除、程式次 數’取大變多成為1頁内所含之位元組數倍。 又，為了防止此種頁讀取、抹除、程式次數之增加，在 圖27之方法之1次頁讀取後’將複數位元組之資料予以改 寫，減少頁讀取、抹除、程式次數亦可。 惟’以下係說明以別的方法將複數位元组之改寫，維持 為位元組單位之改寫動作（data change operation for bite data) ’並可減少頁讀取、抹除、程式次數之非揮發性半導 體記憶體。 圖28表示圖23之位元組型EEPROM之改良側。 本發明係以於列方向及行方向成行列狀配置之複數之區 塊BLKi-j(i = 〇，1，…，η ; j〒0，I ’ 2，3)構成記憶胞陣 列1 1。 目前為止所說明之例如圖2 3及^圖2 5所示，係將區塊BLKi 僅配置於行方向，連接於1條控制閘線CGL之1頁分之記憶 胞一定係存在於同一區塊BLKi内。本發明則係將1頁分之 -------53- 本紙張尺度適用中國國家標竿((：；1^3) A4規格(21〇 x 297公釐） 462133 A7 B7 51 五、發明說明（ 記憶胞以1位元纽（8位元）之正數倍爲單位分爲複數分，於 列方向上亦配置有複數之區塊。 具體上，1頁係由k (k爲正數）位元组之記憶胞所構成之情 況下，若1區塊係由r(Γ爲正數' r£k)位元组之記憶胞所構 成時，則列方向之區塊數爲k/r。本例中，列方向之區塊數 爲4個。於此情況下’例如1區塊係由1 6位元组之記憶胞所 構成’則1頁係由6 4位元组之記憶胞所構成。 主控制閘、選擇閘驅動器1 2 c係對應於列方向之4個區塊 BLKi-j，即1條控制閘線CGL(11)而設置。各驅動器i2c 包含升壓器。預譯碼器1 2 a及列譯碼器丨2 b亦係對應4個區 塊BLKi-j，即1條控制閘線CGL(1頁）而設置。 副控制閘驅動器2 8係對應於各區塊BLKi -j而設置。 列位址信號係經由位址暫存器：9被輸入至預譯碼器丨2 & 及副譯碼器2 9。接著由預譯碼器1 2 a及列譯碼器1 2 b，選 擇1個列内之4個區塊BLKi-j ^又，依副譯碼器29選擇被選 擇之4個區塊BLKi-j中之1個。 副譯碼器29若具有選擇被選擇之i個列内之複數個區塊 或被選巧之列内之全邵之區塊（本例爲4個區塊）之功能亦 可。 本發明係可用區塊爲單位進行資料之讀取、抹除及程式 化。換言之，於位元组單元之資料改寫動作（心妞仏⑽# operation f0r bite data)中，並不需要將！頁分之資料讀入至 具門鎖功犯之感測放大器。故，本發明在位元組單位之資 料改寫動作（data change operati〇n f〇r bite dau)中，可比圖 54- 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） n n (^1 ^^1 Kn n * n a^i I fj— I (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印裂 462133 經濟部智慧財產局員工消費合作杜印製 Λ7 B7 五、發明說明（52) 23及圖25之例減低讀取次數、抹除次數、程式次數、可實 貧的提升改窝特性（pr〇gram/erase endurance characteristics) ο 例如考慮1頁係由k (k爲正數）位元组之記憶胞所構成之 EEPROM 之改窝特性（pr〇gram/erase endurance characteristics) ’ 即資料改寫次數（number of data change operation)之最大値爲1 χ 1 〇6次之情況。 圖23及25之例中，變更1頁分之資料各需要k次之讀取動 作、抹除動作、程式動作之故，事實上，改寫特性減少爲 (1 X k ) X 1 〇 6 次。 本發明則係將1頁分爲k/r (Γ爲正數，Γ g k)之區塊，各區 塊係由r位元組之記憶胞所構成，可用區塊爲單位進行讀取 動作、抹除動作及程式動作之故，用以變更1頁分之資料 之讀取、株除 '程式等各動作，在實質上可用（1/Γ)χ 次即完成。 若以具體之數値表示，則例如1頁係由6 4位元組構成之 情況，圖2 3及圖2 5之例之改寫特性係成爲1 · 7 X 1 〇 4次。另 一方面，_在1頁係由8個區塊所構成，1區塊係由8個位元组 所構成之情況下’本發明之改寫特性成爲1.3 X 1 〇5次，比 圖23及圖24之例實質上提升了 10的一次方之改寫特性。 本發明之情況下，藉由將1區塊以i位元组構成，可將實 質改窝特性最大做成1 X 1 0 6次。 被選擇之區塊爲BLKi-j時，主控制閘、選擇閘驅動器^系 將對應於動作模式之特定之電壓施加至被選擇之區塊 -55- 本紙張尺度適用中國國家標準（CNS)A丨規格（21CU 297公釐） {請先閱讀背面之注意事項再填寫本頁) -裝 4 6 2 13 3 A7 ______B7_ --^ ' --- 五、發明說明（） BLKi-j内之控制閘線CGL及選擇閘線SSL、GSL(參照表3 及4)。 具閂鎖功能之感測放大器1 3係將讀取資料或程式資料予 以閂鎖。讀取資料（輸出資料）係經由行選擇電路丨5及輸出 入緩衝器18被輸出至記憶體晶片外部，程式資料（輸入資 料）係經由輸出入緩衝器丨8及行選擇電路丨5被閂鎖於具閂 鎖功能之感測放大器1 3。 指令信號經由資料輸出入緩衝器18及指令暫存器25被輸 入至栺令譯碼器26。於控制電路17被輸入指令譯碼器26 之輸出信號、指令閂鎖致能信號CLE、晶片致能信號 /CE、寫入致能信號/WE等信號。 #號產生電路（升壓器）2 7在控制電路1 7之控制下，產生 要給予控制閘線CGL及選擇閘線SSL、GSL之電位，將該電 位供給至控制閘、選擇閘驅動器丨2 c。 圖29表示預譯碼器pDi之—例。 本例將列數即控制閘線CGL之數（區塊數）假定爲1〇24 (2 )條。於該情況下，可由1 〇位元之列位址信號a i、 a2、…a_l 0選擇1條控制閘線cgl。 列位址信號al、a2、a3係被輸入至NAND電路3 0-1、列 位址#號a4、a5、a6係被輸入至NAND電路3 0 - 2，列位址 仏號a7、as、a9、ai〇係被輸入至NAND電路30-3。 NAND電路30-1之輸出信號經由反相器31_丨成爲信號〇， NAND電路30-2之輸出信號經由反相器3丨_2成爲信號e， NAND電路30-3之輸出信號經由反相器31_3成爲信號f。 -56- f請先閱讀背面之注音？事項再填寫本頁) -裝------- 訂·- 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用_國®家標準(CNS)A4 (2K； 297公釐） 462133 A7 _____B7___ 五、發明說明（54 ) 各預譯碼器PDi被輸入各異之列位址信號a丨、a 2 ' 、 a 1 0。而屬於被選擇之1列之預譯碼器PDi之輸出信號D、 E、F全成爲"1，，。 圖30表示列譯碼器RDi及主控制閘、選擇閘驅動器丨之構 造之一例。 列譯碼器RDi係由NAND電路32及反相器33所構成。預 譯碼器PDi之輸出信號D、e、F被輸入至NAND電路。 主控制開、選擇閘驅動器丨係由升壓器34及作爲驅動電路 之N通道MOS電晶體35-1、35-2、35-3所構成。 屬於被選擇之列之主控制閘、選擇閘驅動器係將電源電 位VCC或引導（boot)電位施加至N通道MOS電晶體35-1、 3 5 - 2、3 5 - 3 之閘極。 例如’資料程式化時，屬於被選擇之列之驅動器i中，升 壓器34之輸出電位VB成爲引導（boot)電位Vprog，N通道 M0S電晶體35-1、35-2、35-3成爲ON狀態。另一方面， 於信號產生電路27中，產生SS( = VCC) ' CG( = Vprog)、 Gs( = 〇V)。該等電位ss、CG、GS經由N通道M0S電晶體 3 5 · 1、3_5 - 2、3 5 - 3，傳達至被選擇之列之主控制閘線 CGU及選擇閘線SSLi、GSLi。 又’資料抹除時，屬於被選擇之列之驅動器i中，升壓器 34之輸出電位VB成爲電源電位VCC，N通道M0S電晶體 35-1、35-2、35-3成爲ON狀態。另一方面，於信號產生 電路 27 中，產生 SS( = VCC)、CG( = 0V)、GS( = VCC)。 該等電位SS、CG、GS經由N通道M0S電晶體3 5 - 1 ' 3 5 - -57- 本紙張尺度適用令國國家標準（CNS)A4規格（2Κ)χ 297公复） (請先閒讀背面之注意事項再填寫本頁) 1 n^sl1 n n a^i I · 經濟部智慧財產局員工消費合作社印製 462133 A7 B7 五、發明說明（55) 2、35-3，被傳達至被選擇之列之主控制閘線cGLi及選擇 閘線 SSLi、GSLi 3 又’關於選擇閘線SSLi、GSLi，其後成爲浮動之故，在 P井施加抹除電位Vera時’選擇閘線SSLi ' GSLi之電位， 藉由p井與選擇閘線SSLi ' GSLi之電容耦合，上升至 Vera+ a ° 又，資料讀取時，屬於被選擇之列之驅動器1中升壓器34 之輸出電位VB成爲電源電位VCC或VCC+a(a爲N通道電 晶體之臨限値電壓以上之値），N通道MOS電晶體3 5 - 1、 35-2、35-3成爲ON狀態。另一方面，於信號產生電路27 中，產生 SS( = VCC)、CG(0V 或 VCC)、GS( = VCC)。該 等電位SS、CG、GS經由N通道MOS電晶體3 5 · 1、3 5 - 2、 35-3，被傳達至被選擇之列之主控制閘線CGLi及選擇閘 線SSLi 、 GSLi 。 屬於非選擇列之主控制閘、選擇閘驅動器i中，因係對N 通道MOS電晶體35-1、35-2、35-3之閘極施加接地電位 之故，N通道MOS電晶體35-1、35-2、35-3成爲OFF狀 態。故’_非選擇列内之主控制閘線CGL i及選擇閘線SSL i、 GSLi全部成爲浮動狀態。 經濟部智慧財產局員工消費合作社印製 l· I ί — — — — — —— — I - I____I I · -1-0 (請先閱讀背面之主意事項再填寫本頁) 又’對於非選擇列内之選擇閘線SSLi、GSLi，做成於資 料讀取時施加VSS(OV)亦可。於該情況下，例如於全部之 選擇閘線SSLi、GSLi各連接接地用MOS電晶體，藉由列 (或區塊）選擇之有無，以控制該接地用MOS電晶體之 ΟΝ/OFF。 -58- 本紙張尺度適用中國國家標準（CNS)A-i規格（2〗ϋ X 297公釐） 4 6 2 1 3 3 Δ7 •---W___ 五、發明說明（56 ) 圖3 1表示配置於1列内之複數之區塊及副控制閘驅動器 之一例。 本例中係對應於圖2 8之電路區塊，對1列内配置有4個區 塊BLKi-0、BLKi-1、BLKi-2、BLKi-3之情況作一説明。 於各區塊BLKi-j(j = 〇、1、2、3)内，各配置副控制閘線 CGLi-0 ' CGLi-1、CGLi-2、CGLi-3。副控制閘線 CGLi-j(j = 〇 ’ 1 ’ 2，3)係各連接於區塊BLKi-j内所配置 之1位元組之正數倍（例如1 6位元組）之記憶胞。 副控制閘線CGL i -j各經由作爲構成副控制閘驅動器2 8之 驅動電路之N通道MOS電晶體3 6 -j，連接於主控制閘線 CGLi。 N通道MOS電晶體3 6 -j之〇 N · OFF係由副譯碼器2 9所控 制°副譯碼器2 9具有選擇1個n通道MOS電晶體3 6 - ί (1個 區塊）之功能。 又’使副譯碼器29具有選擇複數或全部之ν通道之Ν通 道MOS電晶體3 6 - j (複數或全部之區塊）之功能亦可。 經濟部智慧財產局員工消費合作社印裂 Νί--------- -t--------訂- (請先閱讀背面之注意事項再填寫本頁) 資料程式化時’被選擇之列内之被選擇之區塊BLKi _ j， 係於N通_道MOS電晶體3 6 - j之閘極施加Vprog之故，該N通 道MOS電晶體3 6 - j係成〇 n狀態。故，程式用之高電位 Vprog係自主控制閘線CGL丨傳達至被選擇之區塊机幻_」内 之副控制閘線CGLi-j。 又’資料抹除時，被選擇之列内之被選擇之區塊BLKi _ j，係於N通道MOS電晶.體36-j，之閘極施加Vcc之故，該 N通道MOS電晶體3 6 - j係成〇 N狀態^故，接地電位係自主 -59- 本紙張尺度刺+國國家標準（CNS).ZU規格（21G X 297公餐） 462133 經濟部智慧財產局員工消費合作社印製 B7 五、發明說明（57) 控制閘線CGU傳達至被選擇之區塊BLKH内之副控制問線 CGLi-j。 又’資料讀取時’被選擇之列内之被選擇之區塊BLKi· j，係於N通道MOS電晶體36_j之閘極施加VCc之故，該N 通道MOS電晶體3 6 -j係成0N狀態。故，接地電位或電源 電位vcc係自主控制閘線(：(}1^傳達至被選擇之區塊BLKi_ j内之副控制閘線CGL i - j (參照表3及表4 )。 另一方面’被選擇之列内之被選擇之區塊BLKl _ j，係於 N通道MOS電晶體3 6 -j之閘極施加接地電位之故，該N通 道MOS電晶體36-j係成〇FF狀態。即，非選擇區塊BLK卜」 内之副控制閘線CGLi-j係成浮動狀態。 此處’於被選擇之列中，於主控制閘線CGL i之正下方配 置有副控制閘線CGL i - j。故，於程式化、抹除、讀取時， 主控制閘線CGL i被施加特定電位之情況下，依電容耦合， 非選擇區塊BLKi - j内之副控制閘線CGL i - j之電位有變化之 可能性。 惟，非選擇區塊BLKi - j内之副控制閘線CGL i - j之電位變 化不會赴程式化、抹除、讀取動作造成任何不便。 又，被選擇之列内之選擇閘線SSL i、GSL i，係對被選擇 之列内之全部之區塊BLKi - j成共通。 故’資料程式化時，被選擇之列内之全部之區塊：BLKi - j 之選擇閘線SSLi、GSLi係被經由N通道MOS電晶體35·1、 35-3施加接地電位或電源電位VCC。資料抹除時，被選擇 之列内之全部之區塊BLKi - j之選擇閘SSL i、GSL i係被經 -60- 本紙張尺度適用中國國家標準（CNS)A4規烙（2]0 χ 297公釐） —-IJ----I I I I I I --- - - ---^ - I I I--I I-I (請先闉讀背面之注意事項再填寫本頁) 經濟部智慧財產局員Η消費合作社印製 462133 A7 B7 ---------- 五、發明說明（58 ) 由N通道MOS電晶體35-1、35-3施加VCC »資料讀取時， 被選擇之列内之全部之區塊BLKi-j之選擇問線SSLi、 GSLi被經由N通道MOS電晶體3 5-1、35·3施加電源電位 VCC(參照表3及表4)。 圖32表示使用於圖28至圖3 1之EEPROM之位元組單位之 資料改寫動作（data change operation for bite data)之第一 例。 本發明之位元组單位之資料改寫動作係包含以下4個主要 步驟。 ① 對被選擇之區塊内之記憶胞進行資料之讀取，將其保 持於具閂鎖功能之感測放大器内。 ② 對保持於具閂鎖功能之感測放大器内之資料，進行位 元组資料之改窝（overwrite)。 ③ 將被選擇之區塊内之記憶胞之資料予以抹除。 ④ 將保持於具閃鎖功能之感測放大器之資料，於被選擇 之區塊内之記憶胞内予以程式化。 本發明之位元組單位之資料改窝動作之特徵與圖2 7之改 寫動作比—較即可明白，在進行位元組單位之資料改寫動作 時，不會讀取被選擇之列内之丨業分之資料，而僅會對被 礓擇夂列内之被選擇之區塊BLKi _』之資料（丨位元組之正數 倍之資料）進行讀取。即，因爲對被選擇之列内之非選擇區 塊之記隐胞之資料可不進行讀取之故，可對不欲變更資料 (圮憶胞，不進行讀取動作、抹除動作及程式動作。 故，本發明之改寫動作與圖2 7之改寫動作相比，可減少 -61 - 本紙張&度適用中國國家標準（CNS)A4 π請先閱讀背面Μ1"意事瑣存填寫本ΐ ) n n ^^1 n n 「.**4 n n· ϋ n , -^-¾ 4 6 2 彳 3 3 第881M727號專利申請案 -年8 月） Β7 五、發明説明（59 ) -- 讀取、抹除、程式之次數，實質之改寫特性（Pr〇gram/Erase endurance characteristics)，即，可提升資料改寫次數。 如此依本發明，可用串快閃EEpR〇M相同之製程製造’ 且使用相同之改窝方法亦無妨，改寫特性不會變差，可進 行位元组單位之資料改寫動作。 圖33表示使用於圖28至圖31之EEpR〇M之位元組單位之 資料改寫動作之第 二例。 本發明之位元組之資料改寫動作包含以下4個主要之步 驟。 ① 對被選擇之列内之i頁分之記憶胞，進行資料之讀取’ 將其保持於具閂鎖功能之感測放大器。 ② 對保持於具閂鎖功能之感測放大器之資科，進行位元组 資料之改寫（overwrite)。 ③ 將被選擇之區塊内之記憶胞之資料予以抹除。 ④ 將保持於具問鎖功能之感測放大器之資料，於被選擇之 區塊内之記憶胞内予以程式化。 本發明之位元組單位之資料改寫動作與圖32之資料改寫 動作相比，具有可對丨頁分之記憶胞進行讀取之特徵。即， 本發明雖讀取α分之記憶胞之資料，但祙除及程式化則僅 對被選擇之列内之選擇區塊進行。因此，可取消對被選擇 之列内之非選擇區塊之記憶胞之資料所進行之不需要之 除、程式動作。 ·一二 於該情況下，於讀取動作中，以選擇被選擇之列内之全 部之區塊BLKi-j之方式，藉由副譯碼器多重選擇被選擇2 本紙張尺度適用巾s ®冢標準(CNS) M規格(-21()x 297公爱) 裝 訂 經濟部智慧財產局員工消費合作社印製 4 6 2 13 3 A7 __BT^ " 一~~ ~ - - 五、發明說明（6Q) 列内之全部之區塊BLKi-j。 本發明之改寫動作與圖27之改窝動作相比，可減少頁抹 除、程式之次數，可提升實質之改寫特性，即頁改寫次 數。 如此’依本發明可用與快閃Eepr〇M相同之製程製造， 且使用相同之改寫方法亦無妨，改寫特性不會變差，可進 行位元组單位之資料改寫動作。 圖3 4表示記憶胞陣列區域之井之配置之一例。 快閃EEPROM通常係全部之記憶胞陣列（記憶胞及選擇電 晶體）形成於1個井（例如雙井（TWIN-WELL),即形成於p型 基板上之η型井中之p型井）内。惟，本發明係於記憶胞單 元之間配置副控制閘驅動器。副控制閘驅動器具有將高電 位傳達至副控制閘之功能，若將其形成於與記憶胞相同之 井上’則會因後退（back)閘偏壓效果使臨限値上升，或會 因井電位使動作不安定。 此處’於本例中，於行方向之區塊BLKi -j設共通之井， 列方向之區塊BLKi -j係各配置於相異之井内。於該情況 下’副控制閘驅動器係形成於井之外部，即形成於p型基 板上’而可避免上述問題。 又’藉由在程式化時及抹除時對施加至井之電位下工 夫’亦可將全部之記憶胞單元及副控制閘驅動器配置於1 個井内。 但在該情泥下’則無法避免因後退（back)閘偏壓效果造 成之臨限値電壓之上升。 -63- 本紙張又度適用中國®家滞準（CNS)A:丨規格<210 X 297公复） * n n n n —i n. i r I— It» if If ϋ 1 ----"-^4 n I I * f靖先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作杜印製 4 6 2 13 3 Δ7 ______B7 五、發明說明（61) 圖35表示配置於1列内之複數之區塊與副控制閘驅動器 之構造之其它例。 本例爲圖31之電路之變形例，在N通道M〇s電晶體36_ 0，3 6 - 1、3 6 - 2、3 6 - 3之連接關係上具有特徵。 各區塊BLKi-j(j = 0、1、2、3)内各配置副控制閘線 CGLi-O、CGLi-1、CGL卜2、CGLi-3。副控制閘線 CGLi-j(j = 0、1、2、3)各連接於區塊BLKi」内所配置之丄 位元组之正數倍（例如1 6位元組）之記憶胞。 副控制閘線CGL i - j各係經由作爲構成副控制閘驅動器2 8 之驅動電路之N通道MOS電晶體3 6 -j，連接於副譯瑪器 29 = N通道MO S電晶體3 6 - j之〇 N / OFF係由主控制閘線COL i 之電位決定。被選擇之列中，因係對主控制閘線cGL丨施加 昇壓電位Vprog或電源電位VCc之故，被選擇之列之全部 之N通道MOS電晶體36-0、36-1、36-2、36-3係成ON狀 態。 資料程式化時，被選擇之區塊BLKi 之副控制閘線 CGLi-j被供給來自副譯碼器29之程式用之高電位Vpr〇g。 非選擇區塊BLKi - j之副控制閘線CGL i - j被供給來自副譯碼 器2 9之接地電位。 又’資料抹除時，被選擇之區塊BLKi - j之副控制閘線 CGL1 - j被供給來自副譯碼器2 9之接地電位。非選擇區塊 BLKi - j之副控制閘線cgl i - j被供給來自副譯碼器2 9之 VCC。 -64 - 本紙張尺度朝國家辟（CNS)/Vm格⑵0 X 297公餐） (請先閱讀背面之注意事項再填寫本頁)

n 11 n > n I n 1^1 n I 462133 經濟部智慧財產局員工消費合作社印製 B7 五、發明說明（62) 又’資料讀取時’被選擇之區塊BLKi -j之副控制閘線 CGL i -j被供給來自副譯碼器2 9之讀取電位（接地電位或電 源電位VCC)。非選擇區塊BLKi - j之副控制閘線CGL i - j被 供給來自副譯碼器2 9之接地電位（參照表3及表4)。 另一方面，非選擇列内之區塊BLKi - j中，N通道MOS電 晶體3 6 - j之閘極被施加接地電位之故，該n通道m〇s電晶 體3 6-j係成OFF狀態， 又，資料程式化時，被選擇之列内之全部之區塊BLKi 之選擇閘線SSLi ' GSLi，被經由N通道MOS電晶體35-1、 35-3 ’施加接地電位或電源電位vcc。資料抹除時，被選 擇之列内之全部之區塊BLKi-j之選擇閘線SSLi、Gsu， 被經由N通道MOS電晶體3 5 -1、3 5 - 3，施加VCC。資料讀 取時，被選擇之列内之全部之區塊BLKi-j之選擇開線 SSLi、GSLi ’被經由n通道MOS電晶體35-1、35-3，施 加電源電位VCC (參照表3及表4)。 於此種構造中亦可進行以區塊爲單位之讀取、抹除或程 式化動作，故，當然可使用圖3 2及圖3 3之以位元組爲單位 之資料改窝動作。 故’可不對不進行資料變更之記憶胞進行不需要之讀 取、抹除、程式化動作，可提升實質的改寫特性，即頁改 寫次數。 —齓3.五.表示圖2 8之位元組型EEPR〇M之改良例。圖3 7表示 僅取出圉3 ό之记憶胞降列1 1内之相鄰之2列之囷a 圖28之例係將預譯碼器12&、列譯碼器l2b及主控制 -65- 本紙張瓦度適用令國國家標準------------------- (請先閱讀背面之注意事項再填寫本頁) 裝---- I 訂---------f __ d 3 經濟部智慧財產局員工消費合作社印製 A7 B7 63 五、發明說明（） 閘、選擇閘驅動器1 2 c，總合配置於記憶胞陣列1 1之列方 向之一瑞者。 相對於此’本發明則係將預譯碼器丨2 a、列譯碼器丨2 b及 主控制閘、選擇閘驅動器〗2 c，配置於記憶胞陣列1 1之列 方向之一端及另一端〇 例如將選擇偶數列之預譯碼器P D 〇、p D 2、...及列譯碼 器RD0、RD 2、· · 配置於記憶胞陣列1 1之列方向之一 端’將選擇奇數列之預譯碼器PD1、PD3、...及列譯碼器 RD 1、RD 3、. . ·配置於記憶胞陣列n之列方向之另一 端。又，將對偶數列施加特定電位之主控制閘、選擇閘驅 動器〇、2、...配置於記憶胞陣列丨丨之列方向之一端，將 對奇數列施加特定電位之主控制閘、選擇閘驅動器1 ' 3、...配置於記憶胞陣列1 1之列方向之另一端。， 藉此，於電路設計時，可輕易決定預譯碼器12^、列譯 碼器12b及主控制閘、選擇閘驅動器12c，之配置方式。 即，主控制閘、選擇閘驅動器12c係產生例如程式用之 高電位’將其傳達至主控制閘線CGL i之故，電路尺寸容易 變大。故’全將預譯碼器12a、列譯碼器12b及主控制閘、 選擇閘驅動器1 2 c，，緊總合配置於記憶胞陣列之列方 向之一端’則非常難以決定該等電路在晶片上之配置。 如上述，若將預譯碼器12a、列譯碼器丨2b及主控制問、 選擇閘驅動器1 2 c，配置於記憶胞陣列1 1之列方向之—端 及另一端，則可有效活用晶片上之空間，可緊密的將各電 路區塊收容於晶片上。 -66- 本紙張尺度適用中固國家標準（CNS)A1規格（2丨〇 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝--------訂--------\ 462133 Λ7 B7 五、發明說明（64) 又，如同圖所示，驅動同一區塊ΒΙιΚί_』内之控制閘線 CGLi之驅動電路，及驅動選擇線SSLi、仍。之驅動電 路，係一起作爲驅動器i ,配置於記憶胞陣列丄】之一端或 另一端。 藉此，被施加至被選擇之區塊BLKi·」内之記憶胞之信 號，與被施加至選擇電晶體之信號之時點（timing)不會有 s吳差，可防止在程式化時或讀取時之錯誤動作之故，可提 升可靠度。 又，本例中，以將2條選擇閘線SSLi、GSLiKi條控制閘 線CGL爲一組予以同時驅動爲理想a又，因高耐壓電晶體 (驅動器）之面積變大之故，若將選擇閘線SSLi、GSLi及控 制閘線CGL爲一组予以配置，則可使晶片上之圖案一致 化。故，可防止因圖案不一致所產生之載入（L〇ading)效果 所造成之字元線變細。 -圖3 8及圖3 9表示感測放大器之改良例。 圖3 8爲使用差動式感測放大器之情況之例。於該情況 下，將1位元資料作爲互補資料記憶於2個記憶胞單元亦 可。又，—資料讀取係藉由將2個記憶胞單元所輸出之信號 量（電位）之些許之差予以檢知出，並將該差予以増大而進 行，因此可達成高速讀取。 又’係爲2個記憶胞單元，將1位元資料記憶於1對記憶 胞單元之故，假使因反覆進行資料改寫動作而使得一者之 »己隐胞早元之改寫特性劣化’但只要另一者之記憶胞單元 之改寫特性良好，便不會使可靠度降低。 -67- 本紙張尺度適用中國圉家標準（CNS)A4規烙（2】0 X 297公S ) (請先閱讀背面之注意事項再填寫本頁) I I I I I I I I · I ---I 1 . 經濟部智慧財產局員工消費合作社印製 4 6 2 13 3 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（65) 圖3 9係爲將複數條（例如2條）位元線共通的連接於1個感 測放大器之情況之異。於該情況下，例如區塊BLKi -j之位 元组單位之資料改窝動作係分2次進行。即，第1次之改寫 動作係對連接於第偶數條位元線之記憶胞單元進行，第2 次之改寫動作係對連接於第奇數條之記憶胞單元進行。 使用本例之感測放大器之情況下，在一方之位元線進行 資料is取時’將另—方之位元線設定於固定電位（例如接地 電位）（厚蔽位元線讀取手法）°藉此，可避免讀取時之非選 擇胞之程式錯誤等問題。又，本例之EEPROIV[可應用於在1 個記憶胞單元記憶多値資料（multi-level data)之情況。 圖40表示圖28之位元組型EEPROM之改良例。 圖2 8之例中，記憶胞陣列i 土係包含於列方向及行方向成 行列狀配置之複數個區塊BLKi-j(i = 0、l、...n;j=：〇、 1、2、3 )。本發明係以此爲前提，進—步減少在晶片上占 用極大面積之主控制閘驅動器（含升壓器）之數目，可使晶 片上之電路區塊之配置輕易化。 本例中將行方向之區塊數設爲η (例如1024 )個，設列方向 之區塊數—爲4個。於該情況下，1個區塊係包含1 6位元組之 記憶胞’ 1頁係包含64位元组之記憶胞。 主控制閘驅動器3 7係對應於複數列而設置，在本例中係 對應於2列，即對應於相鄰之2條主控制閘線CGL (2頁）而 設置°換言之，在本發明係由1個主控制閘驅動器3 7，驅 動2條主控制閘線CGL。各主控制閘驅動器係包含。 副控制閘驅動器2 8係對應於各區塊BLKi -j而設置。 -68- 本紙張尺度適用中國國家標準（CNS)A4規格（2i0 X 297公釐） n l·— I I I I n I I I 1^1 - -II n n 一°JI I n I it (請先閱讀背面之注意事項再填寫本頁) 462133 A7 B7 66 五、發明說明（ {請先閱讀背面之注意事項再填寫本頁) 選擇閘驅動器3 8係對應於1列而設置，即對應於1條控制 閘線CGL (1頁）而設置。預譯碼器丨2 a及列譯碼器1 2 b亦對 應於1列（即1條控制閘線CGL)而設置。 列位址信號係經由位址暫存器1 9被輸入至預譯碼器1 2 a 及副譯碼器29。接著由預譯碼器[2 &及列譯碼器12b，選 擇1列内之4個區塊BLKi-j。又，由副譯碼器29選擇被選擇 之4個區塊BLKi-j中之1個。 又，副譯碼器2 9具有選擇被選擇之1列内之複數個區塊 或被選擇之1列内之全部之區塊（本例中爲4個區塊）之功能 亦可。 本發明與圖2 8之例相同，可用區塊單位進行資料之讀 取、抹除及程式。故，於位元组單位之資料改寫動作中， 不需要將1頁分之資料讀入至具閂鎖功能之感測放大器， 而可提升實質之改窝特性，即頁改寫次數β 又，本發明中，例如被選擇之區塊爲BLKi_j時，主控制 閘驅動器37對被選擇之區塊BLKi_j所屬之列及與其相鄰之 列之2條主控制閘線CGLl，CGLi+1，施加對應於動作模式 之特定電位。換言之’因係於2條主控制閘線, 經濟部智慧財產局員工消費合作社印製 CGLi + 1共通的設置1個主控制閘驅動器3 7之故，可減心、 控制閘驅動器37之數量，可使配置佈局簡單化，可減二: 路設計時之負擔。 电 選擇閘驅動器38係對被選擇之區塊肛叫所屬 擇閘線SSL、GSL，施加對應於動作模式之特定電位。選 具閃鎖功能之感測放大器13係將讀取資料或：式資料予 -69- 本紙張又度適用中國國家標準（CNS)A.丨規格（2〗〇 X 297公t A7 4 6 2 1 3 3 B7______ 五、發明說明（67 ) 以問鎖。讀取資料（輸出資料）係經由行選擇電路丨5及輸出 入緩衝器1 8被輸出至記憶體晶片外部β程式資料（輸入資 料）係經由輸出入緩衝器1 8及行選擇電路1 5被閂鎖於具有 閂鎖功能之感測放大器1 3。 指令信號係經由資料輸出入緩衝器丨8及指令暫存器2 5被 輸入至指令譯碼器26。於控制電路17被輸入指令譯碼器 2 6之輸出信號、指令衰鎖致能信號CLE、晶片致能信號 /CE、寫入致能信號/WE等信號。 信號產生電路（升壓器）27在控制電路17之控制下，產生 將施加至控制閘線CGL及選擇閘線SSL、GSL之電位，將該 電位供給至主控制閘驅動器3 7及選擇閘驅動器3 8。 圖4 1表示預譯碼器p〇i之構造之一例。 本例中，將列數，即控制閘線CGL之數（區塊數）假定爲 1024 ( 2 1 ° )條。於該情況下，可由丨0位元之列位址信號 a 1、a 2、... a 1 0 選擇 1 列。 列位址信號a 2、a 3、a 4係被輸入至N AND電路3 0 -1、列 位址信號a5、a6 ' a7係被輸入至NAND電路3 0-2，列位址 信號a8 1 a9、alO係被輸入至NAND電路3 0 - 3。NAND電 路30-1之輸出信號經由反相器31-1成爲信號D，NAND電 路30-2之輸出信號經由反相器31-2成爲信號E，NAND電 路30-3之輸出信號經由反相器31-3成爲信號F。 於各預譯碼器PDi被輸入各異之列位址信號a 1、 a2、...、ai〇。而屬於被選擇之1列之預譯碼器PDi之輸出 信號al、D、E、F全成爲1。 -70- 本紙張艮度適用中國國家標準（CNS)A4峴格（2〗ϋ X 297公Μ ) -!| IΙΓ --- n - n 1 I I n n n n n 一DJ .1* f tj I / · (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作杜印製 462133 A7 _____B7____ 五、發明說明（68 ) 圖4 2表示列譯碼器r Di、主控制閘驅動器3 7及選擇閘驅 動器3 8之一例。 列譯碼器RDi係包含NAND電路32及反相器33。預譯碼 器PDi之輸出信號D、E、F被輸入至NAND電路。 選擇閘驅動器38係由作爲驅動電路之N通道MOS電晶體 3 5 - 1、3 5 - 3所構成。被選擇之列中，列譯碼器r D丨之輸出 信號成爲VCC之故，N通道MOS電晶體35-1、35-3成爲 0 N狀態。故，信號產生電路2 7所產生之信號s S、G S被供 給至選擇閘線SSLi、GSLi。 主控制閘驅動器3 7係由譯碼電路3 9，升壓器3 4、及作爲 驅動電路之N通道MOS電晶體35-2所構成。 於被選擇之列及與其相鄰之列上之共通設置之主控制閘 驅動器37中，譯碼電路39之輸出信號成vcC。又，對應於 動作模式，升壓器成爲動作狀態或非動作狀態，於N通道 MOS電晶體35-2之閘極施加電源電位vcc或被引導（b〇〇〇 之高電位。 經濟部智慧財產局員工消費合作社印製 l· Ί--------- —t--------訂. (請先閱讀背面之注意事項再填寫本頁) 例如資料程式化時，於被選擇之列及與其相鄰之列共通 没置之玉控制閘驅動器37中，升壓器34之輸出電位vb成 爲昇壓電位Vprog，N通道MOS電晶體35-2成爲〇Ν狀態。 另一方面，信號產生電路27所產生之CG( = Vpr〇g)經由Ν 通道MOS電晶體35-2，被傳達至被選擇之列及與其相鄰之 列之主控制閘線CGLi、CGLi+Ι。 又，資料抹除時，被選擇之列及與其相鄰之列共通設置 之主控制閘驅動器37中，升壓器34之輸出電位VB成爲電 -71 - 本紙張尺度適用中國國家標準（CNSM1規格（210 X 297公餐） A7 462133 _____B7 五、發明說明（69) l· I -t--------訂· {請先閱讀背面之注意事項再填寫本頁) 源電位乂(：(：’：^通道从〇3電晶體35-2成爲0^狀態。另一 方面’信號產生電路27所產生之CG( = OV)經由N通道MOS 電晶體35-2被傳達至被選擇之列及與其相鄰之列之主控制 閘線 CGLi、CGU + 1。 又，資料程式化時，於被選擇之列及與其相鄰之列共通 設置之主控制閘驅動器37中，升壓器34之輸出電位VB成 爲VCC，N通道MOS電晶體3 5 - 2成爲Ο N狀態。另一方 面，信號產生電路27所產生之CG( = OV或VCC)經由N通道 MOS電晶體3 5 - 2，被傳達至被選擇之列及與其相鄰之列之 主控制閘線CGLi、CGLi + 1。 又，共通設置於相鄰之2個非選擇列之主控制閘驅動器 37中’升壓器34之輸出信號VB成爲接地電位，該接地電 位被施加至N通道MOS電晶體35-2之閘極。故，N通道 MOS電晶體3 5 - 2成OFF狀態。 圖4 3表示配置於相鄰2列内之複數個區塊與副控制閘驅 動器之一例。 本例與圖4 0之電路區塊對應，係説明於1列内配置4個區 塊之情況》 經濟部智慧財產局員工消費合作杜印製 於各區塊BLKi-j、BLK(i+1 )-j内，各配置副控制閉線 CGLi-j、CGL(-i十l)-j(j = 〇、1、2、3卜副控制閘線 CGL 1 - j各連接於區塊BLKi - j内所配置之1位元組之正數倍 (例如1 6位元組）之記憶胞，副控制閘線cgl (i + 1) - j係各連 接於區塊BLK(i + 1) -j内所配置之丨位元组之正數倍（例如丄6 位元組）之記憶胞》 -72- 本紙張尺度適用中囤國家標準（CNS)A]規格（2〗ϋ X 297公餐） 462133 A7 _____B7___ 五、發明說明（7Q) 副控制閘線CGL i -j各經由作爲構成副控制閘驅動器2 §之 驅動電路之N通道MOS電晶體3 6 -j，連接於主控制閘線 CGL1。副控制閘線CGL (i + 1) - j各經由構成副控制閘驅動 器28之驅動電路之n通道MOS電晶體40-j，連接於主控制 閘線CGLi+Ι。 N通道MOS電晶體36-j、40-j之ON / OFF係由副譯碼器 2 9所控制。副譯碼器2 9係具有選擇1個n通道M〇S電晶體 36-j(l個區塊）之功能。例如在選擇區塊BLKi_i之情況 下’ N通道MOS電晶體36-1成ON狀態。此時，主控制閘 線CGL1與副控制閘線CGL i -1成電性連接。 又，使副譯碼器2 9具有選擇1列内之複數或全部之n通道 MOS電晶體之功能亦可。 本發明之EEPROM亦係由在列方向及行方向成行列狀配 置之複數個區塊構成記憶胞陣列，可進行以區塊爲單位之 資料之讀取、抹除及程式。因此，於本發明中亦可使用圖 3 2及圖3 3之位元组單位之資料改寫動作a即，在進行位元 組單位之資料改寫動作時，可不必讀取被選擇之列内之1 頁分之資料’而可僅讀取被選擇之列内之被選擇之區塊之 資料（1位元组之正數倍之資料）。 經濟部智慧財產局員工消費合作社印製 - ---------- --------訂· (請先閱讀背面之注意事項再填寫本頁) 故’可不對不進行資料變更之記憶胞進行不需要之讀 取、抹除、程式動作，而可提升實質之改寫特性，即頁改 寫次數。 又’本發明係將1個主控制閘驅動器（包含升壓器）共通使 用於相鄰之複數（例如2個）列。故，可將具有大尺寸之主控 -73- 本紙張尺庋適用中國國家標準（CNS).A4規格（2】ϋ X 297公发） A7 4 62 1 33 B7___ 五、發明說明（71 ) 制閘驅動器之行方向之寬幅設定成比例之寬幅大，在電路 設計時，可輕易進行主控制閘驅動器之配置佈局。 又，程式時，對被選擇之列之主控制閘線施加高電位 Vprog，對選擇閘線施加電源電位VCC之故，僅將不得不 輸出高電位Vprog之主控制閘驅動器共通配置於複數列， 而於每一列皆配置選擇閘驅動器。 於該情況下，例如在程式時，雖對2條主控制閘線施加高 電位Vprog ’但該高電位Vprog係僅傳達至由副譯碼器選擇 之被選擇之區塊内之副控制閘線之故，在動作上完全沒有 問題》 圖4 4表示副譯碼器之配置例。 本發明係將記憶胞陣列1 1之1頁分之記憶胞分爲複數 分，於列方向設置複數之區塊BLKi -j。又，於列方向之區 塊BLKi -j間’配置副控制閘驅動器2 8。又，感測放大器1 3 係對應於列方向所配置之區塊BLKi -j而設置。 故，在感測放大器1 3間之副控制閘驅動器2 8所對應之處 形成空間。本例中係於該空間配置副譯碼器2 9 ^ 如本例將副譯碼器2 9對應於副控制閘驅動器2 8而配置於 複數處之情況，與將副譯碼器總合配置於1處之情況相 比，可有效利用晶片上之空間，而對縮小晶片等有所貢 獻。 圖45至圖47表示可使用本發明之EEPROM之例。 之例中係於記憶胞陣列之行方向之兩端，各配置具 有閂鎖功能之感測放大器1 3 A，1 3 B、行選擇電路1 5 A， -74- -----------丨裝--------訂. (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 冢纸張尺度適用中國國家標连（CNS)Al規格（2]0 X 297公釐) " Λ7 Β7 72 五、發明說明（ 1 5 B及資料輸出入缓衝器1 8 A、1 8 B。本例中係由3 -1 r胞 部（參照圖2 6 ) 1 1 - 0及NAND胞部1 1 -1構成記憶胞陣列。當 然亦可僅由3-tr胞部構成記憶胞陣列。 依本例，係於記憶胞陣列之行方向之兩端，配置感測放 大器等之讀取動作用或程式動作用之電路之故，使得該等 電路之配置佈局簡單化，可輕減電路設計時之負擔。 圖46之例係由3-tr胞部1 ι_〇及NAND胞部1 1-1構成記憶 胞陣列，將3 - tr胞部1 1 - 〇配置於感測放大器丨3側，將3 _ tr 胞部li-o之記憶胞作爲超高速缓衝記憶體（eache mem〇ry) 使用。 依本例，係將NAND胞部11 —丨之資料暫時在3_u胞部（ έ己憶體）以區塊單位予以保存之故，可進行資料之高速 讀取。 圖47之例係於1晶片41内配置複數之記憶體電路42&、 42b。各圮憶體電路42a、42b可相互獨立進行讀取動作、 程式動作及抹除動作。故，例如在記憶體電路42&正在進 行讀取動作途中，記憶體電路42b亦可進行程式動作。吒 憶體電路42a、42b之至少-者係使用本發明之EEpR〇M。 依本例可同時進行二種相異之動作之故，可更有效率的 進行資料處理。 惟：截至目前爲止所説明之發明係以由具有堆問構造之 -個i己憶胞及於其兩端各連接—個之兩個選擇電晶體所構 成之胞單元爲主之構成要素。 依此種胞單元’可獲得如上所述之户— H心疋组（或頁）單位之 -75 本紙張尺度適用中國國家標準(CNS)A'l規格（210 X 297公.餐j --- - ----------- ' --------訂 (請先閱讀背面之注意事瑣再填寫本頁) 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 462133 A7 ___ B7 五、發明說明（） 資料改寫等等特徵。 惟’在以3個電晶體（記憶胞僅有一個）構成胞單元之情況 下’因每一個記憶胞之胞尺寸比一般的NAND型快閃 EEPROM大之故，難謂其有利於因記憶胞之高積體化而導 致之記憶體容量之增大。 此處，以下之發明係説明一種維持以位元組（或頁）單位 變更資料之功能，而可使每一記憶胞之胞尺寸變小之新映 之胞單元構造或資料程式化手法。 首先’檢討習知之NAND型快閃EEPROM。 習知之NAND型快閃EEPROM係例如於一個記憶胞單元内 配置1 6個串聯之記憶胞之故，具有在縮小每—個記憶胞之 胞尺寸上之最適當之構造。 惟，若做成此種構造，雖可獲得縮小胞尺寸之特徵，但 相反的，會失去以位元組（或頁）爲單位之資料改寫之特 徵。 此處説明爲何習知之NAND型快閃EEpR〇M無法進行以位 元組（或頁）爲單位之資料改窝之原因。 爲了理解NAND型快閃EEPR〇M無法進行以位元組（或頁） 爲單位心資料變更之理由，首先需先了解nand型快閃 EEPROM之資料改窝動作。 NAND型快閃EEPR0M之資料改寫動作以區塊單位進行。 首先，對被選擇之區塊内之NAND胞單元之全部記憶 胞，進行資料之__併抹除（自浮動閘拉除電子，使臨限訂 降之動作卜其後，例如自被選擇之區塊内之NAND胞單元 -76- --j--------- i --------訂·---------^ (請先閱讀背面之注意事項再填寫本頁) 本纸張尺度適用中®國家標準（CN.SM·! ^€¥(2J〇x 297 ) 4 6 2 1 3 3 Αί Β7 五、發明說明（） 之源侧之記憶胞向汲側之記憶胞，依序以頁單位進行資料 程式動作。 具體之資料程式動作乃參照圖4 8及4 9予以説明。 本例係對連接於控制閘線CGL 1之記憶胞進行資料程式動 作者。 首先，對源側（源線側）之選擇閘線GSL施加〇 V，使源侧 之選擇電晶體成切斷狀態=又，對汲側（位元線側）之選擇 閘線SSL施加電源電位VCC，使汲侧之選擇電晶體成ON狀 態。 又’將進行” 0 ”程式化（向浮動閘注入電子，使臨限値値 上升之動作）之記憶胞Μ 1所連接之位元線之位設定爲0 V， 將進行” 1 ”程式化（維持抹除狀態）之記憶胞Μ 2所連接之位 元線之電位設定爲電源電位VCC。 此時，包含進行，，0 ”程式化之記憶胞Μ 1之NAND胞單元 内全部之記憶胞之通道之電位成爲〇 V，包含進行” 1程式 化之記憶胞Μ 2之NAND胞單元内全部之記憶胞之通道之電 位被預備充電至VCC-Vth(Vth爲選擇電晶體之臨限値電 壓）。其後，包含進行，，1”程式化之記憶胞M2之NAND單元 内之汲側（位元線側）之選擇電晶體係成切斷狀態。 其後，控制閘線（選擇）CGL1之電位自0 V上升電源電位 VCC(例如3.3V) ’自電源電位VCC上升至程式電位 Vprog(例如18V)。又，控制閘線（非選擇）CGL〇， €〇]^2’..{〇1>15之電位自0乂上升至電源電位^/(：(：，自電源 電位 VCC上升至 Vpass(VCC<Vpass(例如 9V)<Vprog)。 -77· 本紙張尺度適用中國因家標準（CNS)Al規格（2K) X 297公爱) (請先閱讀背面之注意事項再填寫本頁)

Bn n 一OJ» n tlr t— I I I » 經濟部智慧財產局員工消費合作社印製 ·*— 1 ·*— 1 A7 6 2 1 3 3 B7 ______ 五、發明說明（75) 此時，於進行” 〇 ”程式化之記憶胞Μ 1中，因通道之電位 成爲0V之故，浮動閘與通道間之通道絕緣膜被施加高電 塵，電子自通道向浮動閘移動。另一方面，進行"1 "程式 化之記憶胞M2因通道成爲浮動之故，依電容耦合，通道之 電位上升至Vch。故，於進行1 Μ程式化之記憶胞μ 2中， 浮動閘與通道之間之通道絕緣膜未被施加高電壓，而維持 於抹除狀態。 此處討論施加至被選擇區塊内之非選擇控制閘線CGL〇， CGL2 ’ ...CGL15 之 Vpass。 對記憶胞Μ 2進行之” 1 ”程式化係在資料程式化時，抑制 對记憶胞Μ 2之浮動閘之電子注入，而藉由將記憶胞Μ 2維 持抹除狀態而予以達成。爲了將記憶胞Μ2維持於抹除狀 態’可在資料程式化時，將包含記憶胞Μ 2之NAND胞單元 内之各圮憶胞之通道電位依電容耦合設定成夠高’將施加 至1己憶胞Μ 2之浮動閘與通道間之通道絕緣膜上之電壓予以 緩和即可。 惟，包含記憶胞M2之NAND胞單元内之各記憶胞之通道 電位係依存於被施加至非選擇控制閘線cGL〇， CGL2，...CGL15之Vpass。故，若將Vpass設定爲越高，則 包含記憶胞M2之NAND胞單元内之各記憶胞之通道電位便 變越高，而可防止對應於記憶胞M2之程式錯誤。 惟，若使Vpass變高，則對於包含進行”〇„程式化之記憶 胞MkNAND胞單元内之非選擇記憶胞M3 ,易產生 錯誤。 -78- 本紙張尺度適用中國國家標準（CNSM.1規 I I I I I ^ I I I I I 111111[ Ji * I t· ! n J I f I ^ J (請先閱讀背面之注意事項再填寫本頁} 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 d 6 2 1 3 3 Λ7 B7 五、發明說明（76) 即，包含記憶胞Μ 1之NAND胞單元内之各記憶胞之通道 電位係被維持於0V。因此，若Vpass接近於程式電位 Vprog，則會對非選擇記憶胞Μ 3亦進行” ”程式化。故， 爲了要防止對應於包含記憶胞Μ 1之NAND胞單元内之非選 擇記憶胞之程式錯誤，必需儘量使Vpass降低。 如此，被施加至被選擇之區塊内之非選擇控制閘線 CGL0、CGL2、...CGL15上之Vpass乃既不可太高又不可太 低’而被設定於對於進行” 1 ”程式化之被選擇之記憶胞Μ 2 或非選擇記憶胞M3不會進行”〇”程式化之最佳値，例如被 設定爲 VCC< Vpass (例如 9 V)< Vprog。 以上，詳細説明之NAND型快閃EEPR0M之資料改窝動 作°以下説明爲何NAND型快閃EEPROM之資料改寫動作 不以位元組（或頁）單位進行。 假設於NAND型快閃EEPROM中，資科改寫動作係以位元 組（或頁）單位進行。 於該情況下，同一控制閘線，例如控制閘線j被一直 反覆選擇，而僅對於連接於該控制閘線CGL丨之記憶胞一直 反覆進行資料改寫。該狀況下，連接於控制閘線CGl丨之記 憶胞t資料予以抹除之動作，及對連接於控制閘線CGL丨之 記憶胞將資料予以程式化之動作，被反覆進行。 惟，此時，在被選擇之區塊内之非選擇記憶胞之控制閘 上，在資料程式化時反覆的被施加Vpass a 故，於NAND型快閃EEPR0M中’若一直反覆進行位元組 (或頁）單位之資料改寫動作，則被選擇之區塊内之非選擇 -79- 本纸張瓦度適用中國國家標準（CNS)A.丨規格do X 297公f )_ ^1 n Bl·— —^i ^1· l^i 1 I ^^1 n (請先閱讀背面之注意事項再填寫本頁) 4 6 2 1.3 3 第18114727號專利申請案 A7 中文說明書修正頁(9〇年8月) B7 %^· ,-,.... -------------Τ 、j多二，久二诘方 五、發明説明（77 ) ~^ i己憶胞之被選擇因Vpass而逐漸上升（對浮動閘徐徐注入電 子）’而有發生程式錯誤之可能。 為消除此種可能性，必需將▽…^變低或變更為區塊單位 之資料改寫動作。 惟，Vpass如上所述，於！次之資料程式化動作中，被設 定為對於進行Μ，，程式化之被選擇之記憶胞或與進行"〇"程 式化之記憶胞相同之胞單元内之非選擇記憶胞不會進行,，〇 I, 程式化（程式錯誤）之最佳值，要將其再設定為更低乃為不 可能之事。 故，結果N AND型快閃EEPROM無法進行位元組（或頁）單 位之資料改寫動作，而係進行區塊單位之資料改寫動作。 以下說明一新穎之胞單元構造或資料程式化手法，其係 如NAND型快閃EEPR0M ,可做每一記憶胞之胞尺寸變 小，並且對於位兀组（或頁）單位之資料改寫動作可藉由使 Vpass降低而達成者。 圖5 0表示本發明之位元組型EEpR〇M之記憶胞單元。圖 51表示圖50之記憶胞之等效電路。 記憶胞MC 1、MC2具有控制閘與浮動閘，係為與快閃 EEPROM之記憶胞相同之構造。記憶胞Μ(Μ、MC2互為串 聯，於其兩端各連接有1個選擇電晶體ST1、ST2。選擇電 晶體ST1係經由位元線導通部BL連接於位元線’選擇電晶 體ST2係連接於源線SL » -二 记憶胞M C 1、M C 2及選擇電晶體s τ丨、s τ 2構成丨個記 憶胞單元，記憶胞陣列係由將複數個記憶胞單元配置成陣 本紙張尺度適用中國國家標準(CNS) A4規格(21〇x 297公羡) 462133 A7 B7 五、發明說明（78) 列狀而成。

本發明之記憶胞單元可被視爲係於NAND型快閃EEPROM 中’將1個NAND單元内之記憶胞做成2個者（即2 NAND 胞）。 惟’本發明並非將記憶胞單元内之記憶胞之數限定爲2 個’例如只要滿足後述條件，亦可設定爲複數（3個、4 個、5個等）。依情況，將記憶胞單元内之記憶胞之數設定 成與習知之NAND型快閃EEPROM相同之16個亦可。 本發明之位元組型EEPROM之構造面上之優點説明如 下： 本發明之位元组型EEPROM之記憶胞部之構造與NAND型 快閃EEPROM之1己憶胞部之構造相同。但通常本發明之位 元组型EEPROM之胞單元内之記憶胞之數比NAND型快閃 EEPROM之胞單元内之記憶胞數（例如丨6個）少。 故’本發明之位元組型EEPROM可直接採用NAND型快閃 EEPROM之製程之故’不僅可進行位元組單位之抹除（此點 容於後述）’尚可增大記憶體容量且可減低生產成本。 經濟部智慧財產局員工消费合作杜印？^ — rh-------- -"--------訂· (請先閱讀背面之注意事項再填寫本頁) 例於本發明中’討論胞單元内之記憶胞數爲2個之情況。 本發明在設計規則（design rule)爲0.4 [ a m]之情況下，2 個記憶胞之短邊長a爲l.2[；zm]、長邊長b爲3.96[μϊη]之 故’ 1個記憶胞之面積（[短邊長a X長邊長b]/2)爲2 376 ['m2 ]。另一方面’胞單元係包含丨6個記憶胞之naND型 快閃EEPROM(1 6 NAND胞）在設計規則爲〇·4 〇 m ]之情況 下，1個記憶胞之面積爲1.095 |>m2]。 -81 - 本紙張尺度適用t 0國家標準（CN9A-1規格（210 X 297公釐） 4 6 2 13 3

7 A 79 五、發明說明（） 即，在採用本發明之記憶胞單元（2 NAND胞）之情況 下，1個記憶胞之面積約爲1 6 NAND胞之1個記憶胞之面積 之2倍。 又，圖65及圖66所示之習知之位元組型EEPROM在設計 規則爲0.4 [只m ]之情況下，1個記憶胞之面積爲3 6 [ # m2 ] 。又，在採用以2個選擇電晶體夾住1個記憶胞之胞單无 (3-tr胞或1 NAND胞）之情況下，若設計規則爲0.4[/^m] ’則1個記憶胞之面積爲3.84 [ A m2 ]。 即，本發明之記憶胞單元（2 NAND胞）之1個記憶胞之面 積可做成比習知之位元组型EEPROM或1 NAND胞小3 表5表示對應於記憶胞單元構造之i個記憶胞之面積之比 較表。 [表5] 設計規則0.4# m 16NAND 胞 2NAND胞 1NAND 胞 (3-tr 胞） NOR型 1.095 μ m2 ⑴ 2316 μ m2 (2.17) 3.84ju m2 (3.51) 1.82^ m2 (1-66) 設計規則0.25ju m 16NAND 胞 2NAND胞 inand 胞 (3-tr 胞） NOR型 0.293 ju τη2 (l) 0.712^ m2 (2.43) U89jum2 (4.06) 0.54 μ m2 (1-84) 由此表可知，本發明之記憶胞單元（2 NAND胞）之1個記 -82- 本紙張尺度適用中國國家標準（CNS>A.丨規格（2!0 d ϋ ) (請先閱讀背面之注意事項再填寫本頁) , .^1 n n n Q> I d· 經濟部智慧財產局員工消費合作社印製 462133 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（0) 憶胞之面積雖不如NAND型快閃EEPROM( 1 6NAND胞）， 但僅約1NAND胞（3 tr胞）之6 0%。 故’依本發明之胞單元構造，因記憶胞面積之縮小，有 助於位元組EEPROM之記憶體容量之增大、晶片面積之縮 小及製造成本之降低。 又，本發明之位元组型EEPROM可採用與NAND型快閃 EEPROM相同之製程製造之故，亦可輕易應用於非揮發性 ?己憶體混載 LSI (nonvolatile memory embedded LSI)。 又’本發明之位元組型EEPROM之記憶胞係爲與NAND型 快閃EEPROM之記憶胞相同之構造之故，若只看1俾記憶 胞’可直接採用快閃EEPROM之改寫方法（data change method)即利用FN通道現象之改窝方法。故，不只可降低 製造成本亦可減少開發成本。 惟’依本發明之胞單元構造，係於2個選擇電晶體之間連 接複數個（例如2個、3個、...）記憶胞。故’與NAND型快 閃EEPROM相同的，在反覆進行位元组（或頁）單位之資料 改寫之情況下’對於在控制閘被施加有Vp ass之被選擇之區 塊内之非選擇3己憶胞，會產生程式錯誤之問題。 對該問題以下述方式解決。 NAND型快閃EEPR0M中，Vpass係被設定爲在工次之程 式動作中，對於進行”1”程式化（維持抹除狀態）之記憶胞， 或對於在與進行” 0”程式化之記憶胞相同之胞單元内之非 選擇記憶胞，不會發生”0”程式化（程式錯誤）之條件下之最 佳値。 -83- 本紙張尺度適用中國國家標準（CNSM-!規格（2]0 * 297公堃） l·---------- -t--------訂· (請先閱讀背面之注意事項再填寫本頁) 4 6 2 13 3 A7 _ B7 五、發明說明（） 又，該最佳値之決定完全與電源電位VCC或讀取時被施 加至非選擇之記憶胞之控制閘之電位Vread無關。通常係被 设定爲VCC(例如3.3V)<Vpass(例如9V)〈Vprog(例如 1 8 V) 〇 本發明將Vpass設定爲電源電位VCC (例如3.3 V)或讀取時 施加至非選擇之記憶胞之控制閘之電位Vread(例如 4.5V)。 該等VCC及Vread係比NAND型快閃EEPROM所使用之 Vpass之値（例如9 V)低。 即，本發明係藉由將Vpass設定爲電源電位VCC或讀取時 施加至非選擇之記憶胞之控制閘之電位Vread，即藉由將 Vpass設定成比NAND型快閃EEPROM所使用之Vpass之値 低，來防止在反覆進行位元组（或頁）單位之資料改寫之情 況之被選擇之區塊内之非選擇之記憶胞之程式錯誤問題。 又’本發明藉由將Vpass設定爲VCC或Vread，而不需新 設一產生Vpass之電路，故，可使控制閘驅動器之構造簡略 化，而可獲得控制閘驅動器縮小、佈局輕易化、及設計與 開發期間縮短等效果。 經濟部智慧財產局員工消費合作社印製 ----------- · ^--------訂. c靖先閱tf背面之注寺？事項再填寫本頁) 另一方面’本發明係將vpass設定爲電源電位vcc或讀取 時施加至非選擇之記憶胞之控制閘之電位Vread之故，在— 次4資料程式化動作中，會有進行"丨，，程式化（維持抹除狀 態）之記憶胞之通道電位無法充分上升之虞。 此處，本發明以使進行” i "程式化之記憶胞之通道電位充 分上升之方式，設定胞單元内之記憶胞之數、進行” 1，，程 *84- 本紙張尺度適用令國國家標準（CNSM.l規格⑵〇 X 297公髮） Λ7 B7 五、發明說明（82) 式化之》己憶胞之通道之初期電位、及記憶胞之控制閑與通 道之耦合比。 (請先閱讀背面之注意事項再填寫本頁) 例如將進行"丨，，程式化之記憶胞之通道之初期電位，及記 憶胞之控制閘與通道之耦合比，設定爲與NAND型快閃 EEPROM相同之情況下，如圖5〇及51所示，若設胞單元内 之記憶胞之數爲2個’則可使進行"i，’程式化之記憶胞之通 道電位上升至與NAND型快閃EEPROM相同之程度（關於此 點將於後述之資料程式化動作之説明中予以詳細説明）。 如此，本發明，第一：因具有與NAND型快閃完 全相同之胞單元構造之故，可達成胞尺寸之縮^、、記憶體 容量之增大及成本之減低等效果。 第二：將資料程式化時施加至被選擇之區塊内之非選擇 控制閘線之電位Vpass ’設定爲電源電位vcc或讀取時施加 至非選擇控制閘線之電位Vread。故，可防止被選擇之區塊 内之非選擇記憶胞之程式錯誤問题，可進行位元组（或頁） 單位之資料改寫動作。 經濟部智慧財產局員工消費合作社印製 第三：即使將Vpass設定於VCC或Vread，爲了要使進行 ” 1"程式化之記憶胞之通道電位充分上升，將胞單元内之 記憶胞之數、進行” 1"程式化之記憶胞之通道之初期電 位、及記憶胞之控制閘與通道之耦合比，設定於適當之 値。而可防止進行”1"程式化之記憶胞之程式錯誤 以下依序説明本發明之位元組型EEPROM之抹除動作、 程式動作及讀取動作° •抹除動作 •85· 本紙張尺度適用中國國家標準（CNS)A_丨規格（210 X 297公g ) 4 6 2 13 3 A7 _____B7__ 五、發明說明（83) 如圖5 2所示’被選擇之區塊内之選擇控制閘線（字元 線）CGL11被施加接地電位vss，被選擇之區塊内之非選擇 控制閘線（字元線）CGL 1 2成浮動狀態。又，被選擇之區塊 内之選擇閘線SSL 1、GSL 1，與非選擇區塊内之控制閘線 (字元線）CGL21、CGL22 ’及選擇閘線SSL2、GSL2亦成 浮動狀態。 此後’將例如2 1 [V]、3 [ms]之抹除脈衝施加至體（bulk) (胞P井）。此時’連接於被選擇之區塊内之控制閘線 CGL1 1之記憶胞中’在體（buIk)與控制閘線之間被施加抹 除電壓（21[V]) ’浮動閘中之電子依FN(Fowler-Nordheim) 通道現象，移動至體（bulk)。 於是’被選擇之區塊内之選擇控制閘線CGL 1 1上所連接 之記憶胞之臨限値電壓成爲-3 [V]左右。此處，關於被選 擇之記憶胞’依一次之抹除脈衝，以使其臨限値電壓成爲 -3[V]左右之方式被抹除。 另一方面，被選擇之區塊内之非選擇控制閘線CGL 1 2， 及非選擇區楝内之控制閘線CGL 2 1、CGL2 2係被設定爲浮 動狀態。 故’將例如21[V]、3[ms]之抹除脈衝施加至體（bulk) (胞P井），則依浮動狀態之控制閘線與之電容耦合比，使控 制閘線CGL 1 2、CGL 21、CGL22之電位亦上升。 此處，若討論控制閘線CGL 1 2、CGL 2 1、CGL 2 2與體 (bulk)之耦合比，則在控制閘線CGL 1 2、CGL 2 1、CGL 2 2 上，連接有驅動電路（MOS電晶體之源極）、連接該驅動電 -86- 本纸張尺度適用中國國家標準（CNS)Al規恪（21〇χ 297公t ) <請先閱讀背面之注意事項再填寫本頁) 裝----- 訂---------^ 經濟部智慧財產局員工消費合作杜印製 4 6 2 1 3 3

五、發明說明（） 路與控制閣線（聚矽層）之金屬配線、及構成控制閘線之矽 化物等。 耗合比係依存於浮動狀態之控制線CGL 1 2、CGL2 1、 CGL 22之寄生電容。該電容中包含：作爲驅動電路之m〇s 電晶體之源極接合電容、源極與閘極之重疊電容、場（field) 區域之聚碎層與金屬配線之電容、及控制閘線與體（bulk) (胞P井）之電容。 惟’寄生於控制閘線CGL 1 2 ' CGL 21、CGL22之電容之 大部分係爲控制閘線與體（bulk)(胞p井）之電容。 換言之，控制閘線CGL 1 2、CGL 21、CGL22與之耦合比 爲大値’例如爲0.9，則體（bulk)電位若上升，控制閘線 CGL12、CGL2 1、CGL22之電位亦上升。 故’被選擇之區塊内之非選擇控制閘線CGL 1 2上所連接 之記憶胞、與非選擇區塊内之控制閘線CGL 2 1、CGL 2 2上 所連接之記憶胞，可防止FN通道現象之產生。 依上所述結束抹除動作。 於抹除動作後，進行例如抹除檢證動作，即檢驗被選擇 之區塊内之選擇控制閘線CGL 1 1上所連接之全部之記憶胞 之臨限値電壓是否未滿-1 [ V ]。 •程式動作 如圖5 3所示，説明對連接於控制閘線CGL 1之記憶胞執 行程式之情況。該等進行程式之記憶胞係全部爲抹除狀態 者。 首先，被選擇區塊内之源極側之選擇閘線GSL成爲接地 -87- 本紙張又度適用中画國家標準（CNS>A‘l規格（2〗〇χ297公ίΠ (請先閱讀背面之注意事項再填寫本頁) * ^1 —1 n n 一ej· —Bm· n n n · 經濟部智慧財產局員工消費合作钍印製 6 4 2133 Λ7 ____B7_____ 85 五、發明說明（） 電位VSS，汲極侧之選擇閘線SSL成爲電源電位VCC。於是 源極側之選擇電晶體ST21、ST22成切斷（cutoff)狀態，汲 極侧之選擇電晶體ST11、ST12成ON狀態。 又，將進行"0 ”程式化之記憶胞MC 1 1所連接之位元線 B L之電位設定爲VSS，將進行"I ”程式化之記憶胞（程式禁 止胞）M C 1 2所連接之位元線BL設定爲VCC。又，將控制閘 線CGL 1、CGL2之電位設定爲接地電位Vss。此時，記憶 胞MC11、MC21之通道電位成爲接地電位VSS，記憶胞 MC12、MC22之通道被預備充電至VCC - Vth ( Vth係選擇 電晶體ST12之臨限値電壓）。 其後’控制閘線CGL1、CGL2之電位被設定爲電源電位 VCC (例如3.3 V )或被設定爲在讀取時施加至非選擇閘線之 電位Vread (例如4.5 V)。又，選擇控制閘線CGL 1之電位係 自VCC或Vread上升至程式電位Vprog (例如1 8 V)。 此時，被選擇之記憶胞M C 1 1中，因通道（=VSS )與控制 閘線CGL 1 ( = Vprog )之間產生大電位差之故，依fn通道現 象’電子被自通道注入浮動閘。藉此，被選擇之記憶胞 M C 1 1所對應之"0 "程式化結束。 又，在對控制閘線施加高電位之前，即，通道升壓前之 被選擇之記憶胞MCI2之通道之初期電位被設定爲vcC -Vth ’且成浮動狀態β .故’其後，選擇控制閘線cgl 1之電 位成爲Vprog。非選擇控制閘線CGL2之電位成爲VCC或 Vread後，被選擇之記憶胞MC12之通道電位亦依電容搞合 自動上升。 -明· 本紙張尺度適用中國國家楳準（CNS>A4蜒格（210* 297公釐) ' l·-----------W·裝·-------訂--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局貝工消費合作社印製 6 4 2 13 3 Λ7 _ B7___ 86 v 五、發明說明（） 即，被選擇之記憶胞MC12中，通道（ = Vch)與控制閘線 CGLl( = Vprog)之間之電位差變小，而抑制因FN通道現象 所造成之對浮動閘之電子注入。藉此，被選擇之記憶胞 MC12所對應之”1"程式化結束。 惟，在對被選擇之記憶胞（程式禁止胞）MC12執行"1"程 式化方面，必需要將被選擇之記憶胞MC 12之通道電位（程 式禁止電位）Vch充分上升，使程式錯誤（"0 "程式化）不發 生。 被引導（boot)後之記憶胞M C 1 2之通道電位Vch主要係由 下列因素決定，即引導（boot)前之記憶胞MC12之通道之 初期電位。記憶胞MC12、MC22之控制閘與通道之耦合 比，及胞單元内之記憶胞之數（本例爲2個）。 故，例如在將胞單元内之記憶胞之數予以固定之情況 下，記憶胞MC12之通道電位Vch，藉由將記憶胞MC12之 通道之初期電位及記憶胞MC12、MC22之控制閘與通道 之耦合比設定爲較大，可充分（使Vch)上升。 記憶胞之控制閘與通道之耦合比B可由下式算出： B = Cox/(Cox + Cj) 此處，Cox爲記憶胞之控制閘與通道間之閘電容之總 和，Cj爲記憶胞之源極區域及汲極區域之接合電容之總 和。 " 又，記憶胞之通道電容之近似値可用Cox與Cj之合計表 -89- 本紙張&度適用中國國家橾準（CNS) A4規格（210 * 297公爱） ----------W·裝--------訂---------，，ν (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 4 6 2 13 3 A7 ____BT^__________ 五、發明說明（87) 示。即，記憶胞之通道電容除Cox及Cj之外雖包含：控制 閘與源極區域之重疊（overlap)電容、位元線與源極區域間 之電容 '位元線與汲極區域間之容量，但該等電容與c〇x 或Cj相比係非常小之故，可予以忽略。 次之，對本發明之位元組型EEPROM與習知之NAND型快 閃EEPROM，具體討論進行"1"程式化之記憶胞之通道電位 (程式禁止電位）會成爲何種値。 本發明之位元组型EEPROM如圖5 0及圖5 1所示，係爲於 1個胞單元内配置2個記憶胞之構造。 該情況下之通道電位Vch係爲：

Vch = Vini + ( Vprog-VCC) x B + (Vpass- VCC ) x B B = Cox/(2 x Cox + 3 x Cj ) (註：記憶胞爲2個時，擴散層（源極/汲極）爲3 ) 此處若Cox = Cj = l，搞合比B成爲0.2。又，本發明中 Vpass = VCC。又，若電源電位VCC爲3[V]、通道之初期電 位Vini爲2 [ V ]、程式電位Vprog爲1 6 [ V ]，則通道電位Vch 爲：

Vch = 2 + ( 16-3) X 0.2 = 4.6[V] 另一方面，NAND型快閃EEPROM之通道電位Vch爲： -90- 本紙張尺度適用中囤國家櫟準（CNS)A4规格（210 X 297公* ) i- I „---------^---I----訂---------W— (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印敦 4 6 2 13 3 A7 88 五、發明說明（）

Vch = Vini + ( 1 5 /1 6) x (Vpass-VCC) x B + (1/16) x ( Vprog-VCC) x B B = 1 6 x Cox/( 1 6 X Cox+ 1 7 X Cj) (註：記憶胞爲16時，擴散層（源極/汲極）爲17) 此處，NAND型快閃EEPROM之胞單元係由串聯之1 6個 記憶胞所成，1個記憶胞係被施加Vprog，剩下之1 5個記憶 胞係被施加Vpass。 又，若Cox = Cj = 1，則耦合比b成爲0.48。又，若電源電 位VCC爲3[V]、通道之初期電位Vini爲2 [ V]、程式電位

Vprog 爲 1 6 [V]、Vpass 爲 8 [V]，則通道電位 Vch 爲：

Vch = 2 + (15/16) X (8-3) X 0.48 + (1/1 6) X (16-3) X 0.48 =4.64[ V] 經濟部智慧財產局員工消費合作杜印製 I------------ --t--------訂. (請先閱讀背面之注音？事項再填寫本頁) 如此，於本發明之位元组型EEpR〇M中，即使將例如 Vpass设定爲電源電位VCC (或Vread)，藉由將胞單元内之 i己憶胞之數設定爲2個，即可獲得與NAND型快閃EEpR〇M 相同之程式禁止電位（” 1 "程式化胞之通道電位）。 換言之，本發明藉由將Vpass設定爲vcc (或心以幻，而 可緩和非選擇控制閘線所連接之非選擇記憶胞之控制開與 通道間之電壓之故，可消除非選擇記憶胞之程式錯誤， 反覆進行位元組（或頁）單位之資料改寫a -91 - 本纸張尺度適用中國囤家標準（CN'S)A4規格（210 X 297公餐） 經濟部智慧財產局員工消費合作社印製 5 2 13 3 A7 ______B7_ gg 五、發明說明（） 又’本發明即使將Vpass設定爲VCC (或Vread)，亦可得 到與NAND型快閃EEPROM相同之程式禁止電位（program inhibit potential)之故，對選擇控制閘線所連接之程式禁止 胞Γ 1n程式化胞）亦可防止程式錯誤。 •讀取動作 如圖5 4所示’在將位元線B L充電至預充電電位後，對被 選擇之區塊内之選擇控制閘線CGL 1 1施加0 [ V ]，對被選擇 之區塊内之非選擇控制閘線CGL 1 2及選擇閘線SSL 1、 GSL1各施加電源電位VCC (例如3.3 V)或讀取電位Vread(例 如 4_5V)。 又’非選擇區塊内之控制閘線CGL2 1、CGL2 2及選擇閘 線SSL2、GSL2被施加 0[V]。 此時，被選擇之區塊内之選擇電晶體成ON狀態，非選擇 區塊内之選擇電晶體成OFF狀態。又，被選擇區塊内之非 選擇記憶胞不論資料爲什麼値皆成ON狀態（記憶胞之臨限 値分布請參照圖6)。 又’被選擇之區塊内之被選擇之記憶胞係對應於資料之 値成ON或OFF狀態。 如圖5 5所示’在被選擇之記憶胞内寫入"i，_資料之情況 下，即’被選擇之記憶胞成抹除狀態之情況下，記憶胞之 臨限値電壓成負的耗損模式。因此，該被選擇之記憶胞内 有胞電流在流動，位元線B L之電位下降。 相反的在被選擇之記憶胞内寫入"〇，_資料之情況下，被選 擇之記憶胞之臨限値電壓成爲正的加強模式，因此，該被 -92- 適用令國國i標準（CNS)AO見格（210 X 297公g ) I ϋ In _ _ _ _ I I ϋ ϋ ϋ ϋ ϋ-ί-ro* > n ·1 n I n n (請先閱讀背面之注意事項再填寫本頁) 4 6 2 1 3 3 A7 B7. 五、發明說明（9(3) 選擇之記憶胞内無胞電流在流動，位元線B L之電位維持於 預充電電位。 如此，資料” 0 "、” 1 "之判斷係依據自位元線至源線是否 有跑電流在流動而進行。位元線之電位變化係由感測放大 器予以放大（檢知）。 又，資料” 0”與"1”之區別係依據記憶胞之浮動閘上是否 蓄積了負的電荷而進行。 即，在浮動閘上蓄積有負的電荷之情況下，該記憶胞之 臨限値電壓變高，記憶胞成爲加強型。另一方面，在浮動 閘上未蓄積負的電荷之情況下，該記憶胞之臨限値電壓成 爲不滿0 [ V ]，記憶胞成爲耗損型。 表6表示上述抹除、程式化、讀取之各動作之選擇閘線 SSL、GSL、控制閘線（字元線）CGL、位元線BLi、胞源線 S L、胞P井之電位。 丨 I。--------- ' ^--------訂- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員Η消費合作社印製 [表6] 抹除 寫 讀取 被選擇 之區塊 位元線側之選 擇閘線SSL Vera X B vcc VCC 或 Vread 控制閘線 CGL(非選擇） Vera x B vcc或 Vread(NAND 型 快閃EEPROM 爲 Vpass) VCC 或 Vread 控制閘線 CGL(選擇） ον Vprog OV 源線側之選擇 閘線GSL Vera x B OV VCC 或 Vread -93- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4 2 13 3 A7 _________B7五、發明說明（）

非選擇 位元線側之5 擇閘線SSL Vera X B OV OV 區塊 控制閘線CGL Vera X B OV , OV 源線惻之選擇' 閘線GSL Verax B OV OV 位元 T資料 Vera-Vb VCC I VBL—OV 線 "〇"資料 Vera-Vb OV VBL 胞源線 Vera-Vb VCC OV 胞P井 Vera OV OV 經濟部智慧財產局員工消費合作社印*1^ 在抹除動作中’被選擇之區塊内之選擇控制閘線CGL被 設定爲0 [ V ]，被選擇區塊内之非選擇控制閘線CGL、非選 擇區塊内之控制閘線CGL及全部之選擇閘線SSL、GSL被設 爲浮動狀態。 於該狀態中’胞P井被施加抹除電位vera，例如2 1 [ V ] 後’浮動狀態之全部之選擇閘線SSL、GSL之電位與非選 擇控制閘線CGL之電位，因與胞p井之電容耦合，而上升 至Vera X卢（々爲耦合比）爲止。 此處若爲0.8，則浮動狀態之全部之選擇閘線SSL、 GSL之電位與非選擇閘線CGL之電位上升至16.8[V]。 抹除動作時’位元線BLi及胞源線SL上所連接之N +擴散 層及胞P丼所成之pn接合係於順方向被施加偏壓。因此， 位元線BLi及胞源線SL被充電至Vera-Vb。又，Vb係pn接 合之内建電位。 於程式動作中，將"1"資料予以程式化之被選擇之記憶胞 -94- 本紙張&度適用中囹國家標準（CNS)AJ規格（2】〇 X 297公釐） --ill------ I I --------訂 (請先閲讀背面之注意事項再填寫本頁) 462133 經濟部智慧財產局員工消f合作社印製 A7 B7 92 \ 五、發明說明（） 所連接之位元線BLi，即維持抹除狀態之被選擇之記憶胞 所連接之位元線BLi，係被設定爲電源電位（例如3.3 [ V ]) VCC ;將"0 "資料予以程式化之被選擇之記憶胞所連接之 位元線BLi係被設定爲0[V]。 被選擇之區塊内之位元線侧之選擇閘線SSL係被設定爲 電源電位VCC ;胞源線侧之選擇閘線GSL係被設定爲0 [V];非選擇控制閘線CGL係被設定爲VCC或Vread(例如 4.5 [V]);選擇控制閘線CGL係被設定爲程式電位（例如 1 8 [ V] ) Vprog。 非選擇區塊内之選擇閘線SSL、GSL、控制閘線CGL及胞 P井係被設定爲0[V]。 胞源線係被設定爲0 [ V ]。惟，被選擇之區塊内之將” 1 " 資料予以程式化之記憶胞之通道電位，由其與控制閘線 CGL之電谷镇合而被升壓’在因貫穿（pUnch_throngh)而造 成胞源線之洩漏電流之問題之情況下，胞源線之電位以設 定爲電源電位VCC爲宜。 在讀取動作中’被選擇之區塊内之選擇閘線5&[、GSL及 非選擇閘線CGL係被設定爲電源電位vcC (例如3.3 V)或讀 取電位Vread(例如4.5 V);選擇控制閘線cGL係被設定爲 0 [ V ]。在採行在資料讀取前將位元線予以預先充電之方式 之h況下’位元線BLi係被設定爲預充電電位（例如I ] [VJ) VBL。 圯憶了，1 ”資料之被選擇之記憶胞係成〇 N狀態之故，於 这被選擇疋圮憶胞内有胞電流在流動，位元線BLi係被放 -95- 本紙張尺度適用中國國家標遵（CNS)A'!規格（210 X 297公釐） I ---------- !^--------訂· (請先閱讀背面之沈意事項再填寫本頁) 462^33 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（93) 電至o[v]。另一方面，記憶了"〇"資料之被選擇之記憶胞 係成OFF狀態之故，於該被選擇之記憶胞内並無胞電流在 况動’位元線BLi係保持於預充電電位vbl。 圖56表示本發明之位元組型eeprqm之電路區塊之主要 部分。 該EEPROM如上所述係具有：例如記憶胞陣列1 1，其係 由2個選擇電晶體夾住2個記憶胞之4個元件所成之記憶胞 早元以矩陣狀配置而成者；複數條控制閘線1 〇 a，其係於記 憶胞陣列1 1上配置在列方向上者；及複數條位元線丨〇 b， 其係於記憶胞陣列1 1上配置在行方向上者。 列譯碼器1 2係進行「列」之選擇，即係進行控制閘線 l〇a之選擇。被選擇之控制問線1〇a所連接之記憶胞之資 料’係被輸入至感測放大器1 3，其係由設於每一行之具有 資料閃鎖功能之感測放大器所成。行譯碼器丨4係進行 「行j之選擇，即進行位元線BLi之選擇。 被選擇之行之感測放大器之資料，係經由區塊輸出入緩 衝器1 8 ’被輸出至f己憶體晶片之外部。被輸入至記憶體晶 片之内部之資料，係經由資料輸出入緩衝器丨8，被閂鎖於 被選擇之具有閂鎖功能之感測放大器内。 1 6係產生程式動作或抹除動作所必需之高電壓。控制電 路1 7係控制記憶體晶片内部之各電路之動作，並且扮演記 憶體晶片内部與外部之介面之角色。控制電路丨7包含順序 控制機構（例如，可程式邏輯陣列），其係控制對記憶胞之 抹除、程式、讀取之各動作者。 ------96- 本紙張尺度適用中國國家標隼（CNSWi現烙（2]0 χ297公釐） f請先閲讀背面之沒意事項再填寫本頁} --------訂-------—- 4 32 133 Λ7 B7 94 五、發明說明（） 圖5 7表示圖5 6之記憶胞陣列1 1之構造。 本例之記憶胞單元係由串聯之2個記憶胞所成tNAND 胞、及於其兩端各連接1個之2個選擇電晶體所構成。記憶 胞係由浮動問與控制閘重疊之所謂之堆（stack)構造之 MOSFET所構成。 由列方向之複數之I己憶胞早元構成1個區塊；由丨條控制 閘線CGL上所連接之複數之記憶胞構成1頁。 又’本發明之抹除、程式及讀取係以頁單位進行。又， 本發明藉由採用後述之改寫手法（data change scheme)，亦 可進行以位元組爲單位之資料改寫動作。 圖5 8表示圖5 6之感測放大器1 3中之1條位元線BLi所連 接之具閂鎖功能之感測放大器。 感測放大器係以閂鎖電路2 1爲主體，其係爲一方之輸出 成爲另一方之輸入之2個CMOS反相器II、12所成者。問鎖 電路2 1之閂鎖節點Q，係經由行選擇用之nm〇S電晶體 M8，連接至I/O線。又，閂鎖節點Q係經由感測器切斷用 之NMOS電晶體M4與位元線電位鈿位（ciamp)用之nm〇S電 晶體Μ 1，連接於位元線BLi。 經濟部智慧財產局員工消費合作社印製 ----------40••裝--------訂· (請先閱讀背面之注意事項再填寫本頁) NMOS電晶體Μ 1、M4之連接節點成爲感測節點 Nsense。感測節點Nsense上連接有預充電用之PMOS電晶 體M2及放電用之NMOS電晶體M3。預充電用之PMOS電晶 體Μ 2係基於預先充電控制信號Load，於特定期間進行感 測節點Nsense之充電3放電用之NMOS電晶體Μ 3係基於放 電控制信號DCB ’進行感測節點Nsense之電荷之放電。 -97- 本纸張尺度適用中國國家標準（CNSM4規格（2】0 X 297公釐） 經濟部智慧財產局員工消費合作社印製 4 6 2 1 3 3 A7 __B7_____ 〇5 五、發明說明（） 閂鎖電路2 1之閂鎖節點Q b上連接有重新設定（reset)用之 NMOS電晶體Μ 5，其係用以基於控制信號0 l 1將閂鎖節點 Qb予以強制的接地者。閂鎖電路2 1之閂鎖節點Q上連接有 重新設定用之NMOS電晶體M6，其係用以基於控制信號沴 L 2將閂鎖節點Q予以強制的接地者。 重新設定用NMOS電晶體Μ 5 ' Μ 6之共通源極，係經由 感測節點Nsense之電位所控制之感測用NMOS電晶體Μ 7， 連接至接地點。感測用NMOS電晶體Μ 7與NMOS電晶體 Μ 5 ' Μ 6相同可使用於閂鎖電路2 1之重新設定。 圖5 9係表示本發明之位元組型EEPROM之位元組單位之 改寫動作之概略的順序控制之流程圖。 該順序控制係由例如圖5 6之控制電路1 7進行。依該流程 圖，簡單説明位元組單位之改寫動作於下。 在成爲位元組改窝模式（bite data change mode)後，首 先，被選擇之控制閘線（字元線）上所連接之記憶胞之1頁分 之資料被讀出至感測放大器（頁讀取接著該1頁分之資料 被閂鎖於感測放大器内（步骤S T 1 )。 次之’對應於以位址指定之行之位元組資料被載入。該 被載入之位元組資料，係被改窝（0verwrite )於閃鎖於感測 放大器之1頁分之資料中進行資料變更之位元組資料上（步 驟 ST2” 次之’被選擇之控制閉線所連接之記憶胞之1頁分之資料 被同時抹除（頁抹除）（步驟ST3)。於抹除後，檢驗是否已 對被選擇之控制閘線所連接之各記憶胞完全進行了抹除， -98 · 本紙張尺度適用中SI國家標準（CNS)A·丨境格（2】〇 X 297公爱） ----I---Y — 裝--- (請先閱讀背面之注意事項再填寫本頁) 訂· 462133 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明（96 ) 或未完全抹除，即進行抹除驗證（步驟ST4、5)。 接著，直至1頁分之全部之記憶胞之臨限値成爲在特定範 圍之内，反覆進行頁抹除及抹除驗證；在丨頁分之全部之 尤憶胞之臨限値成爲在特定範圍内（抹除完畢）時’移至下 一個動作（步驟ST3〜5)。 又，在對1條位元線只存在有丨個閂鎖功能之感測放大器 之情況（只有1頁分之情況）下，依抹除驗證之結果，感測放 大器之資料有被破壞之可能。故，於該情況下，不進行抹 除驗證，僅進行一次抹除便使其結束。 其後，對被選擇之控制閘線所連接之記憶胞，將被閂鎖 於感測放大器之1頁分之資料同時的予以程式化（步驟 ST6)。於程式化後，對被選擇之控制閘線所連接之各記憶 胞，進行檢驗其程式化是否已完全進行，或程式尚未完全 進行’即進行程式化驗證（步驟ST7、8)。 接著直至1頁分之全邵之記憶胞之臨限儘成爲在特定範圍 内爲止，反覆進行頁程式化及程式化驗證；在1頁分之全 部之記憶胞之臨限値成爲在特定範圍内（程式化完畢）時， 使位元組單位之資料改寫動作結束。 又’使用向程式電位，以1次之程式脈衝進行1次程式之 情況下’亦可省略程式化驗證。 圖60表示圖59之主要步驟之被選擇之記憶胞之資料與感 測放大器之節點Q b (圖5 8 )之狀態。 同圖（a)表示被選擇之控制閘線（字元線）上所連接之記憶 胞之1頁分之資料，被讀出至感測放大器之狀態。（對應於 -99- 本紙張尺度適用中國國家標準（CNSM.1規格（2!(J X 297公釐） I.---------——裝--------訂- (請先閱讀背面之注音？事項再填寫本頁) 4 6 2 13 3 A7 B7 97 五、發明說明（ 步驟ST 1)。 記憶胞之資料爲"ο "(臨限値電壓爲正）之情況下，位元線 BLi之電荷不放電，維持於預充電電位。故，圖5 8之感測 節點Nsense成爲電源電位Vcc。若設控制信號0 L2爲電源 電位VCC ’則節點Q成爲接地電位vss，即成爲” 0 "。 相反的’在記憶胞之資料爲，，丨，，（臨限値電壓爲負）之情況 下’位元線BLi之電荷被放電。故，圖5 8之感測節點 Nsense成爲接地電位VSS。若設控制信號0 L2爲電源電位 VCC，則節點Q成爲電源電位Vcc，即成爲"1 "。 同圖（b)表示對於閂鎖於感測放大器之1頁分之資科中以 位址指定之位元組資料（8位元資料），進行資料改寫 (overwrite)之狀態）（對應於步驟s T 2 ) ° 同圖（c )表示將被選擇之控制閘線（字元線）上所連接之記 憶胞之資料予以抹除（頁抹除）之狀態（對應於步驟S T 3 )。 依頁抹除，被選擇之控制閘線上所連接之記憶胞之資料全 部成爲"1 “。 同圖（d)表示對於被選擇之控制閘線（字元線）上所連接之 記憶胞，將閂鎖於感測放大器之1頁分之資料予以程式化 (反程式化）之狀態（對應於步驟S T 6)。 如此，對記憶胞陣列1 1，在動作上，雖成爲頁單位之資 料改寫，但在實際上則係成爲進行位元组單位之資料改 寫。 次之，參照圖6 1至6 3之時序表。以圖5 8之感測放大器之 動作爲中心，詳細説明頁程式化、頁驗證用之讀取動作。 -100- 本紙張尺度適用中國國家標準（CNS)_A4規格（210x 297公釐) l·------------裝--------訂 (琦先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 462 1 33 A7 ______R7 _____ 五、發明說明（98) 又’圖6 i至6 3係將1個時序表予以分割成複數者。 在自晶片外部向晶片内部輸入指示程式化之指令後，開 始程式動作。 π 首先’爲了將感測節點Nsense予以重新設定，設控制信 號DCB爲電源電位VCC。此時，MOS電晶體Μ 3爲〇 N，感 測節點Nsense被接地（11)。 又，若將控制信號BLSHF與控制信號DCB相同的亦設爲 電源電位VCC，則MOS電晶體Ml成爲ON，位元線BLi被 接地。

在將程式資料載入感測放大器前，將資料閂鎖控制信號 0L1設爲電源電位vcc，將預先充電控制信號L〇ad設爲接 地電位VSS。此時，MOS電晶體M5、M7爲ON，閂鎖電路 2 1之閃鎖節點q b被強制接地，資料被重新設定。即，於感 測放大器2 0之全部之感測放大器中’閂鎖電路2〗之閂鎖節 點Q成爲電源電位VCC，閂鎖節點Qb成爲接地電位VSS (t2) 〇 次之’程式資料自I/〇線被載入，資料被閂鎖於感測放大 器2 0之各閂鎖電路2 1 ’節點q、q b對應於載入資料被設定 爲”H，’、，，L"(t3)。 經濟部智慧財產局員工消費合作社印製 ----------- !t--------訂· {請先閱讀背面之注意事項再填寫本頁) 具體而言’在進行” 〇 Η程式化之記憶胞所對應之感測放大 器之閂鎖電路2 1中，閂鎖節點q被施加"l " ( = VSS);在進 行"1 ”程式化（程式禁止）之記憶胞所對應之感測放大器之閂 鎖電路2 1中’閂鎖節點Q被施加，· Η ”（ = VCC )。 次之’控制信號BLSHF、SBL成爲”Η”，基於被問鎖於感 -101 - 本纸張又度適用令國國家標準（CMS)A-丨規格（21Q X 297公餐） Α7 Β7 99 五、發明說明（ 測放大器20之各閂鎖電路21之資料，各位元線開始被充電 (t4)。 即’進行"0 ”程式化之記憶胞所連接之位元線BLi被設定 爲接地電位VSS，進行，，：！"程式化（程式禁止）之記憶胞所連 接之位元線被充電至電源電位VCC。被選擇之控制閘線（字 几線）被設定爲程式電壓Vprog(20[v]左右）。此時，非選 擇之控制閘線（字元線）並非被設定於Vpass (例如8 [ V ])， 而係被設定於電源電位VCC (例如3.3 [V])或被設定於讀取 時被施加至非選擇之記憶胞之讀取電位Vread (例如4.5 [V])。 依該動作，對1頁分之記憶胞進行程式化。 在資料程式化完畢後，開始程式化驗證，檢驗資料程式 化是否確實的進行完畢。 首先’進行程式驗證用之讀取，該驗證讀取動作與一般 之讀取動作相同。 若控制信號DCB被設定爲電源電位VCC，則MOS電晶體 Μ 3成爲Ο N，感測節點Nsense被控制接地（15 ) 〇 接著，被選擇之控制閘線CGL被施加參考電位Vref (0.5 [V]左右）；非選擇之控制閘線CGL被施加讀取電位 Vread(例如4.5 [V])，其係不論記憶胞内所記憶之資料内 容，皆將記憶胞設定成ON狀態用之電位。又，選擇閘線 SSL、GSL被施加電源電位VCC。藉此，進行驗證讀取 (t6)。 在讀取時，可使用位元線預先充電型之感測方式、及電 -102 - 本紙張尺度適用中國國家標準（CNS5A4規格（210 X 297公爱） --------------------^ - -----^ (請先B3讀背面之注意事項爯填窵本育> 經濟部智慧財產局員工消費合作社印製 Λ 6 2 13 3 A7 _____B7_____ 五、發明說明（） l· --------- !裝--------訂· (請先閱讀背面之注意事項再填寫本頁) 流檢知型之感測方式等。位元線預先充電型之感測方式 中，將位元線BLi予以預先充電設定成浮動狀態後，對應 於記憶胞之資料將位元線之電位予以維持或降低。關於電 流檢知型之感測方式詳述於下。 於時刻t6中，將控制信號BLSHF自升壓電位VCC + β緊 固鉗位於電位VCC - α，藉由流過MOS電晶體Μ 1之記憶胞 電流，與將節點Nsense予以充電之MOS電晶體Μ 2之電流 之平衡（balance) ’進行讀取《接著，位元線bu之電位上 升至例如0‘9[V]爲止時，MOS電晶體Ml成切斷狀態，感 測節點Nsense成爲電源電位VCC。 感測節點Nsense成爲__h"( = VCC)之後，使閂鎖控制信號 0 L· 1爲電源電位VCC，使MOS電晶體爲〇N (17)。在感測 節點Nsense爲電源電位Vcc之情況（係臨限値比驗證電位 Vref向之記憶胞所連接之感測放大器之情況）下，m〇s電晶 體Μ 7成爲〇 N ’閂鎖節點q b成爲接地電位vss，閂鎖節點 Q成爲電源電位VCC。 經濟部智慧財產局員工消費合作社印製 若閂鎖節點Q被載入接地電位vss，正常的進行程式，則 閂鎖電路2 1之閂鎖資料將反轉。對記憶胞之程式進行不充 分（情況下，於驗證讀取中，感測節點Nsense仍保持爲 ”L”（ = VSS)之故，閂鎖電路21之資料反轉不會發生，閂鎖 節點Q保持VSS。程式禁止之記憶胞上所連接之感測放大 器中，閂鎖節點Q爲電源電位vcc之故，資料不會反轉。 在存在有程式進行不充分之記憶胞時，即，存在有閂鎖 電路21之資料反轉不會發生之感測放大器時，將反覆進行 -103- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4 6 2 13 3 A7 B7 101 五、發明說明（ 程式及驗證讀取。接著，1頁分之全部之感測放大器之閃 鎖節點Q之電位成爲電源電位VCC後，程式結束。 次之，參照圖6 3之時序表，以圖5 8之感測放大器之動作 爲中心，詳細説明位元組單位之資料改寫動作。 在自晶片外部向晶片内部輸入指示位元組改寫之指令 後，開始位元组改寫動作。 首先，對被選擇之控制閘線（字元線）所連接之1頁分之記 憶胞，開始進行已寫入之資料之讀取動作。 讀取動作係與一般之讀取動作相同° 首先，設資料閂鎖控制信號0 L 1爲電源電位VCC，設預 先充電控制信號Load爲接地電位VSS。此時，MOS電晶體 M5、M7爲ON，閂鎖電路2 1之閂鎖節點Qb被強制接地， 資料被重新設定。即，感測放大器之全部之閂鎖電路2 1之 閂鎖節點Q成爲電源電位VCC，閂鎖節點Qb成爲接地電位 VSS(tl)。 次之，將控制信號DCB設定爲電源電位VCC。此時， MOS電晶體M3成爲ON，感測節點Nsense被強制接地 (12 )。接著，對被選擇之控制閘線CGL施加VSS (= 0 V)， 對選擇閘線SSL、GSL施加電源電位VCC，進行讀取（t3 )。 感測節點Nsense成爲"Η ”（ = VCC )後，閂鎖控制信號必L 2 成爲電源電位VCC，MOS電晶體Μ 6成爲〇 N (14)。感測節 點Nsense爲電源電位VCC之情況（即，資料，，〇 ’，被寫入，係 爲連接於臨限値電壓比V S S高之記憶胞之感測放大器之情 況）下，MOS電晶體M7爲ON，閂鎖節點q成爲接地電^ -104- 本紙張尺度適用令國國家標準（CNS)A4規格（210 X 297公釐） -------------裝--------訂. <請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 462 133 A7 _____B7____

1QO 五、發明說明（） VSS ’問鎖節點Q b成爲電源電位VCC。 次之’將控制信號DCB設定爲電源電位VCC，將控制信 號BLSHF設定爲電源電位vcC或電位VCC + λ，將位元線 BLi及感測節點Nsense予以重新設定（t5)。 其後’對以行位址所指定之感測放大器2 〇之閂鎖電路2 i 載入位元組資料’節點Q，Q b係對應於位元组資料被設定 於” H1，、”L”（t6)。 對被寫入閂鎖電路2 1之頁資料中之特定資料，改寫 (overwrite)上自晶片外部輸入之位元組資料。 其後’對被選擇之控制閘線上所連接之記憶胞進行頁抹 除動作。 被選擇之區塊之控制閘線係被設定爲接地電位vss，非 選擇之區塊之控制閘線及全部之選擇閘線係被設定爲浮動 狀態。胞P井上被施加抹除電壓Vera後，浮動狀態之選擇 閘線與非選擇之區塊之控制閘線，依其與胞P井之電容轉 合，而升壓至Vera X冷（万爲耦合比）。 經濟部智慧財產局員工消费合作社印製 I ^--------- I I -III— — — — (請先閱讀背面之注意事項再填寫本頁) 又’位元線BLi及胞源線s L係連接至胞P井内之n+層。 該N層與胞p井之pn接合被施加順偏壓後’位元線BLi及 胞源線SL便各被充電至Vera_Vb(t7)。其中^^爲”接合 之内建電位。 其後，進行抹除驗證，確認被選擇之頁之記憶胞是否全 部爲抹除狀態，即確認記憶胞之臨限値是否成負値。基於 貯存於閂鎖電路2 1之資料，對被選擇之頁之記憶胞，進行 程式動作及程式驗證動作。 -105- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） S 2 1 3 3 A7 . ___B7__ 103 五、發明說明（） 圖63中省略抹除驗證以後之動作。 M 6J.係爲將NAND型快閃EEPROM之記憶胞陣列之一部 分採用本發明之位元组型EEPROM之記憶胞陣列之例。 本發明之位元組型EEPROM之記憶胞陣列可視爲係於 NAND型快閃EEPROM之記憶胞陣列中，將2個選擇電晶體 間之記憶胞做成2個者。故，本例之EEPROM係可輕易實現 者。 本例之EEPROM係於1條位元線BLi上連接相異構造之2 種記憶胞單元。即，第1記憶胞單元係於2個選擇電晶體間 連接複數個（例如8、1 6、3 2個等）記憶胞；第2記憶胞單元 係於2個選擇電晶體間連接2個記憶胞。 在控制閘線（字元線）之選擇上，可在第1記憶胞單元之區 域與第2記憶胞單元之區域，各設置驅動電路，而若可共 通化，則將兩區域之驅動電路合而爲一亦可。 依此種構造，即可對記憶胞陣列之一部分，進行位元組 單位之資料改寫動作。 又，取代圖6 4之NAND型快閃EEPROM之記憶胞陣列， 而採用NAND型快閃EEPROM、DIN0R型快閃EEPROM等 之記憶胞陣列亦可。 經濟部智慧財產局員工消費合作杜印製 ----------!裝--------訂， (請先閱讀背面之注意事項再填寫本頁) 如上述説明，依本發明之位元组型EEPROM，可達成以 下效果： (1)記憶胞單元係爲由2個選擇電晶體夾住一個堆（stack) 型記憶胞所構成之故，可用與快閃EEPROM相同之製程予 以形成，並且可採用與快閃EEPROM相同之改寫方法（data -106- 本紙張尺度適用中囷國家標準（CNS>A4規格（210 « 297公釐） 3 3 4.1 2 6 4 Α7β7 104五、發明說明（） change method)，進而又可進行以位元组爲單位之資料改 窝動作。 (2 )在程式化時，對非選擇之記憶胞之控制閘不施加 Vpass而施加VCC或Vread，又若記憶胞單元係由2個選擇 電晶體夾住複數（例如2個）之堆型記憶胞所構成，則除上述 效果外，尚可達成縮小每一個記憶胞之尺寸。 一般之NAND型快閃EEPR0M與本發明之位元组型 EEPR0M之效果之比較表歹丨J於表7。 -------------裝--- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 [表7] 習知技術 本發明 胞單元構造 NAND 型 3-tr 型 4-tr 型 一次寫入不需要驗證 X 〇 X 頁(位元組)單位之改窝 X 〇 〇 讀取電流 X 〇 Δ 讀取保持(資料保持特性） X 〇 X 資料改窝次數(加強(Endurance)特性） 〇 Ο*1 ο*1 寫入時之干擾(寫入錯誤） X*2 〇 〇*3 胞尺寸 〇 X*4 Δ ⑴ (3-5) (2-2) :使用副控制閘驅動器之場合 -107- 本紙張尺度適用中國國家標準（CNS)A4規格（210x 297公釐） 訂. 〇：可或良 △:普通 X :不可或差 462133 A7 ---B7_ — 五、發明說明（1Q5) 2 :被選擇之區塊内之非選擇字元線施加Vprog 3 :被選擇之區塊内之非選擇字元線施加Vcc或Vread *4 :若與習知之位元组型EEPROM比較則爲〇 又’依本發明之位元組型EEPROM，（ 3 )將記憶胞陣列以 配置成行列狀之複數區塊構成，做成可以區塊爲單位進行 讀取、抹除、程式化等動作之故’即使在位元組單位之資 料改寫動作中’亦不會使實質之資料改寫特性變劣化。 1- n I n -I 1 I HI .1 · I rt n I ^DJ· (請先閱讀背面之注意事項再埃寫本X) 經濟部智慧財產局員工消費合作社印製 ' 08 1 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

Claims (1)

1. 4 6 2 1 3 3 A8 B8

   六'申請專利範圍 ‘ 一種非揮發性半導體記憶體，其特徵在於： 具有·記憶胞降列：其具有記憶胞單元，該記憶胞單 兀係由1個記憶胞’及將其夾住之2個選擇電晶體所構成 者； 位7C線：其係連接於前述2個選擇電晶體中之一者；及 感測放大器’其係連接於前述位元線，具備閂鎖功能 者； 則述1己憶胞具有堆閘構造’其係具有浮動閘及控制閘 者。 2·如申請專利範圍第1項之非揮發性半導體記憶體，其中前 述2個選擇電晶體具有與前述記憶胞相同之構造。 3. 如申請專利範圍第丨項之非揮發性半導體記憶體，其中 更具備一知式化機構.其係在前述記憶胞陣列中，對 連接於被選擇之控制閘線之自i頁分之記憶胞中所選擇之 記憶胞’進行資料變更之情況下， 經濟部智慧財產局員工消費合作社印製 !裝--------訂· (請先閱讀背面之注意事項再填寫本頁) 將前述1頁分之記憶胞之資料由前述感測放大器予以讀 入，於前述感測放大器中，對於前述一頁分之資料中之 前述被選擇的記憶胞所對應之資料，進行資料改窝，將 前述一頁分之記憶胞之資料予以抹除，將前述感測放大 器之資料於前述1頁分之記憶胞予以程式化。 4. 如令請專利範圍第3項之非揮發性半導體記憶體，其中 前述被選擇之記憶胞之資料係位元組資料及頁資料之 一者。 5. —種非揮發性半導體記憶體，其特徵在於 -109- 本紙張K度適用中國®參標準（CNS)A丨蜆烙（21ϋ χ297公坌） 濟 部 智 * 財 產 局 消 # 合 社 印 製 、申請專利範圍 具有·圮憶胞陣列：其具有第2記憶胞單元，該第2記 憶胞單元係由.第1記憶胞單元，其係由1個記憶胞及將 其夾住之2個選擇電晶體所構成者：及複數個記憶胞所構 成者； .位元線：其係共通連接於前述第1及第2記憶胞單元 者；及 感測放大器·其係連接於前述位元線’具備閂鎖功能 者； 前述第1及第2記憶胞單元内之記憶胞，各係具有堆閘 構造，其係具有浮動閘及控制閘者。 6. 如申請專利範圍第5項之非揮發性半導體記憶體，其中 前述第2記憶胞單元係為以下單元中之一者，即：前述 複數個&£憶胞串聯成之NAND單元、前述複數個記憶胞 並聯成之AND單元、及前述複數個記憶胞並聯成之 DINOR單元中之一者。 7. 如申請專利範圍第5項之非揮發性半導體記憶體’其中 前述2個選擇電晶體係具有與前述記憶胞相同之構造 者。 8-如申請專利範圍第5項之非揮發性半導體記憶體，其中 更具備一程式化機構：其係在前述記憶胞陣列中，對 連接於被選擇之控制閘線之自丨頁分之記憶胞中所選擇之 記憶胞，進行資料變更之情況丁， 將前述1頁分之記憶胞之資料由前述感測放大器予以讀 入，於前述感測放大器中，對於前述一頁分之資料中之 L-----110- 本紙張尺度適用中Θ國家樣準（C\'s)/V丨規格（210 297公斐_)_ 4 6 2 13 3 Λ8 ί诏 C8 D8 經濟部智慧財產局員工消費合作社印製 -111 · 、申請專利範圍 前述被選擇的記憶胞所對應之資料，進行資料改寫’將 前述一頁分之記憶胞之資料予以抹除，將前述感測放大 器之資料於前述1頁分之記憶胞予以程式化。 9.如申請專利範圍第8項之非揮發性半導體記憶體，其中 前述被選擇之記憶胞之資料係位元組資料及頁資料之 一者。 10· —種非揮發性半導體記憶體，其特徵在於： 具有：記憶胞陣列：其係由包含記憶胞之記憶胞單元 所構成； 位元線.其係連接於前述記憶胞單元； 感測放大器：其係連接於前述位元線，具備閂鎖功能 者：及 式化機構：其係在前述記憶胞陣列中，對連接於被 選擇之控制閘線之自1頁分之記憶胞中所選擇之記憶胞， 進行資料變更之情況下，將前述丨頁分之記憶胞之資料由 前述感測放大器予以讀入，於前述感測放大器中，對於 前述一頁分之資料中之前述被選擇的記憶胞所對應之資 料，進行資料改寫’將前述一頁分之記憶胞之資料予以 抹除，將前述感測放大器之資料於前述！頁分之記憶胞予 以程式化。 11.如申請專利範圍第i 〇項之非揮發性半導體記憶體，其中 前述記憶胞單元係為以下單元中之一者，即：由1個記 憶胞及將其夾住之2個選擇電晶體所構成之記憶胞單元、 複數個記憶胞串聯成之NAND單元、複數個記憶胞並聯 表紙張<度適用中國國家丨票準（CNS)A.丨規袼（210x297公髮 JI.-----------裝--------訂· (請先閱讀背面之注意事項再填寫本頁) Λ8 H8 C8 Π8 經濟部智慧时產局員工消費合作社印製 申請專利範圍 成之AND單元、及複數個記憶胞並聯成之DIN〇R單元 之一者。 12. 如申請專利範圍第1〇項之非揮發性半導體記憶體，其中 則述被選擇之記憶胞所對應之資料係為頁資料及位元 组資料中之一者。 & 13. —種非揮發性半導體記憶體，其特徵在於： 具有：記憶胞陣列：其具有依FN通道電流進行資料之 程式化之記憶胞； 位元線：其係連接於前述記憶胞： 感測放大器：其係連接於前述位元線，具備閂鎖功能 者；及 书位施加機構：其係在對連接於被選擇之控制閘線之1 頁分之記憶胞，同時進行資料程式化之情況下，對形成 有削述1頁分之記憶胞之井施加第丨電位，對前述1頁分 疋記憶胞之控制閑施加第2電位，對前述丨頁分之記憶胞 中實行程式化之被選擇之記憶胞所連接之位元線施加前 述第I電位，及對前述1頁分之記憶胞中不實行程式化之 非選擇之記憶胞所連接之位元線施加前述第丨及第2電位 之中間電位者。 14. —種非揮發性半導體記憶體，其特徵在於： 具有：記憶胞陣列：其係由配置成矩陣狀之複數之記 憶胞單元所構成者； 主控制閘線：其係於前述記憶胞陣列上向列方向延伸 者： 本紙張尺度通…規格（210 r ----------裝---- f靖先間讀背面之;i意事項再填寫本頁} 訂· A8 H8 ____ CS -------_ 、 申清專利範圍 王制問驅動器：其係配置於前述主控制閘線之一端 者； 副控制閣線：其係連接於配置於前述列方向之該記憶 胞早7C内之1頁分之記憶胞中之複數之記憶胞者；及 副制閘驅動器：其係配置於前述主控制閘線與前述 副控制閘線之間者。 15_如申請專利範圍第1 4項之非揮發性半導體記憶體，其中 削述複數之記憶胞單元之每一個，係由：1個記憶胞及 2個選擇電晶體所構成者’該2個選擇電晶體係於該記憶 胞兩端，以一端一個之方式連接者。 16. 如申請專利範圍第15項之非揮發性半導體記憶體，其中 更具備：2條選擇閘線：其係連接於配置於前述列方向 <該記憶胞單元内之該2個選擇電晶體之閘極者；及 選擇閘驅動器：其係於前述2條選擇閘線之一端，與前 述控制閘驅動器接近配置者。 17. 如申請專利範圍第丨4項之非揮發性半導體記憶體，其中 更具備副譯碼器：其係將位址信號予以譯碼，輸出控 制信號者； 經濟部智慧財產局員工消費合作社印製 -----------I I --------訂 (請先閱讀背面之注t事項再填寫本頁) 月il述副控制閘驅動器係由Μ 〇 s電晶體所構成者，該 Μ 0 S電晶體係連接於前述主控制閘線及前述副控制閘線 之間’於問極被輸入前述控制信號者。 18. 如中請專利範圍第1 4項之非揮發性半導體記憶體，其中 更具備副譯碼器：其係將位址信號予以譯碼，對前述 副控制閘線施加預定之電位者；

   462133 A8 H8 C8 D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 前述副控制閘驅動器係由MO S電晶體所構成者，該 MO S電晶體係連接於前述副控制閘線及前述副譯瑪器之 間’於閘極被輸入前述主控制閘線之電位者。 19. 如申請專利範圍第丨4項之非揮發性半導體記憶體，其中 更具備程式化機構：其係在對於配置於前述列方向之 記憶胞單元内之1頁分之記憶胞中所選擇之記憶胞進行資 料變更之情況下， 將連接於前述副控制問線之複數之記憶胞之資料讀入 具閂鎖功能之感測放大器，於前述感測放大器中對前述 複數之記憶胞之資料中之前述被選擇之記憶胞所對應之 資料進行資料改寫’將連接於前述副控制閘線之前述複 數之記憶胞之資料予以抹除，將前述感測放大器之資料 於前述副控制閘線所連接之前述複數之記憶胞中予以程 式化者。 20. 如申請專利範圍第1 9項之非揮發性半導體記憶體，其中 前述副控制閘線上連接有η (η為複數）位元組之記憶 胞，前述被選擇之記憶胞所對應之資料係為位元組資 料》 21，如申請專利範圍第丨4項之非揮發性半導體記憶體，.其中 更具備程式化機構：其係在對於配置於前述列方向之 記憶胞單元内之1頁分之記憶胞中所選擇之記憶胞進行資 料變更之情況下， 將連接於前述主控制閘線之1頁分之記憶胞之資料讀入 具閂鎖功能之感測放大器，於前述感測放大器中對連接 _ -114- 本纸張又度適用中0®家螵準（C：\TS)A1規格（210 x 297公釐） Ί — — — — — — — — — — 4 1 « — — — — — I— . (請先閱讀背面之注意事項再填寫本頁) 3 3 Ί— 2 6 4 AKCD 經濟部智慧財產局員工消費合作社印製 A、申請專利範圍 於前述副控制閘線之複數之記憶胞之資料中之前述蜂 擇之尤憶胞所對應之資料進行資料改窝，將連接於前述 副控制開線之前述複數之記憶胞之資料予以抹除，將前 迷感測放大器之資料中之連接於前述副控制閘線之前述 複數之記憶胞所對應之資料，於連接於前述副控制閘線 之前述複數之記憶胞中予以程式化者。 22‘如申請專利範園第21項之非揮發性半導體記憶體，其中 前述副控制閘線上連接有n(n爲複數）位元组之記憶 胞，前述被選擇之記憶胞所對應之資料係爲位元组資 料。 23_如申請專利範圍第14項之非揮發性半導體記憶體，其中 在將連接於前述副控制閘線之前述複數之記憶胞定義 爲區塊之情況下，於前述主控制閘線連接複數之區塊， 對於每η個（n爲自然數）區塊進行資料之讀取、抹除或程 式化。 24. —種非揮發性半導體記憶體，其特徵在於： 具備.圮憶胞陣列：其係由配置成矩陣狀之複數之記 憶胞單元所構成者； 第1及第2主控制閘線：其係於前述記憶胞陣列上向列 方向延伸者； 第1主控制閘驅動器：其係連接於前述第1主控制閉線 之一端者； 第1副控制閘線：其係連接於前述複數之記憶胞單元中 配置於第1列内之記憶胞單元内之記憶跑者； -115- 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） I-1.---------•-裝--------訂· (請先閲蹟背面之注意事項再填寫本頁) 462133 ABC0* 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 第1副控制閑驅動器：其係配置於前述第1主控制閘線 與前述第1副控制閘線之間者； 第1選擇閘線：其係連接於前述第1列内之記憶胞單元 内之選擇電晶體者； *第1選擇閘驅動器：其係連接於前述第1選擇閘線之一 瑞者； 第2主控制閘驅動器：其係連接於前述第2主控制閘線 之一端者； 第2副控制閘線：其係連接於前述複數之記憶胞單元中 配置於第2列内之記憶胞單元内之記憶胞者； 第2副控制閘驅動器：其係配置於前述第2主控制閘線 與前述第2副控制閘線之間者； 第2選擇閘線：其係連接於前述第2列内之記憶胞單元 内之選擇電晶體者；及 第2選擇閘驅動器：其係連接於前述第2選擇閘線之一 端者； 前述第1主控制閘驅動器與前述第1選擇閘驅動器，係 配置於前述記憶胞陣列之前述列方向之一端；前述第2 主控制閘驅動器與前述第2選擇閘驅動器，係配置於前 述兄憶胞降列之前述列方向之另一端β 25. —種非揮發性半導體記憶體，其特徵在於： 具備：記憶胞陣列：其係由配置成矩陣狀之複數之記 憶胞單元所構成； 第1及第2主控制閘線：其係於前述記憶胞陣列上向列 -116- 本紙張又度適用中國國家標準<CNS>A4規格<210 X 297公爱） -----------——裝--------訂· (請先閱讀背面之ii意事項再填寫本頁) 462133 A8 B8 C8 ----一 Π8 六、申請專利範圍 方向延伸者； — I.---------:裝--------訂， (請先閱讀背面之注意事項再填寫本頁) 第1副控制閘線：其係連接於前述複數之記憶胞單元中 配置於第1列内之記憶胞單元内之記憶胞者； 第1副控制閑驅動器：其係配置於前述第1主控制閘線 與前述第1副控制閘線之間者； 第1選擇問線：其係連接於前述第1列内之記憶胞單元 内之選擇電晶體者： 第1選擇問驅動器：其係連接於前述第1選擇閘線之一 端者； 王控制閘驅動器：其係連接於前述第I及第2主控制閘 線之一端者； 第2副控制問線：其係連接於前述複數之記憶胞單元中 配置於第2列内之記憶胞單元内之記憶胞者； '第2副控制閘驅動器··其係配置於前述第2主控制閘線 與前述第2副控制閘線之間者； 第2選擇閘線：其係連接於前述第㈣内之記憶胞單元 内之選擇電晶體；及 經濟部智慧时產局BT工消費合作社印製 第2選擇問驅動& :其係連接於前述第2選擇閘線之一 端者； 前述主控制驅動器與前述第！、第2選擇閘驅動器， 皆係配置於前述記憶胞陣列之前述列方向之一端。 26·如申請專利範圍第25項之非揮發性半導體域體°，其中 前述第1列與前述第2列係於行方向互相鄭接者。、 27. -種非揮發性半導敎憶體，其特徵在於具 117- 本紙張 Mil 財關家 fS# (CNS)Al (2 to X 297 ^i~j __ 08 4 6 2 1 3 3 __ 08 4 6 2 1 3 3 經濟部智慧蚵產局員工消費合作社印製 Λ8 iiS C8 六、申請專利範圍 記憶胞陣列：其係具有第1及第2記憶胞單元者，該第1 及第2 s己憶胞單元係由1個記憶胞與將其夾住之2個選擇 電日日體所構成者； 第1位元線：其係連接於前述第1記憶胞單元内之2個選 擇電晶體中之一者； 第2位元線：其係連接於前述第2記憶胞單元内之2個選 擇電晶體中之一者；及 感測放大器：其係連接於前述第1及第2位元線，具有 問鎖功能者。 —種非揮發性半導體記憶體，其特徵在於具備： 此憶胞陣列：其係具有記憶胞單元者，該記憶胞單元 係由複數個記憶胞與將其夾住之2個選擇電晶體所構成 者： 位元線：其係連接於前述2個選擇電晶體中之一者； 感測放大器.其係連接於前述位元線，具有閂鎖功能 者；及 電位施加機構：其係在程式化動作時，對被選擇之控 制閘線施加比電源電位而之程式化用之高電位； 對非選擇之控制閘線施加前述電源電位，或讀取動作 時施加至非選擇之控制閘線之讀取電位者。 29. 如申请專利範圍第2 8項之非揮發性半導體記憶體，其中 前述記憶胞單元包含2個記憶胞β 30. 如申請專利範圍第28項之非揮發性半導體記憶體，其中 如述複數個5己彳思胞各具有管閘構造，其係具有浮動閘 J 1. .!裝--------訂· (請先閱讀背面之沒意事項再填寫本頁)

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   六、申請專利範圍 及控制開者。 'M--------訂. (請先閱讀背面之注意事項再填寫本頁) 31·如:請專利範圍第30項之#揮發性半導體記億體，其中 前述2個選擇電晶體係各具有與前述複數個記憶胞相同 之構造者。 32. 如申請專利㈣第28項之非揮發性半導體記憶體，其中 更具備程式化機構：其係在前述記憶胞陣列中，對連 接於被選擇之控制閘線之丨頁分之記憶胞中所選擇之記憶 胞進行資料變更之情況下，將前述j頁分之記憶胞之資料 讀入前述感測放大器，於前述感測放大器中對前述丨頁分 之資料中之前述被選擇之記憶胞所對應之資料進行資料 改窝，將前述1頁分之記憶胞之資料予以抹除，將前述感 測放大器之資料於前述丨頁分之記憶胞中予以程式化者。 33. 如申請專利範圍第3 2項之非揮發性半導體記憶體，其中 前述被選擇之記憶胞所對應之資料，係頁資料及位元 组資料中之一者。 34. 如申請專利範圍第2 8項之非揮發性半導體記憶體，其中 經濟部智慧財產局員工消費合作社印製 前述電位施加機構在前述程式化動作時，對前述被選 擇之控制閘線及前述非選擇之控制閘線，施加前述電源 電位或前述讀取電位後，僅使前述被選擇之控制問線之 電位升高至前述程式化用之高電位。 35. —種非揮發性半導體記憶體，其特徵在於具備： 記憶胞陣列：其係具有第丨記憶胞單元及第2記憶胞單 元者’該第1記憶胞單元係由複數，記憶胞及將其夾住之 2個選擇電晶體所構成者’該第2記憶胞單元係由複數個 ^_— -119 - 本纸張尺度通用中囤國家丨票準（CNS)A4規格（210 X 297公坌） 462133 A8 B8 CS D8 經濟部智慧財產局員工消費合作钍印製 六、申請專利範圍 記憶胞所構成者； 位元線：其係共通連接於前述第1及第2記憶胞單元 者； 感測放大器：其係連接於前述位元線’具備閂鎖功能 者；及 電位施加機構：其係於程式化動作時，在包含前述第1 記憶胞單元之區塊被選擇之情況下，對被選擇之控制閘 線施加比電源電位高之程式化用之高電位，對非選擇之 控制閘線施加前述電源電位，或讀取動作時施加至非選 擇之控制閘線之讀取電位。 36.如申請專利範圍第3 5項之非揮發性半導體記憶體，其中 前述第2記憶胞單元係為以下單元中之一者，即：前述 複數個記憶胞串聯成之NAND單元、前述複數個記憶胞 並聯成之AND單元、及前述複數個記憶胞並聯成之 DINOR單元中之—者。 37_如申請專利範圍第3 5項之非揮發性半導體記憶體，其中 更具備程式化機構：其係於前述記憶胞陣列中，對連 接於被選擇之控制閘線之丨頁分之記憶胞中所選擇之記憶 胞進行資料變更之情況下，將前述1頁分之記憶胞之資料 '•買入則述感測放大器’於前述感測放大器中對前述1頁分 之資料中之前述被選擇之記憶胞所對應之資料進行資料 改寫，將前述1頁分之記憶胞之資料予以抹除，將前述感 測放大器之資料於前述丨頁分之記憶胞中予以程式化者。 38.如申請專利範圍第37項之非揮發性半導體記憶體，其中 II-----------裝--------訂· (請先閱讀背面之注意事項再填寫本頁) G氏張尺度 120- (CNSM1 規恪（21ϋ X 297 ) 462133 A8 R8 C8 D8 申請專利範圍 前述被選擇之記憶胞所對應之資料，係為頁資料及位 元組資料中之一者。 39. 如申請專利範圍第35項之非揮發性半導體記憶體，其中 前述電位施加機構在前述程式化動作時，對前述被選 擇之控制閘線及前述非選擇之控制閘線，施加前述電源 電位或前述讀取電位後，僅使前述被選擇之控制閘線之 電位升鬲至前述程式化用之高電位。 40. 如申請專利範圍第3、8、1〇、19、21、32或37項之非 揮發性半導體記憶體，其中 前述資料之變更動作係由抹除動作與程式化動作所構 成’前述程式化動作係由熱電子現象或FN通道現象進 行’前述抹除動作係由F N通道現象進行。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 私纸張又度適用中國囡家樣準（ς'ΝΜΑ.!規恪（2HJ x 297公釐