CN105960678A - 减轻交叉点存储器中的读取干扰 - Google Patents

减轻交叉点存储器中的读取干扰 Download PDF

Info

Publication number
CN105960678A
CN105960678A CN201580008219.9A CN201580008219A CN105960678A CN 105960678 A CN105960678 A CN 105960678A CN 201580008219 A CN201580008219 A CN 201580008219A CN 105960678 A CN105960678 A CN 105960678A
Authority
CN
China
Prior art keywords
switch
memory controller
memory
memory cell
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201580008219.9A
Other languages
English (en)
Other versions
CN105960678B (zh
Inventor
D.J.初
K.潘加尔
N.R.弗兰克林
P.S.丹勒
C-H.胡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN105960678A publication Critical patent/CN105960678A/zh
Application granted granted Critical
Publication of CN105960678B publication Critical patent/CN105960678B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5678—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using amorphous/crystalline phase transition storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0033—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0035—Evaluating degradation, retention or wearout, e.g. by counting writing cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0061—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0047—Read destroying or disturbing the data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0052—Read process characterized by the shape, e.g. form, length, amplitude of the read pulse

Landscapes

  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)
  • Mobile Radio Communication Systems (AREA)
  • Debugging And Monitoring (AREA)

Abstract

本公开涉及减轻交叉点存储器中的读取干扰。设备可包括配置成选择用于存储器访问操作的目标存储器单元的存储器控制器。存储器控制器包括配置成确定在感测间隔期间是否发生骤回事件的感测模块；和配置成如果检测到骤回事件，则将逻辑1回写到存储器单元的回写模块。

Description

减轻交叉点存储器中的读取干扰
技术领域
本公开涉及减轻读取干扰交叉点存储器阵列。
背景技术
相变存储器是一般使用硫化合物材料用于存储器元件的存储器装置。存储器元件是实际上存储信息的单位。在操作中，相变存储器通过在非结晶与结晶相之间改变存储器元件的相，在存储器元件上存储信息。硫化合物材料可展示结晶或非结晶相，展示低或高导电性。通常，非结晶相具有低导电性（高阻抗），并且与复位状态（逻辑0）关联，并且结晶相具有高导电性（低阻抗），并且与设置状态（逻辑1）关联。存储器元件可包括在存储器单元中，存储器单元也包括选择器，即，耦合到存储器元件的选择装置。选择装置配置成促进将多个存储器元件组合成阵列。
相变存储器元件可布置在包括以格网布置的行地址线和列地址线的交叉点存储器阵列中。行地址线和列地址线分别称为字线(WL)和比特线(BL)，以格网的形式交叉，并且每个存储器单元耦合到WL与BL之间，其中，WL和BL交叉（即，交叉点）。应注意的是，行和列是为便于用于提供在交叉点存储器中WL和BL布置的定性描述的术语。
在编程操作期间，通过应用第一偏置电压到WL和第二偏置电压到BL，导致跨存储器单元产生可促使电流在存储器元件中流动的差分偏置电压，可改变存储器元件的相。可跨存储器单元保持差分偏置电压第一时间期来足以促使存储器元件“骤回（snap back）”，并且随后保持第二时间期以将存储器元件从非结晶状态转变到结晶状态或者从结晶状态转变到非结晶状态。骤回是复合存储器元件的属性，它导致导电性中的突然改变和跨存储器元件的电压中的关联的突然改变。
在读取操作中，在时间间隔内通过应用第一偏置电压到WL和第二偏置电压到BL，选择目标存储器单元，而WL和BL在目标存储器单元交叉。跨存储器元件的结果差分偏置电压配置成大于用于存储器元件的最大设置电压且小于其最小复位电压。作为响应，视存储器元件是在结晶状态（设置）还是非结晶状态（复位）而定，目标存储器元件可以骤回或可以不骤回。耦合到存储器元件的感测电路（包括感测节点）配置成在感测时间间隔中检测骤回的存在或不存在。骤回的存在因而可被理解为逻辑1，并且骤回的不存在被理解为逻辑0。
附图说明
从下面与所述主题一致的实施例的详细描述中，所要求保护的主题的特征和优点将是显而易见的，描述应参照附图理解，其中：
图1示出与本公开的若干实施例一致的系统框图；
图2示出与本公开的一个实施例一致的交叉点存储器系统的部分；
图3是示出在设置状态中存储器单元的存储器单元电流分布的比较的图形；以及
图4示出与本公开的各种实施例一致，用于减轻读取干扰的操作的流程图。
虽然以下具体实施方式将通过对说明性实施例作出参照而继续，但其许多备选、修改和变化将对本领域技术人员显而易见。
具体实施方式
在设置状态中的存储器元件的读取操作期间，骤回可导致“读取干扰”，即，存储器元件从设置状态到复位状态的弱编程。与骤回关联的电压中的突然改变和与存储器电路（例如，电极、比特线、字线等）关联的有效电容组合，导致带有与有效电容有关的衰变速率（即，RC时间常数）的电流峰。随后，电流可导致存储器元件的发热和弱编程。通过例如在感测间隔期间解除目标WL与电压源的耦合而降低存储器元件的有效电容，可降低此类读取干扰。然而，随着存储器元件阵列大小不断缩放，有效电容可由于片大小的增大而增大，以保持阵列效率和/或降低的与缩放关联的单元间距。
感测容限也与有效电容有关。感测节点可在感应间隔期间耦合到目标存储器单元。在感应节点检测到的感测信号（即，电压和/或电流）因而可与存储器单元的状态有关。例如，在感测间隔开始时，跨存储器单元的电压可对应于应用到存储器单元以用于读取操作的差分偏置电压。对于在复位状态的存储器单元，此电压可在感测间隔上保持不变，并且在感测节点检测到的信号也可保持不变。对于在设置状态的存储器单元，存储器单元可在感测间隔期间骤回，导致在电流流过存储器单元时跨存储器单元的电压相对急剧的改变。跨存储器单元的差分电压随后可减小，并且电压的此改变可在感测节点检测到。因此，电压的改变对应于骤回事件（存储器单元状态：设置），并且电压改变的不存在对应于骤回事件的不存在（存储器单元状态：复位）。感测容限是在对应于在复位状态的存储器单元的感测信号与对应于在设置状态的存储器单元的感测信号之间的差。
假设电压与电容无关，在骤回事件期间形成的跨存储器单元的电压(V)通过VC=Q而与有效电容(C)和电荷(Q)有关。在BL与WL中的至少一个未浮动时，在骤回事件期间形成的电压可与电容无关。感测信号因而可对应于电荷Q从存储器单元传递到感测节点。电荷Q与电容C成比例，因此，如果C相对更高，则对于相同电压V，电荷Q相对更高。增大的电荷Q随后可导致相对更大的感测容限和对感测系统中噪声的感受性减小。就读取干扰而言，在骤回期间形成的增大电荷Q对应于通过存储器单元的增大电流和读取干扰的增大的可能性。减小的有效电容也减小感测容限，导致在减小有效电容以降低读取干扰与保持有效电容以保持感测容限之间进行折中。
通常，本公开描述配置成减轻来自与读取在设置状态（即，正存储逻辑1）的存储器元件关联的骤回的读取干扰（即，弱编程）的系统和方法。方法和系统配置成响应骤回，输出逻辑1和将逻辑1回写到存储器元件。方法和系统还配置成在感测间隔期间保持选择的WL（字线）到WL选择电压源的耦合（即，选择）。例如，在感测间隔的至少部分期间，可控制开启或部分关闭配置成将选择的WL耦合到WL选择电压源的本地WL选择开关。如果部分关闭本地WL选择开关，则可响应检测到骤回而将其开启。部分关闭的本地WL选择开关配置成缩短回写时间间隔（即，回写操作的持续时间），并且因此缩小关联的读取完成时间间隔。读取完成时间间隔在感测间隔开始时开始，并且在回写操作完成时结束。开启的本地WL选择开关配置成缩短读取等待时间（即，从启动读取操作开始和在读取感测数据就绪时结束的时间间隔）。如果检测到骤回，则在骤回后，可将本地WL源电压转变成设置(SET)类型脉冲，以将存储器元件重新结晶化，并且解决在读取操作期间可发生的任何读取干扰（即，非结晶化）。
方法和系统还配置成通过保持有效电容来保持感测容限。有效电容包括与目标WL（或比特线(BL)）关联的寄生电容、耦合电容和/或电极电容。
在下述内容中，相对于字线描述用于减轻读取干扰的技术。与本公开一致，类似的技术可用于对于比特线减轻在交叉点存储器中的读取干扰。
图1示出与本公开的若干实施例一致的系统框图100。系统100包括处理器102、存储器控制器104和存储器阵列106。处理器102通过总线108耦合到存储器控制器104。处理器102可提供包括存储器地址的读取和/或写请求、和/或关联数据到存储器控制器104，并且可接收来自存储器控制器104的读取数据。存储器控制器104配置成执行存储器访问操作，例如，读取目标存储器单元和/或写入目标存储器单元。应注意的是，为便于说明和描述，简化了系统100。
存储器阵列106对应于相变交叉点存储器的至少部分，并且包括多个字线115、多个比特线117和多个存储器单元，例如，存储器单元107。每个存储器单元在WL和BL的交叉点处耦合在字线（“WL”）与比特线（“BL”）之间。每个存储器单元包括配置成存储信息的存储器元件，并且可包括耦合到存储器元件的存储器单元选择装置（即，选择器）。选择装置可包括双向阈值开关、二极管、双极结型晶体管、场效晶体管等。存储器阵列106配置成存储二进制数据，并且可对其进行写入（即，编程）或从其进行读取。
存储器控制器104包括存储器控制器模块110、WL控制模块114和BL控制模块116。存储器控制器模块110配置成执行与存储器控制器104关联的操作。例如，存储器控制器模块110可管理与处理器102的通信。存储器控制器模块110可配置成识别与每个收到的存储器地址关联的一个或更多个目标WL。存储器控制器模块110可配置成至少部分基于目标WL标识符，管理WL控制模块114和BL控制模块116的操作。
WL控制模块114包括WL开关电路120和回写模块122。在一些实施例中，WL控制模块114可包括感测模块，例如，在BL控制模块116中显示的感测模块126。WL控制模块114配置成接收来自存储器控制器模块110的目标WL地址，并且选择用于读取和/或写入操作的一个或更多个WL。WL控制模块114可配置成通过将WL选择偏置电压VSELWL耦合到目标WL而选择目标WL，并且可配置成通过将WL取消选择偏置电压VDESWL耦合到WL而取消选择WL。WL控制模块114可耦合到存储器阵列106中包括的多个WL 115。每个WL可耦合到对应于多个BL 117的多个存储器单元。
WL开关电路120可包括多个开关，每个开关配置成将例如WL 115a等相应WL耦合到VSELWL（或与其解耦合）以选择相应WL 115a。例如，开关电路120可包括多个晶体管。在一些实施例中，WL开关电路120可包括配置成具有完全开启状态、完全关闭状态和/或部分关闭状态的开关。完全开启对应于极低阻抗（例如，短路），并且完全关闭对应于极高阻抗（例如，开路）。部分关闭对应于在开路与短路之间的导电状态。
感测模块126配置成检测例如在读取操作期间的骤回事件，并且将骤回事件传递到例如存储器控制器110和/或回写模块122。回写模块122配置成控制WL开关电路120以在充分持续时间的时间间隔内保持例如存储器单元107等选择的存储器单元耦合到VSELWL，以将存储器单元107编程回设置状态。回写模块122配置成响应在读取操作期间的骤回事件，控制开关电路120。
BL控制模块116包括BL开关电路124。BL控制模块116可包括感测模块126。在一些实施例中，BL控制模块116可包括回写模块，例如，回写模块122。在一些实施例中，WL控制模块114可包括感测模块126。BL控制模块116配置成选择用于读取和/或写入操作的一个或更多个BL。BL控制模块116可配置成通过将BL选择偏置电压VSELBL耦合到目标BL而选择目标BL，并且可配置成通过将BL取消选择偏置电压VDESBL耦合到BL而取消选择BL。除BL开关电路124配置成将VSELBL耦合到目标BL外，BL开关电路124类似于WL开关电路120。
例如，响应来自存储器控制器模块110的信号，WL控制模块114和BL控制模块116可配置成通过将WL 115a耦合到VSELWL和将BL 117a耦合到VSELBL，选择例如存储器单元107等目标存储器单元用于读取操作。感测模块126随后可配置成在感测间隔内监视WL 115a和/或BL 117a，以便确定骤回事件是否发生。如果感测模块126检测到骤回事件，则存储器单元107可在设置状态，并且回写模块122可配置成将存储器单元107编程成设置状态。如果感测模块126在感测间隔中未检测到骤回事件，则存储器单元107可在复位状态，并且存储器单元107可响应关联读取操作而不由回写模块122编程。
因此，WL控制模块114和/或BL控制模块116可配置成选择用于读取操作的目标存储器单元，启动读取操作，监视选择的存储器单元在感测间隔中是否有骤回事件，并且如果在感测间隔期间检测到骤回事件，则编程选择的存储器单元。这样，可通过回写操作，减轻读取干扰。
图2示出与本公开的一个实施例一致的交叉点存储器系统的部分200。该部分200包括本地WL开关210、本地BL开关215、全局WL开关220、电流镜222及在存储器单元216交叉并且耦合到存储器单元216的WL 212和BL 214。该部分200还包括多个电容230、232、234。在本地WL开关210也开启（或部分关闭）时，在开启状态中的全局WL开关220配置成能够实现在存储器单元216与感测节点之间的感测路径。
电容230、232、234对应于与交叉点存储器系统部分200关联的寄生电容。电容230对应于从存储器单元216到本地WL开关210的WL 212的电容。电容232对应于在本地WL开关210与全局WL开关220之间电路的电容。电容234对应于与耦合到多个全局WL（未显示）的中央电路节点关联的电容。因此，电容230、232、234涉及与交叉点存储器系统关联的路由选择、装置和/或本地耦合。
在一些实施例中，部分200可包括电阻240。电阻240可在本地WL开关210与WL 212之间串联添加以隔离耦合到存储器单元216的其它电容。这些其它电容可响应电流而充电，但其充电速率可根据RC时间常数而受电阻240限制，其中，R是电阻240的电阻值，并且C是与每个其它电容关联的电容值。
如本文中所述，电流镜222配置成在读取操作期间骤回事件后促进回写过程。如果骤回已检测到，则电流镜222配置成供应电流，电流配置成设置存储器单元216（换而言之，回写）。
本地WL开关210配置成将WL 212耦合到WL选择电压VSELWL，并且本地BL开关215配置成将BL 214耦合到BL选择电压VSELBL。例如，VSELWL可耦合到WL 212，并且响应包括存储器单元216的读取请求，VSELBL可耦合到BL 214。最初，全局WL开关220、本地WL开关210和本地BL开关215可在关闭状态，并且WL 212可耦合到WL取消选择电压VDESWL（未显示），以及BL 214可耦合到BL取消选择电压VDESBL（未显示）。响应读取请求，可开启全局WL开关220以将感测节点耦合到本地WL开关210，可开启本地BL开关215以将BL 214耦合到VSELBL，以及可开启本地WL开关210以将WL 212耦合到VSELWL和全局WL开关220。在配置成允许电容230、232、234实现稳定状态（即，充电）的时间间隔后，感测间隔可开始。在一实施例中，本地WL开关210可在感测间隔期间保持开启（即，低阻抗状态）。在另一实施例中，可控制本地WL开关210在或临近感测间隔的开始时处在部分关闭状态（即，受控，中间阻抗状态），并且如果无骤回发生（即，存储器单元状态复位），则在感测间隔期间保持部分关闭，或者响应骤回事件而完全开启。控制本地WL开关210处于部分关闭状态配置成在感测间隔（和骤回事件，如果有）期间降低有效电容。控制本地WL开关210处于部分关闭状态还配置成缩短回写时间（与在感测间隔期间完全关闭的本地WL开关210相比），并且因此缩短读取完成时间。本地WL开关210部分关闭对应于开关210的增大有效电阻（与在完全开启状态的开关的相对低阻抗相比）。增大的有效电阻控制（限制）可流过本地WL开关210的最大电流。换而言之，在部分关闭状态的本地WL开关210充当电流限制电阻。因此，虽然与电路关联的相对更大电容耦合到本地WL选择开关210，但可流过单元的峰值电流受部分关闭开关210限制。与通过受限的电流来为相对更大电容充电关联的时间期可相对更长。与本公开一致的交叉点存储器可受相对高电流干扰，由此在延长时间期内允许受限电流可限制读取干扰。
在感测间隔期间保持本地WL开关210在开启状态配置成缩短读取等待时间（即，读取感测数据就绪）。保持本地WL开关210在开启状态有利于在感测节点上形成感测信号，这是因为在开启状态的本地WL开关210允许电流流出并且由例如感测模块126等感测电路检测到。如果检测到骤回，确定读结果，则如本文中所述，可启动回写。
例如图1的感测模块126等感测模块可耦合到感测节点，并且配置成确定在感测间隔期间是否发生骤回事件。如果检测到骤回，则存储器单元216可在设置状态，并且回写控制模块配置成控制本地WL开关210将逻辑1写入（即，编程）到存储器单元216。一个骤回事件可只导致部分破坏性读取，因此，回写控制模块可配置成提供小于完全设置脉冲（部分设置脉冲）到存储器单元216。提供小于完全设置脉冲配置成缩短和/或最小化与回写关联的读取等待时间效应。完全设置脉冲的持续时间可影响读取等待时间，并且可影响读取带宽（在时间间隔中可执行的多次读取）。部分设置脉冲的持续时间小于完全设置脉冲的持续时间。与本公开一致，部分设置脉冲配置成在与读取操作关联的骤回事件后设置存储器单元216，配置以降低读取干扰。通过一旦检测到骤回便传递存储器单元状态数据（即，逻辑1）并且允许回写在后台继续，可进一步降低读取等待时间效应。如果在感测间隔期间未检测到骤回，则存储器单元216可在复位状态，并且可不启动回写。在此情况下，逻辑0可以是输出。
图3是示出在设置状态中存储器单元的存储器单元电流分布的比较的图形300。如本文中所述，图形300配置成示出在配置成在感测间隔期间打开（即，完全关闭）例如本地WL开关210等相应本地WL开关的系统与配置成保持本地WL开关开启或部分关闭的系统之间的相对电流等级和相对时间。因此，垂直轴对应于采用任意单位(a.u.)的电流，并且水平轴对应于采用任意单位(a.u.)的时间。波形302示出在相应本地WL开关完全关闭时与读取操作关联的骤回事件。波形304示出在本地WL开关保持开启或受控以部分关闭（在骤回事件期间）以及保持开启直到回写完成时，在骤回事件后的电流分布。时间310对应于读取等待时间（即，读取感测数据就绪）和读取操作完成（用于波形302）。时间312对应于用于与本公开一致的方法和系统的读取等待时间，并且时间314对应于读取完成时间（即，读取操作完成）。应注意的是，如本文中所述，时间314包括与回写操作关联的时间间隔。因此，逻辑1可已在时间314前输出，例如，在或临近时间312时输出。
时间310对应于无论相应本地WL开关是开启还是关闭，在例如图1的存储器单元107和/或图2的存储器单元216等存储器单元在复位状态（即，存储逻辑0）时的读取感测数据就绪。换而言之，存储器单元在复位状态中时，存储器单元保持在高阻抗状态，并且差分偏置电压（即，VSELBL减去VSELWL）不足以促使骤回，因此，电流可不流过存储器单元。
图4示出与本公开的各种实施例一致，用于减轻在交叉点存储器中读取干扰的操作的流程图400。操作可例如由存储器控制器执行，所述存储器控制器例如，包括WL控制模块114和BL控制模块116的存储器控制器104。流程图400显示配置成减轻读取干扰的示范操作。具体而言，流程图400显示配置成如本文中所述，如果检测到骤回（指示存储器单元在设置状态），则将逻辑1回写到存储器单元的示范操作。
流程图400的操作可以通过在操作402选择WL来开始。例如，通过经本地WL开关，耦合WL到WL选择电压，可选择WL。例如，本地WL开关可以是晶体管，并且可从关闭状态转变到开启状态以将WL耦合到WL选择电压。在一些实施例中，选择的WL开关可在操作404转变到部分关闭。如本文中所述，将选择的WL开关从开启转变到部分关闭配置成在感应间隔期间降低有效WL电容。在操作406，可确定是否检测到骤回事件。骤回事件的发生配置成指示关联存储器单元的状态是逻辑1。如果检测到骤回事件，则在操作408，逻辑1可以被输出。在包括操作404的实施例中，可在操作409开启选择的WL开关。在操作410，可执行逻辑1的回写。例如，在骤回发生时，如果本地WL开关是部分关闭，则回写可包括将本地WL开关转变到完全开启。在另一示例中，回写可包括保持本地WL开关完全开启，直至回写完成。随后，程序流程可在操作414结束。如果未检测到骤回事件，则在操作412，逻辑0可以被输出。随后，程序流程可在操作414结束。
因此，流程图400的操作配置成在目标存储器单元上启动读取操作，并且如果检测到骤回事件，则输出逻辑1，并且回写逻辑1。通过将逻辑1回写到存储器单元，可适应（即，减轻）作为回写事件结果的读取干扰。
虽然图4示出根据一个实施例的各种操作，但要理解的是，对于其它实施例，并非图4中所示所有操作是必需的。实际上，本文中完全考虑了在本公开的其它实施例中，图4中所示操作和/或本文中描述的其它操作可以以任何图形中未明确示出的方式组合，但仍与本公开完全一致。因此，针对在一个图形中未确切示出的特征和/或操作的权利要求被认为是在本公开的范围和内容内。
在本文中任何实施例中使用时，术语“模块”可指配置成执行任何上面提及的操作的app、软件、固件和/或电路。软件可实施为记录在非暂态计算机可读存储媒体上的软件包、代码、指令、指令集和/或数据。固件可实施为在存储器装置中硬编码（例如，非易失性）的代码、指令或指令集和/或数据。
“电路”在本文中任何实施例中使用时可例如单独或以任何组合方式包括硬连线电路、诸如包括一个或更多个单独指令处理核的计算机处理器等可编程电路、状态机电路和/或存储由可编程电路执行的指令的固件。模块可共同或单独实施为形成更大系统的部分的电路，所述更大系统例如，集成电路(IC)、芯片上系统(SoC)、桌面型计算机、膝上型计算机、平板计算机、服务器、智能电话等。
在一些实施例中，硬件描述语言可用于指定用于本文中描述的各种模块和/或电路的电路和/或逻辑实现。例如，在一个实施例中，硬件描述语言可符合或兼容可能够实现本文中描述的一个或更多个电路和/或模块的半导体制造的超高速集成电路(VHSIC)硬件描述语言(VHDL)。VHDL可符合或兼容IEEE标准1076-1987、IEEE标准1076.2、IEEE1076.1、IEEE VHDL-2006草案3.0, IEEE VHDL-2008草案4.0和/或其它版本的IEEE VHDL标准和/或其它硬件描述标准。
因此，配置成减轻来自与读取在设置状态（即，正在存储逻辑1）的存储器元件关联的骤回的读取干扰（即，弱编程）的系统和方法已描述。方法和系统配置成响应骤回，输出逻辑1和将逻辑1回写到存储器单元。方法和系统还配置成在感测间隔的至少部分期间保持选择的WL（字线）到WL选择电压源的耦合。
根据一个方面，提供了一种设备。设备包括配置成选择用于存储器访问操作的目标存储器单元的存储器控制器模块。存储器控制器包括配置成确定在感测间隔期间是否发生骤回事件的感测模块；和配置成如果检测到骤回事件，则将逻辑1回写到存储器单元的回写模块。
根据另一方面，提供了一种方法。方法包括：由存储器控制器选择用于存储器访问操作的目标存储器单元；由感测模块确定在感测间隔期间是否发生骤回事件；以及如果检测到骤回事件，则由回写模块将逻辑1回写到存储器单元。
根据另一方面，提供了一种系统。系统包括：处理器；交叉点存储器阵列，所述交叉点存储器阵列包括目标存储器单元、目标字线(WL)和目标比特线(BL)，目标存储器单元耦合在目标WL与目标BL之间；以及耦合到处理器和交叉点存储器阵列的存储器控制器。存储器控制器配置成选择用于存储器访问操作的目标存储器单元。存储器控制器包括配置成确定在感测间隔期间是否发生骤回事件的感测模块和；配置成如果检测到骤回事件，则将逻辑1回写到存储器单元的回写模块。
各种特征、方面和实施例已在本文中描述。如将由本领域技术人员所理解的，特征、方面和实施例容易实现相互的组合及变化和修改。因此，本公开应被认为涵盖此类组合、变化和修改。

Claims (18)

1. 一种设备，包括：
存储器控制器，配置成选择用于存储器访问操作的目标存储器单元，所述存储器控制器包括：
感测模块，配置成确定在感测间隔期间是否发生骤回事件；以及
回写模块，配置成如果检测到骤回事件，则将逻辑1回写到所述存储器单元。
2. 如权利要求1所述的设备，其中所述存储器控制器还包括：
开关电路，所述开关电路包括配置成耦合目标字线(WL)到WL选择电压源的WL开关和配置成耦合目标比特线(BL)到BL选择电压源的BL开关，所述存储器控制器配置成控制所述开关电路在所述感测间隔开始前开启所述WL开关和所述BL开关。
3. 如权利要求2所述的设备，其中所述存储器控制器配置成控制所述开关电路在或临近所述感测间隔的所述开始时，部分关闭所述WL开关和所述BL开关中的至少一个。
4. 如权利要求3所述的设备，其中所述存储器控制器配置成如果检测到骤回事件，则控制所述开关电路开启所述WL开关和所述BL开关中的至少一个。
5. 如权利要求1所述的设备，其中所述存储器控制器配置成如果检测到骤回事件，则输出逻辑1。
6. 如权利要求1所述的设备，其中所述存储器控制器配置成如果未检测到骤回事件，则输出逻辑0。
7. 一种方法，包括：
由存储器控制器选择用于存储器访问操作的目标存储器单元；
由感测模块确定在感测间隔期间是否发生骤回事件；以及
如果检测到骤回事件，则由回写模块将逻辑1回写到所述存储器单元。
8. 如权利要求7所述的方法，还包括：
由所述存储器控制器控制开关电路，以在所述感测间隔的开始前，开启字线(WL)开关和比特线(BL)开关，所述开关电路包括配置成耦合目标WL到WL选择电压源的WL开关和配置成耦合目标BL到BL选择电压源的BL开关。
9. 如权利要求8所述的方法，还包括：
由所述存储器控制器控制所述开关电路在或临近所述感测间隔的所述开始时，部分关闭所述WL开关和所述BL开关中的至少一个。
10. 如权利要求9所述的方法，还包括：
如果检测到骤回事件，则由所述存储器控制器控制所述开关电路开启所述WL开关和所述BL开关中的至少一个。
11. 如权利要求7所述的方法，还包括：
如果检测到骤回事件，则由所述存储器控制器输出逻辑1。
12. 如权利要求7所述的方法，还包括：
如果未检测到骤回事件，则由所述存储器控制器输出逻辑0。
13. 一种系统，包括：
处理器；
交叉点存储器阵列，包括目标存储器单元、目标字线(WL)和目标比特线(BL)，所述目标存储器单元耦合在所述目标WL与所述目标BL之间；以及
存储器控制器，耦合到所述处理器和所述交叉点存储器阵列，所述存储器控制器配置成选择用于存储器访问操作的目标存储器单元，所述存储器控制器包括：
感测模块，配置成确定在感测间隔期间是否发生骤回事件；以及
回写模块，配置成如果检测到骤回事件，则将逻辑1回写到所述存储器单元。
14. 如权利要求13所述的系统，其中所述存储器控制器还包括开关电路，所述开关电路包括配置成耦合目标字线(WL)到WL选择电压源的WL开关和配置成耦合目标比特线(BL)到BL选择电压源的BL开关，所述存储器控制器配置成控制所述开关电路在所述感测间隔开始前开启所述WL开关和所述BL开关。
15. 如权利要求14所述的系统，其中所述存储器控制器配置成控制所述开关电路在或临近所述感测间隔的所述开始时，部分关闭所述WL开关和所述BL开关中的至少一个。
16. 如权利要求15所述的系统，其中所述存储器控制器配置成如果检测到骤回事件，则控制所述开关电路开启所述WL开关和所述BL开关中的至少一个。
17. 如权利要求13所述的系统，其中所述存储器控制器配置成如果检测到骤回事件，则输出逻辑1。
18. 如权利要求13所述的系统，其中所述存储器控制器配置成如果未检测到骤回事件，则输出逻辑0。
CN201580008219.9A 2014-03-11 2015-03-09 减轻交叉点存储器中的读取干扰的方法和设备 Active CN105960678B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/204,376 US9286975B2 (en) 2014-03-11 2014-03-11 Mitigating read disturb in a cross-point memory
US14/204376 2014-03-11
PCT/US2015/019366 WO2015138281A1 (en) 2014-03-11 2015-03-09 Mitigating read disturb in a cross-point memory

Publications (2)

Publication Number Publication Date
CN105960678A true CN105960678A (zh) 2016-09-21
CN105960678B CN105960678B (zh) 2019-06-18

Family

ID=54069547

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201580008219.9A Active CN105960678B (zh) 2014-03-11 2015-03-09 减轻交叉点存储器中的读取干扰的方法和设备

Country Status (10)

Country Link
US (1) US9286975B2 (zh)
EP (1) EP3117435B1 (zh)
JP (1) JP6240340B2 (zh)
KR (1) KR101934759B1 (zh)
CN (1) CN105960678B (zh)
BR (1) BR112016018316A2 (zh)
DE (1) DE112015000339T5 (zh)
RU (1) RU2653320C2 (zh)
TW (1) TWI607456B (zh)
WO (1) WO2015138281A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106415728A (zh) * 2014-06-24 2017-02-15 英特尔公司 交叉点存储器中的参考架构

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9613691B2 (en) 2015-03-27 2017-04-04 Intel Corporation Apparatus and method for drift cancellation in a memory
US9437293B1 (en) * 2015-03-27 2016-09-06 Intel Corporation Integrated setback read with reduced snapback disturb
US9478286B1 (en) 2015-12-26 2016-10-25 Intel Corporation Transient current-protected threshold switching devices systems and methods
US9947721B2 (en) 2016-04-01 2018-04-17 Micron Technology, Inc. Thermal insulation for three-dimensional memory arrays
KR102474305B1 (ko) * 2016-06-27 2022-12-06 에스케이하이닉스 주식회사 저항 변화 메모리 장치 및 그 센싱 방법
US9824767B1 (en) 2016-06-29 2017-11-21 Intel Corporation Methods and apparatus to reduce threshold voltage drift
US10032508B1 (en) 2016-12-30 2018-07-24 Intel Corporation Method and apparatus for multi-level setback read for three dimensional crosspoint memory
TWI640006B (zh) * 2017-08-16 2018-11-01 華邦電子股份有限公司 電阻式記憶體儲存裝置及其寫入方法
CN109427392B (zh) 2017-09-01 2021-01-12 华邦电子股份有限公司 电阻式存储装置及其写入方法
TWI629682B (zh) * 2017-09-01 2018-07-11 華邦電子股份有限公司 電阻式記憶體儲存裝置及其寫入方法
US10332590B2 (en) * 2017-09-21 2019-06-25 Qualcomm Incorporated Static random access memory (SRAM) bit cells employing current mirror-gated read ports for reduced power consumption
US10395738B2 (en) 2017-11-30 2019-08-27 Micron Technology, Inc. Operations on memory cells
US10366747B2 (en) 2017-11-30 2019-07-30 Micron Technology, Inc. Comparing input data to stored data
KR102401183B1 (ko) 2017-12-05 2022-05-24 삼성전자주식회사 메모리 장치 및 그 동작 방법
KR102515463B1 (ko) * 2018-06-18 2023-03-30 에스케이하이닉스 주식회사 비휘발성 메모리 장치와, 이의 리드 및 라이트 방법
KR102478221B1 (ko) 2018-07-09 2022-12-15 에스케이하이닉스 주식회사 읽기 동작을 제어하는 제어회로를 포함하는 반도체 메모리 장치
KR102559577B1 (ko) 2018-08-08 2023-07-26 삼성전자주식회사 저항성 메모리 장치
KR20200104603A (ko) * 2019-02-27 2020-09-04 에스케이하이닉스 주식회사 효율적인 리드 동작을 수행하는 비휘발성 메모리 장치 및 이를 이용하는 시스템
KR20200120788A (ko) 2019-04-11 2020-10-22 에스케이하이닉스 주식회사 저항 변화 메모리 장치
KR20200141887A (ko) * 2019-06-11 2020-12-21 에스케이하이닉스 주식회사 읽기 동작을 제어하는 제어회로를 포함하는 반도체 메모리 장치
KR20210013896A (ko) 2019-07-29 2021-02-08 삼성전자주식회사 저항성 메모리 장치
US11177009B2 (en) 2019-12-30 2021-11-16 Micron Technology, Inc. Multi-state programming of memory cells
US11315633B2 (en) 2019-12-30 2022-04-26 Micron Technology, Inc. Three-state programming of memory cells
KR20210096496A (ko) 2020-01-28 2021-08-05 삼성전자주식회사 3차원 메모리 장치
US11087854B1 (en) * 2020-03-05 2021-08-10 Intel Corporation High current fast read scheme for crosspoint memory
US11145366B1 (en) * 2020-03-24 2021-10-12 Intel Corporation Techniques to mitigate error during a read operation to a memory array
US11423988B2 (en) * 2020-08-28 2022-08-23 Micron Technology, Inc. Programming techniques for polarity-based memory cells

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1647210A (zh) * 2002-02-19 2005-07-27 微米技术有限公司 可编程导体随机存取存储器以及用于检测它的方法
CN101114519A (zh) * 2006-07-27 2008-01-30 奇梦达北美公司 用于相变存储器的读干扰传感器
US20080117669A1 (en) * 2006-11-21 2008-05-22 Elpida Memory, Inc. Memory readout circuit and phase-change memory device
US7986549B1 (en) * 2008-12-29 2011-07-26 Micron Technology, Inc. Apparatus and method for refreshing or toggling a phase-change memory cell
US20130044539A1 (en) * 2011-08-18 2013-02-21 Micron Technology, Inc. Apparatuses, devices and methods for sensing a snapback event in a circuit
US20130051137A1 (en) * 2011-08-29 2013-02-28 Raymond W. Zeng Tile-level snapback detection through coupling capacitor in a cross point array

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100294450B1 (ko) * 1998-09-24 2001-09-17 윤종용 반도체메모리장치의어레이내부전원전압발생회로
JP4138173B2 (ja) * 1999-08-26 2008-08-20 株式会社ルネサステクノロジ 不揮発性半導体記憶装置およびその消去方法
NO312928B1 (no) * 2001-02-26 2002-07-15 Thin Film Electronics Asa Ikke-destruktiv utlesing
JP3785125B2 (ja) * 2002-08-21 2006-06-14 富士通株式会社 半導体記憶装置
JP4229674B2 (ja) * 2002-10-11 2009-02-25 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置及びその制御方法
TW200527656A (en) * 2004-02-05 2005-08-16 Renesas Tech Corp Semiconductor device
US7133311B2 (en) * 2004-08-16 2006-11-07 Bo Liu Low power, high speed read method for a multi-level cell DRAM
US7259982B2 (en) 2005-01-05 2007-08-21 Intel Corporation Reading phase change memories to reduce read disturbs
US7382647B1 (en) * 2007-02-27 2008-06-03 International Business Machines Corporation Rectifying element for a crosspoint based memory array architecture
US20110012082A1 (en) 2008-03-21 2011-01-20 Nxp B.V. Electronic component comprising a convertible structure
US7990761B2 (en) * 2008-03-31 2011-08-02 Ovonyx, Inc. Immunity of phase change material to disturb in the amorphous phase
US7808831B2 (en) * 2008-06-30 2010-10-05 Sandisk Corporation Read disturb mitigation in non-volatile memory
US8009489B2 (en) * 2009-05-28 2011-08-30 Freescale Semiconductor, Inc. Memory with read cycle write back
US8174881B2 (en) 2009-11-24 2012-05-08 Micron Technology, Inc. Techniques for reducing disturbance in a semiconductor device
US8634235B2 (en) 2010-06-25 2014-01-21 Macronix International Co., Ltd. Phase change memory coding
US8194441B2 (en) * 2010-09-23 2012-06-05 Micron Technology, Inc. Phase change memory state determination using threshold edge detection
JP5715306B2 (ja) * 2011-08-29 2015-05-07 インテル・コーポレーション クロスポイントアレイにおける結合キャパシタを利用したタイルレベルでのスナップバック検出
US8953387B2 (en) * 2013-06-10 2015-02-10 Micron Technology, Inc. Apparatuses and methods for efficient write in a cross-point array

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1647210A (zh) * 2002-02-19 2005-07-27 微米技术有限公司 可编程导体随机存取存储器以及用于检测它的方法
CN101114519A (zh) * 2006-07-27 2008-01-30 奇梦达北美公司 用于相变存储器的读干扰传感器
US20080117669A1 (en) * 2006-11-21 2008-05-22 Elpida Memory, Inc. Memory readout circuit and phase-change memory device
US7986549B1 (en) * 2008-12-29 2011-07-26 Micron Technology, Inc. Apparatus and method for refreshing or toggling a phase-change memory cell
US20130044539A1 (en) * 2011-08-18 2013-02-21 Micron Technology, Inc. Apparatuses, devices and methods for sensing a snapback event in a circuit
US20130051137A1 (en) * 2011-08-29 2013-02-28 Raymond W. Zeng Tile-level snapback detection through coupling capacitor in a cross point array

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106415728A (zh) * 2014-06-24 2017-02-15 英特尔公司 交叉点存储器中的参考架构
CN106415728B (zh) * 2014-06-24 2019-03-08 英特尔公司 交叉点存储器中的参考架构

Also Published As

Publication number Publication date
RU2016133316A (ru) 2018-02-16
KR101934759B1 (ko) 2019-01-04
DE112015000339T5 (de) 2016-09-22
JP2017512354A (ja) 2017-05-18
BR112016018316A2 (pt) 2022-07-12
EP3117435A1 (en) 2017-01-18
KR20160106702A (ko) 2016-09-12
EP3117435A4 (en) 2017-11-01
TW201535410A (zh) 2015-09-16
WO2015138281A1 (en) 2015-09-17
RU2653320C2 (ru) 2018-05-07
EP3117435B1 (en) 2022-07-06
US9286975B2 (en) 2016-03-15
US20150262661A1 (en) 2015-09-17
JP6240340B2 (ja) 2017-11-29
CN105960678B (zh) 2019-06-18
TWI607456B (zh) 2017-12-01

Similar Documents

Publication Publication Date Title
CN105960678A (zh) 减轻交叉点存储器中的读取干扰
US10546634B2 (en) Cross point memory control
US10438659B2 (en) Method and apparatus for multi-level setback read for three dimensional crosspoint memory
US10043576B2 (en) Phase change memory devices and systems having reduced voltage threshold drift and associated methods
CN104718576B (zh) 用于读取电阻性随机访问存储器(rram)单元的系统和方法
CN108475528B (zh) 写入之前的双分界电压感测
EP4068106A1 (en) Apparatuses and methods for configuring i/os of memory for hybrid memory modules
US9792986B2 (en) Phase change memory current
TWI678623B (zh) 輸出就緒-繁忙訊號的半導體記憶體裝置及包括其的記憶體系統
US9030906B2 (en) Isolating, at least in part, local row or column circuitry of memory cell before establishing voltage differential to permit reading of cell
KR20170044347A (ko) 메모리 장치 및 메모리 장치의 동작 방법
CN114639403A (zh) 存储器系统中减少电力消耗的操作模式
EP3961628A1 (en) Power switching for embedded memory
CN105993048A (zh) 交叉点存储器偏置方案
EP3363018B1 (en) Wordline under-driving using a virtual power network
US11915771B2 (en) Voltage detection for managed memory systems

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant