CN107665725B - 电力开关电路 - Google Patents

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Abstract

提供了一种电力开关电路，其包括第一电平移位器，第一电平移位器响应于一次性可编程(OTP)存储器单元阵列的编程操作的执行，使从外部供给电压焊盘接收到供给电压的第一开关器件接通。电力开关电路还包括第二电平移位器，第二电平移位器响应于编程操作的执行，使连接至第一开关器件的第二开关器件接通，以将供给电压提供给OTP存储器单元阵列。电力开关电路还包括第三电平移位器，第三电平移位器响应于OTP存储器单元阵列的读操作的执行，使第三开关器件接通，以将在电力开关电路内部生成的电源电压提供给OTP存储器单元阵列。

Description

电力开关电路
在先申请的交叉引用
本申请要求于2016年7月27日提交的题为“POWER SWITCH CIRCUIT”的韩国专利申请第10-2016-0095666号的优先权及其权益，其全部内容通过引用在此并入。
技术领域
本发明涉及电力开关电路，更特别地，涉及选择性地将多个电压之一提供给一次性可编程(OTP)存储器单元阵列的电力开关电路。
背景技术
存储器是用于存储信息(例如数据)的装置，并且存在各种类型的存储器。半导体存储器可以主要分类为易失性存储器和非易失性存储器。易失性存储器在通电时保持其中存储的数据，但是当电力中断时，存储的数据丢失。相反，即使在断电时，非易失性存储器也保持存储的数据。
根据现有技术的OTP存储器单元能够生成峰峰值电压VPP并且执行编程操作。然而，如果VPP电压被设计为在OTP存储器单元内生成，则由于工艺变化，OTP存储器单元不可能生成准确的VPP电压。此外，OTP存储器单元可以生成带隙基准电压，并且还可以通过升高所生成的带隙基准电压来生成VPP电压。由OTP存储器单元生成的带隙基准电压可能变化，因此OTP存储器单元可能不能生成准确的VPP电压。
发明内容
根据本公开的一个方面，一种电力开关电路包括：第一电平移位器，响应于OTP(一次性可编程)存储器单元阵列的编程操作的执行，使从外部供给电压焊盘接收到供给电压的第一开关器件接通；第二电平移位器，响应于编程操作的执行，使连接至第一开关器件的第二开关器件接通，以将供给电压提供给OTP存储器单元阵列；以及第三电平移位器，响应于OTP存储器单元阵列的读操作的执行，使第三开关器件接通，以将在电力开关电路内部生成的电源电压提供给OTP存储器单元阵列。
当供给电压被放电至地电压时，第二电平移位器可以使第二开关器件断开。
当供给电压焊盘经由第一开关器件连接至地时，第二电平移位器可以使第二开关器件断开。
在以低功率水平操作的深度睡眠模式中，第二电平移位器可以阻止将供给电压提供给OTP存储器单元阵列。第二电平移位器可以在深度睡眠模式中接收深度睡眠模式输入信号以输出额定电压。
第二电平移位器可以基于深度睡眠模式输入信号阻断可以被提供给OTP存储器单元阵列的供给电压，以便维持供给电压焊盘的浮置状态或者将供给电压焊盘与地电压或额定电压连接。
响应于读操作的执行，第一和第二电平移位器可以分别使第一和第二开关器件断开，以阻断供给电压。
响应于编程操作的执行，第三电平移位器可以使第三开关器件断开，以阻断电源电压。
第一、第二和第三电平移位器可以基于写使能信号和写禁用(enable bar)信号分别接通或断开第一、第二和第三开关器件。
第一、第二和第三开关器件中的每一个可以包括PMOS。
根据本公开的另一方面，电力开关电路包括：第一电平移位器，其接通或断开从外部供给电压焊盘接收到供给电压的第一开关器件；第二电平移位器，其接通或断开连接至第一开关器件和OTP存储器单元阵列的第二开关器件，以确定是否将供给电压提供给OTP存储器单元阵列；以及第三电平移位器，其接通或断开连接至OTP存储器单元阵列的第三开关器件，以确定是否将电源电压提供给OTP存储器单元阵列。
响应于OTP存储器单元阵列的编程操作的执行，第一和第二电平移位器可以分别使第一和第二开关器件接通，以将供给电压提供给OTP存储器单元阵列。
响应于OTP存储器单元阵列的读操作的执行，第三电平移位器可以使第三开关器件接通以将电源电压提供给OTP存储器单元阵列。
当供给电压焊盘经由第一开关器件连接至地时，第二电平移位器可以使第二开关器件断开。
根据本公开的另一方面，电力开关电路包括：存储器单元阵列；第一开关，其连接至提供第一电压的第一电压源；第二开关，其耦接在第一开关与存储器单元阵列之间；第三开关，其耦接在存储器单元阵列与提供第二电压的第二电压源之间；以及控制器，其基于存储器单元阵列的操作来选择性地操作第一、第二和第三开关，以将第一电压和第二电压之一提供给存储器单元阵列。
第一电压源可以包括外部电压源，并且第二电压源可以包括内部电压源。
控制器可以控制第一、第二和第三开关，用于：当存储器单元阵列执行编程操作时将第一电压提供给存储器单元阵列，并且当存储器单元阵列执行读操作时将第二电压提供给存储器单元阵列，其中第一电压大于第二电压。
当存储器单元阵列执行读操作时，控制器可以断开第一开关和第二开关，并且当存储器单元阵列执行编程操作时，控制器可以断开第三开关。
当第一电压被放电时或者当存储器单元阵列处于深度睡眠模式时，控制器可以断开第二开关。
控制器可以包括：第一电平移位器，其连接至第一开关；第二电平移位器，其连接至第二开关；以及第三电平移位器，其连接至第三开关。第一、第二和第三电平移位器可以基于写使能信号和写禁用信号分别控制第一、第二和第三开关。
通过考虑以下的详细描述、附图和权利要求书，本公开的其它特征、优点和实施方式可以被阐述或者可以是明显的。此外，应当理解，本公开的前述概述和以下的详细描述都是示例性的，并且旨在提供进一步的解释而不限制所要求保护的本公开的范围。
附图说明
被包括以提供对本公开的进一步理解的附图被并入并且构成本说明书的一部分，其示出了本公开的实施方式并且与详细描述一起用于解释本公开的原理。没有尝试更详细地示出公开的结构细节，更详细的结构细节对于本公开的基本理解以及可以实践的各种方式可能不是必需的。在附图中：
图1是示出根据公开的原理所构造的电力开关电路的示例的框图；
图2是示出根据公开的原理所构造的图1中示出的电力开关电路的第一电平移位器的示例的电路图；
图3是示出根据公开的原理所构造的图1中示出的电力开关电路的第二电平移位器的示例的电路图；以及
图4是示出根据公开的原理所构造的图1中示出的电力开关电路的第三电平移位器的示例的电路图。
具体实施方式
参考在附图中描述和/或示出的以及在下面的描述中详述的非限制性实施方式和示例，更详细地说明本公开及其各种特征和优点细节。应当注意，附图中所示的特征不一定按比例绘制，并且一个实施方式的特征可以与如本领域技术人员将认识到的其他实施方式一起使用，即使在此未明确说明。可以省略对公知的组件和处理技术的描述，以免不必要地模糊本公开的实施方式。这里所使用的示例仅旨在便于理解可以实践公开内容的方式，并且进一步地使本领域技术人员能够实践本公开的实施方式。因此，这里的示例和实施方式不应被解释为限制本公开的范围。此外，应注意，在附图的几个视图中，相同的附图标记表示相似的部分。
图1是示出根据本公开的原理所构造的电力开关电路100的示例的框图。
参照图1，电力开关电路100可以包括：第一电平移位器110、第二电平移位器120、第三电平移位器130、第一开关器件140、第二开关器件150、第三开关器件160、第一反相器170、第二反相器180等。
电力开关电路100可以从外部供给电压源例如比如外部供给电压焊盘(OTPV PAD)10接收供给电压OTPV，并且将供给电压OTPV提供给一次性可编程(OTP)存储器单元阵列20。更具体地，电力开关电路100可以选择从外部供给电压焊盘接收的供给电压OTPV、在电力开关电路100内部生成的电源电压VDD等中之一，并且可以将所选择的电压提供给OTP存储器单元阵列20。电力开关电路100可以使用例如可以基于写使能信号WR_EN和写禁用信号WR_ENB选择性地接通或断开的第一、第二和第三开关器件140、150或160来选择供给电压OTPV和电源电压VDD的其中之一。
电力开关电路100可以响应于OTP存储器单元阵列20的编程操作的执行，将供给电压OTPV提供给OTP存储器单元阵列20，并且响应于OTP存储器单元阵列20的读操作的执行，将电源电压VDD提供给OTP存储器单元阵列20。由于电力开关电路100从外部供给电压焊盘10接收供给电压OTPV，并且将供给电压OTPV提供给OTP存储器单元阵列20，因此可以使电力开关电路100能够将供给电压OTPV提供给OTP存储器单元阵列20而与工艺变化无关。此外，由于电力开关电路100从外部供给电压焊盘10接收供给电压OTPV，因此可以不需要电荷泵电路，并且还可以减小电力开关电路100的布局尺寸。
外部供给电压焊盘10可以布置成与地焊盘(未示出)或额定电压焊盘(未示出)邻近。供给电压焊盘10可以接合至地焊盘或额定电压焊盘从而防止可能在浮置状态中出现的静电。OTP存储器单元阵列20可以通过接收供给电压OTPV或电源电压VDD来执行编程操作或读操作。
第一电平移位器110可以接通或断开可以从外部供给电压焊盘10接收供给电压OTPV的第一开关器件140。更具体地，第一电平移位器110可以分别从第一和第二反相器170和180接收写禁用信号WR_ENB和写使能信号WR_EN，移位到供给电压OTPV，并且将供给电压OTPV提供给第一开关器件140。也就是说，第一电平移位器110可以基于写禁用信号WR_ENB和写使能信号WR_EN接通或断开第一开关器件140。
在一个实施方式中，响应于OTP存储器单元阵列20的编程操作的执行，第一电平移位器110可以使从外部供给电压焊盘10接收到供给电压OTPV的第一开关器件140接通。响应于OTP存储器单元阵列20的读操作的执行，第一电平移位器110可以使第一开关器件140断开。
第二电平移位器120可以接通或断开可以耦接在第一开关器件140与OTP存储器单元阵列20之间的第二开关器件150，以确定是否将供给电压OTPV提供给OTP存储器单元阵列20。更具体地，第二电平移位器120可以分别从第一和第二反相器170和180接收写禁用信号WR_ENB和写使能信号WR_EN，移位到额定电压VCI，并且将额定电压VCI提供给第二开关器件150。额定电压VCI可以对应于在电力开关电路100中使用的电压。也就是说，第二电平移位器120可以基于写禁用信号WR_ENB和写使能信号WR_EN接通或断开第二开关器件150。
在一个实施方式中，响应于OTP存储器单元阵列20的编程操作的执行，第二电平移位器120可以使连接至第一开关器件140的第二开关器件150接通，以将供给电压OTPV提供给OTP存储器单元阵列20。在另一方面，响应于OTP存储器单元阵列20的读操作的执行，第二电平移位器120可以使第二开关器件150断开以阻止供给电压OTPV被提供给OTP存储器单元阵列20。也就是说，响应于OTP存储器单元阵列20的读操作的执行，第一和第二电平移位器110和120可以分别使第一和第二开关器件140和150断开，以阻断供给电压OTPV。
当供给电压OTPV被放电至地电压VSS时，第二电平移位器120可以使第二开关器件150断开。当供给电压焊盘10经由第一开关器件140连接至地时，第二电平移位器120可以使第二开关器件150断开以防止单元阵列输入电压OTPV_IN经由第二开关器件150被连接至地电压VSS。当完成OTP存储器单元阵列20的编程操作时，供给电压OTPV可以被放电至地电压VSS。在一个实施方式中，一旦完成OTP存储器单元阵列20的编程操作，电力开关电路100可以接收低电平(或0)的写信号WRITE。如果写信号WRITE对应于低电平(或0)，第二电平移位器120可以接收高电平(或1)的写禁用信号WR_ENB和低电平(或0)的写使能信号WR_EN。第二电平移位器120可以接收高电平(或1)的写禁用信号WR_ENB和低电平(或0)的写使能信号WR_EN，并且通过执行电平移位程序输出额定电压VCI。
额定电压VCI可以是用于驱动电力开关电路100的电压，并且一旦电力被施加到电力开关电路100，额定电压VCI可以维持在恒定值。也就是说，如果电力开关电路100接收低电平(或0)的写信号WRITE，第二电平移位器120的输出OUT_B可以维持在额定电压VCI并且第二开关器件150可以保持断开。因此，当供给电压OTPV被放电至地电压VSS时，第二电平移位器120可以使第二开关器件150断开以阻断泄漏路径。此外，当执行写操作或读操作时，第二电平移位器120可以以稳定方式将供给电压OTPV或电源电压VDD提供给OTP存储器单元阵列20。
第三电平移位器130可以接通或断开可以连接至OTP存储器单元阵列20的第三开关器件160，以确定是否将电源电压VDD提供给OTP存储器单元阵列20。更具体地，第三电平移位器130可以分别从第一和第二反相器170和180接收写禁用信号WR_ENB和写使能信号WR_EN，移位到供给电压OTPV，并且将供给电压OTPV提供给第三开关器件160。第三电平移位器130可以基于写禁用信号WR_ENB和写使能信号WR_EN接通或断开第三开关器件160。
在一个实施方式中，响应于OTP存储器单元阵列20的读操作的执行，第三电平移位器130可以使第三开关器件160接通以将电源电压VDD提供给OTP存储器单元阵列20。响应于OTP存储器单元阵列20的编程操作的执行，第三电平移位器130可以使第三开关器件160断开以阻断电源电压VDD。
在一个实施方式中，第一、第二和第三电平移位器110、120和130可以选择供给电压OTPV或者电源电压VDD，然后使第一和第二开关器件140和150接通或者使第三开关器件160接通。
在一个实施方式中，第一、第二和第三开关器件140、150和160中的每一个都可以被实现为PMOS以防止供给电压OTPV或电源电压VDD的压降。第一、第二和第三开关器件140、150和160中的每一个可以响应于在其栅极处接收到的高电平(或1)而断开，并且可以响应于在栅极处接收到的低电平(或0)而接通。电力开关电路100能够经由第一、第二和第三开关器件140、150和160将恒定电平的供给电压OTPV或电源电压VDD提供给OTP存储器单元阵列20。
第一和第二反相器170和180可以串联连接，使得来自第一反相器170的输出可以作为第二反相器180的输入。也就是说，来自第一和第二反相器170和180的输出可以彼此总不相同。在一个实施方式中，电力开关电路100可以接收写信号WRITE，并且通过第一和第二反相器170和180生成写禁用信号WR_ENB和写使能信号WR_EN。
例如，响应于OTP存储器单元阵列20的编程操作的执行，电力开关电路100可以接收高电平(或1)的写信号WRITE。如果电力开关电路100接收高电平(或1)的写信号WRITE，则写禁用信号WR_ENB可以对应于低电平(或0)并且写使能信号WR_EN可以对应于高电平(或1)。如果写使能非信号WR_ENB对应于低电平(或0)并且写使能信号WR_EN对应于高电平(或1)，则第一和第二电平移位器110和120可以输出低电平(或0)以分别使第一和第二开关器件140和150接通，并且第三电平移位器130可以输出高电平(或1)以使第三开关器件160断开。也就是说，当执行OTP存储器单元阵列20的编程操作时，第一和第二电平移位器110和120可以分别使第一和第二开关器件140和150接通，以将供给电压OTPV提供给OTP存储器单元阵列20。
在另一实施方式中，当执行OTP存储器单元阵列20的读操作时，电力开关电路100可以接收低电平(或0)的写信号WRITE。如果电力开关电路100接收低电平(或0)的写信号WRITE，则写禁用信号WR_ENB可以对应于高电平(或1)并且写使能信号WR_EN可以对应于低电平(或0)。如果写禁用信号WR_ENB对应于高电平(或1)并且写使能信号WR_EN对应于低电平(或0)，则第一和第二电平移位器110和120可以输出高电平(或1)以分别使第一和第二开关器件140和150断开，并且第三电平移位器130可以输出低电平(或0)以使第三开关器件160接通。也就是说，当执行OTP存储器单元阵列20的读操作时，第三电平移位器130可以使第三开关器件160接通，以将电源电压VDD提供给OTP存储器单元阵列20。
图2是示出根据本公开的原理所构造的图1中示出的电力开关电路的第一电平移位器110的示例的电路图。
参照图2，第一电平移位器110可以基于写使能信号WR_EN和写禁用信号WR_ENB接通或断开第一开关器件140。在一个实施方式中，第一电平移位器110可以被实现为电流镜。也就是说，电平移位器110可以被配置成使得两个PMOS器件和两个NMOS器件被布置成对称结构，并且电流镜的一端可以对应于第一电平移位器110的输出级OUT_A。第一电平移位器110的输出级OUT_A可以施加于第一开关器件140的栅极。
图3是示出根据本公开的原理所构造的图1中示出的电力开关电路的第二电平移位器的示例的电路图。
参照图3，第二电平移位器120可以包括例如第四开关器件310、第五开关器件320、第一NMOS 330、第二NMOS 340、第三NMOS 350、第四NMOS 360、第三反相器370、第四反相器380。在一个实施方式中，第二电平移位器120可以被实现为电流镜。更具体地，第四开关器件310和第三NMOS 350可以相对于第五开关器件320和第四NMOS 360对称。第三NMOS 350可以接收写禁用信号WR_ENB，并且第四NMOS 360可以接收写使能信号WR_EN。第二电平移位器120的输出级OUT_B可以对应于第五开关器件320的漏极与第四NMOS 360的漏极之间的公共端。
第三和第四反相器370和380可以串联连接，使得来自第三反相器370的输出可以作为第四反相器380的输入。也就是说，来自第三和第四反相器370和380的输出可以彼此总不相同。在一个实施方式中，第二电平移位器120可以接收深度睡眠模式输入信号DSM_INPUT，并且通过第三和第四反相器370和380输出高电平(或1)或低电平(或0)。第三反相器370的输出可以施加到第二NMOS 340的栅极，并且第四反相器380的输出可以施加到第一NMOS 330的栅极。
在一个实施方式中，在以低功率水平操作的深度睡眠模式下，第二电平移位器120可以阻止将供给电压OTPV提供给OTP存储器单元阵列20。更具体地，在深度睡眠模式下，第二电平移位器120可以通过接收深度睡眠模式输入信号DSM_INPUT来输出额定电压VCI。第二电平移位器120可以基于深度睡眠模式输入信号DSM_INPUT来阻止被提供给OTP存储器单元阵列20的供给电压OTPV，以维持供给电压焊盘10的浮置状态，或者将供给电压焊盘10连接至地电压VSS或额定电压VCI。
例如，当电源开关电路100处于深度睡眠模式时，第二电平移位器120可以接收高电平(或1)的深度睡眠模式输入信号DSM_INPUT。当第二电平移位器120接收高电平(或1)的深度睡眠模式输入信号DSM_INPUT时，第一NMOS 330的栅极可以接收高电平(或1)并且第二NMOS 340的栅极可以接收低电平(或0)。当第五开关器件320和第一NMOS 330被接通并且第二NMOS 340被断开时，第二电平移位器120的输出OUT_B可以维持在额定电压VCI。因此，在以低功率水平驱动的深度睡眠模式下，第二电平移位器120可以通过输出额定电压VCI使第二开关器件150断开，并且可以阻止供给电压OTPV被提供给OTP存储器单元阵列20。
图4是示出根据本公开的原理所构造的图1中示出的电力开关电路的第三电平移位器的示例的电路图。
参照图4，第三电平移位器130可以基于写使能信号WR_EN和写禁用信号WR_ENB接通或断开第三开关器件160。在一个实施方式中，第三电平移位器130可以被实现为电流镜。类似于图2中示出的第一电平移位器110，第三电平移位器130可以被配置为具有被布置成对称结构的两个PMOS器件和两个NMOS器件，但是第三电平移位器130的输出级可以位于不同于第一电平移位器110的输出级的位置的位置处。例如，如图2所示，第一电平移位器110的输出级OUT_A可以连接至接收写使能信号WR_EN的NMOS的漏极。如图4所示，第三电平移位器110的输出端OUT_C可以连接至接收写禁用信号WR_ENB的NMOS的漏极。即使在第一和第三电平移位器110和130接收相同的写使能信号WR_EN和相同的写禁用信号WR_ENB的情况下，第一和第三电平移位器110和130可以输出不同的电压电平。当执行OTP存储器单元阵列20的编程操作时，第一和第三电平移位器110和130接收相同的写使能信号WR_EN和相同的写禁用信号WR_ENB。在该情况下，第一电平移位器110可以被接通并且第三电平移位器130可以被断开。同时，当执行OTP存储器单元阵列20的读操作时，第一和第三电平移位器110和130可以接收相同的写使能信号WR_EN和相同的写禁用信号WR_ENB。在该情况下，第一电平移位器110可以使第一开关器件140断开并且第三电平移位器130可以使第三开关器件160接通。第三电平移位器130的输出端OUT_C可以施加到第三开关器件160的栅极。
因此，参照图1，电力开关电路100可以选择从外部供给电压焊盘10接收的供给电压OTPV或者在电力开关电路100内生成的电源电压VDD，并且将所选择的电压提供给OTP存储器单元阵列20。当执行OTP存储器单元阵列20的编程操作或读操作时，电力开关电路100可以接通或断开第一、第二和第三开关140、150和160以选择供给电压OTPV或电源电压VDD，并且可以将所选择的电压提供给OTP存储器单元阵列20。当OTP存储器单元阵列20处于深度睡眠模式时，电力开关电路100可以使第二开关器件150断开以阻断供给电压OTPV的泄漏路径，并且第二电平移位器120可以输出额定电压VCI。此外，当OTP存储器单元阵列20处于深度睡眠模式时，电力开关电路100可以阻断正被提供给OTP存储器单元阵列20的供给电压，以便维持外部供给电压焊盘10的浮置状态，或者将供给电压焊盘10连接至地电压VSS或额定电压VCI。
本公开内容中使用的术语“包括”、“包含”及其变型意味着“包括但不限于”，除非另有明确说明。
本公开内容中使用的术语“一”，“一个”和“该”表示“一个或更多个”，除非另有明确说明。
除非另有明确说明，否则彼此通信的装置不需要彼此连续通信。此外，彼此通信的装置可以直接通信或通过一个或更多个媒介间接地通信。
尽管可以按连续顺序描述处理步骤、方法步骤等，但是这样的处理和方法可以被配置成以交替顺序工作。换句话说，可以描述的步骤的任何次序或顺序并不一定表示要求按照该顺序执行步骤。本文描述的处理或方法的步骤可以以任何实践的顺序执行。此外，可以同时执行一些步骤。
当这里描述单个装置或物品时，显而易见地，可以使用多于一个装置或物品来代替单个装置或物品。类似地，在这里描述多于一个装置或物品的情况下，显而易见地，可以使用单个装置或物品来代替多于一个装置或物品。装置的功能或特征可以可替选地由未被明确描述为具有这样的功能或特征的一个或更多个其他装置实现。
虽然已经根据示例性实施方式描述了本公开，但是本领域技术人员将认识到，可以在所附权利要求书、附图和附件的精神和范围内进行修改来实践本公开。这里提供的示例仅仅是说明性的，并不意在是本公开的所有可能的设计、实施方式、应用或修改的穷尽列举。

Claims (19)

1.一种电力开关电路，包括：
第一电平移位器，所述第一电平移位器响应于一次性可编程OTP存储器单元阵列的编程操作的执行，使从外部供给电压焊盘接收到供给电压的第一开关器件接通；
第二电平移位器，所述第二电平移位器响应于所述编程操作的执行，使连接至所述第一开关器件的第二开关器件接通，以将所述供给电压提供给所述OTP存储器单元阵列；以及
第三电平移位器，所述第三电平移位器响应于所述OTP存储器单元阵列的读操作的执行，使第三开关器件接通，以将在所述电力开关电路内部生成的电源电压提供给所述OTP存储器单元阵列；
其中，所述第二电平移位器在深度睡眠模式下接收深度睡眠模式输入信号以输出额定电压，以将所述额定电压提供给所述第二开关器件。
2.根据权利要求1所述的电力开关电路，其中，当所述供给电压被放电至地电压时，所述第二电平移位器使所述第二开关器件断开。
3.根据权利要求1所述的电力开关电路，其中，当所述供给电压焊盘经由所述第一开关器件连接至地时，所述第二电平移位器使所述第二开关器件断开。
4.根据权利要求1所述的电力开关电路，其中，在以低功率水平操作的深度睡眠模式下，所述第二电平移位器阻止所述供给电压被提供给所述OTP存储器单元阵列。
5.根据权利要求1所述的电力开关电路，其中，所述第二电平移位器基于所述深度睡眠模式输入信号阻断被提供给所述OTP存储器单元阵列的所述供给电压，以便维持所述供给电压焊盘的浮置状态或者将所述供给电压焊盘连接至地电压或所述额定电压。
6.根据权利要求1所述的电力开关电路，其中，响应于所述读操作的执行，所述第一电平移位器和所述第二电平移位器分别使所述第一开关器件和所述第二开关器件断开，以阻断所述供给电压。
7.根据权利要求1所述的电力开关电路，其中，响应于所述编程操作的执行，所述第三电平移位器使所述第三开关器件断开，以阻断所述电源电压。
8.根据权利要求1所述的电力开关电路，其中，所述第一电平移位器、所述第二电平移位器和所述第三电平移位器基于写使能信号和写禁用信号分别接通或断开所述第一开关器件、所述第二开关器件和所述第三开关器件。
9.根据权利要求1所述的电力开关电路，其中，所述第一开关器件、所述第二开关器件或所述第三开关器件包括PMOS。
10.一种电力开关电路，包括：
第一电平移位器，所述第一电平移位器接通或断开从外部供给电压源接收到供给电压的第一开关器件；
第二电平移位器，所述第二电平移位器接通或断开连接至所述第一开关器件和一次性可编程OTP存储器单元阵列的第二开关器件，以确定是否将所述供给电压提供给所述OTP存储器单元阵列；以及
第三电平移位器，所述第三电平移位器接通或断开连接至所述OTP存储器单元阵列的第三开关器件，以确定是否将电源电压提供给所述OTP存储器单元阵列；
其中，所述第二电平移位器在深度睡眠模式下接收深度睡眠模式输入信号以输出额定电压，以将所述额定电压提供给所述第二开关器件。
11.根据权利要求10所述的电力开关电路，其中，响应于所述OTP存储器单元阵列的编程操作的执行，所述第一电平移位器和所述第二电平移位器分别使所述第一开关器件和所述第二开关器件接通，以将所述供给电压提供给所述OTP存储器单元阵列。
12.根据权利要求10所述的电力开关电路，其中，响应于所述OTP存储器单元阵列的读操作的执行，所述第三电平移位器使所述第三开关器件接通，以将所述电源电压提供给所述OTP存储器单元阵列。
13.根据权利要求10所述的电力开关电路，其中，当所述供给电压源经由所述第一开关器件连接至地时，所述第二电平移位器使所述第二开关器件断开。
14.一种电力开关电路，包括：
存储器单元阵列；
第一开关，所述第一开关连接至提供第一电压的第一电压源；
第二开关，所述第二开关耦接在所述第一开关与所述存储器单元阵列之间；
第三开关，所述第三开关耦接在所述存储器单元阵列与提供第二电压的第二电压源之间；以及
控制器，所述控制器基于所述存储器单元阵列的操作来选择性地操作所述第一开关、所述第二开关和所述第三开关，以将所述第一电压和所述第二电压之一提供给所述存储器单元阵列；
其中，所述控制器在深度睡眠模式下接收深度睡眠模式输入信号以输出额定电压，以将所述额定电压提供给所述第二开关。
15.根据权利要求14所述的电力开关电路，其中，所述第一电压源包括外部电压源，并且所述第二电压源包括内部电压源。
16.根据权利要求14所述的电力开关电路，其中，所述控制器控制所述第一开关、所述第二开关和所述第三开关，用于：
当所述存储器单元阵列执行编程操作时，将所述第一电压提供给所述存储器单元阵列，以及
当所述存储器单元阵列执行读操作时，将所述第二电压提供给所述存储器单元阵列，
其中，所述第一电压大于所述第二电压。
17.根据权利要求16所述的电力开关电路，其中，当所述存储器单元阵列执行所述读操作时，所述控制器断开所述第一开关和所述第二开关，以及
其中，当所述存储器单元阵列执行所述编程操作时，所述控制器断开所述第三开关。
18.根据权利要求14所述的电力开关电路，其中，当所述第一电压被放电或者当所述存储器单元阵列处于深度睡眠模式时，所述控制器断开所述第二开关。
19.根据权利要求14所述的电力开关电路，其中，所述控制器包括：
第一电平移位器，所述第一电平移位器连接至所述第一开关；
第二电平移位器，所述第二电平移位器连接至所述第二开关；以及
第三电平移位器，所述第三电平移位器连接至所述第三开关；
其中，所述第一电平移位器、所述第二电平移位器和所述第三电平移位器基于写使能信号和写禁用信号分别控制所述第一开关、所述第二开关和所述第三开关。
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