KR20000073832A - 실리사이드막의 형성 방법 및 그를 이용한 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 열적으로 안정한 코발트 실리사이드막의 형성 방법 및 그를 이용한 반도체 소자의 제조 방법에 관한 것으로, 본 발명에 따른 실리사이드막의 형성 방법은 반도체층상에 제1,2 금속층을 순차적으로 반복 적층하여 형성하는 공정, 상기 제1,2 금속층을 1,2차 열처리하여 실리사이드막을 형성하는 공정을 포함하여 이루어지고, 순차적인 실리사이드 반응이 균일한 코발트 실리사이드막을 형성하므로 폴리실리콘 결정구조에서 코발트 실리사이드막의 어글로머레이션을 방지하여 열적으로 안정한 실리사이드막을 형성할 수 있는 효과가 있다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 코발트 실리사이드막의 형성 방법 및 그를 이용한 반도체 소자의 제조 방법에 관한 것이다.
일반적으로 고융점 실리사이드(silicide)는 소스/드레인영역의 상측면의 시리즈 저항과 폴리실리콘의 저항을 감소시키기 위해 션팅 레이어(shunting layer)로 ULSI소자의 공정에 응용된다.
그리고 고융점 실리사이드 중에서 티타늄 실리사이드(TiSi2)와 코발트 실리사이드(CoSi2)는 저저항성 때문에 주로 이용된다.
그러나 열처리시 티타늄 실리사이드의 티타늄(Ti)은 불순물과 결합하여 화합물을 형성하는 경향이 있고 이로 인해 저항이 증가하게 되며, 고저항의 결과로 상변화 문제가 발생한다.
또한 VLSI소자에 있어서 티타늄 살리사이드에 숏트(short) 현상을 가져오는 브리징 효과(bridging effect)는 서브 미크론 기술에 응용되는 티타늄 살리사이드 공정에 장애가 된다.
한편 코발트 실리사이드는 티타늄 실리사이드에 비해 상변화, 브리징 효과, 화학적 안정성에 있어서 우수한 특성을 갖고 있으나, 열처리 동안 폴리사이드 구조에서 티타늄 실리사이드 및 텅스텐 실리사이드(WSi2)에 비해 낮은 열적 안정성을 나타내는 문제점이 있다.
그리고 고온에서 코발트 실리사이드 박막은 디그레이드되고, 그 결과 박막의 시트 저항(sheet resistance)이 증가하게 되며, 디그레데이션(degradation)은 디스크리트 아일런드(descrete islands) 안으로의 실리사이드의 그루빙(grooving) 및 어글로머레이션(agglomeration)을 발생시킨다.
이로 인하여 코발트 실리사이드/폴리 실리콘 구조에서 가장 나븐 열적 안정성 문제가 발생된다.
이어 폴리실리콘 그레인 바운더리(grain boundary) 사이에서 코발트 실리사이드는 리크리스탈라이즈(recrystallize)되고 어택(attack)되고 게이트 산화막의 신뢰성을 디그레데이션하는 원인이 된다.
한편 어글로머레이션은 증착되는 박막의 두께에 따른 그레인 사이즈에 의존하기 때문에 더 작은 그레인이 어글로머레이션을 방지할 수 있다.
종래기술은 "Impact of nitrogen implantation into polysilicon gate on thermal stability of cobalt silicide formed on polysilicon gate"(IEEE Trans., Electron Devices.45,No.9,Sept.1998)을 참조하였다.
이하 종래기술에 따른 실리사이드막의 형성 방법에 대하여 첨부도면을 참조하여 설명하면 다음과 같다.
도 1 은 종래기술에 따른 실리사이드막의 구조 단면도로서, 폴리실리콘(13)의 그레인 바운더리에 불균일하게 코발트 실리사이드막(17a)이 형성되어 있다.
도 2a에 도시된 바와 같이, 반도체 기판(11)상에 게이트 절연막(12), 폴리실리콘층(250nm)(13)을 차례로 증착한 후, 상기 폴리실리콘층(13) 내에 니트로젠 (N2 +,30keV,4×1014∼ 6×1015cm-2) 및 보론 (B+,10keV, 5×1015cm-2)을 이온주입한다.
도 2b에 도시된 바와 같이, 상기 폴리실리콘층(13) 상에 감광막을 도포한 후 노광 및 현상공정으로 패터닝하여 게이트전극(13a)을 형성한다.
이어 상기 게이트전극(13a)을 포함한 반도체 기판(11) 전면에 산화막을 증착한 후 에치백을 실시하여 상기 게이트전극 양측면에 산화막 측벽(14)을 형성한다.
도 2c에 도시된 바와 같이, 상기 산화막 측벽(14) 및 게이트 전극(13a)을 포함한 반도체 기판(11) 전면에 코발트 산화를 방지하기 위해 티타늄층(5nm)(15) 또는 실리콘층(8nm)을 형성한 후, 스퍼터링법을 이용하여 코발트층(12nm)(16)을 증착한다.
도 2d에 도시된 바와 같이, 제1 열처리 공정(450∼650℃,30∼60s)을 실시하여 코발트 실리사이드막 (17a,17b)을 형성한 후, HCl:H2O2용액에서 선택적 에칭으로 미반응 코발트층을 제거한다.
이어 제2 열처리 공정(750∼800℃,30s)을 실시하여 코발트 실리사이드막 (17a,17b)을 형성하고, 후 열처리 공정(850∼1000℃,30s)을 실시하여 40nm 두께의 코발트 실리사이드막(17a,17b)을 형성한다.
이 때 상기 코발트 실리사이드막(17a,17b)은 상기 게이트전극(13a)의 실리콘 원자와 코발트 원자가 원자결합하여 CoSi2라는 코발트 실리사이드막(17a)를 형성하고, 또한 상기 반도체 기판(11)의 실리콘 원자와 코발트 원자가 원자결합하여 코발트 실리사이드막(17b)을 형성하여 살리사이드(salicide) 공정을 완료한다.
그리고 상기 코발트층(16)의 코발트 원자(Co)는 게이트전극(13a)의 폴리실리콘 원자와 결합하는데, 상기 코발트 원자(Co)는 폴리실리콘층(13)의 그레인 바운더리(grain boundary)에서 먼저 CoSi2를 형성하므로 불균일하게 코발트 실리사이드막 (17a)이 형성된다.
여기서 상기 실리사이드막(17a,17b)은 실리콘 원자가 노출된 표면에서 깊이 방향으로 실리콘층을 소모하면서 코발트 원자와 원자결합하여 형성된다.
이 때 상기 산화막인 게이트측벽(14)의 측면에 형성된 코발트층(16)은 실리사이드 반응이 일어나지 않으므로 화학적 식각을 통해 미반응 코발트층을 제거한다.
상기와 같은 종래기술의 실리사이드막을 이용한 반도체 소자의 제조 방법에 대해 첨부도면을 참조하여 설명하면, 도 3a에 도시된 바와 같이, 반도체 기판(20)상에 게이트절연막(21), 게이트 전극요 폴리실리콘층을 차례로 증착한다.
이어 상기 폴리실리콘층상에 감광막(도시하지 않음)을 도포한 후 노광 및 현상공정으로 패터닝하여 게이트전극(22)을 형성한다.
도 3b에 도시된 바와 같이, 상기 게이트 전극(22)을 마스크로 이용한 저농도 불순물을 이온 주입하여 상기 게이트 전극(22) 양측의 반도체 기판(20) 표면 내에 LDD영역(23)을 형성한다.
상기 게이트 전극(22)을 포함한 반도체 기판(20) 전면에 산화막을 증착한 후 에치백 공정으로 상기 게이트 전극(22) 양측면에 게이트 측벽(24)을 형성한다.
이어 상기 게이트 전극(22) 및 게이트 측벽(24)을 마스크로 이용한 고농도 불순물을 이온 주입하여 상기 게이트 측벽(24) 양측의 반도체 기판(20) 표면 내에 소스/드레인 불순물 영역(25)을 형성한다.
도 3c에 도시된 바와 같이, 상기 게이트전극(22)을 포함한 반도체 기판(20) 전면에 티타늄층(26) 및 스퍼터링법을 이용하여 고융점 금속층인 코발트층(27)을 형성한다.
여기서 상기 코발트층(26)은 소스/드레인 불순물 영역(25) 상측의 반도체 기판, 게이트전극(22)의 상측면, 게이트 측벽(24)의 표면에 일정 두께로 형성된다.
도 3d에 도시된 바와 같이, 상기 코발트층(26)을 700~800℃에서 열처리하여 상기 게이트 전극(22)의 상측면 및 소스/드레인 상측의 반도체 기판에 코발트 실리사이드막(27a,27b)을 형성한다.
이어 화학적 에칭을 통해 상기 게이트측벽(24)의 측면에 형성된 미반응 코발트층을 제거한다.
그러나 상기와 같은 종래기술에 따른 실리사이드막 형성 방법 및 그를 이용한 반도체 소자의 제조 방법은 다음과 같은 문제점이 있다.
첫째, 폴리실리콘의 그레인 바운더리에서 코발트 원자가 우선적으로 반응하하기 때문에 폴리실리콘상에 실리사이드막이 불균일하게 형성된다.
둘째, 불균일하게 형성된 실리사이드막으로 인해 게이트 폭이 감소됨에 따라 어글로머레이션 현상이 발생될 가능성이 크다.
도 1은 종래기술에 따른 실리사이드막의 구조 단면도
도 2a 내지 도 2d는 종래기술에 따른 실리사이드막의 제조 공정 단면도
도 3a 내지 도 3d는 종래기술에 따른 반도체 소자의 제조 공정 단면도
도 4는 본 발명에 따른 실리사이드막의 구조 단면도
도 5a 내지 도 5d는 본 발명에 따른 실리사이드막의 제조 공정 단면도
도 6a 내지 도 6d는 본 발명에 따른 반도체 소자의 제조 공정 단면도
*도면의 주요 부분에 대한 부호의 설명*
30 : 반도체층 31 : 코발트층
32 : 제1 티타늄층 33 : 제2 티타늄층
34,36 : 코발트 실리사이드 35,37 : 티타늄 실리사이드
상기의 목적을 달성하기 위한 본 발명에 따른 실리사이드막 형성 방법은 반도체층상에 제1,2 금속층을 순차적으로 반복 적층하여 형성하는 공정, 상기 제1,2 금속층을 1,2차 열처리하여 실리사이드막을 형성하는 공정을 포함하여 이루어짐을 특징으로 하고, 이를 이용한 반도체 소자의 제조 방법은 반도체 기판상에 전도층을 형성하는 공정, 상기 전도층 양측 기판에 소오스/드레인 영역을 형성하는 공정, 상기 전도층을 포함한 반도체 기판 전면에 제1,2 금속층을 순차적으로 반복 적층하는 공정, 상기 제1,2 금속층을 1,2차 열처리하여 실리사이드막을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.
이하 본 발명에 따른 실리사이드 형성 방법 및 그를 이용한 반도체 소자의 제조 방법에 대하여 첨부도면을 참조하여 설명하면 다음과 같다.
도 4는 본 발명에 따른 실리사이드막의 구조 단면도이고, 도 5a 내지 도 5d는 본 발명에 따른 실리사이드막의 제조 공정 단면도이고, 도 6a 내지 도 6d는 본 발명에 따른 반도체 소자의 제조 공정 단면도이다.
도 4에 도시된 바와 같이, 폴리실리콘(30)의 그레인 바운더리에 균일하게 코발트실리사이드막(34)이 형성되어 있으며, 상기 코발트 실리사이드막(34)과 폴리실리콘(30)의 바운더리에 티타늄 실리사이드막(35)이 형성되어 있다.
도 5a에 도시된 바와 같이, 폴리실리콘층(30) 또는 실리콘층상에 제1 금속층인 코발트층(31)을 형성하고, 상기 코발트층(31) 상에 제1 티타늄층(32)(또는 티타늄 나이트라이드층)을 적층한다.
도 5b에 도시된 바와 같이, 상기 제1 티타늄층(32)(또는 티타늄 나이트라이드층)상에 다시 코발트층(31)을 적층하는 방법으로 10 내지 30층으로 적층된 금속층을 형성한다.
이 때 상기 코발트층(31)과 제1 티타늄층(32)(또는 티타늄 나이트라이드층)은 1~2nm의 두께로 순차적으로 적층된다.
이어 상기 최상단 제1 티타늄층(또는 티타늄 나이트라이드층) 상에 제2 티타늄 또는 티타늄 나이트라이드층(33)을 10~30nm 두께로 캡핑(capping)한다.
도 5c에 도시된 바와 같이, 상기 코발트층(31), 제1,2 티타늄층(32,33)을 700~1000℃에서 열처리하여 실리사이드 반응으로 코발트 실리사이드막(34)을 형성한다.
이 때 실리사이드 1차 반응에서 상기 코발트층(31)의 코발트 원자와 실리콘층의 실리콘 원자가 결합하여 CoSi2이라는 제1 코발트 실리사이드막(34)을 형성하고, 이 때 상기 코발트 실리사이드막(34)의 그레인 바운더리 사이에서 티타늄 (Ti) 원자와 실리콘(Si) 원자가 결합하여 TiSi2라는 제1 티타늄 실리사이드막(35)을 형성한다.
도 5d에 도시된 바와 같이, 실리사이드 2차 반응에서 다음 코발트층의 코발트 원자가 상기 제1 티타늄 실리사이드막(35)과 제1 코발트 실리사이드막(34) 사이에서 실리콘 원자와 결합하여 제2 코발트 실리사이드막(36)을 형성한다.
이어 상기 제2 코발트 실리사이드막(36)과 제1 티타늄 실리사이드막(34) 사이에서 실리콘 원자와 결합하여 제2 티타늄 실리사이드막(37)을 형성한다.
위와 같은 순차적인 실리사이드 반응이 이루어진 후 미반응 코발트층(31) 및 제1,2 티타늄 실리사이드막(35,37)을 화학적으로 제거한다.
이러한 순차적인 실리사이드 반응이 실리사이드막 형성을 위한 열처리 과정에서 진행되어 상기 반도체 기판(30) 표면에 코발트 실리사이드막(34,36)이 균일하게 형성된다.
이상과 같은 코발트 실리사이드막(34,36)은 폴리실리콘(30)상에 형성되는 1차 반응을 위한 코발트층(31)의 두께가 얇기 때문에, 상기 형성되는 코발트 실리사이드(34,36)의 그레인 크기가 작아진다.
또한 순차적인 반응에서 티타늄(Ti) 원자와 실리콘(Si) 원자의 결합에 의해 코발트 원자의 폴리실리콘/산화막 계면으로의 이동을 방해하므로 폴리실리콘(30)의 그레인 바운더리에서 코발트 실리사이드막(34,36)의 어글로메레이션을 방지한다.
상기와 같은 본 발명에 따른 코발트 실리사이드막을 이용한 반도체 소자의 제조 방법을 설명하면 다음과 같다.
도 6a에 도시된 바와 같이, 반도체 기판(40)상에 게이트절연막(41), 게이트전극용 폴리실리콘층을 형성한 후 선택적으로 패터닝하여 게이트전극(42)을 형성한다.
도 6b에 도시된 바와 같이, 상기 게이트전극(42)을 마스크로 이용한 저농도 불순물 이온주입으로 상기 게이트전극(42) 양측의 반도체 기판(40) 내에 LDD영역 (43)을 형성한다.
이어 상기 게이트전극(42)을 포함한 반도체 기판(40) 전면에 산화막을 증착한 후 에치백 공정으로 상기 게이트전극(42) 양측면에 게이트측벽(44)을 형성한다.
이어 상기 게이트 전극(42) 및 게이트 측벽(44)을 마스크로 이용한 고농도 불순물 이온 주입으로 상기 게이트 측벽(44) 하측의 반도체 기판(40) 내에 소스/드레인 영역(45)을 형성한다.
도 6c에 도시된 바와 같이, 상기 게이트전극(42)을 포함한 반도체 기판(40) 전면에 코발트층(46), 제1 티타늄층(47)을 순차적으로 10~30회 반복 적층한 후, 상기 최상단의 제1 티타늄층(47)상에 제2 티타늄층(48)을 10~30nm 두께로 캡핑한다.
여기서 상기 코발트층(46)은 게이트전극(42)의 상측면, 게이트측벽의 표면, 소스/드레인 상측의 반도체 기판(40) 표면에 형성된다.
도 6d에 도시된 바와 같이, 700~1000℃에서 1,2차 열처리를 실시하여 상기 게이트 전극(42)의 상측면, 소스/드레인(45) 상측의 반도체 기판(40) 표면에 코발트 실리사이드막(49)을 형성한다.
이 때, 상기 산화막인 게이트 측벽(44)의 측면에 형성된 코발트층(46) 및 티타늄층(47)은 실리사이드 반응이 이루어지지 않으므로 화학적 에칭을 이용하여 제거한다.
이상에서 상술한 본 발명에 따른 실리사이드막의 형성 방법 및 그를 이용한 반도체 소자의 제조 방법은 순차적인 실리사이드 반응이 균일한 코발트 실리사이드막을 형성하므로, 폴리실리콘 결정구조에서 코발트 실리사이드막의 어글로머레이션을 방지하여 열적으로 안정한 실리사이드막을 형성할 수 있는 효과가 있다.
Claims (7)
- 반도체층상에 제1,2 금속층을 순차적으로 반복 적층하는 공정,상기 제1,2 금속층을 1,2차 열처리하여 실리사이드막을 형성하는 공정을 포함하여 이루어지는 실리사이드막의 형성 방법.
- 제1 항에 있어서,상기 제1 금속층은 Ⅷ족 금속, 제2 금속층은 티타늄 또는 티타늄 나이트라이드층을 이용하는 것을 특징으로 하는 실리사이드막의 형성 방법.
- 제 1항에 있어서,상기 제1 금속층과 제2 금속층의 두께는 1~3nm 이고, 10~30층으로 적층되는 것을 특징으로 하는 실리사이드막의 형성 방법.
- 제 1 항에 있어서,상기 제1,2 금속층상에 10~30nm의 두께를 갖는 제3 금속층을 추가로 캡핑하여 적층하는 것을 특징으로 하는 실리사이드막의 형성 방법.
- 반도체 기판상에 전도층을 형성하는 공정,상기 전도층 양측 기판에 소오스/드레인 영역을 형성하는 공정,상기 전도층을 포함한 반도체 기판 전면에 제1,2 금속층을 순차적으로 반복 적층하는 공정,상기 제1,2 금속층을 1,2차 열처리하여 실리사이드막을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서,상기 전도층은 폴리실리콘층 또는 실리콘 원자가 포함된 물질로 형성함을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서,상기 실리사이드막은 상기 반도체 기판 및 전도층의 실리콘 원자와 제1 금속층의 원자가 결합하여 형성함을 특징으로 하는 반도체 소자의 제조 방법.
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| KR (1) | KR100327424B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100458121B1 (ko) * | 2002-06-11 | 2004-11-20 | 동부전자 주식회사 | 반도체의 실리사이드 형성방법 |
-
1999
- 1999-05-14 KR KR1019990017385A patent/KR100327424B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100458121B1 (ko) * | 2002-06-11 | 2004-11-20 | 동부전자 주식회사 | 반도체의 실리사이드 형성방법 |
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| Publication number | Publication date |
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