KR102481414B1 - 실리사이드 막 핵생성 - Google Patents

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패트리샤 엠. 리우
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Abstract

본원에 개시된 실시예들은 MOSFET 디바이스들을 형성하는 것에 관한 것이다. 특히, MOSFET들에서의 금속-실리사이드 층의 밀도 및 성능을 개선하기 위해, 금속-실리사이드 층의 증착 전에 기판 상에서 하나 이상의 실리사이드-전 처리들이 수행된다. 실리사이드-전 처리(들)로 형성되는 금속-실리사이드 형성은, MOSFET 제조 동안 금속 게이트들의 형성 전에 또는 후에 발생할 수 있다.

Description

실리사이드 막 핵생성
[0001] 본 개시내용의 실시예들은 일반적으로, FET(field-effect transistor)들의 제조, 및 FET들을 위한 기판들 상에 실리사이드들을 형성하는 것에 관한 것이다.
[0002] 금속-실리사이드들 및 다결정질 금속-실리사이드들은, FET들 및 특히 MOSFET(metal-oxide semiconductor FET)들의 제조를 포함한 반도체 및 전자기기 제조를 위해 사용되는 다양한 기판들 상에 형성될 수 있다. 실리사이드 형성 프로세스 동안의 실리사이드들의 핵생성(nucleation)은, FET 및 MOSFET를 위해 사용되는 다단계 제조 프로세스들로 인한 업스트림 제조 동작들에 의해 악영향을 받을 수 있다.
[0003] FET(field effect transistor)들은 드레인과 소스 사이의 전류 흐름을 제어하기 위해 게이트 상의 전압에 의해 생성된 전기장에 의존하는 트랜지스터군이다. 많은 타입들의 FET들 중 하나는 MOSFET이다. 금속-산화물 반도체는 트랜지스터의 기판과 게이트 사이에서 절연 층으로서 사용된다. MOSFET 디바이스들의 제조는, 디바이스의 다양한 피처들을 형성하고 전기적으로 연결하고 그리고/또는 절연시키기 위해 실행되는 다수의 증착 및 패터닝 동작들을 포함한다. MOSFET 제조 프로세스 동안 적어도 하나의 실리사이드 층이 전형적으로 형성된다. MOSFET 제조에 수반되는 많은 프로세스 동작들을 고려하면, 다결정질("폴리") 금속-실리사이드를 포함하는 금속-실리사이드일 수 있는 실리사이드 층의 핵생성은 난제일 수 있다. 이러한 제조 동작들은, 금속-실리사이드 형성에서 핵생성하는 데 필요한 활성화 에너지를 증가시키고 그리고/또는 금속-실리사이드 형성을 위한 핵생성 사이트들의 수를 감소시킴으로써 금속-실리사이드 핵생성을 억제할 수 있다.
[0004] 따라서, MOSFET 제조의 개선된 방법이 당해 기술분야에 필요하다.
[0005] 본원에서 논의된 시스템들 및 방법들은 MOSFET 디바이스들의 제조에 관한 것이다. 일 예에서, MOSFET 디바이스를 제조하기 위한 시스템은, 이송 공간을 정의하는 이송 챔버; 복수의 프로세스 챔버들 ― 복수의 프로세스 챔버들 중 각각의 프로세스 챔버는 이송 챔버에 커플링됨 ―; 및 이송 챔버 및 복수의 프로세스 챔버들에 액세스하도록 구성된, 이송 공간 내의 이송 로봇을 포함한다. 시스템은 디바이스 제조를 위한 명령들을 포함하는 제어기를 더 포함하며, 프로세서에 의해 실행될 때, 명령들은: 이송 챔버로부터 기판을 회수(retrieve)하고; 복수의 프로세스 챔버들 중 제1 프로세스 챔버 내에 기판을 배치하고; 기판 내의 도펀트의 농도를 증가시키기 위해 또는 기판의 표면 거칠기를 증가시키기 위해, 제1 프로세스 챔버 내의 기판 상에서 적어도 하나의 실리사이드-전 처리(pre-silicide treatment)를 수행하고; 그리고 후속적으로, 복수의 프로세스 챔버들 중 제2 프로세스 챔버 내에서, 증착에 의해, 기판 상에 금속-실리사이드를 형성한다.
[0006] 금속-실리사이드를 형성하는 예시적인 방법에서, 방법은: 기판 상에 시드 층을 형성하는 단계 ― 시드 층은 1 nm 내지 5 nm의 두께의 도핑된 실리콘 층을 포함함 ―; 및 후속적으로, CVD 증착에 의해, 시드 층 상에 금속-실리사이드 층을 형성하는 단계를 포함한다.
[0007] 금속-실리사이드를 형성하는 다른 예시적인 방법에서, 방법은: 기판 상에서 실리사이드-전 처리를 수행하는 단계를 포함하며, 실리사이드-전 처리는: 시드 층을 형성하는 것; 기판의 도핑된 표면을 형성하기 위해 기판을 하나 이상의 전구체 소스들에 노출시키는 것; 기판에 도펀트를 주입하는 것; 및 기판의 표면을 에칭하는 것 중 하나 이상을 포함하며, 시드 층은 두께가 1 nm 내지 5 nm이고 그리고 1E19 atoms/cm3 내지 1E23 atoms/cm3의 도펀트 농도를 포함한다. 방법은, 기판 상에서 실리사이드-전 처리를 수행하는 단계에 후속하여, 처리된 기판 상에 금속-실리사이드 층을 형성하는 단계를 더 포함한다.
[0008] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 단지 예시적인 실시예들을 도시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 하며, 다른 균등하게 유효한 실시예들을 허용할 수 있다는 것이 주목되어야 한다.
[0009] 도 1은 본 개시내용의 실시예들에 따라 반도체 컴포넌트들을 형성하기 위한 시스템의 개략적인 예시이다.
[0010] 도 2는 본 개시내용의 실시예들에 따라 기판 상에 금속-실리사이드를 형성하는 방법의 흐름도이다.
[0011] 도 3a는 본 개시내용의 실시예들에 따라 MOSFET 디바이스를 형성하는 방법의 흐름도이다.
[0012] 도 3b는 본 개시내용의 실시예들에 따라 MOSFET 디바이스를 형성하는 다른 방법의 흐름도이다.
[0013] 도 4a-도 4c는 본 개시내용의 다양한 실시예들에 따른, MOSFET 디바이스들에 대한 금속-실리사이드 형성의 부분적인 개략적 예시들이다.
[0014] 이해를 용이하게 하기 위해, 도면들에 대해 공통인 동일한 엘리먼트들을 지정하기 위해 가능한 경우 동일한 참조 번호들이 사용되었다. 일 실시예의 엘리먼트들 및 피처들이 추가의 언급없이 다른 실시예들에 유익하게 통합될 수 있음이 고려된다.
[0015] 본원에서 논의된 시스템들 및 방법들은 기판 상에 금속-실리사이드를 형성하기 전에 하나 이상의 실리사이드-전 처리(pre-silicide treatment)들을 사용하여 실리사이드 층의 핵생성을 촉진함으로써 MOSFET 제조 프로세스를 적어도 부분적으로 개선한다. 예시적인 실리사이드-전 처리들은: 1. TiSix 형성 전에, 얇고 고도로 도핑된 Si 시드 층(이를테면, SiP, SiAs, 또는 SiB)의 증착; 2. 금속-실리사이드를 핵생성하기 위해 Ge-전구체를 사용한, 얇은 SiGe 시드 층의 증착 또는 기판 표면의 패시베이션; 3. TiSix 형성 전에, 기판을 도펀트 가스(PH3, AsH3, B2H6, 또는 다른 도펀트들)에 사전-소킹(pre-soaking); 4. 도펀트 주입(injection)을 위한 주입(implantation)에 의한 실리콘 또는 표면 전처리; 5. 표면을 비정질화(amorphize)하기 위한 물리적 스퍼터링(예컨대, 에칭)에 의한 표면 전처리를 포함한다.
[0016] 다양한 실시예들에서, 실리사이드-전 처리들은, (1) 예시적인 금속-실리사이드(TiSix 또는 TiSi2)를 사용하여 본원에서 논의된 금속-실리사이드를 형성하기 전에, 고도로 도핑된 Si 시드 층(이를테면, SiP, SiAs, SiB)을 형성하는 것을 포함하는, NMOS 디바이스들에 대한 제1 실리사이드-전 처리; (2) Si 소스, 이를테면, 디클로로실란(DCS), 실란(SiH4), 디실란(DS), 및/또는 Ge 소스, 이를테면, 저메인(GeH4), 디저메인(Ge2H6), 게르마늄 클로라이드(GeCl4)를 사용함으로써 또는 Ge-전구체에서 Si 기판을 패시베이팅함으로써, PMOS 디바이스를 위한 SiGe 시드 층, GeB 시드 층, 또는 SiGe-B 시드 층을 형성하는 것을 포함하는, PMOS 디바이스들에 대한 제2 실리사이드-전 처리; (3) 도펀트 전구체 가스, 이를테면, 포스핀(PH3), 아르신(AsH3), 디보란(B2H6), 또는 다른 도펀트 가스들에 기판을 사전-소킹함으로써 기판의 도펀트-패시베이팅 표면을 형성하는 것을 포함하는, 다양한 MOSFET 디바이스 타입들에 대한 제3 실리사이드-전 처리; (4) 금속-실리사이드를 형성하기 전에 Si 기판에 도펀트를 주입(injecting)함으로써 표면 거칠기 및 기판의 도펀트 함량을 증가시키는 것을 포함하는, 다양한 MOSFET 디바이스 타입들에 대한 제4 실리사이드-전 처리; 및/또는 (5) 물리적 스퍼터링에 의해 기판의 표면 실리사이드-전 처리를 수행하여 표면의 거칠기를 증가시켜 ― 이는 기판 표면의 표면적을 증가시킴 ― 금속-실리사이드에 대한 핵생성 사이트들을 증가시키는 것을 포함하는, 다양한 MOSFET 디바이스 타입들에 대한 제5 실리사이드-전 처리를 포함할 수 있다. 본원에서 논의된 바와 같이, "물리적 스퍼터링"은, 표면 거칠기를 증가시키기 위해 표면으로부터 원자들을 제거하기 위한 기판(소스/드레인)의 타격(bombardment)을 의미한다. 물리적 스퍼터링은 또한, 제거된 원자들의, 기판 표면 상으로의 재증착을 포함할 수 있다. 실리사이드-전 처리들 (1)-(5)는 아래에서 상세하게 논의되는 바와 같이 금속-실리사이드 형성 전에 단독으로 또는 임의의 조합으로 수행할 수 있다. 본원에서 논의된 NMOS 및 PMOS 챔버들은, 제조 동안 소스 및 드레인 엘리먼트들의 다양한 구성들을 증착하도록 구성된 소스/드레인 에피택시 챔버들이다.
[0017] 도 1은 본 개시내용의 실시예들에 따라 MOSFET 디바이스들을 형성하기 위한 시스템(100)의 개략적인 평면도이다. 시스템(100)은, 제1 챔버(102), 제2 챔버(104), 제3 챔버(106), 제4 챔버(108), 제5 챔버(110), 및 중앙 이송 챔버(112)를 포함하는 클러스터 툴이며, 중앙 이송 챔버(112)는 중앙 이송 로봇(116)을 포함하는 이송 공간(118)을 정의한다. 시스템은(100)은 시스템(100)에 커플링된 제어기(120)를 더 포함한다. 제어기는, 중앙 이송 로봇(116)의 동작뿐만 아니라 챔버들(102-110) 및 로딩 챔버(114)의 동작을 포함하여, MOSFET 디바이스들을 제조하기 위한 시스템(100)의 동작을 위한 복수의 명령들을 실행하도록 프로그래밍된다. 중앙 이송 로봇(116)은 이송 공간(118)을 통해 하나 이상의 챔버들(102-110)과 로딩 챔버(114) 사이에서 기판들을 이송하도록 구성된다.
[0018] 도 1에 도시되지 않았지만, 시스템(100)의 챔버들(102, 104, 106, 108 및/또는 110)은 전구체 가스들, 캐리어 가스들, 및 다른 프로세스 가스들을 위한 하나 이상의 가스 소스들, 및 하나 이상의 원격 플라즈마 소스들을 더 포함할 수 있다. 시스템(100)은 또한, 챔버들(102-110) 중 일부 또는 전부에서 압력, 온도, 가스 유동, 및 가스 조성을 제어하도록 구성된 제어부들 및 센서들과 같은 복수의 컴포넌트들을 포함할 수 있다. 따라서, 시스템(100)은 NMOS 및 PMOS 디바이스들과 같은 MOSFET 디바이스들을 포함하여, 원하는 구조들 및 디바이스들을 형성하도록 구성될 수 있다. 일 예에서, 챔버들(102-110) 중 하나 이상은 진공 압력 하에 유지되고, 그 챔버들(102-110) 사이에서 이동되는 기판들은 주변 공기에 노출되지 않는다. 일 실시예에서, MOSFET 디바이스들은 복수의 동작들에서 시스템(100)을 사용하여 제조된다. 기판은 하나 이상의 챔버들(102-110) 간에 그리고 하나 이상의 챔버들(102-110) 사이에서 이동될 수 있다. 따라서, 일 실시예에서, 제1 챔버(102)는 실리사이드 동작들을 위해, 그리고 일부 실시예들에서는 하나 이상의 실리사이드-전 처리들을 위해 사용된다. 일 예에서, 제1 챔버(102)가 금속-실리사이드 형성 챔버인 경우, 기판들은 이송 공간(118)을 통해 이송되고, 제1 챔버(102)로/제1 챔버(102)로부터 이송되는 동안 주변 공기에 노출되지 않는다. 일부 실시예들에서, 제1 챔버(102)는, 예컨대 CVD 프로세스를 사용하는 금속-실리사이드 형성을 포함한 실리사이드 동작들을 위해 사용된다. 다른 실시예들에서, 제1 챔버는 금속-실리사이드 형성에 추가하여 금속-실리사이드 형성 전에, 본원에서 논의된 실리사이드-전 처리들을 수행하기 위해 추가적으로 사용될 수 있다.
[0019] 일 실시예에서, 제1 챔버(102)는 금속-실리사이드 증착 챔버이며, 일 예에서 금속-실리사이드 증착 챔버는 CVD(chemical vapor deposition) 챔버일 수 있다. 제2 챔버(104)는, 소스-드레인 에피택시를 위해 사용되는 것(예컨대, 에피택셜 증착 챔버)과 같은 NMOS 챔버이고, NMOS 형성을 위해 Si, P, 및/또는 As의 하나 이상의 전구체 소스들에 커플링될 수 있다. 제3 챔버(106)는, 이를테면, 소스-드레인 에피택시를 위해 사용되는 것과 같은 PMOS 챔버이고, PMOS 형성을 위해 Si, Ge 및/또는 B의 하나 이상의 전구체 소스들에 커플링될 수 있다. 제4 챔버(108)는, 제4 챔버에서 플라즈마 점화를 가능하게 하기 위해 Ar 및 He 가스의 소스들뿐만 아니라 도펀트들의 소스들이 도입될 수 있는 플라즈마 챔버이다. 플라즈마 챔버는 에칭 동작들을 포함하여, 다양한 MOSFET 제조 동작들을 위해 사용될 수 있다.
[0020] 일 예에서, PMOS 디바이스들은 제3 챔버(106)를 포함한 시스템(100)의 챔버들에서 제조될 수 있고, NMOS 디바이스들은 제2 챔버(104)를 포함한 챔버들에서 제조될 수 있다. NMOS 및 PMOS 디바이스들 둘 모두뿐만 아니라 다른 타입들의 MOSFET 디바이스들은, 금속-실리사이드 형성 챔버로서 구성되는 경우의 제1 챔버(102), 플라즈마 챔버로서 구성되는 경우의 제4 챔버(108), 또는 예비-세정 챔버로서 구성되는 경우의 제5 챔버(110) 중 하나 이상에 추가하여, 제3 챔버(106) 또는 제2 챔버(104)를 사용하여 제조될 수 있다. 즉, 실시예에 따라, NMOS 또는 PMOS 디바이스들을 제조하기 위해 챔버들(102-108)의 다양한 조합들이 사용될 수 있다. 예비-세정 챔버는 MOSFET 디바이스 제조 프로세스의 동작들 전에 또는 그 동작들 동안 기판 표면으로부터 산화물들을 제거하는 데 사용할 수 있다.
[0021] 하나 이상의 실리사이드-전 처리들 및 금속-실리사이드의 형성을 포함하는, 본원에서 논의된 금속-실리사이드 형성 동작은, 제1 챔버(102)가 금속-실리사이드 증착 챔버로서 구성되는 경우, 제1 챔버(102)에서 수행될 수 있다. 대안적으로, 프로세스는, 하나 이상의 실리사이드-전 처리들이 제2 챔버(104)(제2 챔버(104)가 NMOS 챔버로서 구성되는 경우), 제3 챔버(106)(제3 챔버(106)가 PMOS 챔버로서 구성되는 경우), 및/또는 제4 챔버(108)(제4 챔버(108)가 플라즈마 챔버로서 구성되는 경우)에서 수행된 후에, 금속-실리사이드 증착 챔버에서 수행될 수 있다. 시스템(100)에서의 챔버들(102-110)의 사용은 아래에서 상세하게 논의된다.
[0022] 도 2는 본 개시내용의 실시예들에 따라 기판 상에 금속-실리사이드를 형성하는 방법(200)의 흐름도이다. 본원에서 논의된 바와 같이, 기판 상의 금속-실리사이드의 형성은 MOSFET 디바이스에 대한 제조 프로세스의 다양한 시점들에서 발생할 수 있다. 동작(202)에서, 기판은 도 1의 시스템(100)의 로딩 챔버(114)와 같은 프로세싱 장치에 배치된다. 이 예에서, 기판은 로딩 챔버(114)로부터 이송 공간(118) 및/또는 팩토리 인터페이스 또는 다른 프론트 엔드 로봇(도시되지 않음)으로 이송될 수 있고, 후속적으로, 도 1에서 논의된 바와 같은 하나 이상의 챔버들로 이송될 수 있다. 일부 예들에서, 예컨대, 예비-세정 챔버, 이를테면, 도 1에서 논의된 바와 같은 제5 챔버(110)에서 동작(202)의 일부로서 예비-세정 동작이 발생한다. 다양한 예들에서, 예비-세정은, 수용된 기판 및 제조되는 디바이스의 타입에 따라, 기판 표면으로부터 산화물들을 제거하는 것, 탈가스하는 것(de-gassing), 또는 다른 동작들을 수반할 수 있다.
[0023] 방법(200)의 동작(204)에서, 하나 이상의 실리사이드-전 처리들이 발생한다. 동작(204)에서의 실리사이드-전 처리는, 층의 핵생성에 대한 활성화 에너지 장벽(activation energy barrier)을 감소시키고 그리고/또는 추가적인 핵생성 사이트들을 제공함으로써, 아래에서 논의되는 동작(206)에서 형성되는 금속-실리사이드 층의 핵생성을 개선한다. 동작(204)에서의 실리사이드-전 처리는, 실시예에 따라 그리고/또는 제조되는 MOSFET 디바이스의 타입에 따라, 시스템(100)의 하나 이상의 챔버들(102-108)에서 발생할 수 있다. 하나 이상의 실리사이드-전 처리들 후에 금속-실리사이드 층의 개선된 핵생성은, 기판의 도펀트 농도를 증가시키는 것(기판의 표면 상의 도펀트 원자들이 핵생성 사이트들로서 작용할 수 있기 때문임), 또는 금속-실리사이드 층의 핵생성을 위한 더 많은 핵생성 사이트들을 제공하기 위해 기판의 표면 거칠기를 증가시키는 것(표면을 비정질화함) 중 하나 이상에 대한 응답으로 이루어질 수 있다.
[0024] 일 실시예에서, 동작(204)에서의 실리사이드-전 처리는, 하나 이상의 하위-동작들(204A-204E)로서 수행될 수 있는 하나 이상의 실리사이드-전 처리들을 포함한다. 달리 말하면, 하위-동작들(204A-204E) 중 하나 이상은 임의의 순서로, 동작(204)에서의 실리사이드-전 처리로서 수행될 수 있다. 제1 하위-동작(204A) 동안의 제1 실리사이드-전 처리의 일 예에서, 고도로 도핑된 시드 층이 기판 상에(예컨대, 소스 및 드레인 상에) 형성된다. 고도로 도핑된 시드 층은 약 1 나노미터(nm) 내지 약 5 nm의 두께까지 그리고 1E19 atoms/cm3 내지 1E23 atoms/cm3의 도펀트 농도로 형성된다. 제1 하위-동작(204A)에서 시드 층을 형성하기 위해 사용되는 예시적인 도펀트들은 P, As, 및/또는 B일 수 있다. 제1 하위-동작(204A)은 NMOS 디바이스들의 제조 동안 이용될 수 있다. 따라서, 제1 하위-동작(204A)은 CVD(chemical vapor deposition)를 사용하여 NMOS 챔버, 이를테면, 도 1의 제2 챔버(104)에서, 또는 금속-실리사이드 증착 챔버, 이를테면, 제1 챔버(102)에서 수행될 수 있다.
[0025] 제1 실리사이드-전 처리의 일 예에서, 얇고 고도로 도핑된 Si 시드 층이 NMOS 기판 상에(예컨대, 소스 및 드레인 상에) 형성된다. 시드 층은 약 1 nm 내지 약 5 nm의 두께까지 그리고 적어도 1 x E19 atoms/cm3의 도펀트 농도로 형성될 수 있다. 일 실시예에서, 시드 층은 1 x E19 내지 1 x E23의 도펀트 레벨을 포함한다. 제1 실리사이드-전 처리에 사용되는 도펀트들은 n형 도펀트들, 이를테면, P 또는 As일 수 있다. 고도로 도핑된 시드 층은 금속-실리사이드에 대한 활성화 에너지 장벽을 감소시켜서, 도펀트 원자들의 형태로 추가적인 핵생성 사이트들을 제공함으로써 금속-실리사이드 층의 핵생성을 촉진한다. 활성화 에너지 장벽은, 금속-실리사이드의 핵생성과 같은 반응에 필요한 에너지의 양이다. 반응에 대한 활성화 에너지 장벽이 더 낮을수록 그 반응을 개시하는 데 필요한 에너지가 더 낮으며, 더 낮은 활성화 에너지 장벽이 바람직할 수 있는데, 왜냐하면, 이는 반응 동안 기판이 더 적게 소비된다는 것 그리고/또는 증가된 열 안정성으로 더 균일한 층이 형성된다는 것을 의미할 수 있기 때문이다.
[0026] 제2 하위-동작(204B)에서의 제2 실리사이드-전 처리의 일 예에서, 얇고 고도로 도핑된 시드 층이 PMOS 챔버, 이를테면, 시스템(100)의 제3 챔버(106)에서 PMOS 디바이스의 기판 상에 형성된다. 시드 층은 약 1 nm 내지 약 5 nm의 두께까지 그리고 5E20 atoms/cm3 내지 1E23 atoms/cm3의 도펀트 농도로 형성될 수 있다. 제2 하위-동작(204B)의 일 예에서, SiGe 또는 GeB 또는 SiGe-B의 얇고 고도로 도핑된 시드 층이 PMOS 챔버에서 형성된다.
[0027] 제2 실리사이드-전 처리의 일 예에서, 하나 이상의 Ge-함유 및/또는 B-함유 전구체들을 사용하여 PMOS 기판 상에 얇고 고도로 도핑된 시드 층이 형성된다. 후속적으로 형성되는 금속-실리사이드의 핵생성의 활성화 에너지는, 기판 증착 표면의 표면 에너지를 감소시킴으로써 감소된다. 기판 증착 표면의 표면 에너지는, 고도로-도핑된 시드 층의 포함을 통해 증착 표면에서 도펀트 농도를 증가시킴으로써 감소된다. 제2 실리사이드-전 처리의 일 예에서, SiGe 또는 GeB 또는 SiGe-B의 시드 층이 형성된다. B와 같은 도펀트들은 금속-실리사이드 층과 기판 사이의 콘택 저항을 감소시키는 것을 지원하며, 금속-실리사이드 층을 위한 추가적인 핵생성 사이트들을 제공한다. 제2 실리사이드-전 처리의 다른 예에서, Si 기판은, 5 x E20 atoms/cm3 이상의 도펀트 농도를 갖도록 표면을 패시베이팅하기 위해 Ge-함유 전구체에 소킹된다(soaked). 이 예에서, Si 기판을 GeH4 및 HCl에 노출시킴으로써 SiGe 시드 층이 형성되고, Si 기판 상에 Ge 잔류물이 형성된다.
[0028] PMOS 또는 NMOS 디바이스들을 형성하는 데 사용할 수 있는 제3 하위-동작(204C)에서의 제3 실리사이드-전 처리의 일 예에서, 도펀트 가스, 이를테면, PH3, AsH3, B2H6, 또는 기판 표면을 패시베이팅할 수 있는 도펀트들을 포함하는 다른 전구체들에 기판을 노출시키고 소킹하기 위해, CVD 프로세스가 사용된다. 제3 하위-동작(204C)은 NMOS 챔버(이를테면, 제2 챔버(104)), PMOS 챔버(이를테면, 제3 챔버(106)), 또는 플라즈마 챔버(이를테면, 제4 챔버(108))에서 수행될 수 있다. 일 예에서, 제3 하위-동작(204C)은 100℃ 내지 600℃, 또는 200℃ 내지 500℃, 또는 약 450℃의 온도에서 수행된다. 실시예에 따라, 하위-동작(204C)은 30초 내지 20분, 1분 내지 5분, 또는 약 2분 동안 수행된다. 제3 하위-동작(204C) 동안, 기판이 배치된 프로세스 챔버는 약 5 Torr 내지 약 1 atm(atmosphere)의 압력으로 유지된다. 기판 표면 상의 도펀트 원자들이 금속-실리사이드 층에 대한 핵생성 사이트들로서 작용하기 때문에, 소킹은 처리되지 않은 기판 표면과 비교하여 핵생성 사이트 밀도를 향상시킨다.
[0029] 제4 하위-동작(204D)에서의 제4 실리사이드-전 처리의 일 예에서, 도펀트 주입은 NMOS 또는 PMOS 디바이스에 대한 기판 상의 이온 주입을 통해 수행된다. 1 x E19 atoms/cm3 내지 1 x E23 atoms/cm3의 도펀트 농도를 생성하기 위해, B, As, 및/또는 P와 같은 도펀트들이 제4 하위-동작(204D)에서 기판에 주입될 수 있다. 제4 하위-동작(204D)은 제조되는 디바이스의 타입에 따라 클러스터 툴의 다양한 챔버들에서 수행될 수 있다. 제4 실리사이드-전 처리의 일 예에서, 기판 표면의 도펀트 레벨을 증가시키기 위해 그리고/또는 기판 표면의 표면 거칠기를 증가시키기 위해, 이온 주입을 통해 기판 표면이 도핑된다. 기판의 도펀트 레벨을 증가시키는 것에 추가하여, 제4 실리사이드-전 처리는 표면 거칠기(및 거친 영역에서의 기판 표면의 표면적)를 증가시키며, 이는 더 많은 핵생성 사이트들을 제공함으로써 금속-실리사이드 층의 핵생성을 촉진한다.
[0030] 제5 하위-동작(204E)에서의 제5 실리사이드-전 처리의 일 예에서, 기판 표면의 도펀트 레벨을 증가시키고 기판 표면의 물리적 스퍼터링(예컨대, 에칭)에 의해 표면 거칠기를 증가시키기 위해, 기판 표면 처리를 포함한 실리사이드-전 처리가 수행된다. 하위-동작(204E)에서의 에칭은, 플라즈마 챔버, 이를테면, 도 1의 제4 챔버(108)에서 또는 적절하게 구성된, 클러스터 툴의 다른 챔버들에서 에칭 프로세스를 사용하여 수행될 수 있다. 에칭은, 기판을 에칭하고 도핑하는 둘 모두를 동시에 하기 위해 기판 표면을 향해 하나 이상의 도펀트들을 물리적으로 가속시킴으로써 발생할 수 있다.
[0031] 일 예에서, 동작(204)에서의 실리사이드-전 처리는 하위-동작들(204A-204E) 중 하나 이상을 포함한다. 동작(204)에서 2개 이상의 하위-동작들(204A-204E)이 수행될 때, 각각의 하위-동작은 연속하여 수행될 수 있고, 일부 예들에서는 2개 이상의 하위-동작들이 동시에 수행될 수 있다. 일 예에서, 동작(204)에서 2개 이상의 하위-동작들(204A-204E)이 수행되고, 2개 이상의 하위-동작들은 위에서 논의된 시스템(100)의 단일 챔버(102-108)에서 수행될 수 있다. 다른 예에서, 동작(204)에서 2개 이상의 하위-동작들(204A-204E)이 수행될 때, 2개 이상의 하위-동작들은 위에서 논의된 시스템(100)의 2개 이상의 챔버들(102-108)에서 수행될 수 있다. 일부 예들에서, 하나 이상의 하위-동작들에 이용되는 전구체 소스들이 금속-실리사이드 증착 챔버에 제공되는 경우, 하위-동작들(204A-204C)은 시스템(100)의 금속-실리사이드 증착 챔버, 이를테면, 제1 챔버(102)에서 발생할 수 있다. 일 예에서, 하위-동작들(204A-204C)은, 소스-드레인 에피택시가 수행되는 PMOS 챔버 또는 NMOS 챔버에서 발생할 수 있다. 이 예에서, 하위-동작들(204A-204C) 중 하나 이상은 소스-드레인 증착 프로세스의 일부로서, 또는 별도의 후속적인 동작으로 NMOS 챔버 또는 PMOS 챔버 내에서 발생할 수 있다. 소스 및 드레인의 형성 및 적어도 하나의 실리사이드-전 처리에 후속하여, 기판은 후속적으로, 아래에서 논의되는 동작(206)을 위해 금속-실리사이드 증착 챔버로 이송될 수 있다.
[0032] 동작(204)에서 하나 이상의 하위-동작들(204A-204E)을 수행하는 것에 후속하여, 동작(206)에서, 금속-실리사이드 또는 폴리 금속-실리사이드가 CVD 증착을 통해 기판 상에 형성된다. 동작(206)에서의 금속-실리사이드의 핵생성은, 동작(204)에서의 하나 이상의 실리사이드-전 처리들에 의해 지원되며, 이는 핵생성에 대한 활성화 에너지 장벽을 낮추고 그리고/또는 금속-실리사이드에 대한 핵생성 사이트들의 양을 증가시킨다. 일 실시예에서, 고도로 도핑된 시드 층이 제1 또는 제2 하위-동작들(204A 또는 204B) 중 하나 이상을 통해 형성되는 경우, 고도로 도핑된 시드 층은 동작(206)에서 CVD 증착 동안의 금속-실리사이드 형성 동안 부분적으로(100% 미만) 또는 완전히(100%) 소비될 수 있다. 일 예에서, 핵생성 동안 시드 층 두께의 50%-90%가 소비된다. 일 예에서, 제1 하위-동작(204A) 또는 제2 하위-동작(204B)에서 형성된 시드 층은, 동작(206)에서의 CVD 증착 동안 금속-실리사이드 형성 후에 소스 및 드레인 각각의 질량의 최대 약 5%를 포함한다.
[0033] 일 실시예에서, 동작(206)은, 예컨대 시스템(100)의 제1 챔버(102)와 유사할 수 있는 금속-실리사이드 증착 챔버에서 수행된다. 동작(206)에서의 CVD 증착은 특정 프로세스 조건들 내에서 수행될 때 완전히 선택적이다. 즉, 금속-실리사이드는 동작(206)에서 단지 기판의 노출된 영역들, 이를테면, 소스 및 드레인 상에만 형성되고, 유전체 재료로 덮인 영역들 상의 다른 곳에서는 형성되지 않는다. 따라서, 후속적인 에칭백(etchback) 동작, 또는 임의의 원하지 않는 금속-실리사이드의 다른 제거 동작은 필요하지 않다.
[0034] 일 실시예에서, 동작(206) 동안, 금속-실리사이드의 CVD 증착은 실리사이드-전 처리의 일부 또는 전부를 소비할 수 있다. 예컨대, 제1 하위-동작(204A) 또는 제2 하위-동작(204B)이 시드 층을 형성하는 데 사용되거나 또는 제2 하위-동작(204B)이 기판의 패시베이팅된 표면을 형성하는 데 사용되는 경우 소비가 발생할 수 있다. 일 실시예에서, 동작(206)은 하위-동작들(204A 또는 204B) 중 하나 이상에 의해 형성된 시드 층을 완전히 소비한다. 다른 실시예에서, 제1 또는 제2 하위-동작들(204A 또는 204B) 중 하나 이상에 의해 형성된 시드 층의 질량은 동작(206) 후에 남아 있다. 일 예에서, 동작(206) 후에 시드 층 질량의 10%가 소스/드레인 상에 남아 있고, 다른 예에서, 동작(206) 후에 시드 층 질량의 5% 이하가 소스/드레인 상에 남아 있다. 금속-실리사이드 층이 동작(206)에서 형성되는 경우, 본원에서 논의된 소스 및 드레인은 동작(206) 동안 부분적으로 소비될 수 있다. 일 예에서, 소스와 드레인의 총 부피는 금속-실리사이드의 형성 동안 40% 미만만큼 감소된다. 일 예에서, 소스와 드레인의 총 부피는 금속-실리사이드의 형성 동안 30% 미만만큼 감소된다. 일 예에서, 소스와 드레인의 총 부피는 금속-실리사이드의 형성 동안 20% 미만만큼 감소된다. 다른 예에서, 소스와 드레인의 총 부피는 금속-실리사이드의 형성 동안 10% 미만만큼 감소된다. 다른 예에서, 소스와 드레인의 총 부피는 금속-실리사이드의 형성 동안 5% 미만만큼 감소된다.
[0035] 일부 실시예들에서, 소스 및 드레인 상에서의 실리사이드-전 처리 및 금속-실리사이드 형성은, 소스 및 드레인의 도펀트 활성화 전에 그리고 금속 게이트의 형성 전에 MOSFET 제조 프로세스에서 수행된다. 다른 실시예들에서, 소스 및 드레인 상에서의 실리사이드-전 처리 및 후속적인 금속-실리사이드 형성은, 도펀트 활성화, 금속 게이트의 형성, 및 콘택 영역 개방에 후속하여 그러나 콘택의 형성 전에 수행된다. 이러한 프로세스들은 각각 초기(early) 및 후기(late) 실리사이드화(silicidation)로 지칭된다.
[0036] 도 3a는 본 개시내용의 실시예들에 따라 MOSFET 디바이스를 형성하는 방법(300A)의 흐름도이다. 도 3b는 본 개시내용의 실시예들에 따라 MOSFET 디바이스를 형성하는 대안적인 방법(300B)의 흐름도이다. 도 3a 및 도 3b는, 금속-실리사이드 형성이 방법의 상이한 시점들에서 발생하는, MOSFET 디바이스들을 형성하는 방법들을 예시한다. 방법(300A)의 일 실시예에서, 동작(302)에서, 얕은 트렌치 격리(shallow trench isolation)가 수행되며, 이는 복수의 하위-동작들을 포함한다. 일 예에서, 동작(302)은 도 1의 시스템(100) 이외의 시스템에서 수행될 수 있고, 기판은 후속적으로 시스템(100)으로 이송된다. 방법(300A)의 동작(304)에서, 동작(302)에서의 얕은 트렌치 격리에 후속하여, MOSFET 접합의 소스 및 드레인이 형성된다. 동작(304)은 도 1의 시스템(100)에서 수행될 수 있다. 소스 및 드레인은, 동작(304)에서, NMOS 소스-드레인 에피택시 챔버 또는 PMOS 소스-드레인 에피택시 챔버에서 에피택셜 증착에 의해 형성된다. 일 실시예에서, 동작들(302 및 304)은 도 1에 예시된 것과 같은 시스템(100)에서, 특히 시스템(100)의 챔버들(104-110)에서 논의된 바와 같이 예비-세정 챔버, 플라즈마 챔버, PMOS 챔버 및/또는 NMOS 챔버를 포함한 챔버들에서 실행될 수 있다.
[0037] 방법(300A)의 일 실시예에서, 동작(306)에서, 방법(200)에서 논의된 바와 같이 금속-실리사이드가 형성된다. 일 예에서, 동작(306)은, 위의 도 2에서 논의된 방법(200)으로부터의 하나 이상의 하위-동작들(204A-204E)을 포함하는 실리사이드-전 처리를 수행하고 그에 이어서 금속-실리사이드 형성(방법(200)의 동작(206))을 수행하는 것을 포함한다. 다른 예에서, 동작(306)은, 기판을 금속-실리사이드 증착 챔버로 이송하기 전에, 소스/드레인 증착 동안 NMOS 챔버 또는 PMOS 챔버에서 발생할 수 있는 하나 이상의 실리사이드-전 처리 하위-동작들(204A-204C)을 포함한다. 즉, 소스-드레인 형성 동안 소스-드레인 형성과 동일한 챔버에서 하나 이상의 실리사이드-전 처리들이 수행될 수 있다. 따라서, 동작(306)은, 실시예에 따라 NMOS 챔버 및 금속-실리사이드 증착 챔버, PMOS 챔버 및 금속-실리사이드 증착 챔버, 또는 다른 챔버들의 조합들을 포함한 하나 이상의 챔버들에서 발생할 수 있다. 방법(300A)에서, 동작(306)에서의 금속-실리사이드 형성은, 동작들(302 및 304)에서 제조된 MOSFET 컴포넌트들에서의, 동작(308)에서의 소스 및 드레인의 도펀트들의 활성화 전에 발생한다. 일 실시예에서, 동작(306)에서 형성된 금속-실리사이드는 최대 약 900℃까지 안정적이다. 동작(306)에서의 금속-실리사이드 형성에 후속하여, 동작(308)에서, 도펀트 활성화, 유전체 증착, 및 어닐링 동작들을 포함한 복수의 동작들이 발생할 수 있다. 동작(310)에서, 금속 게이트들이 증착된다. 동작(310)에서의 금속 게이트들의 형성에 후속하여, 동작(312)에서, 콘택 개방 에칭, 콘택 형성, 및 콘택 충전을 포함한 복수의 동작들이 발생할 수 있다.
[0038] 도 3b는, 방법(300A)과 유사한 동작들을 포함하는 방법(300B)을 도시한다. 그러나, 동작(306)에서의 금속-실리사이드 형성이 동작(312)에서의 금속 게이트들의 형성 전에 발생하는 방법(300A)과 대조적으로, 방법(300B)에서의 금속-실리사이드 형성은 금속 게이트 형성에 후속하여 발생한다. 도 3b에 도시된 바와 같이, 방법(300A)과 유사하게, 동작(302)에서의 얕은 트렌치 격리에 뒤이어 동작(304)에서 접합 형성이 발생한다. 방법(300A)과 대조적으로, 그리고 동작(304)에서의 접합 형성에 후속하여, 동작(314)에서, 복수의 접합 형성-후 동작(post-junction formation operation)들이 발생할 수 있다. 접합 형성-후 동작들은 도펀트 활성화, 유전체 증착, 및 어닐링 동작들을 포함한다. 후속적으로, 동작(312)에서 금속 게이트가 형성되고, 동작(316)에서 콘택 개방 에칭 동작이 수행된다. 동작(316)에 후속하여, 동작(318)에서, 금속-실리사이드는, 도 2에서 논의된 바와 같은 하나 이상의 방법들(200)에 따라 하나 이상의 실리사이드-전 처리들 및 후속적인 금속-실리사이드 형성을 사용하여 형성된다. 동작(318)에서의 금속-실리사이드의 형성에 후속하여, 동작(320)에서, 콘택 형성, 어닐링, 및 충전과 같은 콘택 동작들을 포함한 추가의 동작들이 발생할 수 있다.
[0039] 방법들(300A 및 300B)의 일 실시예에서, 금속-실리사이드는 소스 및 드레인 상의 CVD 증착을 통해 동작(306 및 318)에서 각각 선택적으로 형성되고, 유전체 재료로 덮인 다른 바람직하지 않은 영역들에는 형성되지 않는다. 금속-실리사이드가 소스 및 드레인 이외의 영역들 상에는 형성되지 않기 때문에, 방법들(300A 및 300B)에서는 금속-실리사이드에 대한 제거 동작이 없다. 동작들(306 및 318) 동안 금속-실리사이드의 형성은 완전히 선택적이다.
[0040] 도 4a-도 4c는 본 개시내용의 다양한 실시예들에 따른, MOSFET 디바이스 상에서의 금속-실리사이드 형성의 부분적인 개략적 예시들이다. 도 4a-도 4c의 예들은 위의 도 2 및 도 3에서 논의된 방법들과 같은 방법들에 따른 금속-실리사이드들의 형성을 예시한다. 따라서, 금속-실리사이드 형성은 도 3과 관련하여 논의된 바와 같이 프로세스의 상이한 시점들에서 발생할 수 있다.
[0041] 도 4a는 고도로 도핑된 시드 층을 형성하는 데 사용되는 도 2의 하위-동작들(204A 및/또는 204B)에 따른 실리사이드-전 처리 후의 금속-실리사이드 또는 폴리 금속-실리사이드의 형성을 예시한다. 제1 구조(414)는, 디바이스 타입(예컨대, NMOS 또는 PMOS)에 따라 p형 채널 또는 n형 채널일 수 있는 채널(404)을 갖는 기판(402)을 포함한다. 고도로 도핑된 시드 층(408)이 소스(406A) 및 드레인(406B) 위에 형성된다. 시드 층(408)은, 디바이스가 NMOS 디바이스인지 PMOS 디바이스인지에 따라, 위에서 논의된 하위-동작들(204A 또는 204B)과 같은, 본 개시내용의 실시예들에 따라 형성될 수 있다. 도펀트 원자들이 금속-실리사이드 층에 대한 핵생성 사이트들로서 작용하기 때문에, 시드 층(408)은 후속적으로 형성되는 금속-실리사이드의 핵생성의 활성화 에너지를 감소시킨다. 이 예에서, 시드 층(408)은 도 1의 제2 챔버(104)와 유사할 수 있는 NMOS 챔버에서 CVD 프로세스를 사용하여 형성될 수 있다. 시드 층(408)은 1 nm 내지 5 nm의 두께까지 형성될 수 있고, 형성 직후에(as-formed) 1E19 atoms/cm3 내지 1E23 atoms/cm3의 도펀트 농도를 포함할 수 있다.
[0042] 제1 구조(414) 상에서의 시드 층(408)의 형성에 후속하여, 금속-실리사이드 층(410)이 소스(406A) 및 드레인(406B) 상에 형성된다. 일 실시예에서, 금속-실리사이드 층(410)은 소스(406A) 및 드레인(406B) 상에 선택적으로 형성된다. 도 4a의 예에서, 시드 층(408)은 제2 구조(416)에서 여전히 볼 수 있으며, 소스(406A) 및 드레인(406B) 중 하나 또는 둘 모두의 최대 약 5% 질량은 시드 층(408)을 포함할 수 있다. 도시되지 않은 다른 예에서, 시드 층(408)은 금속-실리사이드 층(410)에 의해 완전히(100%) 소비된다.
[0043] 도 4b는 도 2의 하위-동작(204C)에 따른 실리사이드-전 처리 후의 금속-실리사이드 또는 폴리 금속-실리사이드의 형성을 예시한다. 도 4b는, 디바이스 타입(예컨대, NMOS 또는 PMOS)에 따라 p형 채널 또는 n형 채널일 수 있는 채널(404) 및 기판(402)을 포함하는 제1 구조(418)를 예시한다. 도 4b는, 예컨대 위에서 논의된 제3 하위-동작(204C)에서의 것과 같은 소킹 실리사이드-전 처리(soaking pre-silicide treatment)를 사용하여 소스(406A) 및 드레인(406B)을 추가로 도핑함으로써 금속-실리사이드들의 핵생성 속도를 증가시키는 예이다. 제1 구조(418)의 소킹에 후속하여, 소스(406A) 및 드레인(406B) 상에 금속-실리사이드 층(410)을 형성함으로써 제2 구조(420)가 형성된다. 금속-실리사이드 층(410)은 소스(406A) 및 드레인(406B) 상에 선택적으로 형성되고, 구조(418)의 다른 영역들, 이를테면, 유전체 재료로 덮인 영역들 상에는 형성되지 않는다.
[0044] 도 4c는 도 2의 하위-동작들(204D 또는 204E)에 따라 기판의 표면 거칠기를 증가시키기 위한 실리사이드-전 처리 후의 금속-실리사이드 또는 폴리 금속-실리사이드의 형성을 예시한다. 도 4c는, 디바이스 타입(예컨대, NMOS 또는 PMOS)에 따라 p형 채널 또는 n형 채널일 수 있는 채널(404) 및 기판(402)을 포함하는 제1 구조(422)를 예시한다. 실리사이드-전 처리들, 이를테면, 도 2의 제4 하위-동작들(204D)에서의 도펀트 주입 및/또는 제5 하위-동작(204E)에서의 물리적 스퍼터링을 사용하여 기판 표면(422)을 형성하기 위해 표면 거칠기가 증가될 수 있다. 후속적으로, 소스(406A) 및 드레인(406B) 상에 금속-실리사이드 층(414)의 증착에 의해 제2 구조(424)가 형성된다. 금속-실리사이드 층(414)은 도 1의 제1 챔버(102)와 유사할 수 있는 금속-실리사이드 증착 챔버에서 형성된다.
[0045] 본원에서 논의된 시스템들 및 방법들은 금속-실리사이드의 증착 전에 하나 이상의 실리사이드-전 처리들의 사용을 통해 금속-실리사이드들의 핵생성을 개선한다. 증착 동안의 금속-실리사이드의 핵생성은, 기판의 표면 상의 핵생성 사이트 밀도 및 금속-실리사이드의 핵생성의 활성화 에너지 장벽을 포함한 복수의 요인들에 따라 좌우될 수 있다. 실리사이드-전 처리(들)는, 금속-실리사이드 층의 핵생성에 대한 활성화 에너지 장벽을 감소시킴으로써 그리고/또는 금속-실리사이드 층에 대한 추가적인 핵생성 사이트들을 제공함으로써, 증착 동안의 금속-실리사이드 층의 핵생성을 개선한다. 하나 이상의 실리사이드-전 처리들 후의 금속-실리사이드 층의 개선된 핵생성은, 기판의 도펀트 농도를 증가시키거나(왜냐하면 도펀트 원자들이 핵생성 사이트들로서 작용할 수 있기 때문임), 또는 기판의 표면 거칠기를 증가시켜 금속-실리사이드 층의 핵생성을 위한 더 큰 표면적을 제공하는 하나 이상의 실리사이드-전 처리들에 대한 응답으로 이루어질 수 있다.
[0046] 금속-실리사이드의 형성이 전구체 또는 전구체들과 기판의 반응을 포함하고 기판 부피의 일부를 소비하기 때문에, 낮춰진 활성화 에너지 장벽은 기판, 예컨대 소스 및 드레인의 무결성을 더 향상시킨다. 하나 이상의 실리사이드-전 처리들이 사용되는 경우, 금속-실리사이드를 형성하는 반응은, 본원에서 논의된 하나 이상의 실리사이드-전 처리들이 수행되지 않은 종래의 실리사이드 형성들과 비교하여 소스/드레인 부피를 덜 소비한다.
[0047] 전술한 바가 본 개시내용의 실시예들에 관한 것이지만, 본 개시내용의 다른 그리고 추가적인 실시예들이, 본 개시내용의 기본적인 범위를 벗어나지 않으면서 구상될 수 있고, 본 개시내용의 범위는 다음의 청구항들에 의해 결정된다.

Claims (15)

  1. MOSFET 디바이스를 제조하기 위한 시스템으로서,
    이송 공간을 정의하는 이송 챔버;
    복수의 프로세스 챔버들 ― 상기 복수의 프로세스 챔버들 중 각각의 프로세스 챔버는 상기 이송 챔버에 커플링됨 ―;
    상기 이송 챔버 및 상기 복수의 프로세스 챔버들에 액세스하도록 구성된, 상기 이송 공간 내의 이송 로봇; 및
    디바이스 제조를 위한 명령들을 포함하는 제어기
    를 포함하고,
    상기 명령들은, 프로세서에 의해 실행될 때,
    상기 이송 챔버로부터 기판을 회수(retrieve)하고,
    상기 복수의 프로세스 챔버들 중 제1 프로세스 챔버 내에 상기 기판을 배치하고,
    상기 제1 프로세스 챔버 내의 기판 상에서 적어도 하나의 실리사이드-전 처리(pre-silicide treatment)를 수행하고 ― 상기 실리사이드-전 처리는 상기 기판의 활성 영역들 상에 도핑된 시드 층을 형성하는 것을 포함함 ―; 그리고
    후속하여, 상기 복수의 프로세스 챔버들 중 제2 프로세스 챔버 내에서, CVD(chemical vapor deposition) 프로세스에 의해, 상기 도핑된 시드 층 상에 금속-실리사이드를 형성하며,
    상기 도핑된 시드 층은 상기 금속-실리사이드를 형성하는 동안 부분적으로 또는 완전히 소비되는,
    MOSFET 디바이스를 제조하기 위한 시스템.
  2. 제1 항에 있어서,
    상기 복수의 프로세스 챔버들은, NMOS 챔버, PMOS 챔버, 예비-세정 챔버, 금속-실리사이드 증착 챔버, 또는 플라즈마 챔버를 포함하는,
    MOSFET 디바이스를 제조하기 위한 시스템.
  3. 제2 항에 있어서,
    상기 적어도 하나의 실리사이드-전 처리는, 상기 NMOS 챔버, 상기 PMOS 챔버, 상기 금속-실리사이드 증착 챔버, 또는 상기 플라즈마 챔버에서 수행되는,
    MOSFET 디바이스를 제조하기 위한 시스템.
  4. 제1 항에 있어서,
    상기 금속-실리사이드의 증착은, 금속-실리사이드 증착 챔버를 포함하는 상기 제1 프로세스 챔버에서 수행되는,
    MOSFET 디바이스를 제조하기 위한 시스템.
  5. 제2 항에 있어서,
    상기 NMOS 챔버 및 상기 PMOS 챔버는 각각 소스-드레인 에피택시 챔버들인,
    MOSFET 디바이스를 제조하기 위한 시스템.
  6. 제1 항에 있어서,
    상기 적어도 하나의 실리사이드-전 처리는, 상기 기판을 하나 이상의 전구체 소스들에 소킹하는(soaking) 것, 상기 기판에 도펀트를 주입하는 것, 또는 상기 기판을 물리적으로 스퍼터링하는 것을 더 포함하는,
    MOSFET 디바이스를 제조하기 위한 시스템.
  7. 금속-실리사이드를 형성하는 방법으로서,
    기판의 활성 영역들 상에 시드 층을 형성하는 단계 ― 상기 시드 층은 1 nm 내지 5 nm의 두께의 도핑된 실리콘 층을 포함함 ―; 및
    후속하여, CVD 프로세스에 의해, 상기 시드 층 상에 금속-실리사이드 층을 형성하는 단계
    를 포함하고,
    상기 금속-실리사이드 층을 형성하는 것은 상기 시드 층의 제1 부분을 소비하며, 상기 시드 층의 제2 부분이 상기 금속-실리사이드 층을 형성한 후에 상기 기판 상에 남아 있는,
    금속-실리사이드를 형성하는 방법.
  8. 제7 항에 있어서,
    상기 시드 층은 1E19 atoms/cm3 내지 1E23 atoms/cm3의 도펀트 농도를 포함하는,
    금속-실리사이드를 형성하는 방법.
  9. 제8 항에 있어서,
    상기 시드 층 내의 도펀트는 P, As, B, Ga, 또는 Ge를 포함하는,
    금속-실리사이드를 형성하는 방법.
  10. 제7 항에 있어서,
    상기 기판 상에 시드 층을 형성하는 단계 전에, 상기 기판으로부터 산화물들을 제거하기 위해 상기 기판 상에서 예비-세정 동작을 수행하는 단계를 더 포함하는,
    금속-실리사이드를 형성하는 방법.
  11. 금속-실리사이드를 형성하는 방법으로서,
    기판 상에서 실리사이드-전 처리를 수행하는 단계 ― 상기 실리사이드-전 처리는 상기 기판의 제1 활성 영역 상에 제1 도핑된 시드 층을 형성하는 것을 포함하고, 상기 제1 도핑된 시드 층은 두께가 1 nm 내지 5 nm이며 1E19 atoms/cm3 내지 1E23 atoms/cm3의 도펀트 농도를 포함하고, 상기 실리사이드-전 처리는,
    상기 기판의 제2 활성 영역 상에 제2 도핑된 시드 층을 형성하는 것;
    상기 기판을 도핑하기 위해 상기 기판을 하나 이상의 전구체 소스들에 노출시키는 것;
    상기 기판에 도펀트를 주입하는 것; 및
    상기 기판의 표면을 에칭하는 것 중 하나 이상을 더 포함함 ―; 및
    상기 기판 상에서 실리사이드-전 처리를 수행하는 단계에 후속하여, CVD 프로세스에 의해, 상기 처리된 기판 상에 금속-실리사이드 층을 형성하는 단계
    를 포함하고,
    상기 제1 도핑된 시드 층은 상기 금속-실리사이드 층을 형성하는 동안 부분적으로 또는 완전히 소비되는,
    금속-실리사이드를 형성하는 방법.
  12. 제11 항에 있어서,
    상기 시드 층은 1E19 atoms/cm3 내지 1E23 atoms/cm3의 농도로 도펀트를 포함하는,
    금속-실리사이드를 형성하는 방법.
  13. 제12 항에 있어서,
    상기 도펀트는 P, As, B, Ga, 또는 Ge를 포함하는,
    금속-실리사이드를 형성하는 방법.
  14. 제11 항에 있어서,
    상기 실리사이드-전 처리는, NMOS 챔버, PMOS 챔버, 금속-실리사이드 증착 챔버, 또는 플라즈마 챔버에서 수행되는,
    금속-실리사이드를 형성하는 방법.
  15. 제14 항에 있어서,
    상기 실리사이드-전 처리를 수행하는 단계 전에, 상기 기판을 예비-세정 프로세스 챔버에 포지셔닝하고 그리고 예비-세정 동작을 수행하는 단계를 더 포함하는,
    금속-실리사이드를 형성하는 방법.
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