KR20080050312A - 실리콘과 탄소를 함유하는 에피택셜 층의 형성과 처리 - Google Patents

실리콘과 탄소를 함유하는 에피택셜 층의 형성과 처리 Download PDF

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Abstract

실리콘과 탄소를 함유하는 에피택셜 층의 형성과 처리 방법이 설명되어 있다. 처리 방법은 본 발명의 일 실시예에 따라 에피택셜 층의 침입형 탄소를 치환형 탄소로 변환시키는 것을 포함한다. 특정 실시예들은 반도체 장치 예를 들어, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) 장치 내의 에피택셜 층을 형성 및 처리하는 것에 관한 것이다. 특정 실시예에서, 에피택셜 층의 처리는 짧은 시간 주기 동안의 어닐링, 예를 들어 레이저 어닐링, 밀리세컨드 어닐링, 급속 열처리, 스파이크 어닐링 및 이들 조합 방법을 포함한다. 실시예들은 실리콘 및 탄소를 함유하는 에피택셜 층의 적어도 일부분에 대한 비정질화를 포함한다.

Description

실리콘과 탄소를 함유하는 에피택셜 층의 형성과 처리 {FORMATION AND TREATMENT OF EPITAXIAL LAYER CONTAINING SILICON AND CARBON}
본 발명은 2006년 12월 1일자 출원된 미국 출원 번호 11/566,058호의 일부 연속 출원인 2007년 7월 16일자 출원된 미국 출원 번호 11/788,212호를 우선권으로 주장하며, 이 두 개의 출원은 본 발명에 전체적으로 참조되었다.
본 발명의 실시예들은 일반적으로, 실리콘과 탄소(Si: C)을 함유하는 에피택셜 층의 형성과 처리에 관한 것이다. 특정 실시예들은 반도체 장치, 예를 들어 금속 산화물 반도체 전계 효과 트랜지스터(Field-Effect Transistor:MOSFET) 장치 내에 에피택셜 층의 형성과 처리에 관한 것이다.
통상적으로, 금속 산화물 반도체(MOS) 트렌지스터는 반도체 기판, 소오스, 드레인, 및 반도체 기판 상의 소오스와 드레인 사이에 위치되고 보통 실리콘으로 제조되는 채널을 포함한다. 보통, 게이트 스택(stack)은 채널 위에 위치되며, 이러한 게이트 스택은 채널 바로 위에 위치되는 게이트 산화물 층 또는 게이트 전극, 게이트 산화물 층 위의 게이트 전도체 재료, 및 측벽 스페이서로 구성된다. 측벽 스페이서는 게이트 전도체의 측벽을 보호한다. 게이트 전극은 일반적으로 도프된 폴리실리콘(Si)으로 형성되는 반면에 게이트 유전체 재료는 이산화 실리콘(Si2O) 또는 질소 도프된 이산화 실리콘 등과 같은 고 유전체 상수(예를 들어, 유전체 상수 4.0 이상)의 박막 층(예를 들어, < 20 Å이하)을 포함할 수 있다.
MOS 트랜지스터의 채널을 흐르는 전류량은 채널 내의 캐리어의 이동도에 정비례하며, 높은 이동도를 갖는 MOS 트랜지스터의 사용으로 더 많은 전류를 흐를 수 있게 하여 더 빠른 회로 성능을 달성할 수 있다. MOS 트랜지스터의 채널 내에서의 캐리어의 이동도는 채널 내에 기계적 응력을 생성함으로써 증가될 수 있다. 압축 변형 하의 채널, 예를 들어 실리콘 상에서 성장하는 실리콘-게르마늄 채널은 pMOS 트랜지스터를 제공하는데 상당히 개선된 홀 이동도를 가진다. 인장 변형 하의 채널, 예를 들어 릴렉스(relaxed) 실리콘 -게르마늄 상에서 성장하는 얇은 실리콘 채널 층은 nMOS 트랜지스터를 제공하는데 상당히 개선된 전자 이동도를 달성한다.
인장 변형 하의 nMOS 트랜지스터는 또한 소오스 및 드레인 영역 내에 하나 이상의 탄소-도프된 실리콘 에피택셜 층을 형성함으로써 제공될 수도 있으며, 이는 pMOS 트랜지스터 내의 SiGe 소오스 및 드레인으로 형성되는 압축 변형된 채널로 보상될 수 있다. 이와 같이, 탄소-도프된 실리콘과 실리콘-게르마늄 에피택셜 층이 nMOS 및 pMOS 트랜지스터의 소오스/드레인 상에 각각 증착될 수 있다. 적절히 제작되면, 탄소-도프된 실리콘 에피택셜 층으로 도포되는 nMOS 소오스 및 드레인은 채널 내에 인장 변형을 부과하며 nMOS 구동 전류를 증가시킨다.
오목한 소오스/드레인를 갖는 nMOS 트랜지스터의 채널 내의 전자 이동도를 탄소-도프된 실리콘 에피택셜 층을 사용하여 개선시키기 위해서, 선택적인 증착이나 후-증착 공정을 통해 소오스/드레인 상에 탄소-도프된 실리콘 에피택셜 층을 선택적으로 형성하는 것이 바람직하다. 또한, 채널 내의 인장 변형을 감소시키도록 치환형 C 원자를 탄소-도프된 실리콘 에피택셜 층에 제공하는 것이 바람직하다. 보다 높은 채널 인장 변형은 탄소-도프된 실리콘 소오스 및 드레인 내의 치환형 C 원자의 함량를 증가시킴으로써 달성할 수 있다. 그러나, (예를 들어, 공정 온도 700 ℃ 이상의)통상적인 선택적 Si:C 에피택시 공정을 통해서 결합되는 대부분의 C 원자들은 Si 격자의 비치환 위치(격자 틈새)를 점유하게 된다. 성장 온도를 낮춤으로써, 높은 분율의 치환 탄소값이 달성될 수 있으나(예를 들어, 550 ℃의 성장 온도에서 거의 100 %), 이러한 낮은 온도에서의 늦은 성장률은 장치의 적용에 바람직하지 못하며 그러한 선택적 공정은 저온에서는 불가능하다.
그러므로, 탄소-도프된 실리콘 에피택셜 층 내의 치환 탄소 함량을 개선하는 방법을 제공할 필요가 있다. 그러한 방법은 트랜지스터 장치의 제조에 유용하다.
본 발명의 일 실시예는 실리콘과 탄소를 함유하는 에칭을 형성하고 처리하는 방법에 관한 것이다. 다른 실시예들은 실리콘과 탄소를 함유하는 에피택셜 층을 구비한 트랜지스터 장치를 제조하기 위한 제작 방법에 관한 것이다. 특정 실시예에서, 높은 탄소 치환 수치를 갖는 n-도프된 Si: C를 함유하는 엔MOS 트랜지스터를 형성하기 위한 방법이 제공된다.
본 발명의 일 실시예에 따라, 기판 상에 실리콘과 탄소를 함유하는 에피택셜 층을 처리하기 위한 방법이 제공되는데, 이 방법은 기판 상에 도포되고 침입형(interstitial) 탄소를 포함하는 탄소과 실리콘을 가지는 기판을 제공하는 단계, 및 에피택셜 층 내의 침입형 탄소의 적어도 일부를 치환형 탄소으로 변환시키기 위해 약 800℃ 내지 약 1350℃ 범위의 온도에서 상기 기판과 에피택셜 층을 어닐링하는 단계를 포함한다. 일 실시예에 따라, (본래 존재한다면)치환형 탄소과 침입형 탄소의 조합된 전체량은 0.5 원자%보다 크며, 특정 실시예에서는 1 원자%, 더 바람직하게는 약 2 원자%보다 크다.
특정 실시예에 따라서, 본 발명의 방법은 에피택셜 층을 이온 주입하는 단계를 더 포함한다. 이온 주입법은 에피택셜 층의 적어도 일부분의 비정질화를 초래할 수 있다. 비정질화는 (예를 들어, Si를 사용하는)예비-비정질화 주입법을 포함하는 통상적인 비정질화 공정에 의해 달성된다. 본 명세서에서 사용된 바와 같이, 비정질화 주입법은 에피택셜 층의 적어도 일부분을 비정질화하는 주입 공정을 지칭한다. 다른 실시예에서, 에피택셜 층은 장치의 소오스와 드레인 영역 내에 형성된 다. 소오스와 드레인을 포함하는 장치 실시예에서, 이온 주입은 에피택셜 층 내의 치환형 탄소를 증가시키기 위해 예비-비정질화 주입법에 따라 심층(deep) 소오스 및 드레인 접합부 또는 심층 소오스 및 드레인 임플란트를 형성하는데 사용되는 동일한 조건을 포함할 수 있다. 비정질화를 포함하는 실시예에서, 어닐링은 동적(dynamic) 표면 어닐링, 레이저 어닐링, 밀리세컨드(millisecond) 어닐링, 플래시 어닐링 또는 스파이크 어닐링 중의 하나 이상에 의해 수행될 수 있다. 하나 이상의 실시예에서, 어닐링은 10초 미만 동안 수행된다. 다른 실시예에서, 어닐링은 900 밀리세컨드 미만 동안 수행된다. 하나 이상의 실시예에서, 전체 공정 순서, 임플란트 조건 및 어닐링 조건은 에피택셜 층 내의 치환형 탄소를 최대화하도록 선택된다.
다른 실시예에서, 어닐링은 10 초 미만의 급속 열처리 공정(Rapid Thermal Processing)이 뒤따르는 900 밀리세컨드 미만 동안의 레이저 어닐링 또는 밀리세컨드 어닐링에 의해 수행된다. 또 다른 실시예에서, 어닐링은 10 초 미만 동안의 레이저 어닐링 또는 밀리세컨드 어닐링이 뒤따르는 10 초 미만 동안의 급속 열처리 공정에 의해 수행된다.
Si : C 에피택셜 필름을 형성하는 방법은 트랜지스터 제조 방법의 제조 단계 중에 사용될 수 있다. 본 발명의 실시예들은 기판 상에 게이트 유전체를 형성하는 단계; 상기 게이트 유전체 상에 게이트 전극을 형성하는 단계; 상기 전극의 대향 측면 상에 제 2 전도체를 갖는 기판 상에 소오스/드레인 영역을 형성하고 상기 소오스/드레인 영역 사이에 채널 영역을 한정하는 단계; 상기 소오스/드레인 영역 상 에 직접 실리콘 및 탄소 함유 에피택셜 층을 증착하는 단계로서, 상기 탄소의 일부는 치환형 탄소가고 나머지 탄소는 침입형 탄소인 에피택셜 층 증착 단계; 및 상기 에피택셜 층 내의 침입형 탄소의 적어도 일부분을 침입형 탄소으로 변환시키도록 약 800 ℃ 내지 약 1350 ℃ 범위의 온도에서 상기 기판과 에피택셜 층을 어닐링하는 단계를 포함하는 트랜지스터 제조 방법에 관한 것이다. 특정 실시예에서, 치환형 탄소과 침입형 탄소의 조합된 전체 양은 약 0.5 원자% 이상이며, 특정 실시예에서는 약 1 원자 % 이상이며, 더욱 특정된 실시예에서는 약 2 원자% 이상이다. 침입형 탄소과 치환형 탄소의 양은 약 0.5 내지 2 원자% 범위일 수 있다.
특정 실시예에서, 트랜지스터를 제조하는 방법은 어닐링 이후에 에피택셜 층 내측으로 이온 주입하는 단계를 더 포함할 수 있다. 어닐링은 (동적 표면 어닐링, 레이저 표면 어닐링, 또는 플래시 어닐링과 같은)밀리세컨드 어닐링 또는 (스파이크 어닐링과 같은)급속 열처리 중의 하나 이상에 의해 수행될 수 있다. 전술한 어닐링의 변형예들이 트랜지스터를 제조하는데 사용될 수 있다. 전체 공정 순서, 임플란트 조건 및 어닐링 조건은 본 발명의 실시예에 따라 치환형 탄소의 함량을 최대화하도록 선택된다.
전술한 내용은 개략적이고 광범위한 임의의 특징들과 기술적 장점들에 관한 것이다. 전술한 특정 실시예들은 본 기술 분야의 당업자들에 의해서, 본 발명의 범주 내에서 다른 구성이나 공정을 변경하거나 설계하기 위한 기본 사상으로서 용이하게 이해되어야 한다. 또한, 본 기술 분야의 당업자들에게는 다음의 특허청구범위에 설정된 바와 같은 본 발명의 사상과 범주로부터 벗어나지 않은 동등한 구성 들이 있을 수 있다고 이해될 것이다.
본 발명의 전술한 특징들이 더욱 상세하게 이해될 수 있도록, 개략적으로 요약된 본 발명에 대한 더욱 특정된 설명들이 첨부 도면에 도시된 실시예들을 참조하여 설명될 것이다. 그러나, 첨부 도면들은 본 발명의 통상적인 실시예들만을 도시한 것이므로, 본 발명의 범주를 한정하는 것이 아니며 다른 동등한 유효한 실시예들도 허용될 수 있을 것이다.
본 발명의 실시예들은 일반적으로, 실리콘과 탄소를 함유하는 에피택셜 층을 형성하고 처리하는 방법을 제공한다.
특정 실시예에서, 엔MOS 트랜지스터의 소오스 및 드레인 영역들 내에 Si:C를 형성하는 방법이 제공된다. 특정 실시예에서, 높은 치환성 C는 Si:C가 엔MOS 트랜지스터를 위해 n-도펀트(예를 들어, P, As, 또는 이들의 조합물)에 의해 높게 도프되는 동안에 높은 채널 변형을 위해 유지된다. 후-에피택셜 이온 주입 공정은 Si:C 에피택셜 층을 임플란트-유도 손상 및 열화시킨다. 임플란트 유도 손상은 결정질 결함뿐만 아니라 채널 변형 또는 채널 이동도와 직접 관련된 치환형 C의 손실을 초래함으로써, 장치 성능에 영향을 주게 된다. 치환형 C의 손실을 최소화하거나, 후-이온 주입 공정, 예를 들어 동적 표면 어닐링(DSA), 레이저 표면 어닐링, 또는 플래시 어닐링과 같은 예를 들어 밀리세컨드 어닐링과 같은 진보된 어닐링 공정에 의해 손실된 치환형 C를 복원시키는 방법을 제공하는 것이 바람직하다. 실험에 의해서 도펀트의 활성화에 사용되는 종래의 스파이크 어닐링이 치환형 C를 유일 하게 복원시키지 못하는 것으로 드러났지만, 밀리세컨드 레이저 어닐링, 특히 DSA는 손실된 치환형 C를 복원하는데 매우 효과적이며 심지어 이온 주입 공정 이전의 스타팅 에피택셜 층에 있는 치환형 C의 수치보다도 높게 증가시키는 것으로 드러났다. 본 발명의 하나 이상의 실시예에 따라서, 증착된 그대로의 수치 또는 이온 주입 후의 수치로부터 치환형 C의 수치는 증가되었다.
에피택셜 층을 형성하고 처리하는 방법은 기판 상에 증착된 침입형 탄소를 포함하는 탄소과 실리콘을 함유하는 에피택셜 층을 갖는 기판을 제공하는 단계, 및 에피택셜 층 내의 침입형 탄소의 적어도 일부분을 치환형 탄소으로 변환시키도록 약 800℃ 내지 약 1350℃ 범위의 온도에서 기판과 에피택셜 층을 어닐링하는 단계를 포함한다. 일 실시예에서, 트랜지스터를 제조하는 방법은 기판 상에 게이트 유전체를 형성하는 단계; 상기 게이트 유전체 상에 게이트 전극을 형성하는 단계; 전극의 대향 측면 상에 제 2 전도체를 갖는 기판 상에 소오스/드레인 영역을 형성하고 상기 소오스/드레인 영역 사이에 채널 영역을 한정하는 단계; 상기 소오스/드레인 영역 상에 직접 침입형 탄소를 포함하는 탄소과 실리콘을 함유하는 에피택셜 층을 증착하는 단계; 및 상기 에피택셜 층 내의 침입형 탄소의 적어도 일부를 치환형 탄소으로 변환시키도록 약 800℃ 내지 약 1350℃ 범위의 온도에서 상기 기판과 에피택셜 층을 어닐링하는 단계를 포함한다. 에피택셜 층은 벌크 기판과 폴리실리콘 층과 구별된다.
본 명세서에 사용된 바와 같이, 에피택셜 증착은 기판 상에 단결정 층을 증착하여 증착 층의 결정질 조직이 기판의 결정질 조직과 정합될 수 있게 하는 것을 지칭한다. 이와 같이, 에피택셜 층 또는 필름은 기판의 결정질 조직과 정합하는 결정질 조직을 갖는 단결정 층 또는 필름이다.
본 발명의 실시예에 따라서, 탄소과 실리콘을 함유하는 에피택셜 필름의 처리 공정은 필름의 치환형 C 함량을 증가시킨다. Si:C 층 내의 치환형 C 함량은 증착된 대로의 비-치환형 C 원자를 치환형 Si 격자 위치로 변환시킴으로써 증가될 수 있다. 본 발명은 어떤 특정 이론에 한정되는 것을 아니지만, 비-치환형(또는 침입형) C 원자를 치환형 격자 위치로 변환시키는 것은 공극, 자체 틈새, 및 다른 외부 틈새뿐만 아니라 결함 군과 같은 점 결함의 분포와 관련된 것이라고 여겨진다. 최초(증착된 그대로의) 결함 분포와 Si 격자를 치환 위치를 점유하고 있는 보다 많은 C 원자들에 적합한 조직으로 변경시킴으로써, 치환형 C 원자의 함량은 증가될 수 있다. 치환형 탄소의 양을 증가시키기 위한 설명들은 치환형 탄소를 함유하는 증착된 대로의 필름에 제한하려는 것은 아니라고 이해해야 한다. 본 발명의 실시예에 따라서, 초기에 증착된 에피택셜 필름은 치환형 탄소를 함유하지 않을 수 있으며, 본 발명의 실시예에 따라 침입형 탄소를 포함하는 필름은 침입형 탄소의 양을 감소시키고 증착된 대로의 필름에서 치환형 탄소를 제로로부터 증가시키도록 처리된다. 그러한 조직 변경 및 치환형 C 함량의 증가는 본 명세서에서 설명하는 공정 순서에 의해 달성될 수 있다.
하나 이상의 실시예에서, 실리콘과 탄소를 함유하는 에피택셜 필름은 이후에 추가로 설명하는 이온 주입 및 어닐링에 의해 형성되고 처리된다. 에피택셜 필름은 선택 또는 비-선택 에피택셜 층 증착에 의해 형성될 수 있다.
하나 이상의 실시예에서, 치환형 C 함량의 증가는 다음과 같은 예시적인 공정 순서, 즉 (1) 예를 들어, 약 0.5 원자% 이상, 또는 약 1 원자% 이상의 높은 전체 C 농도를 갖는 탄소과 실리콘을 함유하는 에피택셜 층(들)을 선택적 또는 비-선택적 증착 공정에 의해 증착, (2) 예를 들어, Si와 같은 이온을 이용한 이온 주입법에 의해 실리콘과 탄소를 함유하는 에피택셜 층의 비정질화 공정으로 이온 주입과 어닐링의 조합에 의해 달성될 수 있다. 일반적으로, 에너지와 주입량(dose)는 에피택셜 층의 적어도 일부분이 이온 주입 후의 격자 결정화도 없이 비정질화되는 양이 바람직하다. 상기 공정 순서에 계속해서, (3) 예를 들어, 동적 표면 어닐링, 밀리세컨드 어닐링 또는 레이저 어닐링, 동적 표면 어닐링(DSA) 챔버에서 60초 미만 동안 어닐링하는 단계가 추가된다. 하나 이상의 실시예에서, 어닐링 온도는 10s 내지 100s mm/s 범위의 다양한 스캔 속도로 1000℃ 이상일 수 있다. 하나 이상의 실시예에 따라, 일련의 순서를 따르는 본 발명의 방법은 전술한 정확한 순서의 단계들에 제한되지 않는다. 예를 들어, 다른 공정 단계들이 공정 순서들이 유지되는 한 단계들 사이에 추가될 수 있다. 공정의 개개의 단계들은 이후에 하나 이상의 실시예들에 따라 설명될 것이다.
기판
기판은 통상적으로 실리콘 기판이며, 패턴화된 기판일 수 있다. 패턴화된 기판은 기판 표면 상에 또는 기판의 내측에 형성된 전자 피쳐(feature)를 포함하는 기판이다. 패턴화된 기판은 단결정질 기판과 다결정질 또는 비정질 표면과 같은 단결정질이 아닌 적어도 하나의 2차 표면을 포함할 수 있다. 단결정질 표면은 노 출된 결정질 표면 또는 보통 실리콘, 실리콘 게르마늄 또는 실리콘 탄소과 같은 재료로 형성되는 증착 단결정 층을 포함한다. 다결정질 또는 비정질 표면들은 산화물, 질화물, 특히 산화 실리콘 또는 질화 실리콘과 같은 유전체 재료뿐만 아니라 비정질 실리콘 표면을 포함할 수 있다.
에피택셜 증착
실리콘 탄소 층은 미국 캘리포니아 산타 클라라 소재의 어플라이드 머티리얼즈로부터 이용가능한 Epi RP 또는 Centura와 같은 적합한 처리 챔버 내에서 에피택셜 공정에 의해 증착될 수 있다. 일반적으로, 처리 챔버는 에피택셜 공정 전반에 걸쳐서 일정한 온도로 유지된다. 그러나, 몇몇 단계들은 가변 온도 하에서 수행될 수 있다. 처리 챔버는 약 250℃ 내지 약 1000℃ 범위, 예를 들어 약 500℃ 내지 900℃ 범위의 온도로 유지된다. 에피택셜 공정을 수행하기 위한 적합한 온도는 실리콘 및 탄소 함유 재료를 증착 및/또는 에칭하는데 사용되는 특정 전구체에 의존하며, 보통 약 0.1 Torr 내지 약 200 Torr 범위의 압력으로 유지되며, 이 압력은 이러한 증착 단계 중에 그리고 증착 단계 사이에 변동될 수 있으나 일반적으로 일정하다.
에피택셜 증착 공정 중에, 기판은 증착 가스에 노출되어 2 차 표면 상에 다결정질 층을 형성하는 동안에 단결정질 층 상에 에피택셜 층을 형성한다. 증착 공정의 특정 노출 시간은 에칭 공정 중의 노출 시간뿐만 아니라 공정에 사용되는 특정 전구체와 온도에 관련하여 결정된다. 일반적으로, 기판은 증착 공정 중에 쉽게 에칭될 수 있는 최소 두께의 다결정 층을 형성하는 동안에 최대 두께의 에피택셜 층을 형성하기에 충분히 긴 시간 동안 증착 가스에 노출된다.
증착 가스는 적어도 하나의 실리콘 소오스, 캐리어 가스, 및 탄소 소오스를 포함한다. 대체 실시예에서, 증착 가스는 염화 수소 또는 염화물과 같은 적어도 하나의 에칭제를 포함할 수 있다.
실리콘 소오스는 보통, 약 5 sccm 내지약 500 sccm, 예를 들어 약 10 sccm 내지 약 300 sccm, 더 특정하면 약 50 sccm내지 약 200 sccm, 더욱 더 특정하면 약 100 sccm의 비율로 처리 챔버의 내측으로 공급된다. 실리콘 및 탄소 함유 화합물을 증착하기 위한 증착 가스 내의 유용한 실리콘 소오스는 실란, 할로겐화 실란 및 유기 실란이 포함되나 이에 한정되지는 않는다. 실란은 실란(SiH4), 및 디실란(Si2H6), 트리실란(Si3H8), 테트라실란(Si4H10)과 같은 실험식(SiXH2X +2)을 갖는 고 실란뿐만 아니라 기타 다른 물질들을 포함한다. 할로겐화 실란은 헥사클로로디실란(Si2Cl6), 테트라클로로실란(SiCl4), 디클로로실란(Cl2SiH2) 및 트리클로로실란 (Cl3SiH)과 같은 실험식(XySiXH2X +2-y)(여기서, X는 F, Cl, Br 또는 I)을 갖는 화합물을 포함한다. 유기 실란은 메틸실란((CH3)SiH3), 디메틸실란((CH3)2SiH2), 에틸실란((CH3CH2)SiH3), 메틸디실란((CH3)SiH5), 디메틸디실란((CH3)2SiH4) 및 헥사메틸디실란((CH3)6Si2)과 같은 실험식(RySiXH2X +2-Y)(여기서, R = 메틸, 에틸, 프로필 또는 부틸)을 갖는 화합물을 포함한다.
실리콘 소오스는 보통, 캐리어 가스와 함께 처리 챔버의 내측으로 공급된다. 캐리어 가스는 약 1 slm(표준 리터 당 분) 내지 약 100 slm, 예를 들어 약 5 slm 내지 약 75slm, 더 특정하면 약 10 slm 내지 약 50 slm, 예를 들어 약 25 slm의 유동률을 가진다. 캐리어 가스는 질소, 수소, 아르곤 및 이들의 조합물을 포함할 수 있다. 불활성 캐리어 가스가 바람직하며 질소, 아르곤 헬륨 및 이들의 조합물이 포함된다. 캐리어 가스는 에피택셜 공정(120) 중의 처리 온도 및/또는 사용된 전구체를 기초로 하여 선택될 수 있다. 보통, 캐리어 가스는 각각의 단계에서 전체적으로 동일하다. 그러나, 몇몇 실시예는 특정 실시예에서 상이한 캐리어 가스를 사용할 수 있다.
실리콘 소오스 및 캐리어 소오스와 함께 단계(120) 중에 처리 챔버로 제공되어서 실리콘 탄소 재료와 같은 실리콘 및 탄소 함유 화합물을 형성하는 탄소 소오스는 약 0.1 sccm 내지 약 20 sccm, 예를 들어 약 0.5 sccm 내지 약 10 sccm, 더 특정하면 약 1 sccm 내지 약 5 sccm, 예를 들어 약 2 sccm의 유동률로 처리 챔버의 내측으로 제공된다. 실리콘과 탄소 함유 화합물을 증착시키는데 유용한 탄소 소오스는 유기 실란, 알킬, 알켄 그리고 에틸, 프로필 및 부틸의 알킨을 포함하나 이에 한정되지는 않는다. 그러한 탄소 소오스는 메틸실란((CH3)SiH3), 디메틸실란((CH3)2SiH2), 트리메틸실란((CH3)3SiH), 에틸실란((CH3CH2SiH3), 메탄(CH4 ), 에틸렌(C2H4), 에틴(C2H2), 프로판((C3H8), 프로펜(C3H6), 부틴(C4H6)뿐만 아니라 다른 물질들도 포함할 수 있다. 에피택셜 층의 탄소 농도는 약 200 ppm 내지 약 5 원자%, 예를 들어 약 1 원자% 내지 약 3 원자%, 더 특정하면 적어도 약 2 원자% 또 는 적어도 약 1.5 원자%이다. 일 실시예에서, 탄소 농도는 에피택셜 층 내부의 등급, 바람직하게 에피택셜 층의 상부에서보다 에피택셜 층의 하부에서 높은 탄소 농도를 가질 수 있다. 이와는 달리, 게르마늄 소오스와 탄소 소오스는 실리콘 소오스와 캐리어 가스와 함께 처리 챔버 내측에 추가되어 실리콘 게르마늄 탄소 재료와 같은 실리콘과 탄소 함유 화합물을 형성한다.
증착 공정은 종료된다. 일 실시예에서, 처리 챔버는 세정 가스 또는 캐리어 가스로 세척 및/또는 진공 펌프로 배기될 수 있다. 세정 및/또는 배기 공정은 과도한 증착 가스, 반응 부산물 및 다른 오염물들을 제거한다. 다른 실시예에서, 일단 증착 공정이 종료되면, 처리 챔버를 세정 및/또는 배기 없이 에칭 공정이 즉각 시작된다.
에칭
선택적인 에칭 공정도 수행될 수 있다. 에칭 공정은 기판 표면 상의 에피택셜 층의 일부분을 제거한다. 에칭 공정은 에피택셜 또는 단결정 재료와 비정질 또는 다결정질 재료를 제거한다. 있다면, 기판 표면 상에 증착된 다결정질 층은 에피택셜 층 보다 더 빠른 비율로 제거된다. 에칭 공정의 시간은 기판의 소정 영역 상에 선택적으로 형성되는 에피택셜 층의 순수 증착을 초래하도록 증착 공정의 시간과 균형을 이룬다. 그러므로, 증착 공정과 에칭 공정은 있다면, 다결정질 재료의 성장을 최소화하면서 실리콘과 탄소 함유 재료의 선택적이고 에피택셜하게 성장시키는 결과를 초래한다.
에칭 공정 중에, 기판은 약 10초 내지 약 90초, 예를 들어 약 20초 내지 약 60초, 더 특정하면 약 30초 내지 약 45초 범위의 시간 동안 에칭 가스에 노출된다. 에칭 가스는 적어도 하나의 에칭제와 캐리어 가스를 포함한다. 에칭제는 보통, 약 10 sccm 내지 약 700sccm, 예를 들어 약 50 sccm 내지 약 500 sccm 범위의 비율로 처리 챔버의 내측으로 제공된다. 에칭 가스에 사용된 에칭제는 염화물(Cl2), 염화 수소(HCl), 삼염화 붕소(BCl3), 메틸 염화물(CH3Cl), 탄소 테트라클로라이드(CCl4), 클로로플루오라이드(ClF3) 및 이들의 조합물을 포함한다. 바람직하게, 염화물과 염화 수소가 에칭제로서 사용된다.
에칭제는 보통, 캐리어 가스와 함께 처리 챔버의 내측으로 제공된다. 캐리어 가스는 약 1 slm 내지 약 100 slm, 예를 들어 약 5 slm 내지 약 75 slm, 더 특정하면 약 10 slm 내지 약 50 slm, 예를 들어 약 25 slm의 유동률을 가진다. 몇몇 실시예에서, 불활성 가스가 바람직하며 질소, 아르곤, 헬륨 및 이들의 조합물이 포함된다. 캐리어 가스는 에피택셜 공정 중에 사용된 온도 및/또는 특정 전구체를 기초로 하여 선택될 수 있다.
에칭 공정이 종료된다. 일 실시예에서, 처리 챔버는 세정 가스 또는 캐리어 가스로 세척 및/또는 진공 펌프로 배기될 수 있다. 세정 및/또는 배기 공정은 과도한 증착 가스, 반응 부산물 및 다른 오염물들을 제거한다. 다른 실시예에서, 일단 증착 공정이 종료되면, 처리 챔버를 세정 및/또는 배기 없이 에칭 공정이 즉각 시작된다.
에피택셜 층과 다결정질 층의 두께가 결정될 수 있다. 예정된 두께가 달성 되면, 에피택셜 공정은 종료된다. 그러나, 예정된 두께가 달성되지 않으면, 증착 공정은 바람직한 두께가 달성될 때까지 한번의 사이클이 반복된다. 에피택셜 층은 보통, 약 10 Å 내지 약 2,000 Å, 예를 들어 약 100 Å 내지 약 1,500 Å, 더 특정하면 400 Å 내지 1200 Å, 예를 들어 약 800 Å 범위의 두께를 갖도록 성장된다. 다결정질 층은 일반적으로 있다면, 원자 층으로부터 약 500 범위의 두께로 증착된다. 에피택셜 실리콘 및 탄소 함유 층 또는 다결정질 실리콘 및 탄소 함유 층의 바람직한 또는 예정된 두께는 특정 제조 공정에 특정되어 있다. 일 실시예에서, 에피택셜 층이 예정된 두께에 도달하게 되면 다결정질 층은 너무 두꺼워진다.
증착 공정 중의 도펀트 노출(또는 인- 시츄 도핑)
에피택셜 증착 중에, 에피택셜 층은 선택적으로 도펀트에 노출될 수 있다. 통상적인 도펀트는 붕소, 비소, 인, 갈륨 또는 알루미늄과 같은 원소 도펀트의 소오스를 제공하기 위한 적어도 하나 이상의 도펀트 화합물을 포함할 수 있다. 도펀트는 전자 장치에 요구되는 제어되고 바람직한 통로로 지향성 전자 흐름과 같은 다양한 전도 특성을 갖는 증착된 실리콘 및 탄소 함유 화합물을 제공한다. 실리콘 및 탄소 함유 화합물의 필름은 바람직한 전도 특성을 달성하기 위해 특정 도펀트로 도프된다. 일 실시예에서, 실리콘 및 탄소 함유 화합물은 약 1015 원자/㎤ 내지 약 1021 원자/㎤ 범위의 농도로 붕소를 추가하도록 디보란을 사용함으로써 p-형으로 도프된다. 일 실시예에서, p-형 도펀트는 적어도 5 ×1019 원자/㎤의 농도를 가진다. 다른 실시예에서, p-형 도펀트는 약 1 × 1020 원자/㎤ 내지 약 2.5 × 1021 원자/㎤ 범위이다. 또 다른 실시예에서, 실리콘과 탄소 함유 화합물은 약 5 ×1019 원자/㎤ 내지 약 5 × 1021 원자/㎤ 범위의 농도로 인 및/또는 비소 등으로 도프되는 n-형이다.
도펀트 소오스는 보통, 증착 공정 중에 처리 챔버의 내측으로 공급된다. 도펀트 소오스로서 유용한 붕소 함유 도펀트는 보란 및 유기 보란을 포함한다. 보란에는 보란, 디보란(B2H6), 트리보란, 테트라보란 및 펜타보란을 포함하는 반면에, 알킬보란에는 R이 메틸, 에틸, 프로필 또는 부틸이고 X는 1, 2 또는 3인 실험식 RXBH(3-X)을 갖는 화합물이다. 알킬보란에는 트리메틸보란((CH3)3B), 디메틸보란 (CH3)2BH), 트리에틸보란((CH3CH2)3B) 및 디에틸보란((CH3CH2)2BH)이 포함된다. 도펀트도 비소(AsH), 인(PH) 및 R이 메틸, 에틸, 프로필 또는 부틸이고 X는 1, 2 또는 3인 실험식 RXPH(3-X)을 갖는 알킬포스핀(alkylphosphine)을 포함한다. 알킬포스핀은 트리메틸포스핀((CH3)3P), 디메틸포스핀(CH3)2PH), 트리에틸포스핀((CH3CH2)3P) 및 디에틸포스핀((CH3CH2)2PH)을 포함한다.
이온 주입
에피택셜 층의 적어도 일부분의 비정질화를 초래하는 에피택셜 층의 이온 주입이 실시된다. 에피택셜 층의 비정질화를 초래할 수 있는 이온 주입은 소오스와 드레인과 같은 도프된 영역을 형성하는데 사용된다. 예를 들어, 이는 트랜지스터 제조 공정의 일부로서 깊은 소오스 및 드레인과 다소간 도프된 드레인 영역 또는 소오스 드레인 연장부를 형성하는 동안에 발생될 수 있다. Si: C 소오스/드레인을 포함하는 트랜지스터의 n-형 도핑을 위해, 도프된 영역의 두께는 바람직한 소오스/드레인 접합부의 깊이에 의해 결정되는데, 이는 통상 1000 Å 미만이다. 인, 비소 또는 이들의 조합물을 이용한 이온 주입은 통상적으로, nMOS 트랜지스터를 위한 Si: C 소오스/드레인을 위해 사용된다. 최대 도펀트 불순물 농도는 1 ×1020 원자/㎤ 보다 크거나 그 이상일 수 있으며, 도핑 주입량은 2 ×1015/㎠ 이거나 그 이상일 수 있다. 하나 이상의 실시예에서, 예비-비정질화로서 공지된 비정질화 단계는 Si, Ge, 또는 As 이온 주입에 의해 수행될 수 있으나 다른 방법도 사용될 수 있다. 비정질화 깊이는 주입되는 물질의 이온 에너지에 의해 결정된다. 본 기술 분야에 공지된 바와 같이, 결정질 Si의 비정질화를 위해 최소 주입량이 필요하며, 예를 들어 Si 이온 주입에 , 예를 들어 1e15㎠가 필요하다.
실리콘과 탄소를 포함하는 에피택셜 층의 비정질화 이온 주입 및 도펀트 이온 주입은 미국 캘리포니아 산타클라라 소재의 어플라이드 머티리얼즈에 의해 이용가능한 콴텀 엑스(Quantum X) 임플란터에 의해 수행될 수 있다. 이온 주입으로 치환형 Si와 C원자를 비치환형 위치로 변환시킴으로써 최초 Si : C 에피레이어(epilayer)(결정 조직)의 적어도 일부분을 비정질화한다.
어닐링
본 발명의 하나 이상의 실시예에 따라서, 에피택셜 층이 어닐링된다. 특정 실시예에서, 어닐링은 급속 열처리 또는 급속 열처리 챔버에서와 같이 상당히 짧은 시간 주기 동안에 발생된다. 본 명세서에 사용된 바와 같이, 급속 열처리(RTA) 및 급속 처리 공정(RTP)은 모두 실온으로부터 고온, 예를 들어 1200℃ 정도로 샘플을 가열하는 매우 짧지만 높게 제어되는 열 사이클에 샘플을 노출시키는 공정을 지칭한다. RTP 또는 RTA 공정 중의 열 사이클 기간은 통상적으로 약 60초 미만이며, 더욱 통상적으론 약 30초 미만이다. 특정 실시예에서, RTP 또는 RTA의 기간은 약 20, 15, 10 또는 5초 미만이다. 스파이크 어닐링은 약 10 초 또는 5 초 미만 동안 고온에 샘플을 노출시키는 공정을 지칭한다. 예를 들어, 스파이크 어닐링은 약 800 ℃ 내지 1200℃ 범위의 고온에서 약 5초 미만 동안 수행된다. 밀리세컨드 어닐링은 실온으로부터 고온, 예를 들어 약 1350 ℃ 정도로 약 900 밀리세컨드 미만, 더욱 통상적으론 약 500 밀리세컨드 미만 동안에 샘플을 가열하는 열 사이클에 샘플을 노출시키는 공정을 지칭한다. 특정 실시예에서, 약 1000℃ 이상의 고온에서 드웰 타임(dwell time)은 약 5 밀리세컨드 미만이다. 밀리세컨드 어닐링은 어플라이드 머티리얼즈로부터의 동적 표면 어닐링과 같은)레이저 어닐링 또는 플래시 어닐링에 의해 달성될 수 있다. 명칭이 의미하는 바와 같이, 레이저 어닐링은 샘플을 가열하는데 레이저를 사용한다.
어닐링 공정은 급속 열처리, 급속 열처리 공정, 밀리세컨드 어닐링, 및/또는 스파이크 어닐링 또는 이들의 조합을 포함한다. 어닐링 온도는 사용된 공정에 의존한다. 예를 들어, 스파이크 어닐링은 약 1000℃ 내지 약 1100℃ 범위, 바람직하 게 약 1050℃의 온도를 가질 수 있으며, 고상 에피택셜은 500℃ 이상에서 수행될 수 있다.
어닐링 공정은 스파이크 어닐링과 급속 열처리의 일종(산소, 질소, 아르곤, 헬륨 또는 이들의 조합물과 같은 가스 분위기를 갖는 RTP)을 포함할 수 있다. 어닐링 공정은 약 800℃ 내지 약 1200℃, 바람직하게 약 1050℃ 내지 1100℃ 범위의 온도에서 수행된다. 어닐링 공정은 실리콘 및 탄소 함유 층이 증착된 직후 또는 기판이 견뎌야할 다수의 다른 공정 후에 수행된다.
일 실시예에서, 스파이크 어닐링은 대기압 보다 상당히 낮은 수치의 어닐링 분위기에서 가스 압력을 유지할 수 있는 RTP 시스템에서 수행된다. 그러한 RTP 시스템의 일례는 미국 캘리포니아 산타 클라라 소재의 어플라이드 머티리얼즈 인코포레이티드로부터 상업화된 라디언스 센츄라(RADIANCE CENTURA: 등록 상표) 시스템이다. 스파이크 어닐링은 초저 접합부를 위한 스파이크 어닐링의 진보라는 명칭으로 2005년 5월 24일자로 허여된 공동 양도된 미국 특허 제 6,897,131호, 및 최적 스파이크 어닐링 분위기라는 명칭으로 2004년 10월 12일자로 허여된 공동 양도된 미국 특허 제 6,803,297호에 더 상세하게 설명되어 있으며, 이들 특허는 본 발명의 명세서와 특허청구범위와 상충되지 않는 범위에서 본 발명에 참조되었다.
어플라이드 머티리얼즈의 DSA 챔버/시스템에서 약 1000℃ 이상의 밀리세컨드 또는 레이저 어닐링이 우수한 결과를 제공하는 것으로 관찰되었다. 밀리세컨드 어닐링 또는 레이저 어닐링은 비치환형 C 원자를 치환형 위치로 복귀시키기에 충분한 에너지를 제공함으로써 에피택셜 층의 치환형 탄소의 함량을 증가시킨다. 적합한 DSA 시스템의 예들이 미국 특허 제 6,987,240, 7,005, 및 7,078, 651호에 설명되어 있으며, 이들 특허는 본 발명에 참조되었다.
본 발명의 공정들은 본 기술분야에 공지된 장비에 의해 수행될 수 있다. 상기 장치는 처리 챔버로 유입되기 이전에 증착 가스와 다른 공정 가스를 유지시키기 위한 다중 가스 라인을 포함할 수 있다. 그 후, 가스들은 실리콘과 탄소 함유 화합물 필름들이 성장되는 가열된 기판과 접촉하게 된다. 실리콘과 탄소 함유 필름을 증착하는데 사용될 수 있는 하드웨어에는 미국 캘리포니아 산타 클라라 소재의 어플라이드 머티리얼즈 인코포레이티드에 의해 이용가능한 Epi Centura(등록 상표) 시스템 및 폴리 젠(등록 상표) 시스템이 포함된다. 다른 장치로는 본 기술 분야에 공지된 배치, 고온 노 등이 포함된다.
예 1
300 mm 베어(bare) 실리콘 웨이퍼가 미국 캘리포니아 산타 클라라 소재의 어플라이드 머티리얼즈 인코포레이티드에 의해 이용가능한, 300 mm Epi Centura(등록 상표) 가압 챔버 내에 놓였다. 제 1 처리 단계 중에, 500 Å 두께의 언도프된 에피택셜 필름이 300 mm 베어(bare) 실리콘 웨이퍼 상에 증착되었다. 증착된 대로의 Si : C 필름은 총 2.3 %의 C를 포함하는 반면에, 도 1에서 고해상도 X선 회절기(HR-XRD)로 측정한 1200 arcsec 주위의 필름 피크 위치로 나타낸 바와 같이 1.4 %의 C가 치환되었다. 제 2 처리 공정에서, 상기 필름은 어플라이드의 콴텀 엑스 임플란터에서 1.5 ×1015 ㎠의 주입량와 25 KeV 이온 에너지에서 Si 이온 주입되 었다. Si 이온 주입은 Si : C epi 층을 비정질화하기 위해 수행되었다. 증착된 재로의 Si : C 필름은 필름 내의 1.04% 치환 C에 대응하는 대략 1200 arcsec의 HRXRD를 나타냈으며, Si : C 필름 피크는 Si 주입 후에 사라졌다. 이는 결정질의 손실 또는 비정질화를 나타내는 것이다. 치환 탄소는 이러한 방식 및 P. C. 켈리어스의 Phys. Rev. B 55(14), 8784(1997)에 설명된 켈리어스 모델에 의해 결정되며, 상기 모델은 본 발명에 참조되었다.
도 1은 Si주입으로 필름 피크를 형성하지 않은 이후에 고해상도 엑스선 회절(HR-XRD) 스캔을 도시하지만, 결정질 Si : C에피택셜 층이 없음을 나타내는, Si 기판에 대응하는 0 arcsec에서의 기준 Si 피크만을 나타내고 있다. 비정질화된 조직은 (0.5 ms 또는 1.5 ms의 드웰 타임에 대응하는)150 mm/s 또는 50 mm/s의 스캔 속도에서 1100 내지 1300℃ 범위의 온도에서 어플라이드 머티리얼즈의 다이나믹 서페이스 어닐링 시스템에서 어닐링되었다. 그 결과적인 HRXRD가 도 2에 도시되어 있으며, 상기 도면은 대략 2000에서의 피크 출현을 나타내는데 이는 DSA 이후에 약 1.75%의 치환 C의 결정질 층이 형성되었음을 나타낸다. 샘플 Si 웨이퍼는 센츄라 RTP를 사용하여 10% O2 및 90% N2 분위기의 1050 ℃에서 스파이크 어닐링되는 동안에 더욱 처리되었다. 도 3에서 알 수 있는 바와 같이, 어닐링된 (DSA + 스파이크) 샘플의 치환 C 레벨은 증착된 대로의 1.04% 레벨에 비해 약 1.32%이다.
예 2
도 2는 1100 내지 1300 ℃의 온도와 50 내지 150 mm/s의 스캔 속도에서 다이 나믹 어닐링 이후의 샘플 Si : C의 XRD를 나타낸다. 1.56 내지 1.75 %의 C 치환에 대응하는 1800 내지 2000 arcsec에서의 새로운 필름 피크가 DSA 이후에 나타났다. 관찰된 1.56 내지 1.76% 치환 C는 도 1에 도시된 증착된 대로의 Si : C층에서의 최초 1.04% 치환 C 함량보다 높은 것이다.
예 3
도 3은 1050 ℃ 스파이크 어닐링이 뒤따르는 제안된 3 단계 시퀀스 이후의 Si : C 층의 HRXRD를 나타낸다. 1500 arcsec에서의 피크 위치는 도 1에 나타낸 1.04%의 증착된 대로의 함량 보다 높은 1.32%의 치환된 C 함량을 나타낸다. 다이나믹 서페이스 어닐링 없이 상기 시퀀스에 의해 처리된 샘플은 "RTP"로 명명되었으며 치환 C의 함량이 0.88% 미만임을 나타내는 1000 arcsec 이하의 필름 피크 위치를 나타낸다. 수용된 치환 C는 주입된 대로의 Si : C epi 필름으로부터 증가되나 증가된 치환 C는 종래의 스파이크 어닐링만으로는 달성되지 않는다. 증가된 치환 C는 스파이크 어닐링이 뒤따르는 서페이스 어닐링 또는 다이나믹 서페이스 어닐링에 의해 달성되었다.
따라서, 이러한 예는 Si : C에서 증가된 치환 C 함량이 활성화 어닐링 이후의 전술한 처리 단계 시퀀스에 의해 뒤따르는 1050 ℃까지의 종래의 도펀트 활성화 어니링 이후에도 증착된 대로의 치환 C 함량 이상의 레벨로 유지된다. 하나 이상의 실시예에 따라, 증가된 치환 C를 유지하기 위한 제안된 전체 처리 시퀀스는 Si : C 에피택셜 층 증착, 그 다음의 이온 주입에 의한 비정질화, 그 다음의 다이나믹 서페이스 어닐링, 또는 1050 ℃까지의 다이나믹 서페이스 어닐링과 스파이크 어닐 링의 조합이다.
예 4
300 mm 베어(bare) 실리콘 웨이퍼가 미국 캘리포니아 산타 클라라 소재의 어플라이드 머티리얼즈 인코포레이티드에 의해 이용가능한, 300 mm Epi Centura(등록 상표) 가압 챔버 내에 놓였다. 1000 Å 두께의 언도프된 Si : C 에피택셜 필름이 300 mm 베어 실리콘 웨이퍼 상에 증착되었다. 증착된 대로의 Si : C 필름은 대략 총 1.5 원자% C가 함유되는 반면에, 1.5 원자% C가 도 4의 고해상도 X선 회절기(HR-XRD) 측정에서 필름 피크 위치가 대략 1740 arcsec로 표시되는 바와 같이 치환형이다. 준비된 epi 필름 내의 통합된 치환 C 주입량은 7.5 ×1015/㎠에 대응한다. 상기 필름은 어플라이드의 콴텀 엑스 임플란터에서 4 ×1015 ㎠의 주입량와 12 KeV 이온 에너지에서 인 이온 주입되었다. 이온 주입 조건은 적합한 소오스 및 드레인 접합부 깊이로 Si : C를 도핑시키도록 선택되었다. 이온 주입 이후에, 상부 층(이 경우에 ~400Å)은 손상되었으며 치환 C가 손상된 층에서 증가되었다. 필름 피크의 주름 및 확대의 사라짐은 필름의 물리적 손상을 나타낸다. 이온 주입 이후의 통합 치환 C 주입량은 대략 4 ×1015 ㎠였다. 샘플은 CMOS 트랜지스터 제작에 사용되는 종래의 어닐링, 특히 어플라이드 머티리얼즈의 라디언스 플러스에서 10% O2 / 90% N2 분위기의 1050 ℃에서 스파이크 어닐링되었다. Si 기판 피크 근처에서 피크의 출현은 스파이크 어닐링에 의해 상부층에서 회복되었던 치환 C의 미량 의 손실을 나타낸다. 1500 arcsec 위에서의 (이온 주입 및 스파이크 어닐링 이후)주름의 사라짐은 상부 층에서의 치환 C의 손실과 결정질 손상을 나타낸다. 대응하는 통합된 치환 C는 4 ×1015 ㎠ 이상이나 5 ×1015 ㎠이하이다.
예 5
시초 Si : C 에피택셜 층은 예 4와 동일한 방법으로 준비되었다. 증착된 대로의 Si : C 필름은 총 1.42% C를 함유하나, 도 5의 고해상도 X선 회절기(HR-XRD) 측정에서 필름 피크 위치가 대략 1500 arcsec로 표시되는 바와 같이 1.32 % C가 치환되었다. 준비된 에피택셜 필름에서 통합된 치환 C 주입량은 7 ×1015 ㎠에 대응한다. 필름은 예 4의 샘플과 동일한 이온 주입 조건(어플라이드의 콴텀 엑스 임플란터에서 4 ×1015 ㎠의 주입량와 12 KeV 이온 에너지에서 인 이온 주입)에서 이온 주입이 수행되었다. 이온 주입 이후에, 상부 층(이 경우에 ~400Å)이 손상되었으며 치환 C가 예 4와 유사하게 손상된 층에서 감소되었다. 상기 샘플은 어플라이드 머티리얼즈의 다이나믹 서페이스 어닐링 시스템을 사용하여 150 mm/s의 스캔 속도에서 1100℃ 내지 1300℃ 범위의 온도에서 밀리세컨드 어닐링 되었다. 도 5의 HRXRD는 특히, 밀리세컨 어닐링 이후에 1500 arcsec의 필름 피크 위에서 강한 주름을 나타내는데, 이는 높은 치환 C를 나타낸다. 밀리세컨드 어닐링 이후의 대응하는 치환 C 주입량은 이온 주입 및 어닐링 이전의 최초 Si : C epi 층에서의 치환 C 주입량에 필적할만한 약 4 ×1015 ㎠였다.
예 6
도 6은 치환 탄소 함량과 관련한 여러 샘플에 대한 다이나믹 서페이스 어닐링의 결과를 나타낸다. 샘플들은 1100℃ 내지 1300℃ 범위의 온도에서 DSA에 의한 어닐링과 다수의 이온 주입에 의해 준비되었다. 도 6은 이온 주입 이후 및 3 단계 공정 시퀀스 이후의 치환 탄소 함량을 300 mm 베어 실리콘 웨이퍼 상의 증착된 대로의 에칭의 치환 탄소 함량과 비교한 것이다. 비교의 목적을 위해, 각각의 필름에서 치환 C는 epi 층 위에 통합괴고 주입량로서 표현되었으며 증착된 대로의 Si:C 에피택셜 필름에서의 치환 C 주입량로 노말화됨으로써, 최초 Si : C epi 필름이 노말화된 치환 C 주입량(도 6에서 y-축)에서 100%로 설정되었다. 각각의 웨이퍼는 미국 캘리포니아 산타 클라라 소재의 어플라이드 머티어리얼즈 인코포레이티드로부터 이용가능한 300 mm 에피 센츄라 감압 챔버 내에 놓여졌다. 1000Å 두께의 언도프된 Si : C 에피택셜 필름이 300mm 베어 실리콘 웨이퍼 상에 증착되었다. 최초 치환 탄소 함량이 측정되었다. 준비된 Si : C 에피(epi) 필름 각각이 다음 4 개의 이온 주입 조건 중의 하나에 놓여졌다. (ⅰ) 9 keV 에서 4 ×1015 ㎠의 P (ⅱ) 12 keV 에서 4 ×1015 ㎠의 P, (ⅲ) 15 keV 에서 4 ×1015 ㎠의 P, 또는 (ⅳ) 8 keV 에서 2 ×1015 ㎠의 P와 25 keV 에서 2 ×1015 ㎠의 As의 조합. nMOS 트랜지스터의 제작에 있어서, 이온 주입 조건은 타겟 소오스와 드레인 접합부의 위치에 적합하게 선택될 수 있다. 예를 들어, Si : C에서 12 keV의 P 주입은 표면으로부터 약 600 Å에 2 ×1018 내지 3 ×1018 범위의 P 농도를 갖는 접합부를 형성할 것이다. 낮은 에너지는 얇은 접합부를 형성하는 반면에 높은 에너지는 깊은 접합부를 형성할 것이다. 따라서, 전술한 4 개의 이온 주입 조건은 HDD 형성을 모방하도록 선택된다. 전술한 4 개 중에 하나로 주입된 각각의 샘플은 0.5 밀리세컨드 드웰 타임에 대응하는 150 mm/s의 스캔 속도에서 DSA를 이용하여 상이한 온도(1100 ℃, 1200 ℃, 또는 1300 ℃)에서 처리되었다. 모든 주입 조건에 대하여, 치환 C 주입량은 HDD 이온 주입 후의 증착된 대로의 주입량의 45 내지 65%로 감소되나 DSA 처리 후에는 다시 94% 또는 그 이상으로 증가되는데, 이는 Si : C에서 DSA에 의한 치환 C의 유효한 복원을 입증한다.
본 발명의 하나 이상의 실시예는 상보성 금속 산화물 반도체(CMOS) 집적회로를 형성하는데 특히 유용한 방법을 제공한다. 다른 장치 및 적용 분야도 본 발명의 범주 내에 있다. 도 7은 통상적인 CMOS 장치의 FET 쌍의 횡단면도를 나타낸다. 장치(100)는 NMOS 장치 및 PMOS 장치의 소오스/드레인 영역, 게이트 유전체, 및 게이트 전극을 형성한 후의 반도체 기판을 도시한다. 장치(100)는 단결정 실리콘과 같은 종래의 반도체 공정과 트렌치 개구 내에 유전체를 트레치 에칭 및 성장 또는 증착시킴으로써 얇은 트렌치 절연 구조를 형성하는 방법에 따라 형성된다. 이들 다수의 구조물을 형서하기 위한 세부 공정들은 본 기술 분야에 공지되어 있으며 본 명세서에서는 더 이상 설명하지 않는다.
장치(100)는 반도체 기판(155), 예를 들어 실리콘 기판을 포함하는데, 상기 기판은 p-형 재료, 상기 기판(155)상의 p-형 에피택셜 실리콘 층(165), 에피택셜 층(165) 내에 형성된 p-형 웰 영역과 n-형 웰 영역(150), p-형 웰 영역 내에 형성된 n-형트랜지스터(NMOS FET) 및 n-형 웰 영역(150) 내에 형성된 p-형 트랜지스터(PMOS FET)로 도프된다. 제 1 절연 영역(158)은 NMOS(110) 및 PMOS(140) 트랜지스터를 전기적으로 절연시키며, 제 2 절연 영역(100)은 트랜지스터(110,140) 쌍을 기판(155) 상의 다른 반도체 장치와 전기적으로 절연시킨다.
본 발명의 하나 이상의 실시예에 따라, NMOS 트랜지스터(110)는 게이트 전극(122), 제 1 소오스 영역(114) 및 드레인 영역(116)을 포함한다. NMOS 게이트 전극(122)의 두께는 측정가능하며 장치 성능과 관련한 고려 사항을 기초로 조절될 수 있다. NMOS 게이트 전극(122)은 N-형 장치의 작동 함수에 대응하는 작동 함수를가진다. 소오스 및 드레인 영역은 게이트 전극(122)의 대향 측 상에 있는 n-형 영역들이다. 채널 영역(118)은 소오스 영역(118)과 드레인 영역(116) 사이에 끼인다. 게이트 유전체 층(112)은 채널 영역(118)과 게이트 전극(122)을 분리한다. NMOS 게이트 전극(122)과 유전체 층을 형성하는 공정은 본 기술 분야에 공지되어 있으며 본 명세서에서 더 이상 설명하지 않는다. 본 발명의 실시예에 따라서 Si : C 에피층은 소오스/드레인 영역(114,116)의 전체 또는 일부분을 충전함을 이해할 것이다.
하나 이상의 실시예에 따라서, PMOS 트랜지스터(140)는 게이트 전극(152), 소오스 영역(144) 및 드레인 영역(146)을 포함한다. PMOS 게이트 전극(152)의 두께는 측정가능하며 장치 성능과 관련된 고려 사항들을 기초로하여 조절될 수 있다. PMOS 게이트 전극(152)은 N-형 장치의 작동 함수에 대응하는 작동 함수를 가진다. 소오스 및 드레인 영역은 게이트 전극(152)의 대향 측 상에 있는 p-형 영역들이다. 채널 영역(148)은 소오스 영역(148)과 드레인 영역(146) 사이에 끼인다. 게이트 유전체 층(142)은 채널 영역(148)과 게이트 전극(142)을 분리한다. 도 4에 도시되고 바로 위에서 설명된 트랜지스터(110,140)의 구조, 및 재료와 층의 다양한 변형예 등은 본 발명의 범주 내에 있다.
도 8을 참조하면 도 8은 스페이서, 층, 소오스/드레인 영역 위의 층, 예를 들어 실리콘 층의 형성, 및 에칭 스톱의 형성 이후의 도 7의 NMOS 장치(110)의 추가의 세부 사항을 도시하는 도면이다. 도 4에 도시된 PMOS 장치는 이후에 설명하는 바와 같이, NMOS 장치의 채널에서 유도되는 응력에 작용하도록 치수 및/또는 조성이 조절될 수 있는 유사한 스페이서와 층을 포함할 수 있다. 그러나, 설명의 목적을 위해 단지 NMOS 장치만이 구체적으로 도시되고 설명되었다.
도 8은 게이트(119) 주위에 결합되는 적합한 유전체 금속으로 형성될 수 있는 스페이서(175)를 도시한다. 오프셋 스페이서(177)도 각각의 스페이서(175) 주위에 제공된다. 스페이서(175,177)의 형상, 크기 및 두께를 형성하는 공정도 본 기술 분야에 공지되어 있으므로 본 명세서에서 더 상세히 설명하지 않는다. 금속 실리사이드 층(179)은 소오스 영역(114)과 드레인 영역(116) 위에 형성될 수 있다. 실리사이드 층(179)은 스퍼터링 또는 PVD(물리 기상 증착)와 같은 어떤 적합한 공정에 의해 니켈, 티타늄, 또는 코발트와 같은 적합한 금속으로부터 형성될 수 있다. 실리사이드 층(179)은 하부 표면의 부분들로 확산될 수 있다. 드레인 영역(116)이 화살표(181)로 도시되어 있으며, 또한 기판 표면(180)으로부터 실리사이드 층(179)의 상부로 이격되어 있는 것으로 도시되어 있다. 소오스 드레인 영역의 면(183)이 각진 면으로 도시되어 있다. 본 기술 분야의 당업자들에 의해 이해될 수 있는 바와 같이, 전술한 예시적인 장치는 본 명세서에서 설명한 방법에 따라 더욱 변형될 수 있는 Si : C 에피택셜 층을 갖는 소오스/드레인 또는 소오스/드레인 연장부를 포함하도록 변형될 수 있다. 따라서, 본 발명의 실시예들은 이온 주입 이후에 치환 C를 복원함으로써 다음 시퀀스에 의해 Si : C 층에서 치환 C를 최대화하는 방법을 제공한다. 일 실시예에 따른 공정 시퀀스는 밀리세컨드 어닐링 이후의 HDD 또는 깊은 S/D 이온 주입이 뒤따르는 Si : C 에피택셜 증착을 포함한다. 특정 실시예에서, 최초 에피택셜 층은 약 1 원자% 보다 크거나 같은 치환 C를 함유하며, 이온 주입/어닐링 시퀀스 이후의 최종 에피택셜 층은 약 1 원자% 보다 크거나 같은 치환 C를 함유한다. 일 실시예에서, 어닐링 이후의 최종 에피택셜 층 내의 치환 C 주입량은 최초 에피택셜 층의 적어도 약 90%이다.
이온 주입은 "HDD" 높게 도핑된 드레인으로 공지된 nMOS 딥 소오스/드레인을 형성하는 단계를 포함한다. 예시적인 이온 주입 조건은 단지 P 이온 주입, As/P- 이온 주입, 또는 단지 As 이온 주입을 포함할 수 있다. 특정 예는 단지 P만을 6 내지 15 keV에서, As를 25 keV에서, P를 8 keV에서, As 만을 25 keV 및 그 이상에서 수행하는 것이 포함된다. N-형 이온 주입은 에피택셜 층의 적어도 일부분의 비정질화를 초래하는 트랜지스터 제작 공정의 추가의 예비-비정질화 이온(예를 들어, Si) 주입(이는 HDD 단계 중에 또는 그 이전일 수 있음)에 의해 수행될 수 있다. 본 발명은 특정 이론에 한정되는 것이 아니며, 본 발명은 에피택셜 필름 손상을 유도하고 에피택셜 필름의 적어도 일부분에서 치환 C를 감소시키고자 하는 것이다. 그 결과, 증착된 대로의 필름에서 총 치환 C가 이온 주입 이후의 치환 C를 초과하게 된다.
예를 들어, 밀리세컨드 어닐링에 의한 이온 주입 이후에 에피택셜 층을 어닐링할 때, 치환 C는 이온 주입 이후의 레벨로부터 증가하는데, 이는 증착된 대로의 치환 C 레벨에 비해 이보다 작거나 클 수 있는 최종 치환 C에 기인한다. 전술한 바와 같이, 어닐링 시퀀스는 변경될 수 있다. 예를 들어, 저온 스파이크 어닐링은 밀리세컨드 어닐링이 뒤따르는 저온 어닐링이 뒤따르는 HDD 또는 딥 S/D 이온 주입에 의해 뒤따르는 Si : C 에피택셜 증착과 같은 공정이 본 발명의 시퀀스에 삽입될 수 있으나, 이러한 공정에 한정되지는 않는다. 다른 실시예에서, 스파이크 어닐링은 스파이크 어닐링이 뒤따르는 DSA가 후속되는 HDD 또는 S/D 이온 주입 공정이 뒤따르는 Si : C 에피택셜 증착이 상기 시퀀스에서 밀리세컨드 어닐링 이후에 추가될 수 있다.
본 발명의 명세서에서 "일 실시예", 임의의 실시예", "하나 이상의 실시예", 또는 "하나의 실시예"는 실시예들과 관련하여 설명된 특정 특징, 구조, 재료, 또는 특성들이 본 발명의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 발명의 명세서의 다수의 부분에 있는 "하나 이상의 실시예에 있어서", "임의의 실시예에 있어서", "일 실시예에 있어서" 또는 "하나의 실시예에 있어서"와 같은 문구는 반드시 본 발명의 동일한 실시예를 지칭할 필요는 없는 것이다. 또한, 특 정 특징, 구조, 재료, 또는 특성들은 하나 이상의 실시예에서 어떤 적합한 방식으로 조합될 수 있다. 상기 방법의 설명 순서도 한정될 필요는 없는 것이며 상기 방법들은 설명된 작동 순서와 다르게, 또는 생략되거나 추가되어 사용될 수 있다.
전술한 설명은 예시적인 것이며 한정적인 것이 아니라고 이해해야 한다. 많은 다른 실시예들이 창안될 수 있다는 것은 전술한 설명의 검토로 본 기술 분야의 당업자들에게 분명할 것이다. 그러므로, 본 발명의 범주는 첨부된 특허청구범위를 참조하여 결정되며, 그러한 특허청구범위에 포함된 것과 동등한 범주도 본 발명에 포함되어야 한다.
도 1은 비정질화 후에 실리콘과 탄소를 함유하는 에피택셜 층의 조직 변화를 나타내는 HRXRD 스펙트럼이며,
도 2는 1100 ℃ 내지 1300 ℃ 범위의 온도에서 표면 어닐링과 비정질화 이후에 실리콘과 탄소를 함유하는 에피택셜 층의 조직 변화를 나타내는 HRXRD 스펙트럼이며,
도 3은 1100 ℃ 내지 1300 ℃ 범위의 온도에서 표면 어닐링과 비정질화, 그리고 추가의 스파이크 어닐링 공정 이후에 실리콘과 탄소를 함유하는 에피택셜 층의 조직 변화를 나타내는 HRXRD 스펙트럼이며,
도 4는 P12 keV, 4 ×1015/㎠ 임플란트, 및 1050 ℃ 스파이크 어닐링 이후의 스타팅 에피택셜 층의 HRXRD 스펙트럼이며,
도 5는 P12 keV, 4e15/㎠ 임플란트 및 1100℃, 1200℃ 및 1300℃에서의 밀리세컨드 어닐링에 의한 동적 표면 어닐링 처리 후의 스타팅 에피택셜 층의 HRXRD 스펙트럼이며,
도 6은 다양한 에너지 레벨에서 단지 P만으로의 샘플 주입 공정과 As와 P로의 샘플 주입 공정, 그리고 1100℃ 내지 1300℃ 범위에서의 동적 표면 어닐링에 의해 추가 처리된 후의 치환형 C 데이타에 대한 정상적인 비교예를 나타내는 도면이며,
도 7은 본 발명의 실시예에 따른 전계 효과 트랜지스터 쌍의 횡단면도이며,
도 8은 장치 상에 형성된 추가의 층을 갖는 도 1에 도시된 nMOS 전계 효과 트랜지스터의 횡단면도이다.

Claims (24)

  1. 기판 상의 Si : C 에피택셜 층의 처리 방법으로서,
    기판 상에 증착된 실리콘과 약 0.5 원자%의 침입형 탄소와 치환형 탄소를 함유하는 탄소를 함유하는 에피택셜 층을 가지는 기판을 제공하는 단계,
    상기 에피택셜 층을 이온 주입하는 단계, 및
    에피택셜 층 내의 상기 침입형 탄소의 적어도 일부분을 상기 치환형 탄소로 변환시켜 상기 치환형 탄소의 레벨을 약 0.5 원자% 이상으로 증가시키도록 약 800 ℃ 내지 약 1350 ℃ 범위의 온도에서 상기 기판과 에피택셜 층을 어닐링하는 단계를 포함하는,
    기판 상의 Si : C 에피택셜 층의 처리 방법.
  2. 제 1 항에 있어서,
    상기 이온 주입 이전의 상기 층에 있는 상기 치환형 탄소와 침입형 탄소의 총량이 약 0.5 % 내지 약 2 % 범위 내에 있는,
    기판 상의 Si : C 에피택셜 층의 처리 방법.
  3. 제 1 항에 있어서,
    상기 이온 주입 이전의 에피택셜 층에 있는 상기 치환형 탄소의 양은 약 1 원자% 이상인,
    기판 상의 Si : C 에피택셜 층의 처리 방법.
  4. 제 1 항에 있어서,
    상기 이온 주입은 적어도 약 1.5 ×1015 ㎠의 주입량으로 P, As, Si 및 이들의 조합물로부터 선택된 원소에 의해 수행되는,
    기판 상의 Si : C 에피택셜 층의 처리 방법.
  5. 제 4 항에 있어서,
    상기 이온 주입은 상기 에피택셜 층의 적어도 일부분에 대한 비정질화를 초래하는,
    기판 상의 Si : C 에피택셜 층의 처리 방법.
  6. 제 1 항에 있어서,
    상기 어닐링은 다이나믹 서페이스(dynammic surface) 어닐링, 레이저 어닐 링, 밀리세컨드 어닐링, 플래시 어닐링 또는 스파이크 어닐링 중의 하나 이상으로 수행되는,
    기판 상의 Si : C 에피택셜 층의 처리 방법.
  7. 제 6 항에 있어서,
    상기 어닐링은 10초 미만 동안 수행되는,
    기판 상의 Si : C 에피택셜 층의 처리 방법.
  8. 제 6 항에 있어서,
    상기 어닐링은 900 밀리세컨드 미만 동안 수행되는,
    기판 상의 Si : C 에피택셜 층의 처리 방법.
  9. 제 6 항에 있어서,
    상기 어닐링은 900 밀리세컨드 미만 동안 밀리세컨드 어닐링의 레이저 어닐링에 의해 수행되는,
    기판 상의 Si : C 에피택셜 층의 처리 방법.
  10. 제 6 항에 있어서,
    상기 어닐링은 10 초 미만 동안의 급속 열 처리(RTA)가 뒤따르는 900 밀리세컨드 미만 동안의 밀리세컨드 어닐링 또는 레이저 어닐링에 의해 수행되는,
    기판 상의 Si : C 에피택셜 층의 처리 방법.
  11. 제 6 항에 있어서,
    상기 어닐링은 900 밀리세컨드 미만 동안의 밀리세컨드 어닐링 또는 레이저 어닐링이 뒤따르는 10 초 미만 동안의 급속 열 처리(RTA)에 의해 수행되는,
    기판 상의 Si : C 에피택셜 층의 처리 방법.
  12. 제 1 항에 있어서,
    상기 Si : C 에피택셜 필름은 트랜지스터 제조 공정 중의 하나의 조립 단계 중에 형성되며, 상기 방법은,
    기판 상에 게이트 유전체를 형성하는 단계와,
    상기 게이트 유전체 상에 게이트 전극을 형성하는 단계와,
    상기 전극의 대향 측면 상의 기판 상에 소오스/드레인 영역들을 형성하고 상기 소오스/드레인 영역들 사이에 채널 영역을 한정하는 단계, 및
    상기 소오스/드레인 영역들 바로 위에 실리콘과 탄소를 함유하는 상기 에피택셜 층을 증착하는 단계를 더 포함하는,
    기판 상의 Si : C 에피택셜 층의 처리 방법.
  13. 제 12 항에 있어서,
    상기 치환형 탄소와 침입형 탄소의 조합된 총량은 약 1 원자% 보다 큰,
    기판 상의 Si : C 에피택셜 층의 처리 방법.
  14. 제 12 항에 있어서,
    상기 에피택셜 층 내의 치환형 탄소의 양은 약 1 원자% 보다 큰,
    기판 상의 Si : C 에피택셜 층의 처리 방법.
  15. 제 12 항에 있어서,
    상기 이온 주입 단계는 P, As, Si, 및 이들의 조합물들 중에서 선택되는 원소를 포함하며 이온 주입량은 적어도 약 1.5 ×1015 ㎠ 인,
    기판 상의 Si : C 에피택셜 층의 처리 방법.
  16. 제 12 항에 있어서,
    상기 이온 주입 단계는 상기 에피택셜 층의 적어도 일부분에 대한 비정질화를 초래하는,
    기판 상의 Si : C 에피택셜 층의 처리 방법.
  17. 제 16 항에 있어서,
    상기 어닐링은 다이나믹 서페이스 어닐링, 레이저 어닐링, 밀리세컨드 어닐링, 플래시 어닐링 또는 스파이크 어닐링 중의 하나 또는 그 이상에 의해 수행되는,
    기판 상의 Si : C 에피택셜 층의 처리 방법.
  18. 제 17 항에 있어서,
    상기 어닐링은 10 초 미만 동안 발생되는,
    기판 상의 Si : C 에피택셜 층의 처리 방법.
  19. 제 17 항에 있어서,
    상기 어닐링은 900 밀리세컨드 미만 동안 밀리세컨드 어닐링 또는 레이저 어닐링에 의해 수행되는,
    기판 상의 Si : C 에피택셜 층의 처리 방법.
  20. 제 17 항에 있어서,
    상기 어닐링은 10 초 미만 동안의 급속 열 처리(RTA)가 뒤따르는 900 밀리세컨드 미만 동안의 밀리세컨드 어닐링 또는 레이저 어닐링에 의해 수행되는,
    기판 상의 Si : C 에피택셜 층의 처리 방법.
  21. 제 17 항에 있어서,
    상기 어닐링은 900 밀리세컨드 미만 동안의 밀리세컨드 어닐링 또는 레이저 어닐링이 뒤따르는 10 초 미만 동안의 급속 열 처리(RTA)에 의해 수행되는,
    기판 상의 Si : C 에피택셜 층의 처리 방법.
  22. 제 12 항에 있어서,
    상기 이온 주입 및 어닐링 후의 상기 층 내에 있는 치환형 탄소의 양은 약 0.5 원자% 보다 큰,
    기판 상의 Si : C 에피택셜 층의 처리 방법.
  23. 제 12 항에 있어서,
    상기 이온 주입은 적어도 약 1.5 ×1015 ㎠ 의 주입량에서 P, As, Si, 및 이들의 조합물들 중에서 선택되는 원소를 사용하여 깊게 도핑된 드레인을 형성하도록 수행되는,
    기판 상의 Si : C 에피택셜 층의 처리 방법.
  24. 제 12 항에 있어서,
    상기 트랜지스터는 채널을 갖는 nMOS 트랜지스터를 포함하며 상기 방법은 nMOS 트랜지스터의 채널의 인장 변형을 증가시키는,
    기판 상의 Si : C 에피택셜 층의 처리 방법.
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