KR960006698B1 - 실리사이드 형성방법 - Google Patents
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Abstract
내용 없음
Description
제1도는 종래의 실리사이드 형성 공정 단면도.
제2도는 종래의 실리사이드 형성 방법에 따른 도판트의 재분포도.
제3도는 본 발명의 실리사이드 형성 공정 단면도.
제4도는 본 발명에 따른 Ta를 사용한 실리사이드 박막 스펙트럼.
제5도는 본 발명에 따른 Zr를 사용한 실리사이드 박막 스펙트럼.
제6도는 본 발명에 따른 도판트의 농도 분포도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판, 2 : 코발트박막,
4 : 지연산화막, 5 : 내화성 금속,
6 : 실리사이드.
본 발명은 반도체 장치 제조방법중 실리사이드(Silicide) 형성방법에 관한 것으로, 특히 두께가 200Å 이하인 극히 얇은 코발트 실리사이드(CoSi2) 박막형성에 적당하도록 한 실리사이드 형성방법에 관한 것이다.
종래의 코발트 실리사이드 형성방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
제1도는 종래의 코발트 실리사이드 형성 공정 단면도로써, 제1도(a)와 같이 실리콘기판(1)에 코발트박막(2)을 증착하고 제1도(b)와 같이 RTP 또는 노(furnace)를 이용하여 700oC 이상의 온도에서 열처리하면 시간의 경과에 의해 CoSi+Si→CoSi2‥·(1) 식(1)과 같이 반응하게 된다.
제1도(c)와 같이 미반응된 코발트 박막(1)을 3HCl : lH2O2용액으로 식각하면 코발트 실리 사이드 박막을 얻을수 있다.
(참고문헌 1. E.K.Broadvent, M.Delfino, A.E.Morgan, D.K.Sadana, and P.Maillot, "Self-Aliqned Silicided(PtSi and CoSi2) Ultra-Shal1ow P+/n Junctions", IEEE Electron Device Lett., EDL-8, 318(1987).
2. E.K.Broadvent, R.F.Irani, A.E.Morgan, and P.Maillot, "Application of Self-Aliqned CoSi2Interconnection in Submicrometer CMOS Transistors", IEEE Traus. Electron Devices, ED-36, 2440 (1989).
3. L.Van den Hove, R.Wolters, K.Maex, R.F.de keers maecker, and G.J.Declerk, "A Self-Aligned CoSi2Interconnection and contact Technology for VLSI Applications", IEEE Trans. Electron Devices. ED-34, 554(1987).)
그런데, 이와같은 종래의 코발트 실리사이드 형성기술에 있어서 정션깊이(Junction depth)가 0.2μm 이하인 샐로우 정션(Shallow Junction)소자에 적용했을 경우 공정의 재현성이 없을 뿐만 아니라 실리사이드를 이용했을때 오히려 특성이 악화되는 문제가 있을 수 있다.
즉, 종래의 실리사이드 형성방법에 따른 도판트 농도 재분포도인 제2도와 같이 실리사이드 박막 바로 아래에 있는 실리콘부위에 도판트(dopant)의 농도가 높을 수록 접촉저항(Contact resistance)가 낮아지고, 실리사이드/실리콘 계면과 정션과의 거리가 멀수록 소자의 안정성이 증가하나(참고문헌, S.M, Sze, in "physics of Semiconductor Devices", 2nd, Ed. John Wiley & Sons, N.Y., 1981, P304.)
종래의 실리사이드 형성방법에서는 실리사이드 박막형성시 실리사이드 두께만큼 실리콘(Junction)이 소모된다.
(참고문헌, M -A.Nicolet and S.S.Lau, in "VLSI Electronics : Microstracture Science", Vo1.6, N.G.Einspruch and G.B Larrbe, Eds.,(Academic Press, N.Y., 1983) P.329)
또한, 이때 도판트가 재분포(Redistribution)하여 상당량이 손실(Loss)되어 실리사이드/실리콘계면에서 도판트 농도가 감소되므로 상대적으로 접촉사항이 증가한다.
(참고문헌, C.Y.Liu, J.M.Sung, R.Liu, N.S.Tsai, R.Sinh, S.J.Hillenius, and H.C.Kirch, "Process Limitation and Device Design Tradeoffs of Self-Aliqned TiSi2Junction Formation in Submicrometer CMOS Devices", IEEE Trans. Electron Devices. ED-38, 246(1991))
그리고, 실리콘(Junction)의 소모는 안정적인 샐로우 정션 소자의 제조를 어렵게 한다.
실리콘(또는 Junction)의 소모가 정션깊이의 1/2 이상이면 정션의 누설전극(Leakage Current)가 급증한다.
(참고문헌, D.C.Chen, T.R.Cass, J.E.Turner, P.P.Merchant, and K.Y,chiu, "TiSi2Thickness Limitation for use with Shallow Junction and SWAMI orLOCOS Isolation", IEEE Trans, Election Devices, ED-33, 1463(1986) )
실리사이드/실리콘계면의 굴곡(roughneaa)이 발생하며, 이로인하여 접합(Junction)과 실리사이드와의 사이가 일청치 않으므로 전기적 특성이 약화된다.
(참고문헌, R.Liu, D.S.Williams, and W.T.Lynch, "A study of the Leakage Mechanism of Silicided n+/p Junctions", J.Appl.Phys., 63, 1980(1988))
본 발명은 이와같은 문제점을 해결하기 위하여 안출한 것으로서, 실리콘의 소모를 최소화하고 도판트의 재분포를 억제하며 얇은 정션을 갖도록 하는데 그 목적이 있다.
이와같은 목적을 달성하기 위한 본 발명을 첨부된 도면을 참조하여 설명하면 다음과 같다.
제3도는 본 발명의 실리사이드 형성공정도이고, 제4도는 본 발명에 따른 Ta를 사용한 실리사이드 박막 스펙트럼이고 제4도는 본 발명에 따른 Zr을 사용한 실리사이드 박막 스펙트럼으로써, 제3도(a) 실리콘기판(1)에 Ta,Zr,Ti등의 내화성 금속(5)을 증착하고, 진공의 단절없이 코발트(Co) 박막(2)을 증착한다.
이때 내화성 금속(5)의 두께는 70Å 이하로 하고 코발트 박막(2)의 두께는 200∼250Å으로 한다.
그리고, 700℃ 정도의 온도에서 질소 또는 암모니아 분위기로 약 20초동안 열처리(RIP)하면 제3도(b)와 같이 내화성 금속(5)층을 코발트 박막(2)의 코발트(Co)원자가 통과하여 실리콘 기판(1)위에서 코발트 실리사이드(CoSi2)(6) 조성을 갖는 에피층이 형성된다.
이때 형성되는 코발트 실리사이드(6)층의 두께는 200Å 이하이다.
제3도(c)와 같이 3HC1 : lH2O2용액에 약15초동안 담그어서 코발트 실리사이드(6)층을 제외한 내화성금속(5)과 코발트 박막(12)등을 제거한다.
이와같은 본 발명의 실리사이드 형성방법에서, 내화성 금속(5)을 증착하는 이유는 내화성 금속의 옥시데이션 포텐셜(oxidation potential)이 실리콘의 옥시데이션 포텐셜보다 크기 때문에 열처리시에 실리콘 기판(1)의 표면에 생성되는 자연산화막(4)을 환원시켜 제거할 수 있도록 한것이며, 열처리 공정에서 초기 실리사이드 생성물은 TaSi2또는 ZrSi2, TiSi2이며, 코발트 실리사이드의 초기 생성물의 생성온도는 300℃이나 코발트 실리사이드의 격자상수는 실리콘과 아주 비슷하여 에피층으로 성장하려는 성질이 강하다.
따라서 열처리시 코발트 원자가 내화성 금속(5)층을 통과하여 자연산화막(4)이 제거된 실리콘 표면으로 전달되어 코발트 실리사이드가 형성된다.
여기서, 내화성 금속으로 Ta를 사용하여 750℃ 온도에서 열처리한 후의 생성되는 코발트 실리사이드의 스펙트럼인 제4도와, 내화성 금속으로 Zr을 사용하여 750℃ 온도에서 열처리한 후 생성되는 코발트 실리사이드의 스펙트럼인 제5도를 비교하면 알수 있듯이 내화성 금속으로 어떤 물질을 선택하느냐에 따라서 실리콘표면에서 성장되는 코발트 실리사이드 두께를 조정할 수 있다.
이상에서 설명한 바와같이 본 발명의 실리사이드 형성방법에 있어서는 형성하고자 하는 실리사이드 박막의 두께를 약 200Å 이내로 조절되기 때문에 본 발명에 따른 도판트 농도 분포도인 제6도에서 알수 있듯이 얇은 정션을 갖는 소자에서 이미 형성된 소오스/드레인 정션을 구성하는 도판트의 재분포가 억제될 수 있으며 성장된 실리사이드 박막이 에피특성을 보이므로 실리사이드/실리콘 계면이 평평하여 공정의 안정성을 유지할 수 있어 반도체 소자의 특성을 향상시키는 효과가 있다.
Claims (5)
- 실리콘기판(1)위에 내화성 금속(5)과 코발트 박막(2)을 진공의 단절없이 증착하는 공정과, 열처리하여 실리콘기판(1)과 내화성 금속(5) 계면에 실리사이드(6)을 형성하는 공정과, 식각용액으로 미반응된 코발트박막(2)과 내화성 금속(5)을 제거하는 공정을 포함하여 이루어짐을 특징으로 하는 실리사이드 형성방법.
- 제1항에 있어서, 내화성 금속(5)으로 Ta,Ti,Zr중 하나를 선택하여 형성함을 특징으로 하는 실리사이드 형성방법.
- 제1항 또는 제2항에 있어서, 내화성 금속(5)의 두께는 70Å 이하로 형성함을 특징으로 하는 실리사이드 형성방법.
- 제1항에 있어서, 코발트 박막의 두께를 200∼250Å으로 형성함을 특징으로 하는 실리사이드 형성방법.
- 제1항에 있어서, 열처리는 질소 또는 암모니아 분위기에서 600∼750℃의 온도로 소정시간 동안 실시함을 특징으로 하는 실리사이드 형성방법.
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