KR100478680B1 - 반도체장치의 제조방법 - Google Patents

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Abstract

반도체층에서의 표면 근방의 영역에 비금속원소를 분포시킨 후, 반도체층 상에 금속막을 퇴적한다. 다음으로, 금속막에 열처리를 실시하여 반도체층을 구성하는 원소와 금속막을 구성하는 금속을 반응시킴으로써, 반도체층의 표면에 반도체금속간 화합물층을 에피택셜 성장시킨다.

Description

반도체장치의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체층의 표면부에 반도체금속간의 화합물층, 특히 높은 결정배향성을 지닌 반도체금속간 화합물층을 에피택셜 성장시키는 방법에 관한 것이다.
고속동작을 필요로 하는 반도체 집적회로장치에 있어서는, 최근의 반도체소자의 미세화에 따라, 불순물이 확산되어 이루어지는 반도체층의 시트저항 및 콘택트저항의 증가가 문제가 되고 있다.
이 문제를 해결하는 방법의 하나로서, 반도체층의 표면부에 실리사이드층을 형성하는 프로세스가 제안되고 있다. 실리사이드층을 형성하기 위한 금속으로서는 여러가지가 제안되고 있지만, 코발트를 이용하여 형성하는 코발트 다이실리사이드(CoSi2)층은 열적 안정성 및 저항율의 양면에 있어서 뛰어나기 때문에 특히 주목되고 있다.
그러나, 실리콘기판의 표면부를 코발트를 이용하여 실리사이드화하는 경우, 코발트원자와 실리콘원자와의 반응 프로세스에 있어서, 코발트 실리사이드층이 응집되거나 또는 코발트 실리사이드층에 스파이크 결함이 발생하기도 한다(IEDM1995-449 K. Goto). 코발트 실리사이드층이 응집되면 단선이 발생한다는 문제가 있고, 또한 스파이크 결함이 발생하면 접합누설이 일어난다는 문제가 있다.
그래서, 코발트 실리사이드층의 응집 및 스파이크 결함의 발생을 방지하기 위해서, 논문(Appl. Phys. Lett.68, 1996, June)에서, 이하에 설명하는 바와 같이, 에피택셜 성장에 의해 코발트 실리사이드층을 형성하는 방법이 제안되고 있다. 즉, 실리콘의 결정으로 이루어지는 반도체층 상에 0.5∼1.5㎚의 두께를 갖는 SiOx(x<2)막을 형성한 후, 그 SiOx막 상에 초고진공하에서 코발트막을 수 ㎚ 정도의 두께로 퇴적하고, 그 후, 열처리를 행함으로써, 코발트원자와 실리콘원자를 반응시켜 코발트 실리사이드층을 에피택셜 성장시키는 기술(Oxide Mediated Epitaxy; OME 기술)이 제안되고 있다. 또한, 이 기술에 의하면, SiOx막이 코발트 실리사이드층의 성장을 촉진하는 역할을 한다고 설명되어 있다.
그러나, 에피택셜 성장법에 의해 코발트 실리사이드층을 형성하는 상술한 방법은 코발트막의 퇴적에 초고진공장치가 필요하게 되어, 그 초고진공장치는 통상의 실리콘으로 이루어지는 반도체의 프로세스에서는 이용되지 않기 때문에, 양산의 프로세스에는 적합하지 않다는 문제가 있다.
또한, 상술한 방법은 반도체층 상에 매우 얇은 막두께를 갖는 동시에 화학량론적 조성보다도 실리콘이 과잉의 SiOx(x<2)막을 개재하여 코발트막을 형성하고 있기 때문에, Si0x막의 막질 및 막두께의 편차에 기인하여 여러가지 문제가 발생한다. 즉, SiOx막에 핀홀이 있는 경우, 그 핀홀을 개재하여 코발트와 실리콘이 폭발적으로 반응하기 때문에, 코발트 실리사이드층을 에피택셜 성장시킬 수 없다는 문제 및 Si0x막의 막두께에 편차가 있는 경우, 막두께가 얇은 부위에서 코발트원자와 실리콘원자와의 반응이 단번에 진행되기 때문에, 코발트 실리사이드층을 양호하게 에피택셜 성장시킬 수 없다는 문제가 있다.
도 1의 (a)는 제 1 실시예에 관한 반도체장치의 평면구조를 나타내는 도면.
도 1의 (b)는 도 1의 (a)에서의 Ⅰb-Ⅰb선의 단면도.
도 2의 (a)∼(c)는 제 2 실시예에 관한 반도체장치의 제조방법의 각 공정을 나타내는 단면도.
도 3의 (a)∼(c)는 제 2 실시예에 관한 반도체장치의 제조방법의 각 공정을 나타내는 단면도.
도 4의 (a) 및 (b)는 제 2 실시예에 관한 반도체장치의 제조방법의 각 공정을 나타내는 단면도.
도 5의 (a)∼(c)는 제 3 실시예에 관한 반도체장치의 제조방법의 각 공정을 나타내는 단면도.
도 6의 (a)∼(c)는 제 3 실시예에 관한 반도체장치의 제조방법의 각 공정을 나타내는 단면도.
도 7의 (a) 및 (b)는 제 3 실시예에 관한 반도체장치의 제조방법의 각 공정을 나타내는 단면도.
도 8은 저에너지 SIMS에 의해 산소원자의 농도를 측정한 결과로서, 산소농도와 에피택셜 성장의 정도와의 관계를 나타내는 특성도.
상기에 감안하여, 본 발명은 응집 및 스파이크 결함이 없는 반도체금속간 화합물층 예컨대, 코발트 실리사이드층을 반도체의 양산 프로세스에서 통상 이용되고 있는 진공도영역에서 또는 제조장치를 이용하여, 안정하게 에피택셜 성장시킬 수 있도록 하는 것을 목적으로 한다.
상기의 목적을 달성하기 위해서, 본원 발명자들은 에피택셜 성장에 의해 형성된 코발트 실리사이드층에서 응집 및 스파이크 결함이 발생하는 원인에 대하여 검토를 한 결과, 이하에 설명한 바와 같은 사실을 얻었다. 즉, 코발트원자와 실리콘원자가 반응하여 코발트 실리사이드가 형성되는 메커니즘은 열역학적으로 생각하면, Co2SiCoSiCoSi2의 반응이 진행되는 것에 따른다. 그러나, Co2SiCoSiCoSi2의 반응 경로에 있어서는, 계면 에너지가 불안정하고 불균일하기 때문에, 코발트 실리사이드가 다결정화하고, 이로 인해 응집 및 스파이크 결함이 발생하는 것이다.
따라서, 실리콘을 포함하는 반도체층과 코발트막과의 계면에 CoSi2로 이루어지는 시드층을 형성해 놓고 나서 에피택셜 성장시키면, Co2SiCoSiCoSi2의 반응 경로를 거치지 않고 CoSi2를 형성할 수 있다는 결론에 도달하였다.
그래서, 실리콘을 포함하는 반도체층과 코발트막과의 계면에 CoSi2로 이루어지는 시드층을 형성하는 방법에 대하여 여러가지 검토를 한 결과, 반도체층과 코발트막과의 사이에 존재하는 산소원자의 농도를 제어하면, CoSi2로 이루어지는 시드층을 형성할 수 있다는 사실을 발견하였다. 구체적으로는, 표면 근방의 영역에 산소원자가 분포하고 있는 반도체층 상에 코발트막을 퇴적하면, 반도체층과 코발트막과의 사이에 개재하는 산소원자량은 반도체층과 코발트막과의 사이에 SiOx막을 개재시키는 경우에 비하여 저감하기 때문에, 반도체층과 코발트막과의 사이에 CoSi2로 이루어지는 시드층을 형성할 수 있다는 사실을 발견하였다.
본 발명은 상기의 사실에 근거하여 이루어진 것으로, 구체적으로는, 본 발명에 관한 제 1 반도체장치의 제조방법은 반도체층에서의 표면 근방의 영역에 비금속원소를 분포시키는 공정과, 반도체층 상에 금속막을 퇴적하는 공정과, 금속막에 열처리를 실시하여 반도체층을 구성하는 원소와 금속막을 구성하는 금속을 반응시킴으로써, 반도체층의 표면부에 반도체금속간 화합물층을 에피택셜 성장시키는 공정을 구비하고 있다.
본 발명에 관한 제 1 반도체장치의 제조방법에 의하면, 반도체층에서의 표면 근방의 영역에 비금속원소를 분포시키고 나서 반도체층 상에 금속막을 퇴적하고, 그 후, 금속막에 열처리를 실시하여 반도체층을 구성하는 원소와 금속막을 구성하는 금속을 반응시키기 때문에, 금속막을 구성하는 금속과 반도체층을 구성하는 원소가 단번에 반응하는 사태를 회피할 수 있으므로, 반도체금속간 화합물층의 다결정화를 방지할 수 있다. 이 때문에, 본 발명에 의하면, 응집 및 스파이크 결함이 없는 반도체금속간 화합물층을 반도체의 양산 프로세스에 있어서 통상 이용되고 있는 진공도영역이면서 저온에서 안정하게 형성할 수 있다.
제 1 반도체장치의 제조방법에 있어서, 비금속원소를 분포시키는 공정은 반도체층 상에 반도체원소와 비금속원소로 이루어지는 화합물층을 형성하는 공정과, 화합물층에 입자 에너지선을 조사하여 화합물층에 포함되는 비금속원소를 반동에 의해 반도체층의 표면 근방의 영역에 분포시키는 공정과, 화합물층을 제거하는 공정을 포함하는 것이 바람직하다.
이와 같이 하면, 입자 에너지선의 조사에 의한 반동에 의해서, 화합물층에 포함되는 비금속원소를 반도체층의 표면 근방의 영역에 확실히 분포시킬 수 있다.
또한, 제 1 반도체장치의 제조방법에 있어서, 비금속원소를 분포시키는 공정은 반도체층 상에 반도체원소와 비금속원소로 이루어지는 화합물층을 형성하는 공정과, 화합물층에 입자 에너지선을 조사함으로써, 화합물층에 포함되는 비금속원소를 반동에 의해 반도체층의 표면 근방의 영역에 분포시키는 동시에 화합물층을 제거하는 공정을 포함하는 것이 바람직하다.
이와 같이 하면, 입자 에너지선의 조사에 의한 반동에 의해서 화합물층에 포함되는 비금속원소를 반도체층의 표면 근방의 영역에 확실히 분포시킬 수 있는 동시에, 화합물층을 제거하는 공정이 불필요하게 된다.
이들의 경우, 면심입방형의 결정구조를 갖는 반도체층, 면심입방형의 결정구조를 갖는 반도체금속간 화합물층 및 비정질의 화합물층을 이용할 수 있다.
또한, 이들의 경우, 입자 에너지선은 비금속원소로 이루어지는 것이 바람직하다.
이와 같이 하면, 입자 에너지선을 구성하는 원소가 반도체층에 악영향을 주는 사태를 방지할 수 있다.
제 1 반도체장치의 제조방법에 있어서, 면심입방형의 결정구조를 갖는 반도체층 및 면심입방형의 결정구조를 갖는 반도체금속간 화합물층을 이용할 수 있다.
제 1 반도체장치의 제조방법에 있어서, 다이아몬드형 또는 섬아연광형의 결정구조를 갖는 반도체층 및 불화칼슘형의 반도체금속간 화합물층을 이용할 수 있다.
제 1 반도체장치의 제조방법에 있어서, 반도체층은 실리콘층이고, 비금속원소는 산소이며, 금속막은 코발트막이고, 반도체금속간 화합물층은 코발트 실리사이드층인 것이 바람직하다.
이와 같이 하면, 반도체층의 표면에 열적으로 안정되고 시트저항이 낮은 코발트 실리사이드층을 확실하게 에피택셜 성장시킬 수 있다.
이 경우, 산소의 농도는 4 ×1014∼4 ×1015㎝-2인 것이 바람직하다.
이와 같이 하면, 코발트원자와 실리콘원자와의 반응이 양호하게 행해지므로, 실리콘층의 표면에 코발트 실리사이드층을 양호하게 에피택셜 성장시킬 수 있다.
또한, 이 경우, 비금속원소를 분포시키는 공정은 실리콘층 상에 실리콘산화막을 형성한 후, 그 실리콘산화막에 입자 에너지선을 조사하여, 실리콘산화막에 포함되는 산소를 실리콘층에서의 표면 근방의 영역에 분포시키는 공정을 포함하는 것이 바람직하다.
이와 같이 하면, 실리콘층에서의 표면 근방의 영역에 산소를 확실히 분포시킬 수 있다.
본 발명에 관한 제 2 반도체장치의 제조방법은, 반도체층 상에 게이트전극을 형성하는 공정과, 반도체층에서의 게이트전극의 양측에 불순물층을 형성하는 공정과, 반도체층의 표면 근방의 영역에 비금속원소를 분포시키는 공정과, 반도체층 상에 금속막을 퇴적하는 공정과, 금속막에 열처리를 실시하여 반도체층을 구성하는 원소와 금속막을 구성하는 금속을 반응시킴으로써, 반도체층의 표면에 반도체금속간 화합물층을 에피택셜 성장시키는 공정을 구비하고 있다.
본 발명에 관한 제 2 반도체장치의 제조방법에 의하면, 소스 또는 드레인이 되는 반도체층의 표면에 열적으로 안정되고 시트저항 및 콘택트저항이 낮은 코발트 실리사이드층을 형성할 수 있는 동시에, 게이트전극의 표면에 양질의 실리사이드층을 형성할 수 있기 때문에, MOSFET를 갖는 반도체 집적회로장치의 성능의 향상을 공정수의 증가를 초래하지 않고 달성할 수 있다.
제 2 반도체장치의 제조방법에 있어서, 비금속원소를 분포시키는 공정은 반도체층 상에 반도체원소와 비금속원소로 이루어지는 화합물층을 형성하는 공정과, 화합물층에 입자 에너지선을 조사하여 화합물층에 포함되는 비금속원소를 반동에 의해 반도체층의 표면 근방의 영역에 분포시키는 공정과, 화합물층을 제거하는 공정을 포함하는 것이 바람직하다.
이와 같이 하면, 입자 에너지선의 조사에 의한 반동에 의해서, 화합물층에 포함되는 비금속원소를 반도체층의 표면 근방의 영역에 확실히 분포시킬 수 있다.
또한, 제 2 반도체장치의 제조방법에 있어서, 반도체층은 실리콘층이고, 비금속원소는 산소이며, 금속막은 코발트막이고, 반도체금속간 화합물층은 코발트 실리사이드층인 것이 바람직하다.
이와 같이 하면, 반도체층의 표면에 열적으로 안정되고 시트저항이 낮은 코발트 실리사이드층을 확실히 에피택셜 성장시킬 수 있다.
이 경우, 산소의 농도는 4 ×1014∼4 ×1015㎝-2인 것이 바람직하다.
이와 같이 하면, 코발트원자와 실리콘원자와의 반응이 양호하게 행해지므로, 실리콘층의 표면에 코발트 실리사이드층을 양호하게 에피택셜 성장시킬 수 있다.
(제 1 실시예)
이하, 본 발명의 제 1 실시예에 관한 반도체장치에 대해서 도 1의 (a) 및 (b)를 참조하여 설명한다.
도 1의 (a)는 제 1 실시예에 관한 반도체장치의 평면구조를 나타내고, 도 1의 (b)는 도 1의 (a)에서의 Ⅰb-Ⅰb선의 단면구조를 나타내고 있다.
제 1 실시예에 관한 반도체장치는 CMOS, pMOS 또는 nMOS 중 어떤 타입의 트랜지스터여도 되지만, 여기서는 n형 MOS 트랜지스터에 대해서 설명한다.
도 1의 (a) 및 (b)에 나타내는 바와 같이, n형의 실리콘결정으로 이루어지고 수 Ω·㎝의 저항율을 갖는 반도체기판(10)의 표면부에는 n형의 채널스토퍼(11)가 형성되어 있는 동시에, 그 채널스토퍼(11) 상에는 소자분리영역이 되는 필드절연막(13)이 형성되어 있고, 반도체기판(10)에서의 채널스토퍼(11)에 둘러싸인 영역에는 p형 웰영역(12)이 형성되어 있다.
p형 웰영역(12)의 내부에서의 소스 또는 드레인이 되는 영역에는, LDD 구조를 구성하는 n형의 저농도 불순물확산층(16) 및 n형의 고농도 불순물확산층(18)이 형성되어 있다. 또한, 반도체기판(10) 상에서의 소스영역과 드레인영역과의 사이에는 실리콘산화막으로 이루어지는 게이트절연막(14)을 개재하여 다결정 실리콘막으로 이루어지는 게이트전극(15)이 설치되어 있고, 그 게이트전극(15)의 측면은 실리콘산화막으로 이루어지는 측벽(17)이 형성되어 있다.
제 1 실시예의 특징으로서, n형의 고농도 불순물확산층(18)의 표면부에는 코발트 다이실리사이드(CoSi2)로 이루어지는 에피택셜 성장층이 형성되어 있는 동시에, 게이트전극(15)의 표면부에는 다결정 실리콘의 개개의 결정입자에 대해서는 에피택셜의 관계를 갖는 다결정 코발트 다이실리사이드층이 n형의 고농도 불순물확산층(18) 상에 에피택셜 성장층이 형성되는 것과 동일한 조건으로 동시에 형성되어 있다. n형의 고농도 불순물확산층(18) 및 게이트전극(15)의 각 표면부에 성장한 실리사이드층의 막두께는 예컨대, 30∼50㎚ 정도이다. 이 때문에, n형의 고농도 불순물확산층(18) 및 게이트전극(15)의 저항값이 충분히 저감되므로, 제 1 실시예에 관한 MOSFET를 갖는 반도체 집적회로장치의 성능이 향상되고 있다.
반도체기판(10) 상에는 층간절연막(22)이 퇴적되어 있고, 그 층간절연막(22) 상에는 예컨대, 알루미늄합금막으로 이루어지는 금속배선(24)이 형성되어 있으며, 그 금속배선(24)은 보호절연막(25)에 덮여 있다. 금속배선(24)은 층간절연막(22)에 형성된 콘택트홀(23)을 개재하여 n형의 고농도 불순물확산층(18)의 표면부에 형성되어 있는 에피택셜 실리사이드층(21)에 접속되어 있다. 이 때문에, n형의 고농도 불순물확산층(18)과 금속배선(24)과의 콘택트저항이 충분히 저감되고 있다.
(제 2 실시예)
이하, 본 발명의 제 2 실시예로서, 제 1 실시예에 관한 반도체장치의 제조방법에 대해서 도 2의 (a)∼(c), 도 3의 (a)∼(c) 및 도 4의 (a), (b)를 참조하여 설명한다.
우선, 도 2의 (a)에 나타내는 n형의 실리콘결정으로 이루어지는 반도체기판(100)의 표면에 얇은 막두께의 실리콘산화막을 형성한 후, 그 실리콘산화막 상에 실리콘질화막을 퇴적하고, 그 후, 주지된 포토리소그래피 기술 및 에칭 기술을 이용하여 실리콘질화막에 대해서 패터닝을 행하여, 실리콘질화막에서의 필드절연막 형성영역을 제거한다.
다음에, 반도체기판(100)에 패턴화된 실리콘질화막을 마스크로 하여, 인 또는 비소 등의 n형 불순물을 고농도로 이온주입하여 채널스토퍼(101)를 형성한 후, 반도체기판(100)에 붕소 등의 p형 불순물을 이온주입하여 p형 웰영역(102)을 형성한다. 그 후, 반도체기판(100)에 대해서 열처리를 행하고 반도체기판(100)의 표면부에서의 실리콘질화막에 덮여 있지 않은 영역을 산화하는 LOCOS법을 행하여, 반도체기판(100)의 표면부에 예컨대, 400㎚의 두께를 갖는 필드절연막(103)을 형성한다. 또, 이 열처리에 의해서 채널스토퍼(101) 및 p형 웰영역(102)은 활성화된다. 그 후, 실리콘산화막 및 실리콘질화막을 제거한다.
다음으로, 예컨대, 열산화법에 의해 반도체기판(100)의 표면에 전면에 걸쳐 예컨대, 5∼10㎚의 막두께를 갖는 실리콘산화막으로 이루어지는 게이트절연막(104)을 형성한 후, 예컨대, CVD법에 의해 게이트절연막(104) 상에 다결정 실리콘막을 퇴적한 후, 주지된 포토리소그래피 기술 및 에칭 기술을 이용하여 다결정 실리콘막을 패터닝하여 게이트전극(105)을 형성한다.
다음에, 반도체기판(100)에 게이트전극(105)을 마스크로 하여 비소 또는 인 등의 n형 불순물을 저농도로 이온주입하여, 도 2의 (b)에 나타내는 바와 같이, n형의 저농도 불순물층(106)을 형성한다.
다음에, 반도체기판(100) 상에 전면에 걸쳐 실리콘산화막을 퇴적한 후, 그 실리콘산화막에 대하여 이방성 에칭을 행하여, 도 2의 (c)에 나타내는 바와 같이, 게이트전극(105)의 측면에 측벽(107)을 형성한다. 그 후, 반도체기판(100)에 게이트전극(105) 및 측벽(107)을 마스크로 하여 비소 또는 인 등의 n형 불순물을 고농도로 이온주입하여 n형의 고농도 불순물층(108)을 형성한 후, 반도체기판(100)에 대하여 열처리를 실시하여, n형의 저농도 불순물층(106) 및 고농도 불순물층(108)을 활성화한다.
또, 측벽(107)은 실리콘산화막 대신에, 실리콘질화막을 이용하여도 된다. 또한, 활성화를 위한 열처리는 후술하는 제 1회째 및 제 2회째의 열처리공정에서 행해도 된다.
다음에, 도 3의 (a)에 나타내는 바와 같이, 반도체기판(100)에 비금속원소 이온 예컨대, 산소이온을 예컨대, 100∼500eV의 낮은 가속에너지로 이온주입하여, 도 3의 (b)에 나타내는 바와 같이, n형의 고농도 불순물층(108)의 표면 근방의 영역 및 게이트전극(105)의 표면 근방의 영역에 산소원자가 기판면 방향에 분포하여 이루어지는 산소원자분포영역(109)을 형성한다. 또, 산소원자분포영역(109)의 형성방법으로서는, 산소이온의 주입 대신에, 플라즈마 도핑에 의해 산소원자를 분포시켜도 된다.
산소원자분포영역(109)을 구성하는 산소원자를 분포시키는 깊이로서는 n형의 고농도 불순물층(108) 또는 게이트전극(105)의 표면으로부터 0.5∼5㎚의 범위가 바람직하고, 산소원자분포영역(109)을 구성하는 산소원자의 농도로서는 4 ×1014㎝-2∼4 ×1015㎝-2의 범위가 바람직하다. 이들의 이유에 대해서는 후술한다.
다음에, 챔버 내부가 1 ×10-5∼1 ×10-7㎩의 진공도로 유지된 스퍼터장치 내에서 스퍼터법을 행함으로써, 도 3의 (c)에 나타내는 바와 같이, 반도체기판(100) 상에 전면에 걸쳐 금속막 예컨대 코발트막(110)을 퇴적한다.
코발트막(110)과 n형의 고농도 불순물층(108) 또는 게이트전극(105)과의 사이에는 산소원자분포영역(109)이 형성되어 있고, 산소원자는 n형의 고농도 불순물층(108) 또는 게이트전극(105)의 표면으로부터 0.5∼5㎚의 깊이의 범위에 분포하고 있다. 이 때문에, 코발트막(110)을 구성하는 코발트원자의 반도체기판(100) 내로의 확산은 산소원자분포영역(109)에 의해서 억제된다. 또한, 코발트막(110)을 구성하는 코발트원자로부터는 산소원자분포영역(109)의 하측에 존재하는 실리콘의 결정격자를 볼 수 있기 때문에, 산소원자분포영역(109)의 상측의 영역이 이온주입 또는 플라즈마 도핑 등에 의해서 흩어져 있어도, 코발트원자는 반도체기판(100)에서의 산소원자분포영역(109)의 하측영역의 결정구조의 영향을 받아 반응하기 때문에, n형의 고농도 불순물층(108)과 코발트막(110)과의 계면에 실리콘의 결정과 격자정수가 가까운 코발트 다이실리사이드(CoSi2)의 핵(도시생략)이 형성된다. 또한, 게이트전극(105)은 다결정 실리콘으로 이루어지지만, 개개의 결정입자에 대해서는 n형의 고농도 불순물층(108)에서의 코발트원자와 실리콘원자와의 반응과 마찬가지로 코발트 다이실리사이드(CoSi2)의 핵이 형성된다.
다음에, 반도체기판(100)을 500℃의 온도하에서 10초간 유지하는 제 1회째의 열처리(RTA: Rapid Thermal Anneal)를 행한다. 이와 같이 하면, 코발트막(110)을 구성하는 코발트원자가 코발트 다이실리사이드의 핵을 개재하여 실리콘영역으로 확산해 가는 동시에, 코발트원자가 실리콘원자와 반응하기 때문에, 도 3의 (c)에 나타내는 바와 같이, n형의 고농도 불순물층(108) 및 게이트전극(105)의 표면부에 이미 형성되어 있는 코발트 다이실리사이드의 핵의 결정구조와 대응하는 코발트 다이실리사이드(CoSi2)의 에피택셜 성장층(이하, 제 1 에피택셜 실리사이드층이라고 한다)(111A)이 형성된다.
또, 코발트막(110)의 막두께가 5㎚인 경우에는 제 1 에피택셜 실리사이드층(111A)의 막두께는 17∼18㎚ 정도이고, 코발트막(110)의 막두께가 10㎚인 경우에는 제 1 에피택셜 실리사이드층(111A)의 막두께는 34∼36㎚ 정도이다.
또한, 반도체기판(100)의 결정구조가 면심입방형일 때는, 제 1 에피택셜 실리사이드층(111A)의 결정구조도 면심입방형이 되고, 반도체기판(100)의 결정구조가 다이아몬드형 또는 섬아연광형일 때는, 제 1 에피택셜 실리사이드층(111A)의 결정구조는 불화칼슘형(형석)이 된다.
상술한 바와 같이, n형의 고농도 불순물층(108) 및 게이트전극(105)의 표면근방의 영역에는 산소원자분포영역(109)이 표면으로부터 0.5∼5㎚의 깊이에 형성되어 있고, 코발트막(110)을 구성하는 코발트원자와 n형의 고농도 불순물층(108) 또는 게이트전극(105)을 구성하는 실리콘원자가 직접적으로 접하고 있지 않기 때문에, 코발트원자와 실리콘원자는 단번에 반응하지 않으므로, 제 1 에피택셜 실리사이드층(111A)가 응집되거나 또는 다결정화되는 사태를 방지할 수 있다.
그런데, 산소원자분포영역(109)을 구성하는 산소원자의 농도가 4 ×1014㎝-2보다 낮으면, 코발트원자와 실리콘원자가 단번에 반응하여, 제 1 에피택셜 실리사이드층(111A)이 응집되거나 또는 다결정화될 우려가 있고, 또한, 산소원자의 농도가 4 ×1015㎝-2보다 높으면, 코발트원자와 반도체기판(100)의 결정격자와의 거리가 커지므로, 코발트원자와 실리콘원자의 반응이 양호하게 행해지지 않을 우려가 있다. 따라서, 산소원자분포영역(109)을 구성하는 산소원자의 농도로서는 4 ×1014㎝-2 ∼4 ×1015㎝-2의 범위가 바람직하다.
또, 제 1 에피택셜 실리사이드층(111A)에서는, 모든 층이 코발트 다이실리사이드(CoSi2)로 이루어져 있어도 되고, 하층(실리콘층과의 계면측)이 코발트 다이실리사이드(CoSi2)인 동시에 상층(코발트막(110)측)이 코발트실리사이드(CoSi)여도 된다. 제 2 실시예의 제 1 에피택셜 실리사이드층(111A)에서는, 하층이 코발트 다이실리사이드이면서 상층이 코발트 실리사이드이다. 적어도 실리콘층과의 계면에 코발트 다이실리사이드층이 형성되어 있으면, 코발트 실리사이드층의 응집이 일어나지 않기 때문에, 누설전류의 저감을 도모할 수 있다.
다음에, 도 4의 (a)에 나타내는 바와 같이, 제 1회째의 열처리에서 반응하지 않은 코발트막(110)을 예컨대, 암모니아액과 과산화수소수와의 혼합액 또는 염산계혼합액으로 이루어지는 부식액(etchant)을 이용하여 제거한 후, 반도체기판(100)을 800℃의 온도하에서 10초간 유지하는 제 2회째의 열처리(RTA)를 행한다. 이와 같이 하면, 제 1 에피택셜 실리사이드층(111A)의 상층의 코발트 실리사이드도 성장하여 코발트 다이실리사이드가 되므로, 제 1 에피택셜 실리사이드층(111A)은 모든 층이 코발트 다이실리사이드로 이루어지는 제 2 에피택셜 실리사이드층(111B)으로 변화한다.
또, 제 1 에피택셜 실리사이드층(111A)의 모든 층이 코발트 다이실리사이드(CoSi2)로 이루어지는 경우에는, 제 2회째의 열처리를 생략할 수 있다. 이 경우에는, 이하의 설명에서의 제 2 에피택셜 실리사이드층(111B)을 제 1 에피택셜 실리사이드층(111A)으로 대체하여 적용한다.
다음에, 도 4의 (b)에 나타내는 바와 같이, 예컨대, TEOS(테트라에톡시실란)를 이용하는 CVD법에 의해, 반도체기판(100) 상에 전면에 걸쳐 실리콘산화막으로 이루어지는 층간절연막(112)을 퇴적한 후, 주지된 포토리소그래피 기술 및 에칭 기술을 이용하여 층간절연막(112)에 콘택트홀(113)을 형성한다.
다음에, 예컨대, 스퍼터법에 의해 반도체기판(100) 상에 전면에 걸쳐 예컨대, 알루미늄합금막을 콘택트홀(113)에 매설되도록 퇴적한 후, 주지된 포토리소그래피 기술 및 에칭 기술을 이용하여 알루미늄합금막을 패터닝함으로써 금속배선(114)을 형성한다. 다음에, 예컨대, 플라즈마 CVD법을 이용하여 금속배선(114) 상에 예컨대, 실리콘산화막과 실리콘질화막의 적층체로 이루어지는 보호절연막(115)을 퇴적하면, 제 1 실시예에 관한 반도체장치를 얻을 수 있다.
또, 금속배선(114)으로서는 알루미늄합금막 대신에, 알루미늄합금막과 질화티타늄막 또는 텅스텐막 등의 적층막을 이용하여도 된다.
제 2 실시예에 의하면, n형의 고농도 불순물층(108) 및 게이트전극(105)의 표면부에는 코발트 다이실리사이드로 이루어지는 제 2 에피택셜 실리사이드층(111B)이 형성되어 있기 때문에, n형의 고농도 불순물층(108) 및 게이트전극(105)의 시트저항을 5Ω/ 정도로 저감할 수 있으므로, 제 2 에피택셜 실리사이드층(111B)이 형성되어 있지 않은 경우의 시트저항(100Ω/)에 비하여 크게 저감할 수 있는 동시에, 콘택트저항도 저감할 수 있기 때문에, MOSFET를 갖는 반도체 집적회로장치의 성능을 향상시킬 수 있다.
또한, 제 2 실시예에 의하면, n형의 고농도 불순물층(108)의 표면 근방의 영역 및 게이트전극(105)의 표면근방의 영역에 비금속원소 예컨대, 산소원자(109)를 분포시키고 나서 금속막 예컨대, 코발트막(110)을 퇴적하고, 그 후, 제 1회째 및 제 2회째의 열처리를 행하여, n형의 고농도 불순물층(108)의 표면부 및 게이트전극(105)의 표면부에 코발트 다이실리사이드로 이루어지는 제 2 에피택셜 실리사이드층(111B)을 형성하기 때문에, 코발트원자와 실리콘원자가 단번에 반응하는 사태를 회피할 수 있으므로, 제 2 에피택셜 실리사이드층(111B)이 응집되거나 다결정화되는 사태를 회피할 수 있는 동시에, 제 2 에피택셜 실리사이드층(111B)에 스파이크 결함이 형성되는 사태를 회피할 수 있다. 이 때문에, 에피택셜 실리사이드층의 응집 또는 다결정화에 기인하는 단선을 방지할 수 있는 동시에, 스파이크 결함에 기인하는 접합누설을 방지할 수 있다.
게다가, 제 2 실시예에 의하면, n형의 고농도 불순물층(108)의 표면 근방의 영역 및 게이트전극(105)의 표면 근방의 영역에 산소원자(109)를 분포시킨 상태에서, 즉 n형의 고농도 불순물층(108) 및 게이트전극(105)과 코발트막(110)과의 사이에 저농도의 산소원자(109)가 개재된 상태에서 제 1회째의 열처리를 행하기 때문에, 그 제 1회째의 열처리를 저온 예컨대, 500℃의 온도하에서 행할 수 있다.
또, 제 2 실시예에서는, n형의 고농도 불순물층(108)의 표면부 및 게이트전극(105)의 표면부의 양쪽에 코발트 다이실리사이드로 이루어지는 제 2 에피택셜 실리사이드층(111B)을 형성하였지만, 이 대신에, n형의 고농도 불순물층(108)의 표면부 및 게이트전극(105)의 표면부 중의 한쪽에만 제 2 에피택셜 실리사이드층(111B)을 형성하여도 된다.
또한, 제 2 실시예에서는, n형의 고농도 불순물층(108)의 표면 근방의 영역 및 게이트전극(105)의 표면 근방의 영역에 비금속원소로서 산소원자를 분포시켰지만, 산소원자 대신에, 질소원자 또는 불소원자 등을 분포시켜도 된다.
또한, 제 2 실시예에서는, 금속막으로서 코발트막(110)을 퇴적하여, 코발트 다이실리사이드로 이루어지는 제 2 에피택셜 실리사이드층(111B)을 형성하였지만, 코발트막(110) 대신에, 니켈 또는 철 등의 다른 천이금속으로 이루어지는 금속막을 퇴적하여, 그 금속막을 구성하는 천이금속과 실리콘으로 이루어지는 에피택셜 실리사이드층을 형성하여도 된다.
(제 3 실시예)
이하, 본 발명의 제 3 실시예로서, 제 1 실시예에 관한 반도체장치의 제조방법에 대해서 도 5의 (a)∼(c), 도 6의 (a)∼(c) 및 도 7의 (a), (b)를 참조하여 설명한다.
우선, 제 2 실시예와 마찬가지로, 도 5의 (a)에 나타내는 바와 같이, n형의 실리콘결정으로 이루어지는 반도체기판(200)에 붕소 등의 p형 불순물을 이온주입하여 p형 웰영역(202)을 형성한 후, LOCOS법에 의해 반도체기판(200)의 표면부에 예컨대, 400㎚의 두께를 갖는 필드절연막(203)을 형성한다. 다음에, 반도체기판(200)의 표면에 전면에 걸쳐 예컨대, 5∼10㎚의 막두께를 갖는 실리콘산화막으로 이루어지는 게이트절연막(204)을 형성한 후, 예컨대, CVD법에 의해 게이트절연막(204) 상에 다결정 실리콘막을 퇴적한 후, 그 다결정 실리콘막을 패터닝하여 게이트전극(205)을 형성한다.
다음에, 반도체기판(200)에 게이트전극(205)을 마스크로 하여 비소 또는 인 등의 n형 불순물을 저농도로 이온주입하여, 도 5의 (b)에 나타내는 바와 같이, n형의 저농도 불순물층(206)을 형성한다.
다음에, 반도체기판(200) 상에 전면에 걸쳐 실리콘산화막을 퇴적한 후, 그 실리콘산화막에 대해서 이방성 에칭을 행하여, 도 5의 (c)에 나타내는 바와 같이, 게이트전극(205)의 측면에 측벽(207)을 형성한 후, 반도체기판(200)에 게이트전극(205) 및 측벽(207)을 마스크로 하여 비소 또는 인 등의 n형 불순물을 고농도로 이온주입하여, n형의 고농도 불순물층(208)을 형성한 후, 반도체기판(200)에 대해서 열처리를 실시하여, n형의 저농도 불순물층(206) 및 고농도 불순물층(208)을 활성화한다.
다음에, 도 6의 (a)에 나타내는 바와 같이, 반도체기판(200) 상에 전면에 걸쳐 반도체원소와 비금속막으로 이루어지고 10㎚ 정도의 두께를 갖는 화합물층 예컨대, 실리콘산화막(209)을 형성한다.
실리콘산화막(209)의 형성방법으로서는, 반도체기판(200)의 표면에 산화력을 갖는 용액(예컨대, 암모니아, 과산화수소수 및 순수로 이루어지는 혼합용액)을 공급하여 소위 Chemical Oxide(SiO2)막을 형성하는 제 1 방법, 반도체기판(200)의 표면을 산소 플라즈마에 노출시켜 10㎚ 정도의 두께를 갖는 실리콘산화막을 형성하는 제 2 방법, 또는, 반도체기판(200)을 산화성 분위기에서 750∼900℃로 가열하여 10㎚ 정도의 두께를 갖는 열산화막을 형성하는 제 3 방법 등을 들 수 있다.
다음에, 도 6의 (b)에 나타내는 바와 같이, 실리콘산화막(209)에 대해서 비금속원소로 이루어지는 입자 에너지선 예컨대 Ar 이온선을 저에너지로 조사한다. 이와 같이 하면, 입자 에너지선의 반동(Recoil)에 의해, 도 6의 (c)에 나타내는 바와 같이, 실리콘산화막(209)을 구성하는 산소원자가 n형의 고농도 불순물층(208)의 표면 근방의 영역 및 게이트전극(205)의 표면 근방의 영역에 기판면방향으로 분포하여 산소원자분포영역(210)이 형성된다. 이 경우, 입자 에너지선의 조사에 의해, 실리콘산화막(209)을 구성하는 산소원자가 스퍼터되어도 문제 없다.
또한, 산소원자분포영역(210)을 구성하는 산소원자를 분포시키는 깊이로서는 n형의 고농도 불순물층(208) 또는 게이트전극(205)의 표면으로부터 0.5∼5㎚의 범위가 바람직하고, 산소원자분포영역(210)을 구성하는 산소원자의 농도로서는 4 ×1014㎝-2∼4 ×1015㎝-2의 범위가 바람직하다. 이들의 이유에 대해서는 제 2 실시예와 동일하다.
또, 입자 에너지선의 조사로서 Ar 이온의 조사를 행하는 경우, Ar 이온의 가속 에너지가 100eV이면, 산소원자분포영역(210)에서의 산소원자의 분포의 피크는 실리콘영역의 표면으로부터 1㎚의 깊이가 되고, Ar 이온의 가속 에너지가 300eV이면, 산소원자의 분포의 피크는 실리콘영역의 표면으로부터 2㎚의 깊이가 된다.
다음에, 도 7의 (a)에 나타내는 바와 같이, 실리콘산화막(209)을 제거한 후, 챔버 내부가 1 ×10-5∼1 ×10-7㎩의 진공도로 유지된 스퍼터장치 내에서 스퍼터법을 행함으로써, 반도체기판(200) 상에 전면에 걸쳐 금속막 예컨대 코발트막(211)을 퇴적한다. 이와 같이 하면, 제 2 실시예와 마찬가지로, 코발트막(211)을 구성하는 코발트원자가 실리콘의 결정격자에 포함되므로, n형의 고농도 불순물층(208)과 코발트막(210)과의 계면에 코발트 다이실리사이드(CoSi2)의 핵이 형성되는 동시에, 게이트전극(205)의 개개의 결정입자에 대해서도 코발트 다이실리사이드(CoSi2)의 핵이 형성된다.
다음에, 반도체기판(200)을 500℃의 온도하에서 10초간 유지하는 제 1회째의 열처리(RTA)를 행하여, n형의 고농도 불순물층(208) 및 게이트전극(205)의 표면부에 제 1 에피택셜 실리사이드층(212A)을 형성한다.
제 3 실시예에서는, n형의 고농도 불순물층(208) 및 게이트전극(205)의 표면 근방의 영역에는 표면으로부터 0.5∼5㎚의 깊이에 산소원자분포영역(210)이 형성되어 있기 때문에, 코발트원자와 실리콘원자는 단번에 반응하지 않으므로, 제 1 에피택셜 실리사이드층(212A)이 응집되거나 또는 다결정화되는 사태를 방지할 수 있다.
여기서, 산소원자분포영역(210)을 구성하는 산소원자의 농도를 측정한 결과에 대해서 설명한다.
도 8은 저에너지 SIMS에 의해, 산소원자의 농도를 측정한 결과를 나타내는 것으로, 횡축은 산소농도(단위:원자수/㎠)를 나타내고, 종축은 에피택셜 성장의 정도를 나타내고 있다. 에피택셜 성장의 정도는 강도로 나타낼 수 있어, 이 강도의 값이 클수록 에피택셜 성장의 정도가 크다고 할 수 있다. 여기서, 종축은 CoSi2(400)의 피크강도를 나타내고 있다.
도 8에 나타내는 데이터로부터 반도체기판(200)의 표면 근방에 산소를 어느 정도의 농도로 분포시키면, 코발트 다이실리사이드(CoSi2)로 이루어지는 제 1 에피택셜 실리사이드층(212A)을 형성할 수 있는지를 알 수 있다. 또한, 도 8에서 코발트 다이실리사이드가 실용상, 내열성의 문제가 없이 에피택셜 성장하는 것은 종축의 값이 100 이상일 때이다. 즉, 종축의 값이 100 이상이면, 800℃ 정도의 고온에서도 코발트 다이실리사이드는 내열성을 지니고, 고온에서도 응집되는 사태를 방지할 수 있다. 종축의 값이 100 이상이 되는 것은 산소의 농도가 4 ×1014㎝-2∼4 ×1015㎝-2 atoms/㎠의 범위이다.
따라서, 산소원자분포영역(210)에서의 산소원자의 농도를 4 ×1014㎝-2∼4 ×1015㎝-2 atoms/㎠로 제어하면, 코발트 다이실리사이드(CoSi2)의 응집을 방지하여, 제 1 에피택셜 실리사이드층(212A)을 양호하게 성장할 수 있는 것을 알 수 있다.
또, 제 1 에피택셜 실리사이드층(212A)에서는 모든 층이 코발트 다이실리사이드(CoSi2)로 이루어져 있어도 되고, 하층(실리콘층과의 계면측)이 코발트 다이실리사이드(CoSi2)인 동시에 상층(코발트막(110)측)이 코발트 실리사이드(CoSi)여도 된다. 이와 같이 하면, 코발트 실리사이드층의 응집이 일어나지 않기 때문에, 누설전류의 저감을 도모할 수 있다.
다음에, 도 7의 (b)에 나타내는 바와 같이, 제 1회째의 열처리에서 반응하지 않은 코발트막(211)을 예컨대, 암모니아액과 과산화수소수와의 혼합액 또는 염산계혼산액으로 이루어지는 부식액을 이용하여 제거한 후, 반도체기판(200)을 800℃의 온도하에서 10초간 유지하는 제 2회째의 열처리(RTA)를 행하여, 제 1 에피택셜 실리사이드층(212A)을 모든 층이 코발트 다이실리사이드로 이루어지는 제 2 에피택셜 실리사이드층(212B)으로 변화시킨다.
또, 제 1 에피택셜 실리사이드층(212A)의 모든 층이 코발트 다이실리사이드로 이루어지는 경우에는, 제 2회째의 열처리를 생략할 수 있다. 이 경우에는, 이하의 설명에서의 제 2 에피택셜 실리사이드층(212B)을 제 1 에피택셜 실리사이드층(212A)으로 대체하여 적용한다.
다음에, 도시는 생략하고 있지만, 제 2 실시예와 마찬가지로, 층간절연막, 콘택트홀, 금속배선 및 보호절연막을 형성하면, 제 1 실시예에 관한 반도체장치가 얻어진다.
제 3 실시예에 의하면, n형의 고농도 불순물층(208) 및 게이트전극(205)의 표면부에는 코발트 다이실리사이드로 이루어지는 제 2 에피택셜 실리사이드층(212B)이 형성되어 있기 때문에, n형의 고농도 불순물층(208) 및 게이트전극(205)의 시트저항을 5Ω/ 정도로 저감할 수 있는 동시에 콘택트저항도 저감할 수 있으므로, MOSFET를 갖는 반도체 집적회로장치의 성능을 향상시킬 수 있다.
또한, 제 3 실시예에 의하면, 반도체기판(200) 상에 실리콘산화막(209)을 퇴적해 놓고 나서 입자 에너지선을 조사하기 때문에, 실리콘산화막(209)을 구성하는 산소원자(210)를 n형의 고농도 불순물층(208)의 표면 근방의 영역 및 게이트전극(205)의 표면 근방의 영역에 확실히 분포시킬 수 있다.
또한, n형의 고농도 불순물층(208)의 표면 근방의 영역 및 게이트전극(205)의 표면 근방의 영역에 비금속원소 예컨대, 산소원자(210)를 분포시키고 나서 금속막 예컨대, 코발트막(211)을 퇴적하고, 그 후, 제 1회째 및 제 2회째의 열처리를 행하여, n형의 고농도 불순물층(208)의 표면부 및 게이트전극(205)의 표면부에 코발트 다이실리사이드로 이루어지는 제 2 에피택셜 실리사이드층(212B)을 형성하기 때문에, 코발트원자와 실리콘원자가 단번에 반응하는 사태를 회피할 수 있으므로, 제 2 에피택셜 실리사이드층(212B)이 응집되거나 다결정화되는 사태를 회피할 수 있는 동시에, 제 2 에피택셜 실리사이드층(212B)에 스파이크 결함이 형성되는 사태를 회피할 수 있다. 이 때문에, 에피택셜 실리사이드층의 응집 또는 다결정화에 기인하는 단선을 방지할 수 있는 동시에, 스파이크 결함에 기인하는 접합누설을 방지할 수 있다.
게다가, 제 3 실시예에 의하면, n형의 고농도 불순물층(208)의 표면 근방의 영역 및 게이트전극(205)의 표면 근방의 영역에 산소원자(210)를 분포시킨 상태에서 제 1회째의 열처리를 행하기 때문에, 그 제 1회째의 열처리를 저온 예컨대, 500℃의 온도하에서 행할 수 있다.
또, 제 3 실시예에서는, n형의 고농도 불순물층(208)의 표면부 및 게이트전극(205)의 표면부의 양쪽에 코발트 다이실리사이드로 이루어지는 제 2 에피택셜 실리사이드층(212B)을 형성하였지만, 이 대신에, n형의 고농도 불순물층(208)의 표면부 및 게이트전극(205)의 표면부 중 한쪽에만 제 2 에피택셜 실리사이드층(212B)을 형성해도 된다.
또한, 제 3 실시예에서는, 반도체기판(200) 상에 실리콘산화막(209)을 형성하였지만, 이 대신에, 실리콘질화막 또는 실리콘불화막을 퇴적하여, 질소원자 또는 불소원자를 n형의 고농도 불순물층(208)의 표면 근방의 영역 및 게이트전극(205)의 표면 근방의 영역에 분포시켜도 된다.
또한, 제 3 실시예에서는, 금속막으로서 코발트막(211)을 퇴적하여, 코발트 다이실리사이드로 이루어지는 제 2 에피택셜 실리사이드층(212B)을 형성하였지만, 코발트막(211) 대신에, 니켈 또는 철 등의 다른 천이금속으로 이루어지는 금속막을 퇴적하여, 그 금속막을 구성하는 천이금속과 실리콘으로 이루어지는 에피택셜 실리사이드층을 형성하여도 된다.
(제 3 실시예의 변형예)
제 3 실시예에서는, 실리콘산화막(209)에 대해서 비금속원소로 이루어지는 입자 에너지선 예컨대, Ar 이온을 조사하여, 산소원자(210)를 n형의 고농도 불순물층(208)의 표면 근방의 영역 및 게이트전극(205)의 표면 근방의 영역에 분포시킨 후, 실리콘산화막(209)을 제거하였지만, 제 3 실시예의 변형예에서는 입자 에너지선에 이용하는 입자 예컨대, Ar 이온의 질량 및 에너지량을 제어하여, 산소원자(210)를 n형의 고농도 불순물층(208)의 표면 근방의 영역 및 게이트전극(205)의 표면 근방의 영역에 분포시킬 때에, 입자 에너지선의 조사에 의해서 실리콘산화막(209)을 제거한다. 이와 같이 하면, 실리콘산화막(209)을 제거하는 공정을 생략할 수 있다.
본 발명에 관한 제 1 또는 제 2 반도체장치의 제조방법에 의하면, 반도체층에서의 표면 근방의 영역에 비금속원소를 분포시킨 상태에서 열처리를 실시하여 반도체층을 구성하는 원소와 금속막을 구성하는 금속을 반응시키기 때문에, 금속막을 구성하는 금속과 반도체층을 구성하는 원소가 단번에 반응하는 사태를 회피할 수 있으므로, 에피택셜 반도체금속간 화합물층의 다결정화를 방지할 수 있다.
따라서, 본 발명에 의하면 응집 및 스파이크 결함이 없는 에피택셜 반도체금속간 화합물층을 반도체의 양산 프로세스에 있어서 통상 이용되고 있는 진공도영역이면서 저온에서 안정되게 형성할 수 있다.

Claims (16)

  1. 반도체층 내부의 표면 근방에, 산소원소, 질소원소 또는 불소원소로 이루어지는 비금속원소를 이온주입 또는 플라즈마 도핑에 의해 도입하여 비금속 원소 분포영역을 형성하는 제 1 단계와;
    상기 제 1 단계 후에, 상기 반도체층의 표면에 접하도록 금속막을 퇴적하는 제 2 단계와;
    상기 금속막에 열처리를 실시하여, 적어도 상기 비금속 원소 분포영역에서의 상기 반도체층을 구성하는 원소와 상기 금속막을 구성하는 금속을 반응시킴으로써, 상기 반도체층의 표면에 반도체 금속간 화합물층을 에피택셜 성장시키는 제 3 단계를 포함하고,
    상기 비금속 원소 분포영역에서의 상기 비금속 원소의 단위면적 당 분포량은 4×1014~4×1015cm-2인 것을 특징으로 하는 반도체장치의 제조방법.
  2. 반도체층 상에 반도체 원소와 비금속 원소로 이루어지는 화합물층을 형성하는 제 1 단계와;
    상기 화합물층에 입자 에너지선을 조사하여, 상기 화합물층에 포함된 상기 비금속 원소를 반동(recoil)에 의해 상기 반도체층의 표면 근방의 영역에 분포시킴으로써, 비금속 원소 분포영역을 형성하는 제 2 단계와;
    상기 제 2 단계 후에, 상기 화합물층을 제거하는 제 3 단계와;
    상기 제 3 단계 후에, 상기 반도체층의 표면에 접하도록 금속막을 퇴적하는 제 4 단계와;
    상기 금속막에 열처리를 실시하여, 적어도 상기 비금속 원소 분포영역에서의 상기 반도체층을 구성하는 원소와 상기 금속막을 구성하는 금속을 반응시킴으로써, 상기 반도체층의 표면에 반도체 금속간 화합물층을 에피택셜 성장시키는 제 5 단계를 포함하고,
    상기 비금속 원소 분포영역에서의 상기 비금속 원소의 단위면적 당 분포량은 4×1014~4×1015cm-2인 것을 특징으로 하는 반도체장치의 제조방법.
  3. 반도체층 상에 반도체 원소와 비금속 원소로 이루어지는 화합물층을 형성하는 제 1 단계와;
    상기 화합물층에 입자 에너지선을 조사하여, 상기 화합물층에 포함된 상기 비금속 원소를 반동에 의해 상기 반도체층의 표면 근방의 영역에 분포시킴으로써, 비금속 원소 분포영역을 형성함과 동시에 상기 화합물층을 제거하는 제 2 단계와;
    상기 제 2 단계 후에, 상기 반도체층의 표면에 접하도록 금속막을 퇴적하는 제 3 단계와;
    상기 금속막에 열처리를 실시하여, 적어도 상기 비금속 원소 분포영역에서의 상기 반도체층을 구성하는 원소와 상기 금속막을 구성하는 금속을 반응시킴으로써, 상기 반도체층의 표면에 반도체 금속간 화합물층을 에피택셜 성장시키는 제 4 단계를 포함하고,
    상기 비금속 원소 분포영역에서의 상기 비금속 원소의 단위면적 당 분포량은 4×1014~4×1015cm-2인 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제 2항 또는 제 3항에 있어서,
    상기 반도체층은 면심입방형의 결정구조를 갖고,
    상기 반도체 금속간 화합물층은 면심입방형의 결정구조를 가지며,
    상기 화합물층은 비정질인 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제 2항 또는 제 3항에 있어서,
    상기 입자 에너지선은 비금속원소로 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제 1항에 있어서,
    상기 반도체층은 면심입방형의 결정구조를 갖고,
    상기 반도체 금속간 화합물층은 면심입방형의 결정구조를 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제 1항에 있어서,
    상기 반도체층은 다이아몬드형 또는 섬아연광형의 결정구조를 갖고,
    상기 반도체 금속간 화합물층은 불화칼슘형의 결정구조를 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제 1항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 반도체층은 실리콘층이고,
    상기 비금속원소는 산소이며,
    상기 금속막은 코발트막이고,
    상기 반도체 금속간 화합물층은 코발트 실리사이드층인 것을 특징으로 하는 반도체장치의 제조방법.
  9. 삭제
  10. 삭제
  11. 반도체층 상에 게이트전극을 형성하는 제 1 단계와;
    상기 게이트 전극의 양측의 상기 반도체층에 불순물층을 형성하는 제 2 단계와;
    상기 제 2 단계 후에, 상기 반도체층 및 상기 게이트 전극의 표면근방에서, 산소원소, 질소원소 또는 불소원소로 이루어진 비금속 원소를 이온주입 또는 플라즈마 도핑에 의해 도입하여 비금속 원소 분포영역을 형성하는 제 3 단계와;
    상기 제 3 단계 후에, 상기 반도체층 및 상기 게이트 전극의 표면에 접하도록 금속막을 퇴적하는 제 4 단계와;
    상기 금속막에 열처리를 실시하여, 적어도 상기 비금속 원소 분포영역에서의 상기 반도체층을 구성하는 원소와 상기 금속막을 구성하는 금속을 반응시킴으로써, 상기 반도체층의 표면에 반도체 금속간 화합물층을 에피택셜 성장시키는 제 5 단계를 포함하고,
    상기 비금속 원소 분포영역에서의 상기 비금속 원소의 단위면적 당 분포량은 4×1014~4×1015cm-2인 것을 특징으로 하는 반도체장치의 제조방법.
  12. 반도체층 상에 게이트전극을 형성하는 제 1 단계와;
    상기 게이트 전극의 양측의 상기 반도체층에 불순물층을 형성하는 제 2 단계와;
    상기 제 2 단계 후에, 상기 반도체층 및 상기 게이트 전극 상에, 반도체 원소와 비금속 원소로 이루어지는 화합물층을 형성하는 제 3 단계와;
    상기 화합물층에 입자 에너지선을 조사하여, 상기 화합물층에 포함된 상기 비금속 원소를 반동에 의해 상기 반도체층 및 상기 게이트 전극의 표면근방의 영역에 분포시킴으로써, 비금속 원소 분포영역을 형성하는 제 4 단계와;
    상기 제 4 단계 후에, 상기 화합물층을 제거하는 제 5 단계와;
    상기 제 5 단계 후에, 상기 반도체층 및 상기 게이트 전극의 표면에 접하도록 금속막을 퇴적하는 제 6 단계와;
    상기 금속막에 열처리를 실시하여 적어도 상기 비금속 원소 분포영역에서의 상기 반도체층 및 상기 게이트 전극을 구성하는 원소와 상기 금속막을 구성하는 금속을 반응시킴으로써, 상기 반도체층 및 상기 게이트 전극의 표면에 반도체 금속간 화합물층을 에피택셜 성장시키는 제 7 단계를 포함하고,
    상기 비금속 원소 분포영역에서의 상기 비금속 원소의 단위면적 당 분포량은 4×1014~4×1015cm-2인 것을 특징으로 하는 반도체장치의 제조방법.
  13. 제 11항 또는 제 12항에 있어서,
    상기 반도체층은 실리콘층이고,
    상기 비금속 원소는 산소이며,
    상기 금속막은 코발트막이고,
    상기 반도체 금속간 화합물층은 코발트 실리사이드층인 것을 특징으로 하는 반도체장치의 제조방법.
  14. 삭제
  15. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 비금속 원소 분포영역은, 상기 실리콘층의 표면으로부터 0.5㎚∼5㎚의 깊이의 범위에 분포하고 있는 것을 특징으로 하는 반도체장치의 제조방법.
  16. 제 12항에 있어서,
    상기 비금속 원소 분포영역은, 상기 실리콘층의 표면으로부터 0.5㎚∼5㎚의 깊이의 범위에 분포하고 있는 것을 특징으로 하는 반도체장치의 제조방법.
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