JP3221159B2 - 半導体装置における配線構造及び配線形成方法並びにｍｏｓ型トランジスタ - Google Patents
半導体装置における配線構造及び配線形成方法並びにｍｏｓ型トランジスタInfo
- Publication number
- JP3221159B2 JP3221159B2 JP17370293A JP17370293A JP3221159B2 JP 3221159 B2 JP3221159 B2 JP 3221159B2 JP 17370293 A JP17370293 A JP 17370293A JP 17370293 A JP17370293 A JP 17370293A JP 3221159 B2 JP3221159 B2 JP 3221159B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- single crystal
- wiring
- cosi
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置における配
線構造及び配線形成方法、並びにＭＯＳ型トランジスタ
に関する。
線構造及び配線形成方法、並びにＭＯＳ型トランジスタ
に関する。
【０００２】
【従来の技術】半導体装置の高集積化に伴い、接合深さ
は一層浅くなりつつある。半導体装置の寸法ルールが
０．１μｍレベルになると、接合領域のシート抵抗は１
ｋΩ／□以上になり、半導体素子の応答速度が遅くなる
という問題が生じる。この問題を解決する方法の１つ
に、半導体基板に形成されたソース・ドレイン領域の表
面にＣｏＳｉ2、ＴｉＳｉ2等のシリサイドを形成する方
法がある。
は一層浅くなりつつある。半導体装置の寸法ルールが
０．１μｍレベルになると、接合領域のシート抵抗は１
ｋΩ／□以上になり、半導体素子の応答速度が遅くなる
という問題が生じる。この問題を解決する方法の１つ
に、半導体基板に形成されたソース・ドレイン領域の表
面にＣｏＳｉ2、ＴｉＳｉ2等のシリサイドを形成する方
法がある。
【０００３】ソース・ドレイン領域と上層配線層とを電
気的に接続するためには接続孔を形成する必要がある。
接続孔は、ソース・ドレイン領域を被覆する絶縁層を形
成した後、ソース・ドレイン領域の上方の絶縁層に開口
部を形成し、かかる開口部を含む絶縁層上にバリア層を
形成し、更にこのバリア層上に金属配線材料を堆積させ
ることによって開口部をバリア層及び金属配線材料で埋
め込むことで形成される。バリア層は、ソース・ドレイ
ン領域と開口部内の金属配線材料との間の反応を抑制す
るために形成される。
気的に接続するためには接続孔を形成する必要がある。
接続孔は、ソース・ドレイン領域を被覆する絶縁層を形
成した後、ソース・ドレイン領域の上方の絶縁層に開口
部を形成し、かかる開口部を含む絶縁層上にバリア層を
形成し、更にこのバリア層上に金属配線材料を堆積させ
ることによって開口部をバリア層及び金属配線材料で埋
め込むことで形成される。バリア層は、ソース・ドレイ
ン領域と開口部内の金属配線材料との間の反応を抑制す
るために形成される。
【０００４】半導体装置の寸法ルールが微細化するに従
い、接続孔の径も微細化する傾向にある。その結果、開
口部内におけるバリア層のカバレッジが低下し、バリア
層のバリア性が低下するという問題がある。
い、接続孔の径も微細化する傾向にある。その結果、開
口部内におけるバリア層のカバレッジが低下し、バリア
層のバリア性が低下するという問題がある。
【０００５】ここで、従来の半導体装置の製造プロセス
の概要を、図６を参照して、以下に簡単に説明する。
の概要を、図６を参照して、以下に簡単に説明する。
【０００６】［工程−１０］半導体基板１０に、従来の
方法で素子分離領域１２及びゲート電極１４を形成す
る。
方法で素子分離領域１２及びゲート電極１４を形成す
る。
【０００７】［工程−２０］ＬＤＤ（Lightly-Doped Dr
ain）構造を形成するためにイオン注入を行い、次いで
ゲートサイドウォール１６を形成した後、イオン注入を
行いソース・ドレイン領域から成る下層導体領域１８を
形成する（図６の（Ａ）参照）。
ain）構造を形成するためにイオン注入を行い、次いで
ゲートサイドウォール１６を形成した後、イオン注入を
行いソース・ドレイン領域から成る下層導体領域１８を
形成する（図６の（Ａ）参照）。
【０００８】［工程−３０］ ソース・ドレイン領域から成る下層導体領域１８のシー
ト抵抗の低減化のために、下層導体領域１８の表面にＣ
ｏＳｉ2 シリサイド層１００を形成する（図６の（Ｂ）
参照）。そのために、全面にＣｏ層を形成した後、熱処
理を行い、下層導体領域１８中のＳｉとＣｏ層中のＣｏ
とを反応させてＣｏＳｉ2層１００を形成する。未反応
のＣｏ層は塩酸過水で選択的に除去する。
ト抵抗の低減化のために、下層導体領域１８の表面にＣ
ｏＳｉ2 シリサイド層１００を形成する（図６の（Ｂ）
参照）。そのために、全面にＣｏ層を形成した後、熱処
理を行い、下層導体領域１８中のＳｉとＣｏ層中のＣｏ
とを反応させてＣｏＳｉ2層１００を形成する。未反応
のＣｏ層は塩酸過水で選択的に除去する。
【０００９】［工程−４０］その後、全面に絶縁層２２
を形成し、更に、開口部２４を下層導体領域１８の上方
に形成する（図６の（Ｃ）参照）。
を形成し、更に、開口部２４を下層導体領域１８の上方
に形成する（図６の（Ｃ）参照）。
【００１０】［工程−５０］ 次いで、例えばスパッタ法にて開口部２４を含む絶縁層
２２上にバリア層（下からＴｉ層／ＴｉＮ層から成る）
１０２を形成し、更にタングステン層１０４をＣＶＤ法
にて全面に堆積させた後、絶縁層２２上のタングステン
層１０４及びバリア層１０２を選択的に除去して、開口
部２４内にタングステンプラグから成る接続孔２８を形
成する（図７の（Ａ）参照）。次いで、下から、Ｔｉ層
／ＴｉＯＮ層／Ａｌ−Ｓｉ層をスパッタ法にて全面に堆
積させた後、これらの層をパターニングすることによっ
て、配線１０６を形成する（図７の（Ｂ）参照）。尚、
参照番号１０６ＡはＴｉ層／ＴｉＯＮ層を示す。
２２上にバリア層（下からＴｉ層／ＴｉＮ層から成る）
１０２を形成し、更にタングステン層１０４をＣＶＤ法
にて全面に堆積させた後、絶縁層２２上のタングステン
層１０４及びバリア層１０２を選択的に除去して、開口
部２４内にタングステンプラグから成る接続孔２８を形
成する（図７の（Ａ）参照）。次いで、下から、Ｔｉ層
／ＴｉＯＮ層／Ａｌ−Ｓｉ層をスパッタ法にて全面に堆
積させた後、これらの層をパターニングすることによっ
て、配線１０６を形成する（図７の（Ｂ）参照）。尚、
参照番号１０６ＡはＴｉ層／ＴｉＯＮ層を示す。
【００１１】上記プロセスにおいて、開口部２４内に形
成するバリア層１０２はスパッタ法で形成されるため
に、開口部２４のアスペクト比が高くなるに従い、開口
部２４内のバリア層１０２のカバレッジが非常に悪くな
る。その結果、開口部２４底部のバリア層１０２の厚さ
が薄くなる。このため、ＣＶＤ法にてタングステン層１
０４を堆積させるとき、ＣＶＤ用原料ガス（ＷＦ6）中
に含まれるフッ素によってバリア層１０２が侵食され、
更には下層導体領域（ソース・ドレイン領域）１８がフ
ッ素で腐食される。その結果、接合リークの増大を招く
という問題が発生する。
成するバリア層１０２はスパッタ法で形成されるため
に、開口部２４のアスペクト比が高くなるに従い、開口
部２４内のバリア層１０２のカバレッジが非常に悪くな
る。その結果、開口部２４底部のバリア層１０２の厚さ
が薄くなる。このため、ＣＶＤ法にてタングステン層１
０４を堆積させるとき、ＣＶＤ用原料ガス（ＷＦ6）中
に含まれるフッ素によってバリア層１０２が侵食され、
更には下層導体領域（ソース・ドレイン領域）１８がフ
ッ素で腐食される。その結果、接合リークの増大を招く
という問題が発生する。
【００１２】開口部２４内におけるバリア層１０２のカ
バレッジ問題を解決する方法として、ＣＶＤ法によるＴ
ｉ層／ＴｉＮ層から成るバリア層の形成を挙げることが
できる。ＣＶＤ法を用いると、開口部２４底部における
バリア層１０２のカバレッジ問題を解決することができ
る。しかしながら、ＣＶＤ法で成膜されたＴｉＮ層は多
結晶性であるため、後の拡散工程やアニール処理工程等
の高温熱処理を半導体基板に施したとき、ＴｉＮ粒界部
がフッ素で腐食されたり、接続孔２８内の金属配線材料
がＴｉＮ粒界部を拡散して半導体基板を腐蝕するという
問題がある。即ち、多結晶性のＴｉＮ層は十分なるバリ
ア性を有しているとはいえない。
バレッジ問題を解決する方法として、ＣＶＤ法によるＴ
ｉ層／ＴｉＮ層から成るバリア層の形成を挙げることが
できる。ＣＶＤ法を用いると、開口部２４底部における
バリア層１０２のカバレッジ問題を解決することができ
る。しかしながら、ＣＶＤ法で成膜されたＴｉＮ層は多
結晶性であるため、後の拡散工程やアニール処理工程等
の高温熱処理を半導体基板に施したとき、ＴｉＮ粒界部
がフッ素で腐食されたり、接続孔２８内の金属配線材料
がＴｉＮ粒界部を拡散して半導体基板を腐蝕するという
問題がある。即ち、多結晶性のＴｉＮ層は十分なるバリ
ア性を有しているとはいえない。
【００１３】このＴｉＮ層の多結晶性に起因した問題を
解決するために、本出願人はシリコン半導体基板上に直
接単結晶ＴｉＮ層をエピタキシャル成長させることを提
案した（特願平５−６９１９７号参照）。
解決するために、本出願人はシリコン半導体基板上に直
接単結晶ＴｉＮ層をエピタキシャル成長させることを提
案した（特願平５−６９１９７号参照）。
【００１４】
【発明が解決しようとする課題】しかしながら、単純に
シリコン半導体基板上に単結晶ＴｉＮ層を形成させて
も、良好なる電気的なオーミック接合を得ることは難し
い。これは、半導体基板上には自然酸化膜が存在し、Ｔ
ｉＮ層をこの自然酸化膜上に形成しても、ＴｉＮ層は自
然酸化膜を還元できないために電気的な導通が取り難い
ことに起因する。更に、自然酸化膜が残っている場合、
ＴｉＮ層が半導体基板上でエピタキシャル成長し難いと
いう問題もある。
シリコン半導体基板上に単結晶ＴｉＮ層を形成させて
も、良好なる電気的なオーミック接合を得ることは難し
い。これは、半導体基板上には自然酸化膜が存在し、Ｔ
ｉＮ層をこの自然酸化膜上に形成しても、ＴｉＮ層は自
然酸化膜を還元できないために電気的な導通が取り難い
ことに起因する。更に、自然酸化膜が残っている場合、
ＴｉＮ層が半導体基板上でエピタキシャル成長し難いと
いう問題もある。
【００１５】これらの問題を解決するための方法とし
て、以下の方法を挙げることができる。即ち、ＴｉＮ層
を形成する前に、水素プラズマで自然酸化膜を還元す
る。これによって自然酸化膜を除去し、シリコン半導体
基板の清浄な表面を露出させる。その後、ＣＶＤ用原料
ガスを導入してＴｉＮ層をＣＶＤ法にて形成する。
て、以下の方法を挙げることができる。即ち、ＴｉＮ層
を形成する前に、水素プラズマで自然酸化膜を還元す
る。これによって自然酸化膜を除去し、シリコン半導体
基板の清浄な表面を露出させる。その後、ＣＶＤ用原料
ガスを導入してＴｉＮ層をＣＶＤ法にて形成する。
【００１６】しかし、この方法における問題点として、
ＴｉＮ層の形成前の前処理として、水素プラズマ処理に
シリコン半導体基板表面を晒す。その結果、シリコン結
晶内に水素原子が入り込み、シリコン結晶に結晶欠陥が
発生し、接合リークが増大するという問題点が挙げられ
る。
ＴｉＮ層の形成前の前処理として、水素プラズマ処理に
シリコン半導体基板表面を晒す。その結果、シリコン結
晶内に水素原子が入り込み、シリコン結晶に結晶欠陥が
発生し、接合リークが増大するという問題点が挙げられ
る。
【００１７】また、シリコン半導体基板上にＣＶＤ法で
ＴｉＮ層を形成する際、窒素プラズマ中にシリコン半導
体基板表面が晒されるために、シリコン半導体基板表面
に薄いＳｉＮ膜が形成され、コンタクト抵抗が増加する
という問題もある。
ＴｉＮ層を形成する際、窒素プラズマ中にシリコン半導
体基板表面が晒されるために、シリコン半導体基板表面
に薄いＳｉＮ膜が形成され、コンタクト抵抗が増加する
という問題もある。
【００１８】更に、この方法においては、ソース・ドレ
イン領域表面にはシリコン面が露出していることが条件
となる。従って、前述したようなソース・ドレイン領域
のシート抵抗の低減化のために、ソース・ドレイン領域
表面にシリサイド層を形成することができない。即ち、
シリサイド層上には単結晶ＴｉＮ層を形成することがで
きないという問題もある。
イン領域表面にはシリコン面が露出していることが条件
となる。従って、前述したようなソース・ドレイン領域
のシート抵抗の低減化のために、ソース・ドレイン領域
表面にシリサイド層を形成することができない。即ち、
シリサイド層上には単結晶ＴｉＮ層を形成することがで
きないという問題もある。
【００１９】従って、本発明の目的は、下層導体領域の
シート抵抗の低減を図ることができ、コンタクト抵抗や
接合リークが増大することを抑制でき、しかもバリア性
に優れた半導体装置における配線構造及びその形成方
法、並びにＭＯＳ型トランジスタを提供することにあ
る。
シート抵抗の低減を図ることができ、コンタクト抵抗や
接合リークが増大することを抑制でき、しかもバリア性
に優れた半導体装置における配線構造及びその形成方
法、並びにＭＯＳ型トランジスタを提供することにあ
る。
【００２０】
【課題を解決するための手段】上記の目的は、半導体基
板に形成された下層導体領域と、下層導体領域を被覆す
る絶縁層上に形成された上層配線層と、下層導体領域と
上層配線層とを電気的に接続する接続孔とから成る、半
導体装置における配線構造であって、接続孔の底部に
は、半導体基板側から、単結晶ＣｏＳｉ2層及び単結晶
ＴｉＮ層が形成されていることを特徴とする本発明の配
線構造によって達成することができる。
板に形成された下層導体領域と、下層導体領域を被覆す
る絶縁層上に形成された上層配線層と、下層導体領域と
上層配線層とを電気的に接続する接続孔とから成る、半
導体装置における配線構造であって、接続孔の底部に
は、半導体基板側から、単結晶ＣｏＳｉ2層及び単結晶
ＴｉＮ層が形成されていることを特徴とする本発明の配
線構造によって達成することができる。
【００２１】本発明の配線構造においては、半導体基板
はシリコン半導体基板から成ることが望ましい。また、
シリコン半導体基板の方位は（１００）であることが好
ましい。
はシリコン半導体基板から成ることが望ましい。また、
シリコン半導体基板の方位は（１００）であることが好
ましい。
【００２２】あるいは又、上記の目的は、半導体基板に
形成された下層導体領域と、下層導体領域を被覆する絶
縁層上に形成された上層配線層と、下層導体領域と上層
配線層とを電気的に接続する接続孔とから成る、半導体
装置における配線構造を形成する配線形成方法であっ
て、少なくとも接続孔の底部に、単結晶ＣｏＳｉ2層を
エピタキシャル成長させる工程、及び単結晶ＣｏＳｉ2
層上に単結晶ＴｉＮ層をエピタキシャル成長させる工程
を含むことを特徴とする本発明の配線形成方法によって
達成することができる。
形成された下層導体領域と、下層導体領域を被覆する絶
縁層上に形成された上層配線層と、下層導体領域と上層
配線層とを電気的に接続する接続孔とから成る、半導体
装置における配線構造を形成する配線形成方法であっ
て、少なくとも接続孔の底部に、単結晶ＣｏＳｉ2層を
エピタキシャル成長させる工程、及び単結晶ＣｏＳｉ2
層上に単結晶ＴｉＮ層をエピタキシャル成長させる工程
を含むことを特徴とする本発明の配線形成方法によって
達成することができる。
【００２３】本発明の配線形成方法においては、単結晶
ＴｉＮ層をエピタキシャル成長させる前の雰囲気の真空
度は１．３×１０-5Ｐａ以下であることが望ましい。更
に、単結晶ＴｉＮ層をエピタキシャル成長させる前に、
単結晶ＣｏＳｉ2層表面に形成された自然酸化膜を水素
プラズマ処理にて除去する工程を含むことが好ましい。
ＴｉＮ層をエピタキシャル成長させる前の雰囲気の真空
度は１．３×１０-5Ｐａ以下であることが望ましい。更
に、単結晶ＴｉＮ層をエピタキシャル成長させる前に、
単結晶ＣｏＳｉ2層表面に形成された自然酸化膜を水素
プラズマ処理にて除去する工程を含むことが好ましい。
【００２４】更には、上記の目的は、半導体基板に形成
されたソース・ドレイン領域と、ソース・ドレイン領域
を被覆する絶縁層上に形成された上層配線層と、ソース
・ドレイン領域と上層配線層とを電気的に接続する接続
孔とから成る配線構造を有するＭＯＳ型トランジスタで
あって、接続孔の底部には、半導体基板側から、単結晶
ＣｏＳｉ2層及び単結晶ＴｉＮ層が形成されていること
を特徴とする本発明のＭＯＳ型トランジスタによって達
成することができる。
されたソース・ドレイン領域と、ソース・ドレイン領域
を被覆する絶縁層上に形成された上層配線層と、ソース
・ドレイン領域と上層配線層とを電気的に接続する接続
孔とから成る配線構造を有するＭＯＳ型トランジスタで
あって、接続孔の底部には、半導体基板側から、単結晶
ＣｏＳｉ2層及び単結晶ＴｉＮ層が形成されていること
を特徴とする本発明のＭＯＳ型トランジスタによって達
成することができる。
【００２５】
【作用】本発明においては、少なくとも接続孔の底部に
単結晶ＣｏＳｉ2層が形成されており、下層導体領域の
低シート抵抗化を図ることができる。また、単結晶Ｃｏ
Ｓｉ2層の上には、バリア性に優れた単結晶ＴｉＮ層が
形成されている。ＴｉＮ層を形成する前に水素プラズマ
処理によって自然酸化膜を除去する際、既にＣｏＳｉ2
層が形成されているので、シリコン結晶内に水素原子が
入り込むことを抑制することができる。更には、ＴｉＮ
層の形成の際、窒素プラズマにシリコン半導体基板表面
が晒されることがなく、ＳｉＮ膜の形成を防止すること
ができる。
単結晶ＣｏＳｉ2層が形成されており、下層導体領域の
低シート抵抗化を図ることができる。また、単結晶Ｃｏ
Ｓｉ2層の上には、バリア性に優れた単結晶ＴｉＮ層が
形成されている。ＴｉＮ層を形成する前に水素プラズマ
処理によって自然酸化膜を除去する際、既にＣｏＳｉ2
層が形成されているので、シリコン結晶内に水素原子が
入り込むことを抑制することができる。更には、ＴｉＮ
層の形成の際、窒素プラズマにシリコン半導体基板表面
が晒されることがなく、ＳｉＮ膜の形成を防止すること
ができる。
【００２６】従来、ＣｏＳｉ2は、（１１１）シリコン
半導体基板上にエピタキシャル成長することが知られて
いる。しかしながら、通常のＭＯＳ型トランジスタの作
製においては、（１００）シリコン半導体基板が多く用
いられている。（１００）シリコン半導体基板上にＣｏ
Ｓｉ2をエピタキシャル成長させるためには、予め半導
体基板上にＣｏ層／Ｔｉ層の２層を成膜する。その後、
これらの２層に熱処理を加えると、単結晶ＣｏＳｉ2層
／Ｓｉ構造を得ることができる。この際、単結晶ＣｏＳ
ｉ2層の表面にはＴｉＯx層が形成される。
半導体基板上にエピタキシャル成長することが知られて
いる。しかしながら、通常のＭＯＳ型トランジスタの作
製においては、（１００）シリコン半導体基板が多く用
いられている。（１００）シリコン半導体基板上にＣｏ
Ｓｉ2をエピタキシャル成長させるためには、予め半導
体基板上にＣｏ層／Ｔｉ層の２層を成膜する。その後、
これらの２層に熱処理を加えると、単結晶ＣｏＳｉ2層
／Ｓｉ構造を得ることができる。この際、単結晶ＣｏＳ
ｉ2層の表面にはＴｉＯx層が形成される。
【００２７】この単結晶ＣｏＳｉ2層の上に単結晶Ｔｉ
Ｎ層をエピタキシャル成長させるためには、ＴｉＮ層を
成膜させる装置内で水素プラズマ処理を行い、単結晶Ｃ
ｏＳｉ2層表面のＴｉＯxを還元して除去する必要があ
る。そして、引き続き、単結晶ＴｉＮ層をＣＶＤ法で連
続的に成膜することによって、単結晶ＴｉＮ層／単結晶
ＣｏＳｉ2層／Ｓｉ構造を得ることができる。
Ｎ層をエピタキシャル成長させるためには、ＴｉＮ層を
成膜させる装置内で水素プラズマ処理を行い、単結晶Ｃ
ｏＳｉ2層表面のＴｉＯxを還元して除去する必要があ
る。そして、引き続き、単結晶ＴｉＮ層をＣＶＤ法で連
続的に成膜することによって、単結晶ＴｉＮ層／単結晶
ＣｏＳｉ2層／Ｓｉ構造を得ることができる。
【００２８】ここで、単結晶ＴｉＮ層をエピタキシャル
成長させるためには、成膜前の真空度も重要な要素とな
る。気体運動論によると、温度Ｔ゜Ｋ、圧力Ｐ（toor）
の雰囲気において単位面積（１ｃｍ2）に分子量Ｍの分
子が毎秒衝突する数Ｎは、 Ｎ＝２．８９×１０22Ｐ（ＭＴ）-1/2ｃｍ-2ｓ-1 ・・・式（１） で表わすことができる。
成長させるためには、成膜前の真空度も重要な要素とな
る。気体運動論によると、温度Ｔ゜Ｋ、圧力Ｐ（toor）
の雰囲気において単位面積（１ｃｍ2）に分子量Ｍの分
子が毎秒衝突する数Ｎは、 Ｎ＝２．８９×１０22Ｐ（ＭＴ）-1/2ｃｍ-2ｓ-1 ・・・式（１） で表わすことができる。
【００２９】単結晶ＴｉＮ層成膜装置のチャンバー内に
おける、ＣＶＤ原料ガス導入前の真空度が０．１３３Ｐ
ａ（１×１０-3toor）の場合、式（１）から、例えば、
室温（２５゜Ｃ）において、酸素分子は、シリコン半導
体基板１ｃｍ2当り、３．０×１０17個／秒衝突する。
おける、ＣＶＤ原料ガス導入前の真空度が０．１３３Ｐ
ａ（１×１０-3toor）の場合、式（１）から、例えば、
室温（２５゜Ｃ）において、酸素分子は、シリコン半導
体基板１ｃｍ2当り、３．０×１０17個／秒衝突する。
【００３０】分子間距離は０．２４ｎｍ（原子間距離＋
原子直径）程度である。従って、単位面積（１ｃｍ2）
内の１レイヤー当り、（０．０１／０．２４×１０ -9 ）
2＝１．７４×１０15個／ｃｍ2の酸素分子が存在する。
半導体基板に衝突する酸素分子の全てが単結晶ＣｏＳｉ
2層の表面に吸着すると仮定すると、１．７４×１０15
／３．０×１０17＝約０．００５８秒で１レイヤーの酸
素分子層が形成される。
原子直径）程度である。従って、単位面積（１ｃｍ2）
内の１レイヤー当り、（０．０１／０．２４×１０ -9 ）
2＝１．７４×１０15個／ｃｍ2の酸素分子が存在する。
半導体基板に衝突する酸素分子の全てが単結晶ＣｏＳｉ
2層の表面に吸着すると仮定すると、１．７４×１０15
／３．０×１０17＝約０．００５８秒で１レイヤーの酸
素分子層が形成される。
【００３１】１０レイヤーのＴｉＮを１分間で成長させ
るとすれば、この間、半導体基板表面を清浄な状態に保
つ必要がある。そのためには、１分間以上の間、半導体
基板表面に酸素分子層を１レイヤーも形成させないレベ
ルの真空度に成膜装置のチャンバーを保つ必要がある。
言い換えれば、酸素分子層が１レイヤー形成されるのに
要する時間を１分間以上とする必要がある。式（１）か
ら、１秒間に２．９×１０13個／秒以下の酸素分子が単
結晶ＣｏＳｉ2層に衝突するような真空度が必要とな
る。即ち、１．３×１０-5Ｐａ以下の真空度を保てば清
浄な半導体基板表面上に単結晶ＴｉＮ層を形成できるこ
とになる。
るとすれば、この間、半導体基板表面を清浄な状態に保
つ必要がある。そのためには、１分間以上の間、半導体
基板表面に酸素分子層を１レイヤーも形成させないレベ
ルの真空度に成膜装置のチャンバーを保つ必要がある。
言い換えれば、酸素分子層が１レイヤー形成されるのに
要する時間を１分間以上とする必要がある。式（１）か
ら、１秒間に２．９×１０13個／秒以下の酸素分子が単
結晶ＣｏＳｉ2層に衝突するような真空度が必要とな
る。即ち、１．３×１０-5Ｐａ以下の真空度を保てば清
浄な半導体基板表面上に単結晶ＴｉＮ層を形成できるこ
とになる。
【００３２】
【実施例】以下、図面を参照して、実施例に基づき本発
明を説明する。尚、実施例１においては、接続孔の底部
にエピタキシャル成長法にて単結晶ＴｉＮ層を形成して
いる。また、実施例２及び実施例３においては、ソース
・ドレイン領域にエピタキシャル成長法にて単結晶Ｔｉ
Ｎ層を形成している。
明を説明する。尚、実施例１においては、接続孔の底部
にエピタキシャル成長法にて単結晶ＴｉＮ層を形成して
いる。また、実施例２及び実施例３においては、ソース
・ドレイン領域にエピタキシャル成長法にて単結晶Ｔｉ
Ｎ層を形成している。
【００３３】（実施例１）実施例１は、ＭＯＳ型トラン
ジスタの製造に本発明の配線構造及び配線形成方法を適
用した例である。
ジスタの製造に本発明の配線構造及び配線形成方法を適
用した例である。
【００３４】実施例１の配線構造は、図１に模式的な一
部断面図を示すように、半導体基板１０に形成された下
層導体領域１８と、下層導体領域１８を被覆する絶縁層
２２Ａ，２２Ｂ上に形成された上層配線層３２と、下層
導体領域１８と上層配線層３２とを電気的に接続する接
続孔２８とから成る。そして、接続孔２８の底部には、
半導体基板側から、単結晶ＣｏＳｉ2層２０及び単結晶
ＴｉＮ層２６が形成されていることを特徴とする。下層
導体領域１８は、具体的にはソース・ドレイン領域であ
る。半導体基板１０はシリコン半導体基板から成り、そ
の方位は（１００）である。図１中、参照番号１２は素
子分離領域、参照番号１４はゲート電極、参照番号３０
はバリア層である。
部断面図を示すように、半導体基板１０に形成された下
層導体領域１８と、下層導体領域１８を被覆する絶縁層
２２Ａ，２２Ｂ上に形成された上層配線層３２と、下層
導体領域１８と上層配線層３２とを電気的に接続する接
続孔２８とから成る。そして、接続孔２８の底部には、
半導体基板側から、単結晶ＣｏＳｉ2層２０及び単結晶
ＴｉＮ層２６が形成されていることを特徴とする。下層
導体領域１８は、具体的にはソース・ドレイン領域であ
る。半導体基板１０はシリコン半導体基板から成り、そ
の方位は（１００）である。図１中、参照番号１２は素
子分離領域、参照番号１４はゲート電極、参照番号３０
はバリア層である。
【００３５】図１に示した実施例１の配線構造の形成方
法を、図２及び図３を参照して、以下説明する。
法を、図２及び図３を参照して、以下説明する。
【００３６】［工程−１００］先ず、方位（１００）を
有するシリコン半導体基板１０上に、従来の方法に基づ
き、素子分離領域１２及びゲート電極１４を形成する。
次いで、ＬＤＤ構造を形成するためにイオン注入を行
う。その後、ゲートサイドウォール１６を形成するため
に、全面にＳｉＯ2膜をＣＶＤ法にて形成する。ＳｉＯ2
膜の形成条件を、例えば以下のとおりとすることができ
る。 使用ガス ： ＳｉＨ4／Ｏ2／Ｎ2＝２５０／２５０／
１００sccm 温度 ： ４２０゜Ｃ 圧力 ： １３．３Ｐａ 膜厚 ： ０．２５μｍ
有するシリコン半導体基板１０上に、従来の方法に基づ
き、素子分離領域１２及びゲート電極１４を形成する。
次いで、ＬＤＤ構造を形成するためにイオン注入を行
う。その後、ゲートサイドウォール１６を形成するため
に、全面にＳｉＯ2膜をＣＶＤ法にて形成する。ＳｉＯ2
膜の形成条件を、例えば以下のとおりとすることができ
る。 使用ガス ： ＳｉＨ4／Ｏ2／Ｎ2＝２５０／２５０／
１００sccm 温度 ： ４２０゜Ｃ 圧力 ： １３．３Ｐａ 膜厚 ： ０．２５μｍ
【００３７】その後、例えば以下の条件でＳｉＯ2膜を
全面エッチバックして、ゲート電極１４の側壁にゲート
サイドウォール１６を形成する。 使用ガス ： Ｃ4Ｆ8＝５０sccm ＲＦパワー： １２００Ｗ 圧力 ： ２Ｐａ
全面エッチバックして、ゲート電極１４の側壁にゲート
サイドウォール１６を形成する。 使用ガス ： Ｃ4Ｆ8＝５０sccm ＲＦパワー： １２００Ｗ 圧力 ： ２Ｐａ
【００３８】次いで、ソース・ドレイン領域を形成のた
めの不純物イオン注入を例えば以下の条件で行い、ソー
ス・ドレイン領域から成る下層導体領域１８を形成する
（図２の（Ａ）参照）。 ［Ｎチャネル形成の場合］ イオン種 ： Ａｓ ２０ＫｅＶ ５×１０15／ｃｍ2 ［Ｐチャネル形成の場合］ イオン種 ： ＢＦ2 ２０ＫｅＶ ３×１０15／ｃｍ2
めの不純物イオン注入を例えば以下の条件で行い、ソー
ス・ドレイン領域から成る下層導体領域１８を形成する
（図２の（Ａ）参照）。 ［Ｎチャネル形成の場合］ イオン種 ： Ａｓ ２０ＫｅＶ ５×１０15／ｃｍ2 ［Ｐチャネル形成の場合］ イオン種 ： ＢＦ2 ２０ＫｅＶ ３×１０15／ｃｍ2
【００３９】［工程−１１０］次に、ソース・ドレイン
領域から成る下層導体領域１８の表面に単結晶ＣｏＳｉ
2層２０を形成する。そのために、先ず、例えば以下の
条件でスパッタ法にて全面に厚さ５ｎｍのＴｉ層を形成
する。 プロセスガス ： Ａｒ＝１００sccm パワー ： １ｋＷ 成膜温度 ： １５０゜Ｃ 圧力 ： ０．４７Ｐａ
領域から成る下層導体領域１８の表面に単結晶ＣｏＳｉ
2層２０を形成する。そのために、先ず、例えば以下の
条件でスパッタ法にて全面に厚さ５ｎｍのＴｉ層を形成
する。 プロセスガス ： Ａｒ＝１００sccm パワー ： １ｋＷ 成膜温度 ： １５０゜Ｃ 圧力 ： ０．４７Ｐａ
【００４０】更に、連続してＣｏ層をスパッタ法にて、
例えば以下の条件で形成する。 プロセスガス ： Ａｒ＝１００sccm パワー ： ３ｋＷ 成膜温度 ： １５０゜Ｃ 圧力 ： ０．４７Ｐａ
例えば以下の条件で形成する。 プロセスガス ： Ａｒ＝１００sccm パワー ： ３ｋＷ 成膜温度 ： １５０゜Ｃ 圧力 ： ０．４７Ｐａ
【００４１】その後、シリサイド化反応によりＣｏ層か
ら単結晶ＣｏＳｉ2層２０を形成するために、熱処理を
行う。熱処理の条件を、例えば、窒素ガス（１気圧）雰
囲気中で、６００゜Ｃ×６０秒とする。これによって、
Ｃｏと半導体基板中のＳｉとが反応して、ＣｏＳｉXが
形成される。その後、塩酸と過酸化水素水と純水の混合
溶液に１０分間半導体基板全体を浸漬することによっ
て、未反応のＴｉ及びＣｏを選択的に除去する。その
後、例えば、窒素ガス（１気圧）雰囲気中で、８５０゜
Ｃ×６０秒の熱処理を行い、ＣｏＳｉXを安定なＣｏＳ
ｉ2とする。こうして、ソース・ドレイン領域から成る
下層導体領域１８の表面にＣｏＳｉ2層２０が形成され
る（図２の（Ｂ）参照）。尚、ＣｏＳｉ2層２０が形成
される際、その表面にはＴｉＯ x から成る自然酸化膜
（図示せず）が形成されるが、この自然酸化膜は後の水
素プラズマ処理工程によって除去する。
ら単結晶ＣｏＳｉ2層２０を形成するために、熱処理を
行う。熱処理の条件を、例えば、窒素ガス（１気圧）雰
囲気中で、６００゜Ｃ×６０秒とする。これによって、
Ｃｏと半導体基板中のＳｉとが反応して、ＣｏＳｉXが
形成される。その後、塩酸と過酸化水素水と純水の混合
溶液に１０分間半導体基板全体を浸漬することによっ
て、未反応のＴｉ及びＣｏを選択的に除去する。その
後、例えば、窒素ガス（１気圧）雰囲気中で、８５０゜
Ｃ×６０秒の熱処理を行い、ＣｏＳｉXを安定なＣｏＳ
ｉ2とする。こうして、ソース・ドレイン領域から成る
下層導体領域１８の表面にＣｏＳｉ2層２０が形成され
る（図２の（Ｂ）参照）。尚、ＣｏＳｉ2層２０が形成
される際、その表面にはＴｉＯ x から成る自然酸化膜
（図示せず）が形成されるが、この自然酸化膜は後の水
素プラズマ処理工程によって除去する。
【００４２】［工程−１２０］その後、全面にＳｉＯ2
から成る絶縁層２２Ａを例えば、ＴＥＯＳを用いたＣＶ
Ｄ法にて形成する。絶縁層２２Ａの形成条件を、例え
ば、 使用ガス ： ＴＥＯＳ＝５０sccm 圧力 ： ４０Ｐａ 温度 ： ７２０゜Ｃ 膜厚 ： ４００ｎｍ とすることができる。更に、絶縁層２２Ａの上に更にＢ
ＰＳＧから成る絶縁層２２Ｂを、例えば以下の条件にて
形成する。 使用ガス ： ＳｉＨ4／ＰＨ3／Ｂ2Ｈ6／Ｏ2／Ｎ2＝８
０／７／７／１０００／３２０００sccm 温度 ： ４００゜Ｃ 圧力 ： １．０×１０5Ｐａ 膜厚 ： ５００ｎｍ
から成る絶縁層２２Ａを例えば、ＴＥＯＳを用いたＣＶ
Ｄ法にて形成する。絶縁層２２Ａの形成条件を、例え
ば、 使用ガス ： ＴＥＯＳ＝５０sccm 圧力 ： ４０Ｐａ 温度 ： ７２０゜Ｃ 膜厚 ： ４００ｎｍ とすることができる。更に、絶縁層２２Ａの上に更にＢ
ＰＳＧから成る絶縁層２２Ｂを、例えば以下の条件にて
形成する。 使用ガス ： ＳｉＨ4／ＰＨ3／Ｂ2Ｈ6／Ｏ2／Ｎ2＝８
０／７／７／１０００／３２０００sccm 温度 ： ４００゜Ｃ 圧力 ： １．０×１０5Ｐａ 膜厚 ： ５００ｎｍ
【００４３】次いで、熱処理を施して絶縁層の表面を平
坦化した後、絶縁層２２Ａ，２２Ｂにレジストパターニ
ングを行い、次いでドライエッチング法にて絶縁層２２
Ａ，２２Ｂに開口部２４を形成する（図２の（Ｃ）参
照）。ドライエッチングの条件を、例えば以下のとおり
とすることができる。 使用ガス ： Ｃ4Ｆ8＝５０sccm ＲＦパワー ： １２００Ｗ 圧力 ： ２Ｐａ
坦化した後、絶縁層２２Ａ，２２Ｂにレジストパターニ
ングを行い、次いでドライエッチング法にて絶縁層２２
Ａ，２２Ｂに開口部２４を形成する（図２の（Ｃ）参
照）。ドライエッチングの条件を、例えば以下のとおり
とすることができる。 使用ガス ： Ｃ4Ｆ8＝５０sccm ＲＦパワー ： １２００Ｗ 圧力 ： ２Ｐａ
【００４４】その後、イオン注入を行うことにより、接
合領域を形成する。イオン注入の条件を、以下に例示す
る。 ［Ｎチャネルを形成する場合］ イオン種 ： Ａｓ ２０ＫｅＶ ５×１０15／ｃｍ2 ［Ｐチャネルを形成する場合］ イオン種 ： ＢＦ2 ２０ＫｅＶ ３×１０15／ｃｍ2 次いで、１０５０゜Ｃ×５秒の活性化アニールを行う。
合領域を形成する。イオン注入の条件を、以下に例示す
る。 ［Ｎチャネルを形成する場合］ イオン種 ： Ａｓ ２０ＫｅＶ ５×１０15／ｃｍ2 ［Ｐチャネルを形成する場合］ イオン種 ： ＢＦ2 ２０ＫｅＶ ３×１０15／ｃｍ2 次いで、１０５０゜Ｃ×５秒の活性化アニールを行う。
【００４５】［工程−１３０］次に開口部２４の底部に
単結晶ＴｉＮ層２６を形成する。そのために、先ず、
［工程−１１０］までの処理が行われた基板をＥＣＲＣ
ＶＤ装置に搬入する。ここで、ＥＣＲＣＶＤ装置は、単
結晶ＴｉＮ層をエピタキシャル成長させる前の雰囲気の
真空度が１．３×１０-5Ｐａ以下となるような装置を使
用する。ＥＣＲＣＶＤ装置に基板を搬入した後、開口部
２４の底部に露出したＣｏＳｉ2層２０の表面に存在す
る自然酸化膜等を、例えば以下の条件の水素プラズマ処
理によって還元し、除去する。 使用ガス ： Ｈ2／Ａｒ＝２６／６０sccm マイクロ波パワー： ２．８ｋＷ
単結晶ＴｉＮ層２６を形成する。そのために、先ず、
［工程−１１０］までの処理が行われた基板をＥＣＲＣ
ＶＤ装置に搬入する。ここで、ＥＣＲＣＶＤ装置は、単
結晶ＴｉＮ層をエピタキシャル成長させる前の雰囲気の
真空度が１．３×１０-5Ｐａ以下となるような装置を使
用する。ＥＣＲＣＶＤ装置に基板を搬入した後、開口部
２４の底部に露出したＣｏＳｉ2層２０の表面に存在す
る自然酸化膜等を、例えば以下の条件の水素プラズマ処
理によって還元し、除去する。 使用ガス ： Ｈ2／Ａｒ＝２６／６０sccm マイクロ波パワー： ２．８ｋＷ
【００４６】次に、ＥＣＲＣＶＤ法にて単結晶ＴｉＮ層
２６を形成する。単結晶ＴｉＮ層２６の形成条件を、例
えば以下のとおりとすることができる。尚、第１成膜段
階において単結晶ＣｏＳｉ2層２０の表面にＴｉＮの核
を形成し、第２成膜段階において、この核から単結晶Ｔ
ｉＮを成長させる。第１成膜段階においては、単結晶Ｔ
ｉＮを１０モノレイヤー／分又はそれ以下の成長速度で
エピタキシャル成長させることが望ましい。第１成膜段
階を設けることによって第２成膜段階における単結晶Ｔ
ｉＮ層の成長速度を早くすることができる。 ［第１成膜段階の条件］ 使用ガス ： ＴｉＣｌ4／Ｈ2／Ｎ2＝２／２．６／０．８sccm 温度 ： ７５０゜Ｃ 膜厚 ： ０．５ｎｍ 圧力 ： ６．６×１０-4Ｐａ マイクロ波パワー： ２．８ｋＷ ［第２成膜段階の条件］ 使用ガス ： ＴｉＣｌ4／Ｈ2／Ｎ2＝２０／２６／８sccm 温度 ： ７５０゜Ｃ 膜厚 ： ７０ｎｍ 圧力 ： ０．１２Ｐａ マイクロ波パワー： ２．８ｋＷ これによって、エピタキシャル成長した単結晶ＴｉＮ層
２６が開口部２４の底部を含む絶縁層２２Ｂの全面に形
成される（図３の（Ａ）参照）。尚、実施例１において
は、第１成膜段階における成膜時の温度は７００〜１２
５０゜Ｃとすることが望ましい。尚、単結晶ＴｉＮ層の
形成条件によっては、単結晶ＴｉＮ層２６が絶縁層２２
Ｂ上で完全なるエピタキシャル成長しない場合がある
が、本発明の目的を十分達成することができるので、差
し支えない。
２６を形成する。単結晶ＴｉＮ層２６の形成条件を、例
えば以下のとおりとすることができる。尚、第１成膜段
階において単結晶ＣｏＳｉ2層２０の表面にＴｉＮの核
を形成し、第２成膜段階において、この核から単結晶Ｔ
ｉＮを成長させる。第１成膜段階においては、単結晶Ｔ
ｉＮを１０モノレイヤー／分又はそれ以下の成長速度で
エピタキシャル成長させることが望ましい。第１成膜段
階を設けることによって第２成膜段階における単結晶Ｔ
ｉＮ層の成長速度を早くすることができる。 ［第１成膜段階の条件］ 使用ガス ： ＴｉＣｌ4／Ｈ2／Ｎ2＝２／２．６／０．８sccm 温度 ： ７５０゜Ｃ 膜厚 ： ０．５ｎｍ 圧力 ： ６．６×１０-4Ｐａ マイクロ波パワー： ２．８ｋＷ ［第２成膜段階の条件］ 使用ガス ： ＴｉＣｌ4／Ｈ2／Ｎ2＝２０／２６／８sccm 温度 ： ７５０゜Ｃ 膜厚 ： ７０ｎｍ 圧力 ： ０．１２Ｐａ マイクロ波パワー： ２．８ｋＷ これによって、エピタキシャル成長した単結晶ＴｉＮ層
２６が開口部２４の底部を含む絶縁層２２Ｂの全面に形
成される（図３の（Ａ）参照）。尚、実施例１において
は、第１成膜段階における成膜時の温度は７００〜１２
５０゜Ｃとすることが望ましい。尚、単結晶ＴｉＮ層の
形成条件によっては、単結晶ＴｉＮ層２６が絶縁層２２
Ｂ上で完全なるエピタキシャル成長しない場合がある
が、本発明の目的を十分達成することができるので、差
し支えない。
【００４７】［工程−１４０］その後、金属配線材料を
開口部２４内に埋め込み、接続孔２８を形成する。実施
例１においては、金属配線材料としてタングステン
（Ｗ）を使用した。即ち、例えば以下の条件のＣＶＤ法
にて、タングステンを単結晶ＴｉＮ層２６の上に堆積さ
せる。絶縁層２２Ｂ上のタングステン層の厚さを４００
ｎｍとした。 使用ガス ： ＷＦ6／Ｈ2＝９５／５５０sccm 温度 ： ４５０゜Ｃ 圧力 ： １．１×１０4Ｐａ
開口部２４内に埋め込み、接続孔２８を形成する。実施
例１においては、金属配線材料としてタングステン
（Ｗ）を使用した。即ち、例えば以下の条件のＣＶＤ法
にて、タングステンを単結晶ＴｉＮ層２６の上に堆積さ
せる。絶縁層２２Ｂ上のタングステン層の厚さを４００
ｎｍとした。 使用ガス ： ＷＦ6／Ｈ2＝９５／５５０sccm 温度 ： ４５０゜Ｃ 圧力 ： １．１×１０4Ｐａ
【００４８】次いで、エッチバックを行い、絶縁層２２
Ｂ上のタングステン層及び単結晶ＴｉＮ層２６を除去
し、開口部２４内のみにタングステン層及び単結晶Ｔｉ
Ｎ層２６を残す。こうして接続孔２８が完成する（図３
の（Ｂ）参照）。尚、エッチバックの条件を以下に例示
する。 使用ガス ： ＳＦ6＝５０sccm マイクロ波パワー： ８５０Ｗ ＲＦパワー ： １５０Ｗ 圧力 ： １．３３Ｐａ
Ｂ上のタングステン層及び単結晶ＴｉＮ層２６を除去
し、開口部２４内のみにタングステン層及び単結晶Ｔｉ
Ｎ層２６を残す。こうして接続孔２８が完成する（図３
の（Ｂ）参照）。尚、エッチバックの条件を以下に例示
する。 使用ガス ： ＳＦ6＝５０sccm マイクロ波パワー： ８５０Ｗ ＲＦパワー ： １５０Ｗ 圧力 ： １．３３Ｐａ
【００４９】［工程−１５０］その後、スパッタ法にて
バリア層３０及び上層配線層３２を形成する。実施例１
においては、バリア層３０は、下からＴｉ層（厚さ３０
ｎｍ）／ＴｉＯＮ層（厚さ７０ｎｍ）の２層構造であ
る。また、上層配線層３２はＡｌ−１％Ｓｉ（厚さ５０
０ｎｍ）から成る。各層のスパッタ条件を、以下に例示
する。 ［Ｔｉ成膜条件］ プロセスガス ： Ａｒ＝１００sccm パワー ： ４ｋＷ 成膜温度 ： １５０゜Ｃ 圧力 ： ０．４７Ｐａ ［ＴｉＯＮ成膜条件］ プロセスガス ： Ａｒ／Ｎ2−６％Ｏ2＝４０／７０sc
cm パワー ： ５ｋＷ 圧力 ： ０．４７Ｐａ ［Ａｌ−１％Ｓｉ成膜条件］ プロセスガス ： Ａｒ＝４０sccm パワー ： ２２．５ｋＷ 成膜温度 ： １５０゜Ｃ 圧力 ： ０．４７Ｐａ
バリア層３０及び上層配線層３２を形成する。実施例１
においては、バリア層３０は、下からＴｉ層（厚さ３０
ｎｍ）／ＴｉＯＮ層（厚さ７０ｎｍ）の２層構造であ
る。また、上層配線層３２はＡｌ−１％Ｓｉ（厚さ５０
０ｎｍ）から成る。各層のスパッタ条件を、以下に例示
する。 ［Ｔｉ成膜条件］ プロセスガス ： Ａｒ＝１００sccm パワー ： ４ｋＷ 成膜温度 ： １５０゜Ｃ 圧力 ： ０．４７Ｐａ ［ＴｉＯＮ成膜条件］ プロセスガス ： Ａｒ／Ｎ2−６％Ｏ2＝４０／７０sc
cm パワー ： ５ｋＷ 圧力 ： ０．４７Ｐａ ［Ａｌ−１％Ｓｉ成膜条件］ プロセスガス ： Ａｒ＝４０sccm パワー ： ２２．５ｋＷ 成膜温度 ： １５０゜Ｃ 圧力 ： ０．４７Ｐａ
【００５０】その後、レジストパターニング及びドライ
エッチングを行い、上層配線層３２及びバリア層３０を
所望の配線パターン形状とする。ドライエッチングの条
件を以下に例示する。 使用ガス ： ＢＣｌ3／Ｃｌ2＝６０／９０sccm マイクロ波パワー： １０００Ｗ ＲＦパワー ： ５０Ｗ 圧力 ： ０．０１６Ｐａ
エッチングを行い、上層配線層３２及びバリア層３０を
所望の配線パターン形状とする。ドライエッチングの条
件を以下に例示する。 使用ガス ： ＢＣｌ3／Ｃｌ2＝６０／９０sccm マイクロ波パワー： １０００Ｗ ＲＦパワー ： ５０Ｗ 圧力 ： ０．０１６Ｐａ
【００５１】こうして、図１に示す配線構造を形成する
ことができる。ソース・ドレイン領域から成る下層導体
領域１８の表面には単結晶ＣｏＳｉ2層２０が形成され
ており、下層導体領域１８の低シート抵抗化を図ること
ができる。また、単結晶ＣｏＳｉ2層２０の上には、バ
リア性に優れた単結晶ＴｉＮ層２６が形成されている。
単結晶ＴｉＮ層２６を形成する前に水素プラズマ処理に
よって自然酸化膜等を除去する際、既にＣｏＳｉ2層２
０が形成されているので、シリコン結晶内に水素原子が
入り込むことを抑制することができる。更には、単結晶
ＴｉＮ層２６の形成の際、窒素プラズマにシリコン半導
体基板表面が晒されることがなく、ＳｉＮ膜の形成を防
止することができる。
ことができる。ソース・ドレイン領域から成る下層導体
領域１８の表面には単結晶ＣｏＳｉ2層２０が形成され
ており、下層導体領域１８の低シート抵抗化を図ること
ができる。また、単結晶ＣｏＳｉ2層２０の上には、バ
リア性に優れた単結晶ＴｉＮ層２６が形成されている。
単結晶ＴｉＮ層２６を形成する前に水素プラズマ処理に
よって自然酸化膜等を除去する際、既にＣｏＳｉ2層２
０が形成されているので、シリコン結晶内に水素原子が
入り込むことを抑制することができる。更には、単結晶
ＴｉＮ層２６の形成の際、窒素プラズマにシリコン半導
体基板表面が晒されることがなく、ＳｉＮ膜の形成を防
止することができる。
【００５２】（実施例２）実施例１においては、単結晶
ＴｉＮ層２６は開口部２４の底部において単結晶ＣｏＳ
ｉ2層２０と接している。これに対して、実施例２にお
いては、単結晶ＴｉＮ層は単結晶ＣｏＳｉ2層の上に全
面に形成される。また、実施例１においては、開口部２
４内にタングステンを埋め込んで接続孔２８を形成し
た。これに対して、実施例２においては、上層配線層を
アルミニウム系配線材料のスパッタリングにて形成する
際、併せて開口部２４内をアルミニウム系配線材料で埋
め込み接続孔２８を形成する。
ＴｉＮ層２６は開口部２４の底部において単結晶ＣｏＳ
ｉ2層２０と接している。これに対して、実施例２にお
いては、単結晶ＴｉＮ層は単結晶ＣｏＳｉ2層の上に全
面に形成される。また、実施例１においては、開口部２
４内にタングステンを埋め込んで接続孔２８を形成し
た。これに対して、実施例２においては、上層配線層を
アルミニウム系配線材料のスパッタリングにて形成する
際、併せて開口部２４内をアルミニウム系配線材料で埋
め込み接続孔２８を形成する。
【００５３】［工程−２００］先ず、方位（１００）を
有するシリコン半導体基板１０上に、従来の方法に基づ
き、素子分離領域１２及びゲート電極１４を形成し、次
いで、ＬＤＤ構造の形成、ゲートサイドウォール１６の
形成、ソース・ドレイン領域から成る下層導体領域１８
の形成を行う。これらの形成条件は、実施例１の［工程
−１００］と同様とすることができる。
有するシリコン半導体基板１０上に、従来の方法に基づ
き、素子分離領域１２及びゲート電極１４を形成し、次
いで、ＬＤＤ構造の形成、ゲートサイドウォール１６の
形成、ソース・ドレイン領域から成る下層導体領域１８
の形成を行う。これらの形成条件は、実施例１の［工程
−１００］と同様とすることができる。
【００５４】［工程−２１０］次に、ソース・ドレイン
領域から成る下層導体領域１８の表面に単結晶ＣｏＳｉ
2層２０を形成する。この工程も、実施例１の［工程−
１１０］と同様とすることができる。
領域から成る下層導体領域１８の表面に単結晶ＣｏＳｉ
2層２０を形成する。この工程も、実施例１の［工程−
１１０］と同様とすることができる。
【００５５】［工程−２２０］ その後、単結晶ＣｏＳｉ2層２０の上に単結晶ＴｉＮ層
４０を形成する。そのために、先ず、実施例１の［工程
−１３０］にて説明した水素プラズマ処理を行い、単結
晶ＣｏＳｉ2層２０の表面に形成された自然酸化膜等を
除去する。次に、ＥＣＲＣＶＤ法によって単結晶ＴｉＮ
層４０を単結晶ＣｏＳｉ2層２０上のみに選択的に形成
する。成膜時の温度を実施例１の［工程−１３０］より
も低くすることによって、単結晶ＴｉＮ層４０は単結晶
ＣｏＳｉ2層２０上のみに選択的に形成される。成膜時
に基板バイアスを印加することによりＴｉＮの単結晶化
を一層促進させることが望ましい。単結晶ＴｉＮ層４０
の形成条件を、例えば以下のとおりとすることができ
る。尚、第１成膜段階においてＣｏＳｉ2層２０の表面
にＴｉＮの核を形成し、第２成膜段階において、この核
から単結晶ＴｉＮを成長させる。 ［第１成膜段階の条件］ 使用ガス ： ＴｉＣｌ4／Ｈ2／Ｎ2＝２／２．６／０．８sccm 温度 ： ３００゜Ｃ 膜厚 ： ０．５ｎｍ 圧力 ： ６．６×１０-4Ｐａ マイクロ波パワー： ２．８ｋＷ ［第２成膜段階の条件］ 使用ガス ： ＴｉＣｌ4／Ｈ2／Ｎ2＝２０／２６／８sccm 温度 ： ３００゜Ｃ 膜厚 ： ７０ｎｍ 圧力 ： ０．１２Ｐａ マイクロ波パワー： ２．８ｋＷ これによって、エピタキシャル成長した単結晶ＴｉＮ層
４０が単結晶ＣｏＳｉ2層２０の上に形成される（図４
の（Ａ）参照）。尚、ゲート電極１４の上部には多結晶
ＴｉＮ層４０Ａが形成される。また、上記の成膜条件で
は、素子分離領域１２の上にはＴｉＮ層は形成されな
い。
４０を形成する。そのために、先ず、実施例１の［工程
−１３０］にて説明した水素プラズマ処理を行い、単結
晶ＣｏＳｉ2層２０の表面に形成された自然酸化膜等を
除去する。次に、ＥＣＲＣＶＤ法によって単結晶ＴｉＮ
層４０を単結晶ＣｏＳｉ2層２０上のみに選択的に形成
する。成膜時の温度を実施例１の［工程−１３０］より
も低くすることによって、単結晶ＴｉＮ層４０は単結晶
ＣｏＳｉ2層２０上のみに選択的に形成される。成膜時
に基板バイアスを印加することによりＴｉＮの単結晶化
を一層促進させることが望ましい。単結晶ＴｉＮ層４０
の形成条件を、例えば以下のとおりとすることができ
る。尚、第１成膜段階においてＣｏＳｉ2層２０の表面
にＴｉＮの核を形成し、第２成膜段階において、この核
から単結晶ＴｉＮを成長させる。 ［第１成膜段階の条件］ 使用ガス ： ＴｉＣｌ4／Ｈ2／Ｎ2＝２／２．６／０．８sccm 温度 ： ３００゜Ｃ 膜厚 ： ０．５ｎｍ 圧力 ： ６．６×１０-4Ｐａ マイクロ波パワー： ２．８ｋＷ ［第２成膜段階の条件］ 使用ガス ： ＴｉＣｌ4／Ｈ2／Ｎ2＝２０／２６／８sccm 温度 ： ３００゜Ｃ 膜厚 ： ７０ｎｍ 圧力 ： ０．１２Ｐａ マイクロ波パワー： ２．８ｋＷ これによって、エピタキシャル成長した単結晶ＴｉＮ層
４０が単結晶ＣｏＳｉ2層２０の上に形成される（図４
の（Ａ）参照）。尚、ゲート電極１４の上部には多結晶
ＴｉＮ層４０Ａが形成される。また、上記の成膜条件で
は、素子分離領域１２の上にはＴｉＮ層は形成されな
い。
【００５６】［工程−２３０］次に、実施例１の［工程
−１２０］と同様に、全面に絶縁層２２Ａ，２２Ｂを形
成した後、絶縁層２２Ａ，２２Ｂに開口部２４を形成し
（図４の（Ｂ）参照）、イオン注入を行って接合領域を
形成し、１０５０゜Ｃ×５秒の活性化アニールを行う。
−１２０］と同様に、全面に絶縁層２２Ａ，２２Ｂを形
成した後、絶縁層２２Ａ，２２Ｂに開口部２４を形成し
（図４の（Ｂ）参照）、イオン注入を行って接合領域を
形成し、１０５０゜Ｃ×５秒の活性化アニールを行う。
【００５７】［工程−２４０］次いで、スパッタ法にて
Ｔｉから成る厚さ３０ｎｍの下地層４２を開口部２４を
含む絶縁層２２Ｂ上に形成し、続いて、高温アルミニウ
ムスパッタ法にて下地層４２上にＡｌ−１％Ｓｉから成
る厚さ５００ｎｍの上層配線層４４を形成する。下地層
４２及び上層配線層４４の形成条件を、例えば以下のと
おりとすることができる。 ［下地層の形成条件］ プロセスガス ： Ａｒ＝１００sccm パワー ： ４ｋＷ 成膜温度 ： １５０゜Ｃ 圧力 ： ０．４７Ｐａ ［上層配線層の形成条件］ プロセスガス ： Ａｒ＝４０sccm パワー ： ２２．５ｋＷ 成膜温度 ： ５００゜Ｃ 圧力 ： ０．４７Ｐａ
Ｔｉから成る厚さ３０ｎｍの下地層４２を開口部２４を
含む絶縁層２２Ｂ上に形成し、続いて、高温アルミニウ
ムスパッタ法にて下地層４２上にＡｌ−１％Ｓｉから成
る厚さ５００ｎｍの上層配線層４４を形成する。下地層
４２及び上層配線層４４の形成条件を、例えば以下のと
おりとすることができる。 ［下地層の形成条件］ プロセスガス ： Ａｒ＝１００sccm パワー ： ４ｋＷ 成膜温度 ： １５０゜Ｃ 圧力 ： ０．４７Ｐａ ［上層配線層の形成条件］ プロセスガス ： Ａｒ＝４０sccm パワー ： ２２．５ｋＷ 成膜温度 ： ５００゜Ｃ 圧力 ： ０．４７Ｐａ
【００５８】その後、実施例１の［工程−１５０］と同
様に、レジストパターニング及びドライエッチングを行
い、上層配線層４４及び下地層４２を所望の配線パター
ン形状とする。
様に、レジストパターニング及びドライエッチングを行
い、上層配線層４４及び下地層４２を所望の配線パター
ン形状とする。
【００５９】（実施例３）実施例３は実施例２の変形で
ある。実施例２においては、単結晶ＴｉＮ層４０を選択
的に単結晶ＣｏＳｉ2層２０上に形成した。実施例３に
おいては、単結晶ＣｏＳｉ2層を含む半導体基板の全面
にＴｉＮ層を形成し、その後、単結晶ＣｏＳｉ2層上の
単結晶ＴｉＮ層、及び配線部として使用する単結晶Ｔｉ
Ｎ層を残し、ＴｉＮ層の他の部分を除去する。
ある。実施例２においては、単結晶ＴｉＮ層４０を選択
的に単結晶ＣｏＳｉ2層２０上に形成した。実施例３に
おいては、単結晶ＣｏＳｉ2層を含む半導体基板の全面
にＴｉＮ層を形成し、その後、単結晶ＣｏＳｉ2層上の
単結晶ＴｉＮ層、及び配線部として使用する単結晶Ｔｉ
Ｎ層を残し、ＴｉＮ層の他の部分を除去する。
【００６０】［工程−３００］先ず、方位（１００）を
有するシリコン半導体基板１０上に、従来の方法に基づ
き、素子分離領域１２及びゲート電極１４を形成し、次
いで、ＬＤＤ構造の形成、ゲートサイドウォール１６の
形成、ソース・ドレイン領域から成る下層導体領域１８
の形成を行う。これらの形成条件は、実施例１の［工程
−１００］と同様とすることができる。
有するシリコン半導体基板１０上に、従来の方法に基づ
き、素子分離領域１２及びゲート電極１４を形成し、次
いで、ＬＤＤ構造の形成、ゲートサイドウォール１６の
形成、ソース・ドレイン領域から成る下層導体領域１８
の形成を行う。これらの形成条件は、実施例１の［工程
−１００］と同様とすることができる。
【００６１】［工程−３１０］次に、ソース・ドレイン
領域から成る下層導体領域１８の表面に単結晶ＣｏＳｉ
2層２０を形成する。この工程も、実施例１の［工程−
１１０］と同様とすることができる。
領域から成る下層導体領域１８の表面に単結晶ＣｏＳｉ
2層２０を形成する。この工程も、実施例１の［工程−
１１０］と同様とすることができる。
【００６２】［工程−３２０］その後、単結晶ＣｏＳｉ
2層２０の上に単結晶ＴｉＮ層４０を形成する。また、
単結晶ＣｏＳｉ2層以外の領域にも単結晶ＴｉＮ層４０
Ａを形成する。そのために、先ず、実施例１の［工程−
１３０］にて説明した水素プラズマ処理を行い、単結晶
ＣｏＳｉ2層２０の表面に形成された自然酸化膜を除去
する。次に、ＥＣＲＣＶＤ法によって単結晶ＣｏＳｉ2
層２０上に単結晶ＴｉＮ層４０を形成し、併せて、他の
領域にも単結晶ＴｉＮ層４０Ａを形成する。尚、単結晶
ＴｉＮ層の形成条件によっては、単結晶ＴｉＮ層４０Ａ
は他の領域（例えば素子分離領域１２）上で完全なるエ
ピタキシャル成長しない場合があるが、本発明の目的を
十分達成することができるので、差し支えない。
2層２０の上に単結晶ＴｉＮ層４０を形成する。また、
単結晶ＣｏＳｉ2層以外の領域にも単結晶ＴｉＮ層４０
Ａを形成する。そのために、先ず、実施例１の［工程−
１３０］にて説明した水素プラズマ処理を行い、単結晶
ＣｏＳｉ2層２０の表面に形成された自然酸化膜を除去
する。次に、ＥＣＲＣＶＤ法によって単結晶ＣｏＳｉ2
層２０上に単結晶ＴｉＮ層４０を形成し、併せて、他の
領域にも単結晶ＴｉＮ層４０Ａを形成する。尚、単結晶
ＴｉＮ層の形成条件によっては、単結晶ＴｉＮ層４０Ａ
は他の領域（例えば素子分離領域１２）上で完全なるエ
ピタキシャル成長しない場合があるが、本発明の目的を
十分達成することができるので、差し支えない。
【００６３】成膜時の温度を実施例２の［工程−２２
０］よりも高くすることによって、単結晶ＴｉＮ層４０
が単結晶ＣｏＳｉ2層２０上に形成され、しかも、他の
領域にも単結晶ＴｉＮ層４０Ａが形成される。成膜時に
基板バイアスを印加することによりＴｉＮの単結晶化を
一層促進させることが望ましい。ＴｉＮ層４０，４０Ａ
の形成条件を、例えば以下のとおりとすることができ
る。尚、第１成膜段階においてＣｏＳｉ2層２０等の表
面にＴｉＮの核を形成し、第２成膜段階において、この
核から単結晶ＴｉＮ層を成長させる。 ［第１成膜段階の条件］ 使用ガス ： ＴｉＣｌ4／Ｈ2／Ｎ2＝２／２．６／０．８sccm 温度 ： ７５０゜Ｃ 膜厚 ： ０．５ｎｍ 圧力 ： ６．６×１０-4Ｐａ マイクロ波パワー： ２．８ｋＷ 基板ＲＦバイアス： −５０Ｗ ［第２成膜段階の条件］ 使用ガス ： ＴｉＣｌ4／Ｈ2／Ｎ2＝２０／２６／８sccm 温度 ： ７５０゜Ｃ 膜厚 ： ７０ｎｍ 圧力 ： ０．１２Ｐａ マイクロ波パワー： ２．８ｋＷ 基板ＲＦバイアス： −５０Ｗ これによって、エピタキシャル成長した単結晶ＴｉＮ層
４０が単結晶ＣｏＳｉ2層２０の上に形成され、他の領
域にも単結晶ＴｉＮ層４０Ａが形成される。
０］よりも高くすることによって、単結晶ＴｉＮ層４０
が単結晶ＣｏＳｉ2層２０上に形成され、しかも、他の
領域にも単結晶ＴｉＮ層４０Ａが形成される。成膜時に
基板バイアスを印加することによりＴｉＮの単結晶化を
一層促進させることが望ましい。ＴｉＮ層４０，４０Ａ
の形成条件を、例えば以下のとおりとすることができ
る。尚、第１成膜段階においてＣｏＳｉ2層２０等の表
面にＴｉＮの核を形成し、第２成膜段階において、この
核から単結晶ＴｉＮ層を成長させる。 ［第１成膜段階の条件］ 使用ガス ： ＴｉＣｌ4／Ｈ2／Ｎ2＝２／２．６／０．８sccm 温度 ： ７５０゜Ｃ 膜厚 ： ０．５ｎｍ 圧力 ： ６．６×１０-4Ｐａ マイクロ波パワー： ２．８ｋＷ 基板ＲＦバイアス： −５０Ｗ ［第２成膜段階の条件］ 使用ガス ： ＴｉＣｌ4／Ｈ2／Ｎ2＝２０／２６／８sccm 温度 ： ７５０゜Ｃ 膜厚 ： ７０ｎｍ 圧力 ： ０．１２Ｐａ マイクロ波パワー： ２．８ｋＷ 基板ＲＦバイアス： −５０Ｗ これによって、エピタキシャル成長した単結晶ＴｉＮ層
４０が単結晶ＣｏＳｉ2層２０の上に形成され、他の領
域にも単結晶ＴｉＮ層４０Ａが形成される。
【００６４】［工程−３３０］その後、レジストパター
ニング後ドライエッチングすることによって、不要な単
結晶ＴｉＮ層４０Ａを除去し、配線部として必要な単結
晶ＴｉＮ層４０Ａを残す。ドライエッチングの条件を、
例えば以下のとおりとすることができる。 使用ガス ： ＢＣｌ3／Ｃｌ2＝６０／９０sccm パワー ： ５０Ｗ 圧力 ： ２Ｐａ
ニング後ドライエッチングすることによって、不要な単
結晶ＴｉＮ層４０Ａを除去し、配線部として必要な単結
晶ＴｉＮ層４０Ａを残す。ドライエッチングの条件を、
例えば以下のとおりとすることができる。 使用ガス ： ＢＣｌ3／Ｃｌ2＝６０／９０sccm パワー ： ５０Ｗ 圧力 ： ２Ｐａ
【００６５】［工程−３４０］次に、実施例１の［工程
−１２０］と同様に、全面に絶縁層２２Ａ，２２Ｂを形
成した後、絶縁層２２Ａ，２２Ｂに開口部２４を形成
し、イオン注入を行って接合領域を形成し、１０５０゜
Ｃ×５秒の活性化アニールを行う。
−１２０］と同様に、全面に絶縁層２２Ａ，２２Ｂを形
成した後、絶縁層２２Ａ，２２Ｂに開口部２４を形成
し、イオン注入を行って接合領域を形成し、１０５０゜
Ｃ×５秒の活性化アニールを行う。
【００６６】［工程−３５０］次いで、実施例２の［工
程−２４０］と同様に、スパッタ法にてＴｉから成る厚
さ３０ｎｍの下地層４２を開口部２４を含む絶縁層２２
Ｂ上に形成し、続いて、高温アルミニウムスパッタ法に
て下地層４２上にＡｌ−１％Ｓｉから成る厚さ５００ｎ
ｍの上層配線層４４を形成する。その後、実施例１の
［工程−１５０］と同様に、レジストパターニング及び
ドライエッチングを行い、上層配線層４４及び下地層４
２を所望の配線パターン形状とする。こうして、図５に
模式的な一部断面図を示す配線構造を形成することがで
きる。
程−２４０］と同様に、スパッタ法にてＴｉから成る厚
さ３０ｎｍの下地層４２を開口部２４を含む絶縁層２２
Ｂ上に形成し、続いて、高温アルミニウムスパッタ法に
て下地層４２上にＡｌ−１％Ｓｉから成る厚さ５００ｎ
ｍの上層配線層４４を形成する。その後、実施例１の
［工程−１５０］と同様に、レジストパターニング及び
ドライエッチングを行い、上層配線層４４及び下地層４
２を所望の配線パターン形状とする。こうして、図５に
模式的な一部断面図を示す配線構造を形成することがで
きる。
【００６７】以上、本発明を好ましい実施例に基づき説
明したが、本発明はこれらの実施例に限定されるもので
はない。実施例にて説明した各種条件や数値は例示であ
り、適宜変更することができる。
明したが、本発明はこれらの実施例に限定されるもので
はない。実施例にて説明した各種条件や数値は例示であ
り、適宜変更することができる。
【００６８】絶縁層２２Ａ，２２Ｂは、ＳｉＯ2とＢＰ
ＳＧの組み合わせ以外にも、ＰＳＧ、ＢＳＧ、ＡｓＳ
Ｇ、ＰｂＳＧ、ＳｂＳＧ、あるいはＳｉＮ等の公知の絶
縁材料、あるいはこれらの絶縁材料の組み合わせから構
成することができる。アルミニウム系配線材料として
は、Ａｌ−１％Ｓｉ以外にも、純Ａｌ、あるいはＡｌ−
Ｓｉ−Ｃｕ、Ａｌ−Ｃｕ、Ａｌ−Ｇｅ等のＡｌ合金を挙
げることができる。
ＳＧの組み合わせ以外にも、ＰＳＧ、ＢＳＧ、ＡｓＳ
Ｇ、ＰｂＳＧ、ＳｂＳＧ、あるいはＳｉＮ等の公知の絶
縁材料、あるいはこれらの絶縁材料の組み合わせから構
成することができる。アルミニウム系配線材料として
は、Ａｌ−１％Ｓｉ以外にも、純Ａｌ、あるいはＡｌ−
Ｓｉ−Ｃｕ、Ａｌ−Ｃｕ、Ａｌ−Ｇｅ等のＡｌ合金を挙
げることができる。
【００６９】実施例１における接続孔の形成方法を実施
例２に説明した接続孔の形成方法に置き換えることがで
きる。即ち、実施例１において、単結晶ＴｉＮ層２６を
形成した後、高温アルミニウムスパッタ法にて単結晶Ｔ
ｉＮ層２６上にＡｌ−１％Ｓｉから成る厚さ５００ｎｍ
の上層配線層３２を形成することによって、上層配線層
の形成及び接続孔の形成を行うことができる。
例２に説明した接続孔の形成方法に置き換えることがで
きる。即ち、実施例１において、単結晶ＴｉＮ層２６を
形成した後、高温アルミニウムスパッタ法にて単結晶Ｔ
ｉＮ層２６上にＡｌ−１％Ｓｉから成る厚さ５００ｎｍ
の上層配線層３２を形成することによって、上層配線層
の形成及び接続孔の形成を行うことができる。
【００７０】スパッタ法による各種の層の形成は、マグ
ネトロンスパッタリング装置、ＤＣスパッタリング装
置、ＲＦスパッタリング装置、ＥＣＲスパッタリング装
置、また基板バイアスを印加するバイアススパッタリン
グ装置等各種のスパッタリング装置にて行うことができ
る。ＣＶＤ装置としては、ＥＣＲＣＶＤ装置以外にも、
熱ＣＶＤ装置、プラズマＣＶＤ装置、ヘリコン波、ＩＣ
Ｐ（Inductively Coupled Plasma）等のプラズマ発生源
を備えたＣＶＤ装置を用いることができる。また、自然
酸化膜の除去として、水素プラズマ処理以外にも、ＩＰ
Ｃソフトエッチ等のイオンバイアスを低減化したＡｒス
パッタエッチング法を採用することができる。
ネトロンスパッタリング装置、ＤＣスパッタリング装
置、ＲＦスパッタリング装置、ＥＣＲスパッタリング装
置、また基板バイアスを印加するバイアススパッタリン
グ装置等各種のスパッタリング装置にて行うことができ
る。ＣＶＤ装置としては、ＥＣＲＣＶＤ装置以外にも、
熱ＣＶＤ装置、プラズマＣＶＤ装置、ヘリコン波、ＩＣ
Ｐ（Inductively Coupled Plasma）等のプラズマ発生源
を備えたＣＶＤ装置を用いることができる。また、自然
酸化膜の除去として、水素プラズマ処理以外にも、ＩＰ
Ｃソフトエッチ等のイオンバイアスを低減化したＡｒス
パッタエッチング法を採用することができる。
【００７１】実施例１及び実施例２にて説明した配線構
造及びその形成方法を組み合わせることもできる。即
ち、単結晶ＣｏＳｉ2層２０の表面に単結晶ＴｉＮ層４
０を形成し、合わせて、開口部の底部にも単結晶ＴｉＮ
層２６を形成してもよい。
造及びその形成方法を組み合わせることもできる。即
ち、単結晶ＣｏＳｉ2層２０の表面に単結晶ＴｉＮ層４
０を形成し、合わせて、開口部の底部にも単結晶ＴｉＮ
層２６を形成してもよい。
【００７２】本発明の配線構造は、ＭＯＳ型トランジス
タ以外の他のデバイス、例えばバイポーラトランジスタ
やＣＣＤ等にも適用できる。
タ以外の他のデバイス、例えばバイポーラトランジスタ
やＣＣＤ等にも適用できる。
【００７３】
【発明の効果】本発明においては、開口部底部に単結晶
ＣｏＳｉ2層が形成されているので下層導体領域のシー
ト抵抗を低減することができ、且つ、下層導体領域と接
続孔内の配線材料との間の反応を単結晶ＴｉＮ層によっ
て防止することができる。また、接続孔の底部に単結晶
ＴｉＮ層が形成されているので、バリア性が格段に向上
する。
ＣｏＳｉ2層が形成されているので下層導体領域のシー
ト抵抗を低減することができ、且つ、下層導体領域と接
続孔内の配線材料との間の反応を単結晶ＴｉＮ層によっ
て防止することができる。また、接続孔の底部に単結晶
ＴｉＮ層が形成されているので、バリア性が格段に向上
する。
【００７４】しかも、自然酸化膜等の除去を行い、引き
続き単結晶ＴｉＮ層の形成を行うので、単結晶ＣｏＳｉ
2層と単結晶ＴｉＮ層の界面が原子レベルで清浄に保た
れる。それ故、理想的なオーミック接合となり、コンタ
クト抵抗を低減化することができる。
続き単結晶ＴｉＮ層の形成を行うので、単結晶ＣｏＳｉ
2層と単結晶ＴｉＮ層の界面が原子レベルで清浄に保た
れる。それ故、理想的なオーミック接合となり、コンタ
クト抵抗を低減化することができる。
【００７５】更に、半導体基板表面は単結晶ＣｏＳｉ2
層で覆われておりシリコン面が露出していないので、単
結晶ＴｉＮ層の形成前の前処理として水素プラズマ処理
を行っても、半導体基板中に結晶欠陥が生じることを抑
制することができるし、窒素プラズマによるＳｉＮ膜の
形成も防止することができる。
層で覆われておりシリコン面が露出していないので、単
結晶ＴｉＮ層の形成前の前処理として水素プラズマ処理
を行っても、半導体基板中に結晶欠陥が生じることを抑
制することができるし、窒素プラズマによるＳｉＮ膜の
形成も防止することができる。
【００７６】更には、従来、多結晶性のＴｉＮ層をパタ
ーニングすることによって配線部としたが、実施例３の
配線構造においては単結晶ＴｉＮ層４０Ａを配線部とし
て用いるので、配線抵抗の低抵抗化を図ることができ
る。
ーニングすることによって配線部としたが、実施例３の
配線構造においては単結晶ＴｉＮ層４０Ａを配線部とし
て用いるので、配線抵抗の低抵抗化を図ることができ
る。
【図１】実施例１の配線構造を示す、半導体装置の模式
的な一部断面図である。
的な一部断面図である。
【図２】実施例１の配線形成方法の各工程を説明するた
めの半導体素子の模式的な一部断面図である。
めの半導体素子の模式的な一部断面図である。
【図３】図２に引き続き、実施例１の配線形成方法の各
工程を説明するための半導体素子の模式的な一部断面図
である。
工程を説明するための半導体素子の模式的な一部断面図
である。
【図４】実施例２の配線形成方法の各工程を説明するた
めの半導体素子の模式的な一部断面図である。
めの半導体素子の模式的な一部断面図である。
【図５】実施例１の配線構造を示す、半導体装置の模式
的な一部断面図である。
的な一部断面図である。
【図６】従来の配線形成方法の各工程を説明するための
半導体素子の模式的な一部断面図である。
半導体素子の模式的な一部断面図である。
【図７】図６に引き続き、従来の配線形成方法の各工程
を説明するための半導体素子の模式的な一部断面図であ
る。
を説明するための半導体素子の模式的な一部断面図であ
る。
１０ 半導体基板 １２ 素子分離領域 １４ ゲート電極 １６ ゲートサイドウォール １８ 下層導体領域 ２０ 単結晶ＣｏＳｉ2層 ２２Ａ，２２Ｂ 絶縁層 ２４ 開口部 ２６，４０ 単結晶ＴｉＮ層 ２８ 接続孔 ３０ バリア層 ３２，４４ 上層配線層 ４０Ａ 単結晶ＴｉＮ層から成る配線部 ４２ 下地層
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−102078（ＪＰ，Ａ) 特開 平６−310460（ＪＰ，Ａ) 特開 平６−260444（ＪＰ，Ａ) 特開 平５−136086（ＪＰ，Ａ) 特開 平５−102072（ＪＰ，Ａ) 特開 平４−260325（ＪＰ，Ａ) 特開 平４−239126（ＪＰ，Ａ) 特開 平４−116931（ＪＰ，Ａ) 特開 平４−37167（ＪＰ，Ａ) 特開 昭64−37050（ＪＰ，Ａ) 特開 昭63−230877（ＪＰ，Ａ) 特開 昭63−142631（ＪＰ，Ａ) 特開 昭62−111420（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 301 H01L 21/3205 H01L 21/768
Claims (3)
- 【請求項１】 半導体基板に形成された下層導体領域と、
該下層導体領域を被覆する絶縁層上に形成された上層配
線層と、該下層導体領域と上層配線層とを電気的に接続
する接続孔とから成る、半導体装置における配線構造を
形成する配線形成方法であって、 少なくとも接続孔の底部に、単結晶ＣｏＳｉ2層をエピ
タキシャル成長させる工程、及び該単結晶ＣｏＳｉ2層
上に単結晶ＴｉＮ層をエピタキシャル成長させる工程を
含むことを特徴とする配線形成方法。 - 【請求項２】 前記単結晶ＴｉＮ層をエピタキシャル成長
させる前の雰囲気の真空度が１．３×１０-5Ｐａ以下で
あることを特徴とする請求項１に記載の配線形成方法。 - 【請求項３】 前記単結晶ＴｉＮ層をエピタキシャル成長
させる前に、単結晶ＣｏＳｉ2層表面に形成された自然
酸化膜を水素プラズマ処理にて除去する工程を含むこと
を特徴とする請求項１又は請求項２に記載の配線形成方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17370293A JP3221159B2 (ja) | 1993-06-21 | 1993-06-21 | 半導体装置における配線構造及び配線形成方法並びにｍｏｓ型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17370293A JP3221159B2 (ja) | 1993-06-21 | 1993-06-21 | 半導体装置における配線構造及び配線形成方法並びにｍｏｓ型トランジスタ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001039342A Division JP3608515B2 (ja) | 2001-02-16 | 2001-02-16 | 半導体装置における配線構造及びｍｏｓ型トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0778788A JPH0778788A (ja) | 1995-03-20 |
| JP3221159B2 true JP3221159B2 (ja) | 2001-10-22 |
Family
ID=15965546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17370293A Expired - Fee Related JP3221159B2 (ja) | 1993-06-21 | 1993-06-21 | 半導体装置における配線構造及び配線形成方法並びにｍｏｓ型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3221159B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6693001B2 (en) | 1997-03-14 | 2004-02-17 | Renesas Technology Corporation | Process for producing semiconductor integrated circuit device |
| WO1998042009A1 (en) * | 1997-03-14 | 1998-09-24 | Hitachi, Ltd. | Process for producing semiconductor integrated circuit device |
| US6858484B2 (en) | 2000-02-04 | 2005-02-22 | Hitachi, Ltd. | Method of fabricating semiconductor integrated circuit device |
| JP3456391B2 (ja) * | 1997-07-03 | 2003-10-14 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| US7037371B1 (en) | 1999-10-04 | 2006-05-02 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating semiconductor device |
| EP2259305A4 (en) | 2008-03-28 | 2014-06-18 | Renesas Electronics Corp | CONDENSER, SEMICONDUCTOR COMPONENT THEREWITH, METHOD FOR PRODUCING THE CONDENSER AND METHOD FOR PRODUCING THE SEMICONDUCTOR CONSTRUCTION ELEMENT |
-
1993
- 1993-06-21 JP JP17370293A patent/JP3221159B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0778788A (ja) | 1995-03-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5998870A (en) | Wiring structure of semiconductor device and method for manufacturing the same | |
| US6940172B2 (en) | Chemical vapor deposition of titanium | |
| US4617087A (en) | Method for differential selective deposition of metal for fabricating metal contacts in integrated semiconductor circuits | |
| US6204170B1 (en) | Method for manufacturing semiconductor device having metal silicide film and metal film in which metal film can be selectively removed | |
| CA2043172C (en) | Method and structure for interconnecting different polysilicon zones on semi-conductor substrates for integrated circuits | |
| JP3469595B2 (ja) | 半導体装置におけるシリサイドプラグの形成方法 | |
| JPH0669157A (ja) | チタン膜の形成方法 | |
| JP2565131B2 (ja) | 半導体装置の製造方法 | |
| JP3221159B2 (ja) | 半導体装置における配線構造及び配線形成方法並びにｍｏｓ型トランジスタ | |
| US7105443B2 (en) | Method for fabricating epitaxial cobalt-disilicide layers using cobalt-nitride thin film | |
| US5180468A (en) | Method for growing a high-melting-point metal film | |
| JP2001284284A (ja) | 半導体装置における配線構造及びｍｏｓ型トランジスタ | |
| US6291890B1 (en) | Semiconductor device having a silicide structure | |
| JPH10144625A (ja) | 半導体装置の製造方法 | |
| JP3211346B2 (ja) | 半導体装置におけるバリアメタル層の形成方法 | |
| JPH05304108A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JPH05347269A (ja) | 半導体装置の製造方法 | |
| JPH0661359A (ja) | 半導体装置の配線接続部及びその形成方法 | |
| JPH04320329A (ja) | 半導体装置の製造方法 | |
| JP3120517B2 (ja) | シリサイドプラグの形成方法 | |
| JPH0430421A (ja) | 選択メタル成長法 | |
| JP3191477B2 (ja) | 配線構造およびその製造方法 | |
| JPH053170A (ja) | ブランケツトタングステンプラグ形成法 | |
| JPH06196439A (ja) | コンタクトホール及びその形成方法 | |
| JP2894345B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080817 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090817 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |