DE69412974T2 - Feldeffekttransistor mit Kontaktflächen - Google Patents
Feldeffekttransistor mit KontaktflächenInfo
- Publication number
- DE69412974T2 DE69412974T2 DE69412974T DE69412974T DE69412974T2 DE 69412974 T2 DE69412974 T2 DE 69412974T2 DE 69412974 T DE69412974 T DE 69412974T DE 69412974 T DE69412974 T DE 69412974T DE 69412974 T2 DE69412974 T2 DE 69412974T2
- Authority
- DE
- Germany
- Prior art keywords
- dielectric layer
- layer
- depositing
- portions
- dielectric
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000005669 field effect Effects 0.000 title claims description 14
- 238000000151 deposition Methods 0.000 claims description 13
- 238000000034 method Methods 0.000 claims description 12
- 125000006850 spacer group Chemical group 0.000 claims description 11
- 238000004519 manufacturing process Methods 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 7
- 238000000059 patterning Methods 0.000 claims description 6
- 150000004767 nitrides Chemical class 0.000 claims description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 claims description 3
- 239000002184 metal Substances 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 53
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- 239000004020 conductor Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 229910008814 WSi2 Inorganic materials 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical class [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Junction Field-Effect Transistors (AREA)
- Heterocyclic Carbon Compounds Containing A Hetero Ring Having Oxygen Or Sulfur (AREA)
Description
- Die vorliegende Erfindung betrifft allgemein das Gebiet der Feldeffekttransistoren und insbesondere das Gebiet solcher Transistoren, die Anschlußflächen aufweisen.
- Mit zunehmender Komplexität von integrierten Schaltungen sind die einzelnen Bauelemente, wie zum Beispiel Feldeffekttransistoren, die die integrierten Schaltungen bilden, kleiner geworden und liegen in dichterem Abstand zueinander. Einfach nur die Bauelementeabmessungen zu verkleinern reichte nicht aus, um die erhöhte Komplexität der Schaltungen zu ermöglichen; es waren außerdem neue Verarbeitungstechniken und innovative Bauelemente erforderlich.
- Ein Beispiel verdeutlicht diesen Sachverhalt. Die Source- und Drain-Bereiche eines Feldeffekttransistors müssen separat elektrisch kontaktiert werden. Dies erfolgt häufig durch Ablagern einer dielektrischen Schicht über dem Transistor, Strukturieren der dielektrischen Schicht zur Ausbildung von Fenstern, die Teile der Source-/Drain-Bereiche freilegen, und anschließendes Ablagern eines Metalls in dem Fenster. Um jedoch die durch das Bauelement eingenommene Substratfläche zu minimieren, sollten die Source- und Drain-Bereiche klein sein. Durch kurze Kanallängen, die durch die Gatebreite bestimmt werden, wird den Fenstern ein minimaler Trennungsabstand auferlegt, d. h. die Fenster müssen relativ klein sein und dicht beieinander liegen, eine Fehlausrichtung der Fenster in Bezug auf die Source-/Drain-Bereiche darf jedoch nicht dazu führen, daß ein Fenster Teile sowohl eines Source- als auch eines Drain-Bereiches freilegt.
- Die US-Patente 4 844 776 und 4 922 311 für K.-H. Lee, C.-Y. Lu und D. Yaney beschreiben einen innovativen Entwurf, der die für die Fenster erforderliche Ausrichtungsgenauigkeit vermindert. Diese Patente beschreiben sowohl ein Bauelement als auch ein Verfahren zur Herstellung des Bauelements, das ein Feldeffekttransistor mit gefaltetem erweitertem Fenster genannt wird und gewöhnlich mit der Abkürzung FEWMOS bezeichnet wird. In einer beispielhaften Ausführungsform wird nach Bildung von Transistorelementen und auch einer isolierenden Schicht über der Gate-Elektrode eine Schicht aus einem leitenden Material, wie zum Beispiel TiN, unstrukturiert über allem abgelagert. Natürlich könnte auch WSi&sub2; verwendet werden. Das leitende Material wird strukturiert, um Fensterflächen zu bilden, die mindestens Teile der Source-/Drain-Bereiche überdecken. Die Fensterflächen können größer als die Source-/Drain- Bereiche sein, solange sie sich nicht über der Gate- Elektrode kontaktieren; sie können sich außerdem auf die Feldoxidbereiche neben den Source-/Drain-Bereichen erstrecken. Die verbesserte Toleranz der Fenster- Fehlausrichtung wird erzielt, weil die Fenster Teile der Fensterflächen freilegen müssen, die größer als die Source-/Drain-Bereiche sind. Darüber hinaus können die Fensterflächen als Ätzstoppschichten wirken und dadurch das Einätzen in Source-/Drain-Bereiche verhindern, wenn die Fenster in dem Dielektrikum geätzt werden.
- Ein wichtiger Transistor-Entwurfsparameter bei der Transistorherstellung ist der Flächeninhalt des Source-/Drain-Bereichs, weil die Sperrschichtkapazität proportional zu dieser Fläche ist. Die Sperrschichtkapazität ist ein wichtiger Parameter bei der Bestimmung der Betriebsfrequenz des Bauelements. Ein Transistor, der Fensterflächen einsetzt und dadurch die wünschenswerten Merkmale von FEWMOS aufweist und außerdem die Source-/Drain-Fläche und somit die Sperrschichtkapazität minimiert, ist wünschenswert.
- Die US-A-5017515 offenbart einen Prozeß, bei dem eine erste Schicht aus Fotoresist gebildet und strukturiert wird, um erste Linien aus Fotoresist zu bilden, die im wesentlichen minimale lithographische Breiten aufweisen, erste Elemente zwischen den ersten Linien aus Fotoresist ausgebildet werden, das Fotoresist entfernt wird, auf jeder Seitenkante der ersten Elemente ein Seitenwandglied ausgebildet wird, über der Struktur eine zweite Schicht ausgebildet wird und geätzt wird, um die ersten Elemente und die zweiten Elemente an den Seitenwänden elektrisch zu isolieren. Als Alternative wird die Struktur nach der Ausbildung von Seitenwandglied auf jeder Seite der ersten Elemente mit einer weiteren Schicht aus Fotoresist beschichtet. Die Schicht aus Fotoresist wird strukturiert, um zweite Fotoresistlinien zu bilden, die abwechselnde Seitenwandglieder bedecken. Die freigelegten Seitenwandglieder werden entfernt. Zwischen den zweiten Fotoresistlinien werden Streifen ausgebildet. Nach der Entfernung der zweiten Fotoresistlinien wird die Struktur wie zuvor geätzt. In dieser Ausführungsform werden jedoch laterale Erweiterungen der ersten Elemente ausgebildet. Die kombinierten Elemente werden durch die übrigen Seitenwandglieder getrennt.
- Die Erfindung wird durch die unabhängigen Ansprüche definiert. Bevorzugte Formen werden in den abhängigen Ansprüchen definiert.
- Gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung wird ein Feldeffekttransistor mit einer Anschlußfläche hergestellt, indem die Source- /Drain-Bereiche und die Gate-Elektrode der Feldeffekttransistoren ausgebildet und eine leitende Anschlußflächenschicht und eine dielektrische Schicht abgelagert werden. Danach wird eine Schicht aus Resist ausgebildet und strukturiert, um ausgewählte Teile der dielektrischen Schicht freizulegen, die dann entfernt werden. Die strukturierte dielektrische Schicht wird als eine Ätzmaske verwendet, um die Fensterflächenschicht zu strukturieren. Die Bauelementeherstellung wird dann abgeschlossen. In einer bevorzugten Ausführungsform werden auf der strukturierten dielektrischen Schicht vor dem Ätzen dielektrische Abstandsschichten ausgebildet. Die strukturierte dielektrische Schicht mit Abstandsschichten wirkt als eine Oxid-Festmaske für das Ätzen. Die dielektrische Schicht muß nicht unbedingt vor der weiteren Verarbeitung entfernt werden.
- Fig. 1-4 sind Schnittansichten eines Teils eines Feldeffekttransistors in verschiedenen Herstellungsphasen gemäß der vorliegenden Erfindung. Der Klarheit halber sind die abgebildeten Elemente nicht maßstabsgetreu gezeigt.
- Die Erfindung wird mit Bezug auf eine beispielhafte Ausführungsform beschrieben. Fig. 1 ist eine Schnittansicht eines Feldeffekttransistors mit einem Substrat 1, Source-/Drain-Bereichen 3, einer Gate-Elektrode 5, den Feldoxidbereichen 7, der Anschlußflächenschicht 9, der dielektrischen Schicht 11 und der strukturierten Fotoresistschicht 13. Das strukturierte Fotoresist 13 legt Teile der dielektrischen Schicht 11 frei, die die Teile der Anschlußflächenschicht 9 bedecken, die später entfernt werden. Die Gate-Elektrode 5 besitzt ein Gate-Oxid 51, die leitende Schicht 53, die isolierende obere Schicht 55 und dielektrische Seitenwände 57.
- Die abgebildete Struktur kann von Fachleuten ohne weiteres unter Verwendung wohlbekannter Materialien und Verfahren ausgebildet werden. Der Feldeffekttransistor kann von Fachleuten ohne weiteres hergestellt werden. Das Substrat 1 besteht typischerweise aus Silizium, und die leitende Schicht 53 in der Gate-Elektrode typischerweise aus Polysilizium. Die Gate-Elektrode kann durch herkömmliche Ablagerungs- und Strukturierungsverfahren ausgebildet werden. Die dielektrische Schicht 11, die isolierende obere Schicht 55 und die isolierenden Seitenwände bestehen typischerweise aus Siliziumoxiden. Die Source-/Drain-Bereiche werden durch Ionenimplantation eines beliebigen der wohlbekannten Dotierungsstoffe ausgebildet, wobei natürlich berücksichtigt werden muß, ob ein n- oder ein p-Kanal- Transistor hergestellt wird. Die Anschlußflächenschicht wird durch ein leitendes Material wie zum Beispiel leitendes Nitrid oder Silizid gebildet. Zum Beispiel können Titannitrid (TiN) und Wolframsilizid (WSi&sub2;) gewählt werden.
- Es können auch andere Materialien verwendet werden; es muß an die richtigen Kenngrößen, wie zum Beispiel Ätzkenngrößen gedacht werden. Das Resist ist typischerweise ein handelsübliches Resist, wobei natürlich die Empfindlichkeit des Resists für die bei der lithographischen Strukturierung eingesetzte Strahlung berücksichtigt werden muß. Es können herkömmliche lithographische Strukturierungsverfahren verwendet werden. Die abgebildete Struktur wird somit unter Verwendung wohlbekannter und herkömmlicher Verarbeitungsschritte ausgebildet.
- Das strukturierte Resist 13 wird nun als eine Ätzmaske verwendet, und die freigelegten Teile der dielektrischen Schicht 11 werden entfernt, wodurch Teile der Anschlußflächenschicht 9 freigelegt werden. Das Resist wird nun unter Verwendung herkömmlicher Verfahren entfernt. Wenn eine sublithographische Beabstandung zwischen den Teilen der Anschlußflächenschicht gewünscht wird, die sich über die Gate-Elektrode erstrecken, dann kann eine dielektrische Schicht abgelagert und zurückgeätzt werden, um die dielektrischen Abstandsschichten 15 wie in Fig. 2 gezeigt zurückzulassen. Als dielektrisches Material wird zweckmäßig ein Oxid verwendet. Es können natürlich auch andere Verfahren verwendet werden, um die dielektrischen Abstandsschichten auszubilden. Das strukturierte Dielektrikum 11 mit den Abstandsschichten 15 wird als eine Ätzmaske für das Ätzen und Entfernen der freigelegten Teile der Anschlußflächenschicht 9 verwendet. Fachleute werden ohne weiteres Trockenätzungen mit der gewünschten Selektivität zwischen dielektrischen und Anschlußflächenschichten auswählen. Die resultierende Struktur ist in Fig. 3 abgebildet.
- Die übrige dielektrische Schicht kann gegebenenfalls entfernt werden; typischerweise wird jedoch eine weitere dielektrische Schicht 17 abgelagert und strukturiert, und deshalb besteht kein zwingender Anlaß, die dielektrische Schicht 11 an diesem Punkt in der Herstellungsabfolge zu entfernen.
- Die im vorangehenden Absatz erwähnte dielektrische Schicht 17 wird nun abgelagert, und es wird eine Schicht aus Resist auf der dielektrischen Schicht 17 abgelagert. Das Resist wird dann strukturiert, um Öffnungen zu bilden, und die Öffnungen werden verwendet, um das Dielektrikum 17 zu strukturieren, um Fenster auszubilden, die ausgewählte Teile der dielektrischen Schicht 11 freilegen. Die freigelegten Teile der dielektrischen Schicht 11 befinden sich über Teilen der Fensterflächenschichten 9, die freigelegt werden, wenn die dielektrische Schicht 11 während der Strukturierung der Fenster 19 durch das Dielektrikum 17 hindurch geätzt wird. Die resultierende Struktur ist in Fig. 4 abgebildet. Die Bauelementeherstellung wird nun unter Verwendung herkömmlicher Verarbeitung abgeschlossen. Zum Beispiel wird Metall in den dielektrischen Fenstern abgelagert, die Teile der Fensterflächenschicht freilegen.
- Der beschriebene Herstellungsprozeß kann relativ kleine Transistoren ergeben, was aus der nachfolgenden Besprechung offensichtlich wird. Es sei h der Abstand zwischen der Seitenwand-Abstandsschicht auf der Gate-Elektrode und dem Feldoxid. Dieser Abstand kann nun auf eine Nesting-Toleranz plus die gewünschte minimale Kontaktbreite verringert werden. Die Kanalbreite steht senkrecht zu den Figuren und ist verglichen mit dem Abstand zwischen der Gate-Elektrode und dem Feldoxid groß. Die minimale Kontaktierungsbreite kann als Beispiel 0,1 um betragen. Wenn eine Nesting-Toleranz 0,15 um ist, dann beträgt der Abstand h nur 0,25 um. Herkömmliche Entwürfe könnten dagegen bei einem 0,5-um-Kontaktfenster und Abständen von 0,25 um zwischen dem Kontaktfenster und dem Feldoxid und dem Kontaktfenster und der Gate- Abstandsschicht für Zwecke eines geringen Sperrschicht- Leckstroms bzw. Transistorleistung einen Abstand h von sogar 1,0 um aufweisen.
- Wenn der lithographisch definierte Abstand zwischen Teilen der Anschlußflächerischicht ausreicht, dann kann die Ausbildung der Abstandsschicht weggelassen werden.
Claims (7)
1. Verfahren zur Herstellung eines
Feldeffekttransistors mit den folgenden Schritten:
Ausbilden der Source/Drain-Bereiche (3) und der
Gate-Elektrode (5) des besagten Feldeffekttransistors
zwischen Feldoxidbereichen (7);
Ablagern einer leitenden Anschlußflächenschicht
(9), die ein leitendes Nitrid umfaßt; und
Strukturieren der Anschlußflächenschicht,
dadurch gekennzeichnet, daß das besagte
Strukturieren folgendes umfaßt:
Ablagern einer dielektrischen Schicht (11);
Ablagern einer Schicht aus Resist (13);
Strukturieren des besagten Resists zur
Freilegung ausgewählter Teile der besagten
dielektrischen Schicht über der besagten Gate-Elektrode
und den besagten Feldoxidbereichen;
Entfernen der besagten freigelegten Teile der
besagten dielektrischen Schicht zur Freilegung von
Teilen der besagten leitenden Anschlußflächenschicht;
und
Verwenden der besagten dielektrischen Schicht
als eine Ätzmaske zur Strukturierung der besagten
leitenden Anschlußflächenschicht über mindestens Teilen
der besagten Source/Drain-Bereiche.
2. Verfahren zur Herstellung eines
Feldeffekttransistors mit den folgenden Schritten:
Ausbilden der Source/Drain-Bereiche (3) und der
Gate-Elektrode (5) des besagten Feldeffekttransistors
zwischen Feldoxidbereichen (7);
Ablagern einer leitenden Anschlußflächenschicht
(9); und
Strukturieren der Anschlußflächenschicht,
dadurch gekennzeichnet, daß das besagte
Strukturieren folgendes umfaßt:
Ablagern einer dielektrischen Schicht (11);
Ablagern einer Schicht aus Resist (13);
Strukturieren des besagten Resists zur
Freilegung ausgewählter Teile der besagten
dielektrischen Schicht über der besagten Gate-Elektrode
und den besagten Feldoxidbereichen;
Entfernen der besagten freigelegten Teile der
besagten dielektrischen Schicht zur Freilegung von
Teilen der besagten leitenden Anschlußflächenschicht;
Ausbilden dielektrischer Abstandsschichten (15)
auf der besagten strukturierten dielektrischen Schicht;
und
Verwenden der besagten dielektrischen Schicht
mit dielektrischen Abstandsschichten als eine Ätzmaske
zur Strukturierung der besagten leitenden
Anschlußflächenschicht über mindestens Teilen der
besagten Source/Drain-Bereiche.
3. Verfahren nach Anspruch 3, wobei die besagte
leitende Anschlußflächenschicht ein leitendes Nitrid
umfaßt.
4. Verfahren nach einem der Ansprüche 1, 2 oder 4,
wobei das besagte leitende Nitrid im wesentlichen aus
Titannitrid besteht.
5. Verfahren nach einem der vorangehenden
Ansprüche, wobei der besagte Ausbildungsschritt die
Schritte des Ablagerns einer dielektrischen Schicht und
des Zurückätzens zur Ausbildung der besagten
Abstandsschichten umfaßt.
6. Verfahren nach einem der vorangehenden
Ansprüche, weiterhin mit den Schritten des Ablagerns
einer dielektrischen Schicht (17) über der besagten
strukturierten leitenden Anschlußflächenschicht, und
des Strukturierens der besagten dielektrischen
Schicht zur Ausbildung von Fenstern, die Teile der
besagten strukturierten dielektrischen Schicht
freilegen; und
des Freilegens von Teilen der besagten
leitenden Anschlußflächenschicht unter Verwendung der
besagten dielektrischen Schicht als Ätzmaske.
7. Verfahren nach einem der vorangehenden
Ansprüche mit dem weiteren Schritt des Ablagerns von
Metall in dem besagten Fenster.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/159,897 US5407859A (en) | 1993-12-01 | 1993-12-01 | Field effect transistor with landing pad |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE69412974D1 DE69412974D1 (de) | 1998-10-08 |
| DE69412974T2 true DE69412974T2 (de) | 1999-02-11 |
Family
ID=22574570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE69412974T Expired - Fee Related DE69412974T2 (de) | 1993-12-01 | 1994-11-23 | Feldeffekttransistor mit Kontaktflächen |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5407859A (de) |
| EP (1) | EP0656649B1 (de) |
| JP (1) | JP2944902B2 (de) |
| KR (1) | KR950021767A (de) |
| DE (1) | DE69412974T2 (de) |
| ES (1) | ES2120578T3 (de) |
| TW (1) | TW257885B (de) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0170285B1 (ko) * | 1995-05-12 | 1999-03-30 | 김광호 | 반도체 장치의 소자 분리 방법 |
| US5686761A (en) * | 1995-06-06 | 1997-11-11 | Advanced Micro Devices, Inc. | Production worthy interconnect process for deep sub-half micrometer back-end-of-line technology |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1216962A (en) * | 1985-06-28 | 1987-01-20 | Hussein M. Naguib | Mos device processing |
| US4844776A (en) * | 1987-12-04 | 1989-07-04 | American Telephone And Telegraph Company, At&T Bell Laboratories | Method for making folded extended window field effect transistor |
| US4922311A (en) * | 1987-12-04 | 1990-05-01 | American Telephone And Telegraph Company | Folded extended window field effect transistor |
| US5234851A (en) * | 1989-09-05 | 1993-08-10 | General Electric Company | Small cell, low contact assistance rugged power field effect devices and method of fabrication |
| US5017515A (en) * | 1989-10-02 | 1991-05-21 | Texas Instruments Incorporated | Process for minimizing lateral distance between elements in an integrated circuit by using sidewall spacers |
| JP2995838B2 (ja) * | 1990-01-11 | 1999-12-27 | セイコーエプソン株式会社 | Ｍｉｓ型半導体装置及びその製造方法 |
| US5206187A (en) * | 1991-08-30 | 1993-04-27 | Micron Technology, Inc. | Method of processing semiconductor wafers using a contact etch stop |
| US5340761A (en) * | 1991-10-31 | 1994-08-23 | Vlsi Technology, Inc. | Self-aligned contacts with gate overlapped lightly doped drain (goldd) structure |
-
1993
- 1993-12-01 US US08/159,897 patent/US5407859A/en not_active Expired - Lifetime
-
1994
- 1994-11-07 TW TW083110290A patent/TW257885B/zh not_active IP Right Cessation
- 1994-11-23 DE DE69412974T patent/DE69412974T2/de not_active Expired - Fee Related
- 1994-11-23 EP EP94308647A patent/EP0656649B1/de not_active Expired - Lifetime
- 1994-11-23 ES ES94308647T patent/ES2120578T3/es not_active Expired - Lifetime
- 1994-11-29 KR KR1019940031629A patent/KR950021767A/ko not_active Application Discontinuation
- 1994-11-30 JP JP6319365A patent/JP2944902B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR950021767A (ko) | 1995-07-26 |
| JPH07202200A (ja) | 1995-08-04 |
| DE69412974D1 (de) | 1998-10-08 |
| ES2120578T3 (es) | 1998-11-01 |
| EP0656649B1 (de) | 1998-09-02 |
| US5407859A (en) | 1995-04-18 |
| TW257885B (de) | 1995-09-21 |
| JP2944902B2 (ja) | 1999-09-06 |
| EP0656649A1 (de) | 1995-06-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE69211093T2 (de) | Verfahren zur Herstellung einer integrierten Schaltung mit selbstjustierten Kontakten zwischen eng beabstandeten Strukturen | |
| DE69126463T2 (de) | Verfahren zur Herstellung eines leitenden Elements | |
| DE68917995T2 (de) | Verfahren zum Herstellen einer Halbleitervorrichtung. | |
| DE3888937T2 (de) | Verfahren zum Herstellen von integrierten Schaltungen mit FET. | |
| DE3750909T2 (de) | Halbleiterherstellungsverfahren unter Verwendung eines Maskenersatzes und dotierstoffundurchlässiger Gebiete. | |
| DE69122992T2 (de) | Verfahren zum Herstellen elektrischer Kontakte an Gatestrukturen auf integrierten Schaltungen | |
| WO2005034215A1 (de) | Verfahren zum erzeugen einer hartmaske und hartmasken-anordnung | |
| DE4138842A1 (de) | Gateelektrode einer halbleitervorrichtung und verfahren zu deren herstellung | |
| DE69627975T2 (de) | MOS-Transistor und Verfahren zu seiner Herstellung | |
| EP0005185B1 (de) | Verfahren zum gleichzeitigen Herstellen von Schottky-Sperrschichtdioden und ohmschen Kontakten nach dotierten Halbleiterzonen | |
| EP0030640A2 (de) | Verfahren zum Anbringen einer selbstausrichtenden Gateelektrode in einem V-Metalloxid-Feldeffekttransistor | |
| DE2922014A1 (de) | Verfahren zur herstellung von vlsi-schaltungen | |
| DE69226887T2 (de) | Halbleiteranordnung und Verfahren zum Herstellen einer derartigen Halbleiteranordnung | |
| DE69428329T2 (de) | Feldeffekttransistor mit einem versiegelten diffundierten Übergang | |
| DE69032074T2 (de) | Verfahren zur Herstellung eines Halbleiterbauteils | |
| DE19548058C2 (de) | Verfahren zur Herstellung eines MOS-Transistors | |
| DE4446850C2 (de) | Verfahren zur Herstellung eines Transistors für eine Halbleitervorrichtung | |
| DE19531602C2 (de) | Verbindungsstruktur einer Halbleitereinrichtung und ihr Herstellungsverfahren | |
| DE69324524T2 (de) | Verfahren zur Herstellung eines Halbleiter-Speicherbauteils | |
| DE3852911T2 (de) | In einer einzelnen Wanne enthaltender Transistor sowie Verfahren zu dessen Herstellung. | |
| DE69026530T2 (de) | Halbleiteranordnung mit zwei leitenden Schichten und Verfahren zu ihrer Herstellung | |
| DE69625007T2 (de) | Halbleiterelement-Herstellungsverfahren | |
| DE69611632T2 (de) | Planare Isolation für integrierte Schaltungen | |
| DE69412974T2 (de) | Feldeffekttransistor mit Kontaktflächen | |
| DE19719909A1 (de) | Zweifaches Damaszierverfahren |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| 8364 | No opposition during term of opposition | ||
| 8339 | Ceased/non-payment of the annual fee |