DE69428329T2 - Feldeffekttransistor mit einem versiegelten diffundierten Übergang - Google Patents
Feldeffekttransistor mit einem versiegelten diffundierten ÜbergangInfo
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Description
- Diese Erfindung betrifft allgemein den Bereich von Feldeffekttransistoren und im Besonderen den Bereich solcher Transistoren, die versiegelte Diffusions-Übergangszonen haben.
- Mit zunehmender Komplexität integrierter Schaltungen wurden die einzelnen Bauelemente, wie Feldeffekttransistoren, die die integrierte Schaltung bilden, kleiner und näher beieinander angeordnet. Ein einfaches Schrumpfen (shrinkins) der Bauteildimensionen allein war nicht ausreichend, um die erhöhte Komplexität der Schaltungen zu erlauben; neue Prozesstechnologien und innovative Bauelemente waren ebenfalls erforderlich.
- Ein Beispiel veranschaulicht diesen Punkt. Die Source- und Drain-Regionen eines Feldeffekttransistors müssen getrennt voneinander elektrisch kontaktiert werden. Dies erfolgt häufig durch Abscheiden einer dielektrischen Schicht über dem Transistor, Strukturieren der dielektrischen Schicht, um Fenster zu bilden, die Teile der Source-/Drain-Regionen freilegen, und dann Abscheiden eines Metalls in den Fenstern. Ein typisches Metall ist Aluminium. Allerdings neigt Aluminium dazu, in das Siliziumsubstrat zu diffundieren oder dieses zu spicken. Eine derartige Diffusion ist unerwünscht. Diffusionsbarriereschichten werden zwischen dem Substrat und dem Aluminium abgeschieden, um die Diffusion und das Spicken zu verhindern. Das Abscheiden des Barriereschichtmaterials in den Fenstern in dem strukturierten Dielektrikum führt häufig zu einer schlechten Abdeckung des Substrats nahe des Bodens der Fenster. Selbstverständlich müssen die Dielektrikumsfenster in Bezug auf die Source-/Drain-Regionen exakt positioniert werden.
- Ein innovatives Design, welches die für die dielektrischen Fenster erforderliche Ausrichtungsgenauigkeit verringert, ist in dem US-Patent 4,844,776 und 4,922,311 von K.-H. Lee, C.-Y. Lu und D. Yaney beschrieben. Diese Patente beschreiben jeweils ein Bauelement und ein Verfahren zum Herstellen des Bauelementes, welches als "Folded Extended Window Field Effect Transistor" bezeichnet ist und das im Allgemeinen mit der Abkürzung FEWMOS bezeichnet ist. Bei einem Beispiel einer Ausführungsform wird eine Schicht eines leitenden Materials, wie TiN, deckend über Transistorelementen, einschließlich einer Isolationsschicht auf der Oberseite der Gate-Elektrode, abgeschieden. Das leitende Material wird strukturiert, um Fenster- oder Kontaktanschlussflächen, die wenigstens Teile der Source-/Drain-Regionen abdecken, zu bilden. Die Fensteranschlussflächen können größer als die Source-/Drain- Regionen sein, vorausgesetzt, dass sie sich an der Oberseite der Gate-Elektrode nicht gegenseitig kontaktieren; sie können sich auch auf die Feldoxid-Regionen benachbart zu den Source- /Drain-Regionen erstrecken. Eine verbesserte Toleranz für Fehlausrichtungen wird erhalten. Die Fensteranschlussflächen dienen als Ätzstoppschichten, wenn die Fenster in das Dielektrikum geätzt werden, und verhindern so ein Ätzen in die Source-/Drain-Regionen.
- C.-Y. Lu et al., IEEE Electron Dev. Lett., Vol. 9, No. 8, Seiten 388-390 (1988), beschreibt ein LDD-CMOS-Bauelement mit hoher Packungsdichte, basierend auf einem anderen FEWMOS- Design, bei welchem eine Silizid-Polysilizium-Schicht, die als Fensteranschlussfläche bezeichnet wird, verwendet wird als Fenster-Ätzstopp, Source-/Drain-Diffusionsquelle und zusätzliche zwischenliegende Verbindungsschicht.
- Dotierstoffe müssen in das Substrat eingebracht werden, um die Source-/Drain-Regionen zu bilden. Dies erfolgt, häufig durch Ionenimplantation. Viele Bauelementeeigenschaften verbessern sich durch das Herstellen flächer Übergangszonen; d. h., sehr flacher Source-/Drain-Regionen. Flache Zonen können mittels Ionenimplantation schwierig herzustellen sein, während gleichzeitig eine glatte Oberfläche erhalten wird, um eine Rauheit zwischen den Übergangsbereichen zu vermeiden. Bei einer Ausführungsform wird bei einem FEWMOS ein Polyzid als Schichtmaterial für die Fensteranschlussflächen verwendet. Die Source-/Drain-Regionen werden durch thermisches Austreiben aus Ionenimplantiertem Polysilizium gebildet. Ein Metall wird abgeschieden und ein Salizid wird gebildet. Allerdings kann salizidiertes Polysilizium zu einer Rauheit der Verbindungsschicht führen.
- Gemäß einem Beispiel einer Ausführungsform dieser Erfindung wird eine Kontaktanschlussfläche hergestellt durch Ausbilden der Gate-Elektrode eines Transistors zwischen Feldoxid-Zonen und Abscheiden einer ersten Silizid-Schicht und einer leitenden Kontaktanschlussflächen-Schicht, die als Diffusionsbarrierenschicht, um die Übergangszone zu versiegeln, dient. Eine Dielektrikumsschicht wird dann abgeschieden, wobei darauffolgend eine Fotolackstrukturierung erfolgt, um ausgewählte Bereiche der Dielektrikumsschicht freizulegen, die dann entfernt werden. Die strukturierte Dielektrikumsschicht dient als Ätzmaske, um die leitende Kontaktanschlussflächen- und die erste Silizid-Schicht zu strukturieren. Bei einer bevorzugten Ausführungsform werden dielektrische Spacer auf der strukturierten Dielektrikumsschicht vor dem Ätzen ausgebildet. Die Dielektrikumsschicht muss nicht entfernt werden, obwohl Teile geätzt werden, um die Kontaktanschlussflächen- Schicht freizulegen. Die erste Silizid-Schicht weist einen Dotierstoff auf, der bei Erhitzen in das Substrat diffundiert, um flache Übergangs-Source-/Drain-Regionen zwischen der Gate-Elektrode und den Feldoxid-Regionen (junction source/drain regions) zu bilden. Die Herstellung des Bauteils wird dann fortgesetzt. Eine weitere Dielektrikumsschicht wird abgeschieden und Fenster werden hergestellt, die ausgewählte Abschnitte der Kontaktanschlussflächen-Schicht freilegen. Die Kontaktanschlussflächen-Schicht funktioniert als Ätzstoppschicht. Ein leitendes Material wird in den Fenstern abgeschieden, um elektrische Kontakte herzustellen.
- Die Fig. 1 bis 4 sind Schnittdarstellungen eines Ausschnitts eines Bauteils während verschiedener Abschnitten eines Herstellungsverfahrens gemäß dieser Erfindung.
- Aus Gründen der Übersichtlichkeit sind die dargestellten Elemente nicht maßstabsgetreu abgebildet.
- Die Erfindung wird nun unter Bezugnahme auf ein Beispiel einer Ausführungsform beschrieben. Fig. 1 ist eine Schnittdarstellung, die ein Substrat 1, eine Gate-Elektrode 3, Feldoxid-Zonen 5, eine erste Silizid-Schicht 7, eine leitende Diffusionsbarriere-Schicht 9, eine zweite Silzid-Schicht 11, eine Dielektrikumsschicht 13 und eine strukturierte Fotolackschicht 15 zeigt. Die Schichten 9 und 11 werden als übereinander angeordnete Konaktanschlussflächen-Schichten bezeichnet. Die Gate-Elektrode 3 liegt zwischen der Feldoxid-Zone 5. Die Gate-Elektrode 3 weist ein Gate-Oxid 31, eine leitende Schicht 33, eine isolierende obere Schicht 35 und dielektrische Seitenwände 37 auf. Die strukturierte Lackschicht 15 legt Abschnitte der Dielektrikumsschicht 13, die Abschnitte der übereinander geschichteten Kontaktanschlussflächen- Schichten abdecken und die entfernt werden, frei.
- Die dargestellte Struktur kann durch Fachleute unter Verwendung hinlänglich bekannter Materialien und hinlänglich bekannter Verfahren leicht hergestellt werden. Das Substrat 1 besteht typischerweise aus Silizium und die Verbindungsschicht 33 und die Gate-Elektrode 3 besteht typischerweise aus Polysilizium. Die Gate-Elektrode des Feldeffekttransistors sowie die Feldoxid-Zonen können durch Fachleute auf einfache Weise unter Verwendung herkömmlicher Abscheide- und Strukturierungsverfahren hergestellt werden. Die Dielektrikumsschicht 13, die obere Isolationsschicht 35 und die isolierenden Seitenwände 37 bestehen typischerweise aus Siliziumoxid. Die erste und zweite Silizid-Schicht sind aus leitenden Siliziden, wie beispielsweise WSi&sub2;, das abgeschieden wird, hergestellt. WSi&sub2; wird gegenüber TiSi&sub2; bevorzugt, welches typischerweise durch Abscheiden von Ti auf Si und durch anschließendes Reagieren, um das Silizid zu erhalten, gebildet wird. Dieses Verfahren der Herstellung führt zu einer Oberflächenrauheit. Die leitende Diffusionsbarriere-Schicht ist ein leitendes Material, wie beispielsweise leitendes Nitrid, beispielsweise TiN. Die Kontaktanschlussflächen-Schicht wirkt als Diffusionsbarriere, um die Übergangszone zu versiegeln. Die Dielektrikumsschicht 13 ist typischerweise ein abgeschiedenes Oxid. Auch andere als die genannten Materialien können verwendet werden; geeignete Eigenschaften, wie die Ätzeigenschaften, müssen beachtet werden. Die erste Silizidschicht weist weiterhin einen Dotierstoff auf, der ionenimplantiert sein kann. Der Lack ist typischerweise ein im Handel erhältlicher Lack, wobei die Empfindlichkeit des Lacks auf Strahlung, die zur Strukturierung des Lacks verwendet wird, genau beachtet werden muss. Herkömmliche lithographische Strukturierungstechniken werden verwendet, um den Lack zu strukturieren. Die Struktur kann somit unter Verwendung hinlänglich bekannter und herkömmlicher Verfahrensschritte gebildet werden.
- Der strukturierte Lack 15 wird nun als Ätzmaske verwendet, und die freiliegenden Abschnitte der Dielektriumsschicht 13 werden entfernt, um dadurch Abschnitte der oberen Schicht freizulegen. Der Lack wird nun unter Verwendung herkömmlicher Verfahren entfernt. Wenn ein sublithographischer Abstand zwischen Abschnitten der übereinander geschichteten Kontaktanschlussflächen-Schichten, die sich über die Gate-Elektrode erstrecken, gewünscht ist, kann eine Dielektrikumsschicht abgeschieden und zurückgeätzt werden, um die dielektrischen Spacer 17, wie in Fig. 2 dargestellt, zurückzulassen. Ein herkömmliches dielektrisches Material, das verwendet werden kann, ist ein Oxid. Natürlich können auch andere Verfahren verwendet werden, um die dielektrischen Spacer herzustellen. Das strukturierte Dielektrikum 13 mit Spacern 17 wird als Ätzmaske für das Ätzen und das Entfernen der freiliegenden Abschnitte der übereinander geschichteten Kontaktanschlussflächen-Schichten verwendet. Trockenätzungen besitzen die gewünschte Selektivität zwischen dem Dielektrikum und dem Silizid und die Kontaktanschlussflächen-Schicht kann durch einen Fachmann leicht ausgewählt werden. Eine Ausdiffusion aus der ersten Silizid-Schicht 7 bildet die Source-/Drain-Regionen 21. Die resultierende Struktur ist in Fig. 3 dargestellt.
- Die verbleibende Dielektrikumsschicht kann entfernt werden, wenn dies angestrebt ist; allerdings wird typischerweise eine weitere Dielektrikumsschicht 19 abgeschieden und es besteht daher kein zwingender Grund, die Dielektrikumsschicht 13 an diesem Punkt des Herstellungsablaufes zu entfernen.
- Die in dem vorherigen Abschnitt erwähnte Dielektrikumsschicht liegt nun frei und eine Lackschicht wird gebildet. Der Lack wird dann strukturiert, um Öffnungen zu bilden, welche ausgewählte Abschnitte der Dielektrikumsschicht 13 freilegen. Die freiliegenden Abschnitte der Dielektrikumsschicht 13 befinden sich über Abschnitten der übereinander geschichteten Kontaktanschlussflächen-Schichten, die freigelegt werden, wenn die Dielektrikumsschicht 13 strukturiert wird. Die freiliegenden Abschnitte der Dielektrikumsschicht werden dann entfernt, so dass Abschnitte der übereinander geschichteten Konaktanschlussflächen-Schichten freigelegt werden. Die zweite Silizid-Schicht 11 wird verwendet, da das Ätzen der Schichten 13 und der Stop auf der Schicht 9 oft schwierig ist. Die zweite Silizid-Schicht kann weggelassen werden, wenn die Diffusionsbarriere als Ätzstoppschicht dient. In diesem Fall besitzen die übereinander geschichteten Fensteranschlussflächen-Schichten nur zwei Schichten. Die resultierende Struktur ist in Fig. 4 dargestellt. Die Bauelementeherstellung wird nun unter Verwendung herkömmlicher Prozesse abgeschlossen. Beispielsweise wird ein Metall in den dielektrischen Fenstern die Abschnitte der Fensteranschlussflächen- Pad-Sandwiches freilegen, abgeschieden
- Einige Aspekte des Transistors verdienen erwähnt zu werden. Die Herstellung der flachen Übergangszonen vermeidet eine Rauheit des Übergangs zu den Übergangszonen. Die TiN-Schicht dichtet die Übergangszone gegen Diffusion ab und vermeidet Abdeckungsprobleme an Stufen, die ansonsten bei der Abscheidung des Barriereschichtmaterials auftreten können. Berechnungen haben gezeigt, dass ein Überlapp zwischen der übereinander geschichteten Anschlussflächen-Schicht und der Gate- Elektrode nicht zu einer wesentlicheb Kapazität führt. Zusätzlich spart die Verwendung von WSi&sub2; als erste Schicht eine Maske, da herausgefunden wurde, dass Phosphor eine Diffusion von Bor, die n- bzw. p-Dotierstoffe sind, verhindert.
- Veränderungen in der beschriebenen Ausführungsform können durch einen Fachmann leicht ausgedacht werden. Wenn der durch die Lithographie definierte Abstand zwischen Abschnitten der Kontaktanschlussflächen-Schicht ausreichend ist, kann die Herstellung des Spacers weggelassen werden.
Claims (11)
1. Verfahren zum Herstellen eines Feldeffektransistors auf
einem Substrat (1), das die Schritte aufweist:
Herstellen einer Gate-Elektrode (3) des Feldeffekttransistors
zwischen Feldoxid-Zonen (5), wobei die Gate-Elektrode (3)
eine isolierende obere Schicht (35) aufweist;
Abscheiden einer Silizid-Schicht (7) und einer leitenden
Diffusionsbarriere-Schicht (9), wobei die Silizid-Schicht (7)
und die Barriere-Schicht (9) übereinander geschichtete
Kontaktanschlussflächen-Schichten (7, 9) bilden, wobei diese
Schichten über dem Substrat (1) angeordnet sind und die Gate-
L5 Elektrode (3) abdecken;
Abscheiden einer Dielektrikumsschicht (13);
Herstellen einer Lackschicht (15);
Strukturieren des Lacks (15), um ausgewählte Abschnitte der
Dielektrikumsschicht (13) freizulegen; und
Entfernen der freiliegenden Abschnitte der
Dielektrikumsschicht (13), um Abschnitte der übereinander geschichteten
Kontaktanschlussflächen-Schichten (7, 9) freizulegen, wobei
das Entfernen eine strukturierte Dielektrikumsschicht bildet.
2. Verfahren nach Anspruch 1, das weiterhin den Schritt
aufweist, dielektrische Spacer (17) auf der strukturierten
Dielektrikumsschicht (13) zu bilden.
3. Verfahren nach Anspruch 3, bei dem die Gate-Elektrode (3)
eine Gate-Schichtfolge (31, 33, 35) aufweist, die obere
Isolationsschicht (35) oben auf der Gate-Schichtfolge
aufgebracht ist, der Schritt zum Strukturieren des Lacks das
Ausbilden einer ersten Öffnung über der Gate-Schichtfolge
umfasst
und die Spacer (17) eine zweite, engere Öffnung
innerhalb der ersten Öffnung bilden, wobei das Verfahren die
Schritte aufweist:
Verwenden der strukturierten Dielektrikumsschicht und der
Spacer (17), um die Kontaktanschlussflächen-Schichten (7, 9)
zu bilden und die zweite Öffnung durch diese zu erstrecken,
um die obere Isolationsschicht (35) freizulegen, um so
Anschluss-Pad-Schichten (7, 9) zu bilden, die die Kanten der
oberen Isolationsschicht (35) überlappen;
Abscheiden einer zweiten Dielektrikumsschicht (19) über den
strukturierten Kontaktanschlussflächen-Schichten (7, 9), und
Strukturieren der zweiten Dielektrikumsschicht (19), um
Abschnitte der strukturierten Kontaktanschlussflächen-Schichten
(7, 9) an gegenüberliegenden Seiten der Gate-Elektrode (3)
freizulegen.
4. Verfahren nach Anspruch 1, das weiterhin den Schritt
aufweist, die Silizid-Schicht (7) mit einem Dotierstoff zu
dotieren.
5. Verfahren nach Anspruch 4, das weiterhin ein Erwärmen
umfasst, um wenigstens einige der Dotierstoffe zu veranlassen,
aus der Silizidschicht (7) in das Substrat (1) zu gehen, um
Source-/Drain-Regionen (21) des Transistors zu bilden.
6. Verfahren gemäß Anspruch 5, bei welchem der Dotierstoff n-
und p-Dotierstoffe enthält.
7. Verfahren nach Anspruch 6, bei welchem die p- und n-
Dotierstoffe Bor bzw. Phosphor sind.
8. Verfahren nach Anspruch 1, bei welchem die Barriere-
Schicht (9) im Wesentlichen aus einem leitenden Nitrid
besteht.
9. Verfahren nach Anspruch 8, bei welchem das leitende Nitrid
ein Titannitrid ist.
10. Verfahren nach Anspruch 2, das weiterhin den Schritt
aufweist, das strukturierte Dielektrikum (13) als Ätzmaske zum
Ätzen der übereinander geschichteten Konat
aktanschlussflächen-Schichten (7, 9) zu verwenden.
11. Verfahren nach Anspruch 1, das den Schritt aufweist, eine
zweite Silizid-Schicht (11) auf der Barriereschicht (9)
abzuscheiden, wobei die erste Silizid-Schicht (7) die
Barriereschicht (9) und die zweite Silizid-Schicht (11) übereinander
geschichtete Kontaktanschlussflächen-Schichten (7, 9, 11)
bilden.
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| KR950011982B1 (ko) * | 1992-11-06 | 1995-10-13 | 현대전자산업주식회사 | 전도물질 패드를 갖는 반도체 접속장치 및 그 제조방법 |
| US5956615A (en) * | 1994-05-31 | 1999-09-21 | Stmicroelectronics, Inc. | Method of forming a metal contact to landing pad structure in an integrated circuit |
| US5945738A (en) * | 1994-05-31 | 1999-08-31 | Stmicroelectronics, Inc. | Dual landing pad structure in an integrated circuit |
| US5702979A (en) * | 1994-05-31 | 1997-12-30 | Sgs-Thomson Microelectronics, Inc. | Method of forming a landing pad structure in an integrated circuit |
| US5633196A (en) * | 1994-05-31 | 1997-05-27 | Sgs-Thomson Microelectronics, Inc. | Method of forming a barrier and landing pad structure in an integrated circuit |
| US5705427A (en) * | 1994-12-22 | 1998-01-06 | Sgs-Thomson Microelectronics, Inc. | Method of forming a landing pad structure in an integrated circuit |
| JP4156044B2 (ja) * | 1994-12-22 | 2008-09-24 | エスティーマイクロエレクトロニクス，インコーポレイテッド | 集積回路におけるランディングパッド構成体の製造方法 |
| US5686761A (en) * | 1995-06-06 | 1997-11-11 | Advanced Micro Devices, Inc. | Production worthy interconnect process for deep sub-half micrometer back-end-of-line technology |
| US5719071A (en) * | 1995-12-22 | 1998-02-17 | Sgs-Thomson Microelectronics, Inc. | Method of forming a landing pad sturcture in an integrated circuit |
| US6274464B2 (en) | 1998-02-06 | 2001-08-14 | Texas Instruments Incorporated | Epitaxial cleaning process using HCL and N-type dopant gas to reduce defect density and auto doping effects |
| US6080644A (en) | 1998-02-06 | 2000-06-27 | Burr-Brown Corporation | Complementary bipolar/CMOS epitaxial structure and process |
| US6096599A (en) * | 1998-11-06 | 2000-08-01 | Advanced Micro Devices, Inc. | Formation of junctions by diffusion from a doped film into and through a silicide during silicidation |
| US6380040B1 (en) | 1999-08-02 | 2002-04-30 | Advanced Micro Devices, Inc. | Prevention of dopant out-diffusion during silicidation and junction formation |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4788160A (en) * | 1987-03-31 | 1988-11-29 | Texas Instruments Incorporated | Process for formation of shallow silicided junctions |
| US4764481A (en) * | 1987-08-24 | 1988-08-16 | Delco Electronics Corporation | Grown side-wall silicided source/drain self-align CMOS fabrication process |
| US4922311A (en) * | 1987-12-04 | 1990-05-01 | American Telephone And Telegraph Company | Folded extended window field effect transistor |
| US4844776A (en) * | 1987-12-04 | 1989-07-04 | American Telephone And Telegraph Company, At&T Bell Laboratories | Method for making folded extended window field effect transistor |
| US4923822A (en) * | 1989-05-22 | 1990-05-08 | Hewlett-Packard Company | Method of fabricating a semiconductor device by capping a conductive layer with a nitride layer |
| US5206187A (en) * | 1991-08-30 | 1993-04-27 | Micron Technology, Inc. | Method of processing semiconductor wafers using a contact etch stop |
-
1993
- 1993-12-01 US US08/160,600 patent/US5420058A/en not_active Expired - Lifetime
-
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