JP3024237B2 - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路用素子
として用いられる電界効果トランジスタの製造方法に関
するものである。 【０００２】 【従来の技術】図１１から図２３は、従来法による電界
効果トランジスタ（ＦＥＴ）の工程別断面図である。ま
ず活性領域１２を形成した半絶縁性ＧａＡｓ基板１１
（図１１）の所定部分に、リフトオフ法によりソース電
極１３、１３′およびドレイン電極１４、１４′を形成
する（図１２、図中左側がエンハンスメント型ＦＥＴ用
ソース・ドレイン電極、右側がデイプレッション型ＦＥ
Ｔ用ソース・ドレイン電極）。その後フォトレジスト１
５をスピンコートする（図１３）。 【０００３】次にフォトマスク１６を用いて露光を行な
い、フォトレジスト１５を現像する。このときフォトマ
スク１６はエンハンスメント型ＦＥＴのゲート電極形成
領域上のフォトレジスト１５のみが現像されるようにパ
ターンニングされており（図１４）、また露光量はエン
ハンスメント型ＦＥＴのゲート電極形成領域上のフォト
レジスト１５が完全に現像されるように調整する（図１
５）。 【０００４】次に半絶縁性ＧａＡｓ基板１１のエンハン
スメント型ＦＥＴのゲート電極形成領域にリセスエッチ
ングを行ない（図１６）、その後フォトレジスト１５を
マスクとして、Ｔｉ、Ｐｔ、Ａｕを順次蒸着し、エンハ
ンスメント型ＦＥＴのゲート電極１７を形成し（図１
７）、不要なＴｉ、Ｐｔ、Ａｕをフォトレジスト１５か
らリフトオフする（図１８）。 【０００５】再度フォトレジスト１５を形成し（図１
９）、ディプレッション型ＦＥＴのゲート電極形成領域
上のフォトレジスト１５のみが現像されるようにパター
ンニングしたフォトマスク１６′を用いて露光を行なう
ことで（図２０）、ディプレッション型ＦＥＴのゲート
電極形成領域上のフォトレジスト１５′を完全に現像す
る（図２１）。 【０００６】フォトレジスト１５′をマスクとして、再
度Ｔｉ、Ｐｔ、Ａｕを順次蒸着し、ディプレッション型
ＦＥＴのゲート電極１７′を形成する（図２２）。最後
に不要なＴｉ、Ｐｔ、Ａｕをフォトレジスト１５′から
リフトオフすることで、エンハンスメント型ＦＥＴとデ
ィプレッション型ＦＥＴが同一基板上に完成する。 【０００７】 【発明が解決しようとする課題】上記の従来法によれ
ば、エンハンスメント型ＦＥＴとディプレッション型Ｆ
ＥＴを同一基板上に作製することができ、また同様の方
法により、ピンチオフ電圧の異なる２個以上のＦＥＴを
同一基板上に作製することができる。しかし一度のフォ
トリソプロセスで、全てのＦＥＴを作製することは不可
能であり、したがって作製するＦＥＴの数に応じて複数
回のフォトリソプロセスを個別に行う必要があり、工程
を長期化させる原因となっていた。更に、複数回のフオ
トリソプロセスを行うことにより、ソース・ドレイン電
極の中心にゲート電極を形成するなどのアラインメント
にずれが生じＦＥＴの特性が不均一になるなどの問題が
あった。 【０００８】 【課題を解決するための手段】本発明の電界効果トラン
ジスタの製造方法は、活性領域を形成した半絶縁性Ｇａ
Ａｓ基板に、少なくとも２対のソース・ドレイン電極を
形成し、この上にフォトレジストを形成する工程と、少
なくとも２個のゲート電極形成領域に相当する部分の光
の透過率が、それぞれ異なるフォトマスクを用いて露光
を行ない、前記フォトレジストを所定量現像する工程
と、前記半絶縁性ＧａＡｓ基板のゲート電極形成領域の
うち、少なくとも１ヵ所にリセスエッチングを行なう工
程と、前記レジストをマスクとしてゲート電極を形成す
る工程とを含むことを特徴とする。 【０００９】 【作用】本発明の電界効果トランジスタの製造方法にお
いては、光の透過率が部分的に異なるフォトマスクを用
いることにより、エンハンスメント型ＦＥＴとディプレ
ッション型ＦＥＴを、あるいはピンチオフ電圧の異なる
２つ以上のＦＥＴを、同一基板上に、一回のフォトリソ
プロセスで作製することができる。 【００１０】 【実施例】図１から図９は、本発明の一実施列を示す工
程別断面図である。以下、これらの図を参照しつつ、本
発明の一実施例を、特に同一基板上にエンハンスメント
型ＦＥＴとディプレッション型ＦＥＴを形成する場合を
中心に詳述する。 【００１１】まず、半絶縁性ＧａＡｓ基板１に、選択的
イオン注入を行ない、活性領域２を形成する（図１）。
その後Ａｕ：Ｇｅ、Ｎｉ、Ａｕ を順次電子ビーム蒸着
し、リフトオフ法により半絶縁性ＧａＡｓ基板１の所定
部分に、ソース電極３、３′およびドレイン電極４、
４′を形成する。この時、たとえば左側のソース電極３
・ドレイン電極４をエンハンスメント型ＦＥＴ用、右側
のソース電極３′・ドレイン電極４′をディプレッショ
ン型ＦＥＴ用とする（図２）。この上に、Ａｚ１３５０
などのフォトレジスト５をスピンコートする（図３）。 【００１２】次にフォトマスクを用いて露光を行ない、
フォトレジスト５を現像する。フォトマスク６はゲート
電極形成領域のみが現像されるようにパターンニングさ
れており、しかも光の透過率をマスク金属の膜厚によっ
てコントロールすることで、エンハンスメント型ＦＥＴ
のゲート電極形成領域に相当する部分の透過率を、ディ
プレッション型ＦＥＴのゲート電極形成領域に相当する
部分の透過率よりも高く設定する（図４）。また露光量
はエンハンスメント型ＦＥＴのゲート電極形成領域上の
フォトレジストは完全に現像され、かつディプレッショ
ン型ＦＥＴのゲート電極形成領域上のフォトレジスト５
は、わずかに残存するように調整する（図５）。 【００１３】次に半絶縁性ＧａＡｓ基板１のエンハンス
メント型ＦＥＴのゲート電極形成領域に、リセスエッチ
ングを行なう。この時半絶縁性ＧａＡｓ基板１のディプ
レッション型ＦＥＴの電極形成領域は開口していないの
で、エッチングされない（図６）。 【００１４】ウエハ全面に再度露光を行なう。この時の
露光量はわずかに残存していたディプレッション型ＦＥ
Ｔのゲート電極形成領域上のフォトレジスト５が完全に
現像されるように調整する。したがって半絶縁性ＧａＡ
ｓ基板１の電極形成領域が開口する（図７）。 【００１５】最後にフォトレジスト５をマスクとして、
Ｔｉ、Ｐｔ、Ａｕを順次蒸着し、ソース電極３、３′・
ドレイン電極４、４′の中央にゲート電極７、７′を形
成する（図８）。その後フォトレジスト５上の不要なＴ
ｉ、Ｐｔ、Ａｕはフォトレジスト５からリフトオフこと
で、エンハンスメント型ＦＥＴとディプレッション型Ｆ
ＥＴが完成する（図９）。 【００１６】以上、同一基板上にエンハンスメント型Ｆ
ＥＴとディプレッション型ＦＥＴを、一度のフォトリソ
プロセスにより作製する場合について述べたが、本発明
はこれに限定されるものではなく、同様の製造方法によ
り、同一基板上にピンチオフ電圧の異なる２個以上のＦ
ＥＴを一度のフォトリソプロセスにより作製することも
可能である。図１０はピンチオフ電圧の異なる３個のＦ
ＥＴを作製した状態を示した断面図である。 【００１７】 【発明の効果】本発明の電界効果トランジスタの製造方
法によれば、エンハンスメント型ＦＥＴとディプレッシ
ョン型ＦＥＴを、あるいはピンチオフ電圧の異なる２個
以上のＦＥＴを、同一基板上に１回のフォトリソプロセ
スで作製することができ、工程の簡略化、短縮化を実現
できる。さらにフォトリソプロセスが一度であることに
より、ソース・ドレイン電極の中心にゲート電極を形成
するなどのアラインメントが正確におこなえ、ＦＥＴの
特性を均一にすることが可能である。
として用いられる電界効果トランジスタの製造方法に関
するものである。 【０００２】 【従来の技術】図１１から図２３は、従来法による電界
効果トランジスタ（ＦＥＴ）の工程別断面図である。ま
ず活性領域１２を形成した半絶縁性ＧａＡｓ基板１１
（図１１）の所定部分に、リフトオフ法によりソース電
極１３、１３′およびドレイン電極１４、１４′を形成
する（図１２、図中左側がエンハンスメント型ＦＥＴ用
ソース・ドレイン電極、右側がデイプレッション型ＦＥ
Ｔ用ソース・ドレイン電極）。その後フォトレジスト１
５をスピンコートする（図１３）。 【０００３】次にフォトマスク１６を用いて露光を行な
い、フォトレジスト１５を現像する。このときフォトマ
スク１６はエンハンスメント型ＦＥＴのゲート電極形成
領域上のフォトレジスト１５のみが現像されるようにパ
ターンニングされており（図１４）、また露光量はエン
ハンスメント型ＦＥＴのゲート電極形成領域上のフォト
レジスト１５が完全に現像されるように調整する（図１
５）。 【０００４】次に半絶縁性ＧａＡｓ基板１１のエンハン
スメント型ＦＥＴのゲート電極形成領域にリセスエッチ
ングを行ない（図１６）、その後フォトレジスト１５を
マスクとして、Ｔｉ、Ｐｔ、Ａｕを順次蒸着し、エンハ
ンスメント型ＦＥＴのゲート電極１７を形成し（図１
７）、不要なＴｉ、Ｐｔ、Ａｕをフォトレジスト１５か
らリフトオフする（図１８）。 【０００５】再度フォトレジスト１５を形成し（図１
９）、ディプレッション型ＦＥＴのゲート電極形成領域
上のフォトレジスト１５のみが現像されるようにパター
ンニングしたフォトマスク１６′を用いて露光を行なう
ことで（図２０）、ディプレッション型ＦＥＴのゲート
電極形成領域上のフォトレジスト１５′を完全に現像す
る（図２１）。 【０００６】フォトレジスト１５′をマスクとして、再
度Ｔｉ、Ｐｔ、Ａｕを順次蒸着し、ディプレッション型
ＦＥＴのゲート電極１７′を形成する（図２２）。最後
に不要なＴｉ、Ｐｔ、Ａｕをフォトレジスト１５′から
リフトオフすることで、エンハンスメント型ＦＥＴとデ
ィプレッション型ＦＥＴが同一基板上に完成する。 【０００７】 【発明が解決しようとする課題】上記の従来法によれ
ば、エンハンスメント型ＦＥＴとディプレッション型Ｆ
ＥＴを同一基板上に作製することができ、また同様の方
法により、ピンチオフ電圧の異なる２個以上のＦＥＴを
同一基板上に作製することができる。しかし一度のフォ
トリソプロセスで、全てのＦＥＴを作製することは不可
能であり、したがって作製するＦＥＴの数に応じて複数
回のフォトリソプロセスを個別に行う必要があり、工程
を長期化させる原因となっていた。更に、複数回のフオ
トリソプロセスを行うことにより、ソース・ドレイン電
極の中心にゲート電極を形成するなどのアラインメント
にずれが生じＦＥＴの特性が不均一になるなどの問題が
あった。 【０００８】 【課題を解決するための手段】本発明の電界効果トラン
ジスタの製造方法は、活性領域を形成した半絶縁性Ｇａ
Ａｓ基板に、少なくとも２対のソース・ドレイン電極を
形成し、この上にフォトレジストを形成する工程と、少
なくとも２個のゲート電極形成領域に相当する部分の光
の透過率が、それぞれ異なるフォトマスクを用いて露光
を行ない、前記フォトレジストを所定量現像する工程
と、前記半絶縁性ＧａＡｓ基板のゲート電極形成領域の
うち、少なくとも１ヵ所にリセスエッチングを行なう工
程と、前記レジストをマスクとしてゲート電極を形成す
る工程とを含むことを特徴とする。 【０００９】 【作用】本発明の電界効果トランジスタの製造方法にお
いては、光の透過率が部分的に異なるフォトマスクを用
いることにより、エンハンスメント型ＦＥＴとディプレ
ッション型ＦＥＴを、あるいはピンチオフ電圧の異なる
２つ以上のＦＥＴを、同一基板上に、一回のフォトリソ
プロセスで作製することができる。 【００１０】 【実施例】図１から図９は、本発明の一実施列を示す工
程別断面図である。以下、これらの図を参照しつつ、本
発明の一実施例を、特に同一基板上にエンハンスメント
型ＦＥＴとディプレッション型ＦＥＴを形成する場合を
中心に詳述する。 【００１１】まず、半絶縁性ＧａＡｓ基板１に、選択的
イオン注入を行ない、活性領域２を形成する（図１）。
その後Ａｕ：Ｇｅ、Ｎｉ、Ａｕ を順次電子ビーム蒸着
し、リフトオフ法により半絶縁性ＧａＡｓ基板１の所定
部分に、ソース電極３、３′およびドレイン電極４、
４′を形成する。この時、たとえば左側のソース電極３
・ドレイン電極４をエンハンスメント型ＦＥＴ用、右側
のソース電極３′・ドレイン電極４′をディプレッショ
ン型ＦＥＴ用とする（図２）。この上に、Ａｚ１３５０
などのフォトレジスト５をスピンコートする（図３）。 【００１２】次にフォトマスクを用いて露光を行ない、
フォトレジスト５を現像する。フォトマスク６はゲート
電極形成領域のみが現像されるようにパターンニングさ
れており、しかも光の透過率をマスク金属の膜厚によっ
てコントロールすることで、エンハンスメント型ＦＥＴ
のゲート電極形成領域に相当する部分の透過率を、ディ
プレッション型ＦＥＴのゲート電極形成領域に相当する
部分の透過率よりも高く設定する（図４）。また露光量
はエンハンスメント型ＦＥＴのゲート電極形成領域上の
フォトレジストは完全に現像され、かつディプレッショ
ン型ＦＥＴのゲート電極形成領域上のフォトレジスト５
は、わずかに残存するように調整する（図５）。 【００１３】次に半絶縁性ＧａＡｓ基板１のエンハンス
メント型ＦＥＴのゲート電極形成領域に、リセスエッチ
ングを行なう。この時半絶縁性ＧａＡｓ基板１のディプ
レッション型ＦＥＴの電極形成領域は開口していないの
で、エッチングされない（図６）。 【００１４】ウエハ全面に再度露光を行なう。この時の
露光量はわずかに残存していたディプレッション型ＦＥ
Ｔのゲート電極形成領域上のフォトレジスト５が完全に
現像されるように調整する。したがって半絶縁性ＧａＡ
ｓ基板１の電極形成領域が開口する（図７）。 【００１５】最後にフォトレジスト５をマスクとして、
Ｔｉ、Ｐｔ、Ａｕを順次蒸着し、ソース電極３、３′・
ドレイン電極４、４′の中央にゲート電極７、７′を形
成する（図８）。その後フォトレジスト５上の不要なＴ
ｉ、Ｐｔ、Ａｕはフォトレジスト５からリフトオフこと
で、エンハンスメント型ＦＥＴとディプレッション型Ｆ
ＥＴが完成する（図９）。 【００１６】以上、同一基板上にエンハンスメント型Ｆ
ＥＴとディプレッション型ＦＥＴを、一度のフォトリソ
プロセスにより作製する場合について述べたが、本発明
はこれに限定されるものではなく、同様の製造方法によ
り、同一基板上にピンチオフ電圧の異なる２個以上のＦ
ＥＴを一度のフォトリソプロセスにより作製することも
可能である。図１０はピンチオフ電圧の異なる３個のＦ
ＥＴを作製した状態を示した断面図である。 【００１７】 【発明の効果】本発明の電界効果トランジスタの製造方
法によれば、エンハンスメント型ＦＥＴとディプレッシ
ョン型ＦＥＴを、あるいはピンチオフ電圧の異なる２個
以上のＦＥＴを、同一基板上に１回のフォトリソプロセ
スで作製することができ、工程の簡略化、短縮化を実現
できる。さらにフォトリソプロセスが一度であることに
より、ソース・ドレイン電極の中心にゲート電極を形成
するなどのアラインメントが正確におこなえ、ＦＥＴの
特性を均一にすることが可能である。
【図面の簡単な説明】
【図１】本発明の一実施例における、半絶縁性ＧａＡｓ
基板に活性領域を形成した後の状態を示す断面図であ
る。 【図２】同上の一実施例における、ソース・ドレイン電
極を形成した後の状態を示す断面図である。 【図３】同上の一実施例における、フォトレジストを形
成した後の状態を示す断面図である。 【図４】同上の一実施例における、フォトマスクを用い
て露光を行なう状態を示す断面図である。 【図５】同上の一実施例における、フォトレジストを現
像した後の状態を示す断面図である。 【図６】同上の一実施例における、基板にリセスエッチ
ングを行なった後の状態を示す断面図である。 【図７】同上の一実施例における、ウェハ全面に露光を
行なった後の状態を示す断面図である。 【図８】同上の一実施例における、Ｔｉ、Ｐｔ、Ａｕを
順次蒸着した後の状態を示す断面図である。 【図９】同上の一実施例における、不要なＴｉ、Ｐｔ、
Ａｕをリフトオフした後の状態を示す断面図である。 【図１０】本発明の別の実施例を示す断面図である。 【図１１】従来例における、半絶縁性ＧａＡｓ基板に活
性領域を形成した後の状態を示す断面図である。 【図１２】同上における、ソース・ドレイン電極を形成
した後の状態を示す断面図である。 【図１３】同上における、フォトレジストを形成した後
の状態を示す断面図である。 【図１４】同上における、フォトマスクを用いて露光を
行なう状態を示す断面図である。 【図１５】同上における、フォトレジストを現像した後
の状態を示す断面図である。 【図１６】同上における、基板にリセスエッチングを行
なった後の状態を示す断面図である。 【図１７】同上における、Ｔｉ、Ｐｔ、Ａｕを順次蒸着
した後の状態を示す断面図である。 【図１８】同上における、不要なＴｉ、Ｐｔ、Ａｕをリ
フトオフした後の状態を示す断面図である。 【図１９】同上における、フォトレジストを再度形成し
た後の状態を示す断面図である。 【図２０】同上における、フォトマスクを用いて再度露
光を行なう状態を示す断面図である。 【図２１】同上における、フォトレジストを現像した後
の状態を示す断面図である。 【図２２】同上における、Ｔｉ、Ｐｔ、Ａｕを再度順次
蒸着した後の状態を示す断面図である。 【図２３】同上における、不要なＴｉ、Ｐｔ、Ａｕをリ
フトオフした後の状態を示す断面図である。 【符号の説明】 １ 半絶縁性ＧａＡｓ基板 ２ 活性領域 ３ ソース電極 ３′ ソース電極 ４ ドレイン電極 ４′ ドレイン電極 ５ フォトレジスト ６ フォトマスク ７ ゲート電極 ７′ ゲート電極 １１ 半絶縁性ＧａＡｓ基板 １２ 活性領域 １３ ソース電極 １３′ソース電極 １４ ドレイン電極 １４′ドレイン電極 １５ フォトレジスト １６ フォトマスク １６′フォトマスク １７ ゲート電極 １７′ゲート電極
基板に活性領域を形成した後の状態を示す断面図であ
る。 【図２】同上の一実施例における、ソース・ドレイン電
極を形成した後の状態を示す断面図である。 【図３】同上の一実施例における、フォトレジストを形
成した後の状態を示す断面図である。 【図４】同上の一実施例における、フォトマスクを用い
て露光を行なう状態を示す断面図である。 【図５】同上の一実施例における、フォトレジストを現
像した後の状態を示す断面図である。 【図６】同上の一実施例における、基板にリセスエッチ
ングを行なった後の状態を示す断面図である。 【図７】同上の一実施例における、ウェハ全面に露光を
行なった後の状態を示す断面図である。 【図８】同上の一実施例における、Ｔｉ、Ｐｔ、Ａｕを
順次蒸着した後の状態を示す断面図である。 【図９】同上の一実施例における、不要なＴｉ、Ｐｔ、
Ａｕをリフトオフした後の状態を示す断面図である。 【図１０】本発明の別の実施例を示す断面図である。 【図１１】従来例における、半絶縁性ＧａＡｓ基板に活
性領域を形成した後の状態を示す断面図である。 【図１２】同上における、ソース・ドレイン電極を形成
した後の状態を示す断面図である。 【図１３】同上における、フォトレジストを形成した後
の状態を示す断面図である。 【図１４】同上における、フォトマスクを用いて露光を
行なう状態を示す断面図である。 【図１５】同上における、フォトレジストを現像した後
の状態を示す断面図である。 【図１６】同上における、基板にリセスエッチングを行
なった後の状態を示す断面図である。 【図１７】同上における、Ｔｉ、Ｐｔ、Ａｕを順次蒸着
した後の状態を示す断面図である。 【図１８】同上における、不要なＴｉ、Ｐｔ、Ａｕをリ
フトオフした後の状態を示す断面図である。 【図１９】同上における、フォトレジストを再度形成し
た後の状態を示す断面図である。 【図２０】同上における、フォトマスクを用いて再度露
光を行なう状態を示す断面図である。 【図２１】同上における、フォトレジストを現像した後
の状態を示す断面図である。 【図２２】同上における、Ｔｉ、Ｐｔ、Ａｕを再度順次
蒸着した後の状態を示す断面図である。 【図２３】同上における、不要なＴｉ、Ｐｔ、Ａｕをリ
フトオフした後の状態を示す断面図である。 【符号の説明】 １ 半絶縁性ＧａＡｓ基板 ２ 活性領域 ３ ソース電極 ３′ ソース電極 ４ ドレイン電極 ４′ ドレイン電極 ５ フォトレジスト ６ フォトマスク ７ ゲート電極 ７′ ゲート電極 １１ 半絶縁性ＧａＡｓ基板 １２ 活性領域 １３ ソース電極 １３′ソース電極 １４ ドレイン電極 １４′ドレイン電極 １５ フォトレジスト １６ フォトマスク １６′フォトマスク １７ ゲート電極 １７′ゲート電極
Claims (1)
- (57)【特許請求の範囲】 活性領域を形成した半絶縁性ＧａＡｓ基板に、少なくと
も２対のソース・ドレイン電極を形成し、この上にフォ
トレジストを形成する工程と、少なくとも２個のゲート
電極形成領域に相当する部分の光の透過率が、それぞれ
異なるフォトマスクを用いて露光を行ない、前記フォト
レジストを所定量現像する工程と、前記半絶縁性ＧａＡ
ｓ基板のゲート電極形成領域のうち少なくとも１ヵ所に
リセスエッチングを行なう工程と、前記フォトレジスト
をマスクとしてゲート電極を形成する工程とを含むこと
を特徴とする電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3065378A JP3024237B2 (ja) | 1991-03-05 | 1991-03-05 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3065378A JP3024237B2 (ja) | 1991-03-05 | 1991-03-05 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04277632A JPH04277632A (ja) | 1992-10-02 |
| JP3024237B2 true JP3024237B2 (ja) | 2000-03-21 |
Family
ID=13285255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3065378A Expired - Fee Related JP3024237B2 (ja) | 1991-03-05 | 1991-03-05 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3024237B2 (ja) |
-
1991
- 1991-03-05 JP JP3065378A patent/JP3024237B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04277632A (ja) | 1992-10-02 |
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