JPH01268069A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
チャンネル領域をなすリセス部がパッシベーション膜を
もって真空封止されているガリウムヒ素電界効果トラン
ジスタの改良に関し、ゲートの静電容量を小さくし、伝
達コンダクタンスを大きくして、スイッチング速度を大
きくする半導体装置の製造方法を提供することを目的と
し、 ｎ型ガリウムヒ素層のチャンネル形成領域に、選択的に
二酸化シリコン膜と窒化シリコン膜とを形成し、前記チ
ャンネル形成領域を挾んで、ソ−スミ極とドレイン電極
とを形成し、全面に二酸化シリコン層とレジスト膜とを
形成し、ゲート形成領域から前記レジスト膜を除去して
開口を形成し、前記二酸化シリコン層と前記窒化シリコ
ン膜とを前記開口に対応する領域から除去し、アッシン
グして、前記レジスト膜の開口の幅を拡大し、前記二酸
化シリコン層と前記二酸化シリコン膜とをサイドエツチ
ングし、前記ｎ型ガリウムヒ素層にリセスを形成し、前
記レジスト膜を保持したま−アルミニウム膜を形成し、
前記レジスト膜を除去して、不用領域からアルミニウム
膜をリフトオフし、ゲート電極を形成するように構成す
る。
もって真空封止されているガリウムヒ素電界効果トラン
ジスタの改良に関し、ゲートの静電容量を小さくし、伝
達コンダクタンスを大きくして、スイッチング速度を大
きくする半導体装置の製造方法を提供することを目的と
し、 ｎ型ガリウムヒ素層のチャンネル形成領域に、選択的に
二酸化シリコン膜と窒化シリコン膜とを形成し、前記チ
ャンネル形成領域を挾んで、ソ−スミ極とドレイン電極
とを形成し、全面に二酸化シリコン層とレジスト膜とを
形成し、ゲート形成領域から前記レジスト膜を除去して
開口を形成し、前記二酸化シリコン層と前記窒化シリコ
ン膜とを前記開口に対応する領域から除去し、アッシン
グして、前記レジスト膜の開口の幅を拡大し、前記二酸
化シリコン層と前記二酸化シリコン膜とをサイドエツチ
ングし、前記ｎ型ガリウムヒ素層にリセスを形成し、前
記レジスト膜を保持したま−アルミニウム膜を形成し、
前記レジスト膜を除去して、不用領域からアルミニウム
膜をリフトオフし、ゲート電極を形成するように構成す
る。
本発明は、チャンネル領域をなすリセス部がパッシベー
ション膜をもって真空封止されているガリウムヒ素電界
効果トランジスタの改良、特に、ゲートの静電容量を小
さくして伝達コンダクタンスを大きくし、スイッチング
速度を大きくする改良に関する。
ション膜をもって真空封止されているガリウムヒ素電界
効果トランジスタの改良、特に、ゲートの静電容量を小
さくして伝達コンダクタンスを大きくし、スイッチング
速度を大きくする改良に関する。
従来技術に係るリセス部が真空封止されているガリウム
ヒ素電界効果トランジスタの製造方法について図を参照
して説明する。
ヒ素電界効果トランジスタの製造方法について図を参照
して説明する。
第１２図参照
半絶縁性ガリウムヒ素基板２１上に、ＣＶＤ法を使用し
て厚さ約０．５ｎのｎ型ガリウムヒ素層１を形成し、こ
れをフッ酸と過酸化水素水との混合液を使用してメサエ
ッチングし、各素子形成領域を島状に形成する。
て厚さ約０．５ｎのｎ型ガリウムヒ素層１を形成し、こ
れをフッ酸と過酸化水素水との混合液を使用してメサエ
ッチングし、各素子形成領域を島状に形成する。
第１３図参照
レジスト膜２２を形成し、ソース電極とドレイン電極と
の形成領域から選択的に除去した後、金ゲルマニウムと
ニッケルと金とを順次蒸着して金ゲルマニウム／ニッケ
ル／金の三重層２７を形成する。
の形成領域から選択的に除去した後、金ゲルマニウムと
ニッケルと金とを順次蒸着して金ゲルマニウム／ニッケ
ル／金の三重層２７を形成する。
第１４図参照
レジス）８２２を除去して、不用６Ｍ！ｌｉから金ゲル
マニウム／ニッケル／金の三重層２７をリフトオフし、
金ゲルマニウム／ニッケル／金の三重層からなるソース
電極５とドレイン電極６とを形成し、約４２５°Ｃにお
いて熱処理をなし、ソース・ドレイン電極とｎ型ガリウ
ムヒ素Ｎ１とのオーミックコンタクトを完成する。
マニウム／ニッケル／金の三重層２７をリフトオフし、
金ゲルマニウム／ニッケル／金の三重層からなるソース
電極５とドレイン電極６とを形成し、約４２５°Ｃにお
いて熱処理をなし、ソース・ドレイン電極とｎ型ガリウ
ムヒ素Ｎ１とのオーミックコンタクトを完成する。
第１５図参照
ＣＶＤ法を使用して、二酸化シリコン層２３を約２ 、
０００人厚定形成し、ゲート電極形成領域に開口を有す
る第１のレジストマスク２８を形成し、フッ酸を使用し
てエツチングし、ゲート形成領域の二酸化シリコン層２
３に開口２４を形成する。次いで、フン酸と過酸化水素
水との混合液を使用してエツチングし、ｎ型ガリウムヒ
素層１にリセス１０を形成する。
０００人厚定形成し、ゲート電極形成領域に開口を有す
る第１のレジストマスク２８を形成し、フッ酸を使用し
てエツチングし、ゲート形成領域の二酸化シリコン層２
３に開口２４を形成する。次いで、フン酸と過酸化水素
水との混合液を使用してエツチングし、ｎ型ガリウムヒ
素層１にリセス１０を形成する。
第１６図参照
全面にアルミニウム膜２５を蒸着し、ゲート電極形成領
域の二酸化シリコン１！２３に設けられた開口２４を十
分覆う大きさの第２のレジストマスク２９を形成してエ
ツチングする。
域の二酸化シリコン１！２３に設けられた開口２４を十
分覆う大きさの第２のレジストマスク２９を形成してエ
ツチングする。
第１７図参照
エツチングしてゲート電極２６を形成した後、全面に窒
化シリコン保護膜３０を約１ 、０００人厚定形成する
。
化シリコン保護膜３０を約１ 、０００人厚定形成する
。
二酸化シリコン層２３にゲート電極形成用開口２４を形
成するときに使用する第１のレジストマスク２８と、ア
ルミニウム膜２５をエツチングしてゲート電極２６を形
成するときに使用する第２のレジストマスク２９との相
対位置がずれると、アルミニウム膜２５をエツチングす
る際に、二酸化シリコン層２３に設けられた開口２４の
内面に接する領域のアルミニウム膜がエツチングされて
、リセス部が真空封止されないことがある。これを防ぐ
ためには、アルミニウム膜２５のエツチングに使用され
る第２のレジストマスク２９を、二酸化シリコン層２３
に設けられた開口２４に比して十分大きくし、マスク位
置合わせ誤差があっても、なお十分開口２４を覆うこと
ができるようにしなければならない、この結果、形成さ
れるゲート電極２６の上部の傘状部の幅が、第１７図に
示す尖うに、かなり大きくなり、ゲートの静電容量が増
大し、伝達コンダクタンスが小さくなってスイッチング
速度が小さくなる。
成するときに使用する第１のレジストマスク２８と、ア
ルミニウム膜２５をエツチングしてゲート電極２６を形
成するときに使用する第２のレジストマスク２９との相
対位置がずれると、アルミニウム膜２５をエツチングす
る際に、二酸化シリコン層２３に設けられた開口２４の
内面に接する領域のアルミニウム膜がエツチングされて
、リセス部が真空封止されないことがある。これを防ぐ
ためには、アルミニウム膜２５のエツチングに使用され
る第２のレジストマスク２９を、二酸化シリコン層２３
に設けられた開口２４に比して十分大きくし、マスク位
置合わせ誤差があっても、なお十分開口２４を覆うこと
ができるようにしなければならない、この結果、形成さ
れるゲート電極２６の上部の傘状部の幅が、第１７図に
示す尖うに、かなり大きくなり、ゲートの静電容量が増
大し、伝達コンダクタンスが小さくなってスイッチング
速度が小さくなる。
本発明の目的は、この欠点を解消することにあり、ゲー
トの静電容量を小さくじ、伝達コンダクタンスを大きく
して、スイッチング速度を大きくする半導体装置の製造
方法を提供することにある。
トの静電容量を小さくじ、伝達コンダクタンスを大きく
して、スイッチング速度を大きくする半導体装置の製造
方法を提供することにある。
上記の目的は、ｎ型ガリウムヒ素層（１）のチャンネル
形成領域（２）に、選択的に二酸化シリコン膜（３）と
窒化シリコン膜（４）とを形成し、前記チャンネル形成
領域（２）を挾んで、ソース電極（５）とドレイン電極
（６）とを形成し、全面に二酸化シリコン層（７）とレ
ジスト膜（８）とを形成し、ゲート形成領域から前記レ
ジスト膜（８）を除去して開口（９）を形成し、前記二
酸化シリコン層（７）と前記窒化シリコン膜（４）とを
前記開口（９）に対応する領域から除去し、アッシング
して、前記レジスト膜（８）の開口（９）の幅を拡大し
、前記二酸化シリコン層（７）と前記二酸化シリコンＩ
ｌ！（３）とをサイドエツチングし、前記ｎ型ガリウム
ヒ素Ｎ（１）にリセス（１０）を形成し、前記レジスト
膜（８）を保持したまヘアルミニウム膜（１１）を形成
し、前記レジスト膜（８）を除去して、不用領域からア
ルミニウム膜（１１）をリフトオフし、ゲート電極（１
５）を形成することによって達成される。
形成領域（２）に、選択的に二酸化シリコン膜（３）と
窒化シリコン膜（４）とを形成し、前記チャンネル形成
領域（２）を挾んで、ソース電極（５）とドレイン電極
（６）とを形成し、全面に二酸化シリコン層（７）とレ
ジスト膜（８）とを形成し、ゲート形成領域から前記レ
ジスト膜（８）を除去して開口（９）を形成し、前記二
酸化シリコン層（７）と前記窒化シリコン膜（４）とを
前記開口（９）に対応する領域から除去し、アッシング
して、前記レジスト膜（８）の開口（９）の幅を拡大し
、前記二酸化シリコン層（７）と前記二酸化シリコンＩ
ｌ！（３）とをサイドエツチングし、前記ｎ型ガリウム
ヒ素Ｎ（１）にリセス（１０）を形成し、前記レジスト
膜（８）を保持したまヘアルミニウム膜（１１）を形成
し、前記レジスト膜（８）を除去して、不用領域からア
ルミニウム膜（１１）をリフトオフし、ゲート電極（１
５）を形成することによって達成される。
（作用）
ゲート形成領域に開口９を有するレジスト膜８をマスク
として、ゲート電極と対接してリセスを真空封止するた
めの窒化シリコン膜４に開口を形成し、アッシングされ
て僅かに開口９の幅が拡大された同一のレジスト膜８を
マスクとして、アルミニウム膜１１を蒸着し、リフトオ
フしてゲート電極１５を形成するので、窒化シリコン膜
４に形成される開口とゲート電極１５との間に位置ずれ
が生ず−ることがない、このため、ゲート電極１５の上
部の傘状部の幅を従来構造より小さくしても、リセス部
の真空封止が可能となる。この結果、ゲートの静電容量
が小さ（なり、伝達コンダクタンスが大きくなり、スイ
ッチング速度が大きくなる。
として、ゲート電極と対接してリセスを真空封止するた
めの窒化シリコン膜４に開口を形成し、アッシングされ
て僅かに開口９の幅が拡大された同一のレジスト膜８を
マスクとして、アルミニウム膜１１を蒸着し、リフトオ
フしてゲート電極１５を形成するので、窒化シリコン膜
４に形成される開口とゲート電極１５との間に位置ずれ
が生ず−ることがない、このため、ゲート電極１５の上
部の傘状部の幅を従来構造より小さくしても、リセス部
の真空封止が可能となる。この結果、ゲートの静電容量
が小さ（なり、伝達コンダクタンスが大きくなり、スイ
ッチング速度が大きくなる。
以下、図面を参照しつ一１本発明の一実施例に係る半導
体装置の製造方法について説明する。
体装置の製造方法について説明する。
第２図参照
半絶縁性ガリウムヒ素基板２１上に、ＣＶＤ法を使用し
て厚さ約０．５ｎのｎ型ガリウムヒ素層１を形成し、こ
れをフッ酸と過酸化水素水との混合液を使用してメサエ
ッチングし、各素子形成領域を島状に形成する。
て厚さ約０．５ｎのｎ型ガリウムヒ素層１を形成し、こ
れをフッ酸と過酸化水素水との混合液を使用してメサエ
ッチングし、各素子形成領域を島状に形成する。
第３図参照
ＣＶＤ法を使用して二酸化シリコン膜３を約２ 、００
０人厚定形成し、次いで窒化シリコン膜４を約１ 、０
００人厚定形成する。
０人厚定形成し、次いで窒化シリコン膜４を約１ 、０
００人厚定形成する。
第４図参照
チャンネル形成領域２にレジスト膜１２を形成し、４７
フ化炭素と酸素との混合ガスを使用して窒化シリコン膜
４をドライエツチングし、次いでフン酸を使用して二酸
化シリコン膜３をウェットエツチングする。
フ化炭素と酸素との混合ガスを使用して窒化シリコン膜
４をドライエツチングし、次いでフン酸を使用して二酸
化シリコン膜３をウェットエツチングする。
第５図参照
ソース電極およびドレイン電極形成領域とチャンネル形
成領域２とを除く領域にレジスト膜１３を形成し、レジ
スト膜１２．１３を使用して全面に金ゲルマニウムとニ
ッケルと金とを順次蒸着して、金ゲルマニウム／ニッケ
ル／金の三重層１４を形成する。
成領域２とを除く領域にレジスト膜１３を形成し、レジ
スト膜１２．１３を使用して全面に金ゲルマニウムとニ
ッケルと金とを順次蒸着して、金ゲルマニウム／ニッケ
ル／金の三重層１４を形成する。
第６図参照
レジスト膜１２．１３を除去し、不用領域の金ゲルマニ
ウム／ニッケル／金の三重層をリフトオフして、金ゲル
マニウム／ニッケル／金の三重層からなるソース電極５
とドレイン電極６とを形成し、約４２５℃において熱処
理をなし、ソース電極５およびドレイン電極６とｎ型ガ
リウムヒ素層ｌとのオーミックコンタクトを完成する。
ウム／ニッケル／金の三重層をリフトオフして、金ゲル
マニウム／ニッケル／金の三重層からなるソース電極５
とドレイン電極６とを形成し、約４２５℃において熱処
理をなし、ソース電極５およびドレイン電極６とｎ型ガ
リウムヒ素層ｌとのオーミックコンタクトを完成する。
第７図参照
ＣＶＤ法を使用して厚さ約３．０００人の二酸化シリコ
ン層７を形成し、ゲート形成領域に開口９を有するレジ
スト膜８を形成し、これをマスクとして、４フツ化炭素
と酸素との混合ガスを使用して、二酸化シリコン層７と
窒化シリコン膜４とをドライエツチングする。
ン層７を形成し、ゲート形成領域に開口９を有するレジ
スト膜８を形成し、これをマスクとして、４フツ化炭素
と酸素との混合ガスを使用して、二酸化シリコン層７と
窒化シリコン膜４とをドライエツチングする。
第８図参照
アッシングしてレジスト膜８の開口幅を拡大する。
第９図参照
フッ酸を使用してウェットエツチングし、二酸化シリコ
ン層７と二酸化シリコン膜３とをサイドエツチングする
。この場合、窒化シリコン膜４ばエツチングされない。
ン層７と二酸化シリコン膜３とをサイドエツチングする
。この場合、窒化シリコン膜４ばエツチングされない。
第１０図参照
フッ酸と過酸化水素水の混合液を使用してウェットエツ
チングし、ｎ型ガリウムヒ素Ｎ１にリセスＩＯを形成す
る。
チングし、ｎ型ガリウムヒ素Ｎ１にリセスＩＯを形成す
る。
第１図参照
蒸着法を使用して、約７．０（１０人０のアルミニウム
膜１１を形成する。
膜１１を形成する。
第１１図参照
レジストＷｉ８を除去することによって、不用領域のア
ルミニウム膜をリフトオフし、ゲート電極Ｉ５を残留す
る。全面にＣＶＤ法を使用して約１ 、０００人厚０窒
化シリコン保護膜１６を形成する。
ルミニウム膜をリフトオフし、ゲート電極Ｉ５を残留す
る。全面にＣＶＤ法を使用して約１ 、０００人厚０窒
化シリコン保護膜１６を形成する。
以上説明せるとおり、本発明に係る半導体装置の製造方
法においては、ｎ型ガリウムヒ素層のチャンネル形成ｅ
Ｉｊ＊に、選択的に二酸化シリコン膜と窒化シリコン膜
とを形成し、チャンネル形成領域を挾んで、ソース電極
とドレイン電極とを形成し、全面に二酸化シリコン層を
形成し、ゲート形成領域に開口を有するレジスト膜を使
用して、前記二酸化シリコン層と窒化シリコン膜をエツ
チングし、アッシングして前記レジスト膜の開口幅を拡
大し、前記二酸化シリコン層と前記二酸化シリコン膜と
をサイドエツチングし、ｎ型ガリウムヒ素層にリセスを
形成した後、前記レジスト膜を使用してアルミニウム膜
を形成し、前記レジスト膜を除去して不用領域からアル
ミニウム膜をリフトオフしてゲート電極を形成し、リセ
ス部を真空封止する。要するに、ゲート電極を形成する
際にマスク合わせ工程を必要としないので、マスク合わ
せ誤差を考慮してゲート電極の上部の傘状部の幅を大き
く形成する必要がないわけである。この結果、ゲートの
静電容量が小さくなり、伝達コンダクタンスが大きくな
って、スイッチング速度が大きくなる。
法においては、ｎ型ガリウムヒ素層のチャンネル形成ｅ
Ｉｊ＊に、選択的に二酸化シリコン膜と窒化シリコン膜
とを形成し、チャンネル形成領域を挾んで、ソース電極
とドレイン電極とを形成し、全面に二酸化シリコン層を
形成し、ゲート形成領域に開口を有するレジスト膜を使
用して、前記二酸化シリコン層と窒化シリコン膜をエツ
チングし、アッシングして前記レジスト膜の開口幅を拡
大し、前記二酸化シリコン層と前記二酸化シリコン膜と
をサイドエツチングし、ｎ型ガリウムヒ素層にリセスを
形成した後、前記レジスト膜を使用してアルミニウム膜
を形成し、前記レジスト膜を除去して不用領域からアル
ミニウム膜をリフトオフしてゲート電極を形成し、リセ
ス部を真空封止する。要するに、ゲート電極を形成する
際にマスク合わせ工程を必要としないので、マスク合わ
せ誤差を考慮してゲート電極の上部の傘状部の幅を大き
く形成する必要がないわけである。この結果、ゲートの
静電容量が小さくなり、伝達コンダクタンスが大きくな
って、スイッチング速度が大きくなる。
第１図は、本発明の一実施例に係る半導体装置の製造方
法の要旨を示す工程図である。 第２〜１１図は、本発明の一実施例に係る半導体装置の
製造方法の工程図である。 第１２〜１７図は、従来技術に係る半導体装置の製造方
法の工程図である。 １・・・ｎ型ガリウムヒ素層、 ２・・・チャンネル形成領域、 ３・・・二酸化シリコン膜、 ４・・・窒化シリコン膜、 ５・・・ソース電極、 ６・・・ドレイン電極、 ７・・・二酸化シリコン層、 ８・・・レジスト膜、 ９・・・開口、 １０・・・リセス、 １１・・・アルミニウム膜、 １２．１３・・・レジスト膜、 １４・・・金ゲルマニウム／ニッケル／金の三重層、１
５・・・ゲート電極、 １６・・・窒化シリコン保護膜、 ２１・・・半絶縁性ガリウムヒ素基板、２２・・・レジ
スト膜、 ２３・・・二酸化シリコン層、 ２４・・・開口、 ２５・・・アルミニウム膜、 ２６・・・ゲート電極、 ２７・・・金ゲルマニウム／ニッケル／金の三重層、２
８・・・第１のレジストマスク、 ２９・・・第２のレジストマスク、 ３０・・・窒化シリコン保′ａ膜。 代理人 弁理士 寒Ｊｌ＋−誠一 本発明 第１ 図 工程図 第１１図 第２図 第３図 第４図 一一二二一一− 第５図 フ 工程図 第７図 第８図 第９図 工程図 第１２図 フッ 第１３図
法の要旨を示す工程図である。 第２〜１１図は、本発明の一実施例に係る半導体装置の
製造方法の工程図である。 第１２〜１７図は、従来技術に係る半導体装置の製造方
法の工程図である。 １・・・ｎ型ガリウムヒ素層、 ２・・・チャンネル形成領域、 ３・・・二酸化シリコン膜、 ４・・・窒化シリコン膜、 ５・・・ソース電極、 ６・・・ドレイン電極、 ７・・・二酸化シリコン層、 ８・・・レジスト膜、 ９・・・開口、 １０・・・リセス、 １１・・・アルミニウム膜、 １２．１３・・・レジスト膜、 １４・・・金ゲルマニウム／ニッケル／金の三重層、１
５・・・ゲート電極、 １６・・・窒化シリコン保護膜、 ２１・・・半絶縁性ガリウムヒ素基板、２２・・・レジ
スト膜、 ２３・・・二酸化シリコン層、 ２４・・・開口、 ２５・・・アルミニウム膜、 ２６・・・ゲート電極、 ２７・・・金ゲルマニウム／ニッケル／金の三重層、２
８・・・第１のレジストマスク、 ２９・・・第２のレジストマスク、 ３０・・・窒化シリコン保′ａ膜。 代理人 弁理士 寒Ｊｌ＋−誠一 本発明 第１ 図 工程図 第１１図 第２図 第３図 第４図 一一二二一一− 第５図 フ 工程図 第７図 第８図 第９図 工程図 第１２図 フッ 第１３図
Claims (1)
- 【特許請求の範囲】 ｎ型ガリウムヒ素層（１）のチャンネル形成領域（２
）に、選択的に二酸化シリコン膜（３）と窒化シリコン
膜（４）とを形成し、 前記チャンネル形成領域（２）を挾んで、ソース電極（
５）とドレイン電極（６）とを形成し、全面に二酸化シ
リコン層（７）とレジスト膜（８）とを形成し、 ゲート形成領域から前記レジスト膜（８）を除去して開
口（９）を形成し、 前記二酸化シリコン層（７）と前記窒化シリコン膜（４
）とを前記開口（９）に対応する領域から除去し、 アッシングして、前記レジスト膜（８）の開口（９）の
幅を拡大し、 前記二酸化シリコン層（７）と前記二酸化シリコン膜（
３）とをサイドエッチングし、 前記ｎ型ガリウムヒ素層（１）にリセス（１０）を形成
し、 前記レジスト膜（８）を保持したまゝアルミニウム膜（
１１）を形成し、 前記レジスト膜（８）を除去して、不用領域からアルミ
ニウム膜（１１）をリフトオフし、ゲート電極（１５）
を形成する ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63096609A JP2673815B2 (ja) | 1988-04-19 | 1988-04-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63096609A JP2673815B2 (ja) | 1988-04-19 | 1988-04-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01268069A true JPH01268069A (ja) | 1989-10-25 |
| JP2673815B2 JP2673815B2 (ja) | 1997-11-05 |
Family
ID=14169607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63096609A Expired - Lifetime JP2673815B2 (ja) | 1988-04-19 | 1988-04-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2673815B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0563003A (ja) * | 1991-08-31 | 1993-03-12 | Nec Corp | 半導体装置の製造方法 |
| JPH0684955A (ja) * | 1992-08-31 | 1994-03-25 | Mitsubishi Electric Corp | 電界効果型トランジスタ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6446985A (en) * | 1987-08-17 | 1989-02-21 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
-
1988
- 1988-04-19 JP JP63096609A patent/JP2673815B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6446985A (en) * | 1987-08-17 | 1989-02-21 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0563003A (ja) * | 1991-08-31 | 1993-03-12 | Nec Corp | 半導体装置の製造方法 |
| JPH0684955A (ja) * | 1992-08-31 | 1994-03-25 | Mitsubishi Electric Corp | 電界効果型トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2673815B2 (ja) | 1997-11-05 |
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