JPH0722122B2 - 半導体基体の製造方法 - Google Patents
半導体基体の製造方法Info
- Publication number
- JPH0722122B2 JPH0722122B2 JP61067320A JP6732086A JPH0722122B2 JP H0722122 B2 JPH0722122 B2 JP H0722122B2 JP 61067320 A JP61067320 A JP 61067320A JP 6732086 A JP6732086 A JP 6732086A JP H0722122 B2 JPH0722122 B2 JP H0722122B2
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- JP
- Japan
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- semiconductor substrate
- growth
- gaas
- epitaxial growth
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Description
【発明の詳細な説明】 （産業上の利用分野） この発明は、異なる複数の半導体層で構成される半導体
基体の製造方法に関するものである。
基体の製造方法に関するものである。
（従来の技術） 従来、この種のエピタキシャル成長用半導体基板は、シ
リコン（以下Siという）基板やガリウム砒素（以下GaAs
という）基板等が用いられ、Si基板にはSi、GaAs基板に
はGaAsという組合せで、同種または極めて近い種類、例
えばGaAs基板にGaAlAsという組合せで、エピタキシャル
成長が行われていた。また、最近の有機金属化学気相成
長（以下MOCVDという）法または分子線エピタキシャル
成長（以下MBEという）法を使うことによって、Si基板
やゲルマニウム基板の上にGaAsという全く熱的性質も結
晶格子定数も異なる異質な材料の組合せによるいわゆる
ヘテロエピタキシ成長が文献、日経マイクロデバイス
（1986年１月号）P.P.113−127等に記載されている方法
により可能となってきた。
リコン（以下Siという）基板やガリウム砒素（以下GaAs
という）基板等が用いられ、Si基板にはSi、GaAs基板に
はGaAsという組合せで、同種または極めて近い種類、例
えばGaAs基板にGaAlAsという組合せで、エピタキシャル
成長が行われていた。また、最近の有機金属化学気相成
長（以下MOCVDという）法または分子線エピタキシャル
成長（以下MBEという）法を使うことによって、Si基板
やゲルマニウム基板の上にGaAsという全く熱的性質も結
晶格子定数も異なる異質な材料の組合せによるいわゆる
ヘテロエピタキシ成長が文献、日経マイクロデバイス
（1986年１月号）P.P.113−127等に記載されている方法
により可能となってきた。
（発明が解決しようとする問題点） しかしながら、以上述べたような従来の方法では、例え
ば２イチのSi基板にGaAs層を３μｍ〜４μｍ厚さにMOCV
D（有機金属化学気相成長）法またはMBE（分子線エピタ
キシャル成長）法により積層すると、GaAs面を内側に基
板が50μｍ〜60μｍ反り、さらに厚く成長させるとクラ
ックが生じ、LSIや高周波デバイスなど微細なパターン
を形成するときに問題となる。
ば２イチのSi基板にGaAs層を３μｍ〜４μｍ厚さにMOCV
D（有機金属化学気相成長）法またはMBE（分子線エピタ
キシャル成長）法により積層すると、GaAs面を内側に基
板が50μｍ〜60μｍ反り、さらに厚く成長させるとクラ
ックが生じ、LSIや高周波デバイスなど微細なパターン
を形成するときに問題となる。
この発明の目的は以上述べたエピタキシャル成長により
積層するGaAs等の層の厚さの限界をなくし、Si基板上へ
のGaAsの成長のような異質の物質をエピタキシャル成長
するヘテロエピタキシャル成長における熱的性質の違い
による厚さの制限をなくすことにある。また４インチ、
５インチの大型Si基板にもヘテロエピタキシャル成長を
可能とすることを目的とする。
積層するGaAs等の層の厚さの限界をなくし、Si基板上へ
のGaAsの成長のような異質の物質をエピタキシャル成長
するヘテロエピタキシャル成長における熱的性質の違い
による厚さの制限をなくすことにある。また４インチ、
５インチの大型Si基板にもヘテロエピタキシャル成長を
可能とすることを目的とする。
（問題点を解決するための手段） この発明は前記問題点を解決するために、半導体基板の
表面に、この半導体基板のオリエンテーションフラット
面に平行および垂直であって、且つ、ダイスの大きさに
対応した間隔あるいは５〜10mmの所定間隔を有した複数
の溝を形成したのち、この半導体基板の表面にこの半導
体基板とは異なる材料の化合物半導体単結晶層を積層す
るものである。
表面に、この半導体基板のオリエンテーションフラット
面に平行および垂直であって、且つ、ダイスの大きさに
対応した間隔あるいは５〜10mmの所定間隔を有した複数
の溝を形成したのち、この半導体基板の表面にこの半導
体基板とは異なる材料の化合物半導体単結晶層を積層す
るものである。
（作用） この発明によれば、以上説明したように半導体基板の表
面に複数の溝を形成しているので、この半導体基板の表
面にこの半導体基板とは異なる材料の化合物半導体単結
晶層を成長させると成長面に対して凹形に反りが生じる
が、この半導体基体を用いて化合物半導体単結晶層にLS
I等の半導体装置を形成する際、物理的な力を加えて平
坦に変形しても、細い溝の内部にのみ確実にクラックが
入り、この半導体装置に悪影響を及ぼすクラックが生じ
ることはない。
面に複数の溝を形成しているので、この半導体基板の表
面にこの半導体基板とは異なる材料の化合物半導体単結
晶層を成長させると成長面に対して凹形に反りが生じる
が、この半導体基体を用いて化合物半導体単結晶層にLS
I等の半導体装置を形成する際、物理的な力を加えて平
坦に変形しても、細い溝の内部にのみ確実にクラックが
入り、この半導体装置に悪影響を及ぼすクラックが生じ
ることはない。
（実施例） 第１図はこの発明の実施例を示すエピタキシャル成長用
基板１の表面を示す図であり、第２図及び第３図はその
断面拡大図である。以下、図面に沿って説明する。
基板１の表面を示す図であり、第２図及び第３図はその
断面拡大図である。以下、図面に沿って説明する。
まず第１図に示すように、エピタキシャル成長用基板１
の表面に細い溝２（第２図参照）をオリエンテーション
フラット面３に平行、垂直に加工する。例えば２インチ
Si（100）基板をエピタキシャル基板１として用いる時
には通常基板の厚みは200μｍ〜250μｍであり、細い溝
加工は、100〜150μｍ深さにエッチングまたはダイシン
グソーにより行う。３インチや４インチの大口径の基板
については残りの厚みが100μｍ〜150μｍで溝加工を行
う。縦横の溝２は左右上下対称が好ましく、且つその間
隔は、このエピタキシャル成長用基板１をダイシングす
る際のダイスの大きさに対応した間隔に形成する。ダイ
スが10mm口より大きい時には、５〜10mmの所定間隔で形
成する。また、溝の幅は狭く十分で、例えばダイシング
ソーで溝加工する場合には20μｍ程度の幅の刃を使って
加工する。
の表面に細い溝２（第２図参照）をオリエンテーション
フラット面３に平行、垂直に加工する。例えば２インチ
Si（100）基板をエピタキシャル基板１として用いる時
には通常基板の厚みは200μｍ〜250μｍであり、細い溝
加工は、100〜150μｍ深さにエッチングまたはダイシン
グソーにより行う。３インチや４インチの大口径の基板
については残りの厚みが100μｍ〜150μｍで溝加工を行
う。縦横の溝２は左右上下対称が好ましく、且つその間
隔は、このエピタキシャル成長用基板１をダイシングす
る際のダイスの大きさに対応した間隔に形成する。ダイ
スが10mm口より大きい時には、５〜10mmの所定間隔で形
成する。また、溝の幅は狭く十分で、例えばダイシング
ソーで溝加工する場合には20μｍ程度の幅の刃を使って
加工する。
次に第２図に示すように、エピタキシャル成長用基板１
の細い溝２の加工をした面に直接あるいはバッファ層を
介して、MOCVD法あるいはMBE法により異質な単結晶層４
を成長させることにより半導体基板を製造する。
の細い溝２の加工をした面に直接あるいはバッファ層を
介して、MOCVD法あるいはMBE法により異質な単結晶層４
を成長させることにより半導体基板を製造する。
例えばエピタキシャル成長用基板１として前記Si基板を
用いる時には、約900℃でSi基板１を熱処理することに
より表面を洗浄にし、次にMOCVD法ならば400〜450℃、M
BE法ならば150〜400℃の低い温度で厚さ20nmくらいのGa
Asを堆積させ、成長をいったん中断してから基板温度を
700〜750℃に上げ２回目の成長を行うことによりGaAs単
結晶層を成長させる。
用いる時には、約900℃でSi基板１を熱処理することに
より表面を洗浄にし、次にMOCVD法ならば400〜450℃、M
BE法ならば150〜400℃の低い温度で厚さ20nmくらいのGa
Asを堆積させ、成長をいったん中断してから基板温度を
700〜750℃に上げ２回目の成長を行うことによりGaAs単
結晶層を成長させる。
本発明の実施例では、以上のようにSi基板の上にMOCVD
法やMBE法によりGaAs単結晶層を３〜４μｍ成長すると5
0μｍ程凹形に変形し、さらに、本発明の実施例ではエ
ピタキシャル成長用基板１の表面に細い溝２を形成して
いるため、厚くヘテロエピタキシャル成長を行えば行う
ほど成長面に対する凹形の変形の度合は膜厚に比例して
大きくなり、細い溝２がないと２インチのシリコン基板
の上にGaAsを５μｍ以上成長するとクラックが入り半導
体装置を製作するための半導体基体として使うことは不
可能であるが、細い溝２を設けることによりエピタキシ
ャル成長用基板１は大きく変形するが、単結晶層４の成
長時におけるクラックの発生はなく、また、半導体装置
の製造過程で密着露光等において物理的な力で平坦に変
形しても、GaAsの単結晶層はSiのエピタキシャル成長用
基板１に比較してヘキカイしやすい材料であるため、第
３図に示すように細い溝２の内部にのみ確実にクラック
５が入り、平らな半導体基体となる。従って、後工程の
密着露光等でもトラブルは発生しない。
法やMBE法によりGaAs単結晶層を３〜４μｍ成長すると5
0μｍ程凹形に変形し、さらに、本発明の実施例ではエ
ピタキシャル成長用基板１の表面に細い溝２を形成して
いるため、厚くヘテロエピタキシャル成長を行えば行う
ほど成長面に対する凹形の変形の度合は膜厚に比例して
大きくなり、細い溝２がないと２インチのシリコン基板
の上にGaAsを５μｍ以上成長するとクラックが入り半導
体装置を製作するための半導体基体として使うことは不
可能であるが、細い溝２を設けることによりエピタキシ
ャル成長用基板１は大きく変形するが、単結晶層４の成
長時におけるクラックの発生はなく、また、半導体装置
の製造過程で密着露光等において物理的な力で平坦に変
形しても、GaAsの単結晶層はSiのエピタキシャル成長用
基板１に比較してヘキカイしやすい材料であるため、第
３図に示すように細い溝２の内部にのみ確実にクラック
５が入り、平らな半導体基体となる。従って、後工程の
密着露光等でもトラブルは発生しない。
また、溝２はダイスの大きさに対応した間隔で形成して
いるので、このように形成した半導体基体に形成される
半導体装置への悪影響はない。
いるので、このように形成した半導体基体に形成される
半導体装置への悪影響はない。
（発明の効果） この発明によれば、以上詳細に説明したように半導体基
板の表面に互いに直交する溝を形成し、この表面にこの
半導体基板と異なる材料の化合物半導体単結晶層を成長
させているので、半導体基板にクラックが生じても、こ
の単結晶層に形成されるLSIや高周波デバイス等の半導
体装置に悪影響を与えることはなく、厚い化合物半導体
単結晶を有し且つ大口径の半導体基体を製造することが
できる。
板の表面に互いに直交する溝を形成し、この表面にこの
半導体基板と異なる材料の化合物半導体単結晶層を成長
させているので、半導体基板にクラックが生じても、こ
の単結晶層に形成されるLSIや高周波デバイス等の半導
体装置に悪影響を与えることはなく、厚い化合物半導体
単結晶を有し且つ大口径の半導体基体を製造することが
できる。
第１図は本発明の実施例を示すエピタキシャル成長用の
基板を表面から見た平面図であり、第２図は化合物半導
体単結晶層を成長させたときの基板の断面拡大図であ
り、第３図は基板を平坦にしたときの溝部分の断面拡大
図である。 １……基板、２……溝、３……オリエンテーションフラ
ット面、４……単結晶層、５……クラック。
基板を表面から見た平面図であり、第２図は化合物半導
体単結晶層を成長させたときの基板の断面拡大図であ
り、第３図は基板を平坦にしたときの溝部分の断面拡大
図である。 １……基板、２……溝、３……オリエンテーションフラ
ット面、４……単結晶層、５……クラック。
Claims (1)
- 【請求項１】オリエンテーションフラット面を有するSi
基板の表面に、ダイシングする際のダイスの大きさに対
応した間隔で、前記オリエンテーションフラット面に対
して平行および垂直に溝を形成する工程と、 前記Si基板の前記表面上に、エピタキシャル成長により
GaAs単結晶層を形成する工程と を備えてなることを特徴とする半導体基体の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61067320A JPH0722122B2 (ja) | 1986-03-27 | 1986-03-27 | 半導体基体の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61067320A JPH0722122B2 (ja) | 1986-03-27 | 1986-03-27 | 半導体基体の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62224946A JPS62224946A (ja) | 1987-10-02 |
| JPH0722122B2 true JPH0722122B2 (ja) | 1995-03-08 |
Family
ID=13341607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61067320A Expired - Fee Related JPH0722122B2 (ja) | 1986-03-27 | 1986-03-27 | 半導体基体の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722122B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01107515A (ja) * | 1987-10-20 | 1989-04-25 | Daido Steel Co Ltd | 半導体素子の製造方法 |
| JP3174918B2 (ja) * | 1991-07-19 | 2001-06-11 | 株式会社精工舎 | 半導体集積回路チップの製造方法 |
| US6261929B1 (en) * | 2000-02-24 | 2001-07-17 | North Carolina State University | Methods of forming a plurality of semiconductor layers using spaced trench arrays |
| JP2003022987A (ja) * | 2001-07-09 | 2003-01-24 | Sanyo Electric Co Ltd | 化合物半導体装置の製造方法 |
| JP5245499B2 (ja) * | 2008-04-01 | 2013-07-24 | ミツミ電機株式会社 | カーボンナノチューブの製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60106124A (ja) * | 1983-11-14 | 1985-06-11 | Hitachi Ltd | 絶縁基板上への半導体薄膜形成方法 |
-
1986
- 1986-03-27 JP JP61067320A patent/JPH0722122B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 「日経マイクロデバイス」７［１（１９８６），ＰＰ．１１３−１２７ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62224946A (ja) | 1987-10-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |