CN103855005A - 双应力异质soi半导体结构及其制造方法 - Google Patents
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Abstract
一种双应力异质SOI半导体结构，包括第一半导体层，第一隔离区，第二半导体层，第一应力材料区和第二应力材料区，其中：所述第一隔离区将所述第二半导体层隔离成不同的区块，并且延伸到第一半导体层，第二半导体层由第一隔离区分开的不同的区块与第一半导体层之间填充了第一应力材料和第二应力材料两者之一。相应地，本发明还提供双应力异质SOI半导体结构的制造方法。依照本发明的方法制作的双应力异质SOI半导体结构，可以减少外延生长过程中导致的缺陷，并且可以通过改变沟道应力，提高载流子的迁移率。
Description
技术领域
本发明涉及半导体制造技术，尤其涉及一种双应力异质SOI半导体结构及其制造方法。
背景技术
一般而言，异质外延是指在一种晶体材料上外延生长另一种晶体材料，例如在硅（Si）衬底上外延生长锗（Ge）、III-V族化合物半导体等。随着半导体技术的不断发展，异质外延技术变得越来越重要。例如，在Si衬底上淀积具有高载流子迁移率的Ge用作沟道区材料，可以形成高性能Ge沟道金属氧化物半导体场效应晶体管（MOSFET）。此外，在Si衬底上淀积例如III-V族化合物半导体等材料有助于将光电子器件与Si互补金属氧化物半导体（CMOS）工艺相集成。
但是，通常这两种晶体材料的晶格并不匹配，从而在生长过程中会有缺陷如位错等出现。例如，当在Si上直接外延生长超过数个纳米（nm）的Ge时，由于两者之间具有4.2％的晶格失配，从而导致出现108-109/cm2密度的位错。这种缺陷对于生长的晶体并因此对于最终得到的器件有着不利的影响。
当前，已经提出了各种方法来减少异质外延时出现的这种缺陷，如渐变缓冲层、生长后高温退火和深宽比捕获（Aspect Ratio Trapping，ART）等技术。图1中示出了通过ART来减少缺陷的示意图。如图1所示，在Si衬底100上设有介质材料（如SiO2）110，介质材料110在彼此之间限定了具有较大深宽比（AR）的开口。随后，在Si衬底100上外延生长例如Ge层120。已经注意到，生长过程中出现的缺陷如位错等近似正交于生长表面。由于介质材料110所限定的开口尺寸相对较小，从而通常所生长的Ge材料在该开口中为中间高、两侧低的外貌，即，生长表面并非平行于衬底表面，因此出现的缺陷130如图1中所示沿倾斜方向向上延伸。最后，这些缺陷终止于非晶的介质材料110，防止了缺陷继续向上延伸。
也就是说，在外延生长过程中，尽管缺陷大部分被限制在开口的底部，但是这种缺陷仍然存在。此外，当相邻开口中分别外延的半导体材料在介质材料110上方汇聚时，还会出现聚结位错（coalescencedislocation）140。
已经知道SOI（绝缘体上硅）结构在很多应用中有利于改善器件性能。常规的SOI结构例如是半导体材料（如，Si）-绝缘体（如，氧化硅）-半导体材料（如，Si）的结构。这种结构通常可以通过在两个分离的Si晶片表面分别进行氧化，并按照氧化面相对的方式来使两个Si晶面结合来形成。但是，尚不存在有效的工艺来在异质半导体结构（包括两层不同的半导体材料）中结合SOI技术。
此外，由于随着半导体尺寸的减小，沟道长度减小，减小器件尺寸可以提高电路速度和集成度，但是同时会引起短沟道效应，引起载流子迁移率下降，导致电流减小，为了在同等尺寸下不降低电流强度，需要提高载流子的迁移率。在器件中引入应力是提高载流子迁移率的一种方法。一般而言，NMOS器件中需要引入拉应力，而PMOS器件中需要引入压应力。
发明内容
本发明的目的在于提供一种双应力异质SOI半导体结构及其制作方法，有效地减少甚至消除了异质外延生长过程中所产生的位错缺陷，并且可以通过针对不同的器件类型引入不同类型的应力，提高载流子的迁移率。
根据本发明的一个方面，提供了一种制作半导体结构的方法，包括：
a)提供第一半导体层；
b)在所述第一半导体层上形成第一电介质材料层，并在该第一电介质材料层中形成第一开口，以暴露所述第一半导体层；
c)通过所述第一开口在暴露的第一半导体层上外延生长第二半导体层，其中，所述第二半导体层材料的晶格常数与所述第一半导体层材料的晶格常数不同；
d)在与第一开口对应的位置形成第二电介质材料构成的第一隔离区，其中第二电介质材料不同于第一电介质材料；
e）选择性去除第一电介质材料层，形成在所述第一半导体层和所述第二半导体层之间的第一空腔，并在第一空腔中填充第一应力材料；
f）去除剩余的第一电介质材料层，形成在所述第一半导体层和所述第二半导体层之间的第二空腔，并在第二空腔中填充第二应力材料。
根据本发明的另一方面，提供了一种双应力异质SOI半导体结构，包括第一半导体层，第一隔离区，第二半导体层，第一应力材料区和第二应力材料区，其中：所述第一隔离区将所述第二半导体层隔离成不同的区块，并且延伸到第一半导体层，第二半导体层由第一隔离区分开的不同的区块与第一半导体层之间填充了第一应力材料和第二应力材料两者中的一种。
根据本发明的半导体器件同样可以实现上述根据本发明的方法所能实现的特征和优点。并且依本发明的方法制造的第一半导体层-应力介质填充层-第二半导体层的半导体结构，其通过深宽比陷阱捕获（ART）和沟槽隔离工艺可以去除外延生长过程中导致的缺陷，如第一电介质材料层210中开口220底部的缺陷240和第一电介质材料层210上方在各相邻开口220之间形成的聚结位错250。并且通过选择性填充的应力材料，如伸张性或压缩性氮化物，可以改变沟道应力，有利于提高载流子迁移率。比如填充伸张性氮化物的区域，引入了拉应力，将该区域用于形成NMOS，可提高电子的迁移率；填充压缩性氮化物的区域，引入了压应力，将该区域用于形成PMOS，可提高空穴的迁移率。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1为现有技术中的异质外延生长方法的示意图；
图2为根据本发明的实施例制造双应力异质SOI半导体结构的方法的流程图；
图3～12示出了根据本发明实施例制作双应力异质SOI半导体结构流程中各阶段得到的结构示意截面图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了各种特定的工艺和材料的例子，但是本领域技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。应当注意，在附图中所图示的部件不一定按比例绘制。本发明省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本发明。
下面，将结合图3至图12通过本发明的一个实施例对图2中形成半导体结构的方法进行具体地描述。
参考图2和图3，在步骤S101中，提供第一半导体层200。
具体地，在本实施例中，所述第一半导体层200为单晶硅衬底。在其他实施例中，所述第一半导体层200还可以包括其他半导体，例如锗。或者，所述第一半导体层200的材料还可以是形成于半导体衬底上的任意半导体材料，如SiC等，还可以是形成于其他基板(如玻璃)上的任意半导体材料，甚至可以是III-V族化合物半导体(如GaAs、InP等)或II-VI族化合物半导体(如ZnSe、ZnS)等。
参考图2、图4和图5，在步骤S 102中，在所述第一半导体层200上形成第一电介质材料层210，并在该第一电介质材料层中形成第一开口220，以暴露所述第一半导体层200。
具体地，首先，如图4所示，通过在所述第一半导体层200上沉积电介质材料以形成第一电介质材料层210，其中，所述电介质材料包括SiO2、SiN等业界惯用的绝缘材料，优选为SiO2；然后，如图5所示，对所述第一电介质材料层210进行构图，并通过干法刻蚀、湿法刻蚀或其他合适的刻蚀方法刻蚀所述第一电介质材料层形成第一开口220，以暴露所述第一半导体层200，其中，所述第一开口220具有较大的高宽比(所述第一开口220的高度h与宽度w的比值)，优选地，所述第一开口220的高宽比大于等于1，以便在后续的外延生长过程中充分地将生长缺陷限制在所述第一开口220底部。另外，所述第一开口220的宽度可以选择相对较小，例如对应于常规工艺中浅沟槽隔离(STI)的宽度。
参考图2和图6，在步骤S103中，通过所述第一开口220在暴露的第一半导体层200上外延生长第二半导体层230，其中，所述第二半导体层230材料的晶格常数与所述第一半导体层200材料的晶格常数不同。
具体地，通过所述第一开口220在暴露的第一半导体层200上外延生长第二半导体层230。在外延生长过程中，所述第二半导体层230首先从所述第一开口220的底部开始生长，直至最终在所述电介质材料层210上方汇聚，其中，外延生长的方式包括金属有机物化学气相沉积(MOCVD)、低压化学气相沉积(LPCVD)、分子束外延(MBE)、原子层沉积(ALD)等。外延生长的工艺本身是已知的，在此不再赘述。所述第二半导体层230材料的晶格常数与所述第一半导体层200材料的晶格常数不同，在本实施例中，所述第一半导体层200的材料为单晶硅，所述第二半导体层230的材料为锗。当然，所述第二半导体层230的材料也不限于锗，也可以是IV族化合物半导体(如SiGe、SiC等)，III-V族化合物半导体(如GaAs、InP等)或II-VI族化合物半导体(如ZnSe、ZnS)等。
由于所述第二半导体层230材料的晶格常数与所述第一半导体层200材料的晶格常数不同，即，所述第二半导体层230与所述第一半导体层200之间存在晶格失配，从而在外延生长过程中导致一定的缺陷，如在第一开口220底部所形成的位错240、以及在从相邻的第一开口220生长的第二半导体层230区块之间所形成的聚结位错250等。这些缺陷对最终形成的半导体结构的性能会造成一定的影响。
结合图6参考图2、图7和图8，在步骤S104中，在与第一开口220对应的位置形成第二电介质材料构成的第一隔离区270a，其中第二电介质材料不同于第一电介质材料。
可选地，还在所述第二半导体层230中形成第二隔离区270b。例如在与从相邻的第一开口220生长的第二半导体层230区块之间所形成的聚结位错250对应的位置处形成第二隔离区270b。聚结位错250例如位于相邻的所述第一隔离区270a之间的所述第二半导体层230的中间。
具体地，如图7所示，首先在第二半导体层230中形成第二开口260a以及第三开口260b。其中，所述第二开口260a的位置为与第一开口220对应的位置，即所述第一半导体层200和所述第二半导体层230连接的位置，亦即位错240所生成的位置。第三开口260b的位置位于相邻的第二开口260a中间的位置，即聚结位错250所生成的位置。一般而言，第二半导体层200从第一开口220的底部开始生长，直至在相邻的第一开口220的中间位置汇聚，所以聚结位错250在大部分情况下存在于相邻的第一开口220的中间位置，也就是相邻的第二开口260a的中间位置。例如用光刻加湿法刻蚀或干法刻蚀等方法对所述第二半导体层230进行选择性刻蚀，并分别停止于所述第一半导体层200以及所述电介质材料层210上，以形成第二开口260a和第三开口260b。在本实施例中，所述第二开口260a的宽度可以和前述步骤中所述第一开口220的宽度相同，在其他实施例中，也可刻蚀所述第二半导体层230以及电介质材料层210以形成所述第二开口260a，其宽度大于所述第一开口220的宽度。所述第三开口260b的宽度可以和所述第二开口260a的宽度相同，也可以根据需要，具有与所述第二开口260a不同的宽度。由于所述第二开口260a的形成，位错240完全被去除，而所述第三开口260b的形成，可以大部分甚至是全部去除聚结位错250。
接着，如图8所示，通过例如沉积第二电介质材料的方法对所述第二开口260a和所述第三开口260b进行填充，分别形成第一隔离区270a和第二隔离区270b；然后进行化学机械研磨(CMP)平坦化处理，使所述第一隔离区270a、所述第二隔离区270b与所述第二电介质材料层210的上表面齐平(本文件内，术语“齐平”意指两者之间的高度差在工艺误差允许的范围内)。其中，形成所述第一隔离区270a和所述第二隔离区270b的第二电介质材料包括SiO2、SiN等业界惯用的绝缘材料，其与形成第一电介质材料层210的材料不同。例如，当第一电介质材料层210的材料为SiO2时，第二电介质材料可以为SiN。
在形成所述第一隔离区270a和所述第二隔离区270b后，所述半导体结构具有了传统SOI衬底的结构。传统SOI衬底的结构通常包括基底层、位于该基底层之上的绝缘层、以及位于该绝缘层之上的器件层，其中，所述基底层和器件层通常由半导体材料所构成。所述半导体结构的第一半导体层200与SOI衬底的基底层相对应，第二半导体层230与SOI衬底的器件层相对应，而第一电介质材料层210和嵌入电介质材料层210内的第一隔离区270a共同构成了绝缘层，将所述第一半导体层200和所述第二半导体层230隔离开。位于所述第二半导体层230内的第一隔离区270a和第二隔离区270b可以用于电隔离第二半导体层230。
参考图2和图9以及图10，在步骤S105中，选择性去除第一电介质材料层210，形成在所述第一半导体层200和所述第二半导体层230之间的第一空腔280，并在第一空腔280中填充第一应力材料281。
具体地，首先参考图9，形成第一隔离区270a和第二隔离区270b后，优选地使用湿法刻蚀对部分第一电介质材料层210进行刻蚀，选择性去除部分第一电介质材料层210，而保留其他第一电介质材料层210以及第二电介质材料构成的第一隔离区270a和第二隔离区270b。由于第二电介质材料不同于第一电介质材料，因此可以选择合适的具有高选择比的湿法刻蚀工艺。对于不希望去除的第一电介质材料层210，可以用光刻胶或其他方法进行保护。去除部分第一电介质材料层210后，形成在所述第一半导体层200和所述第二半导体层230之间的多个第一空腔280。
之后，参考图10，在第一空腔280中填充第一应力材料281。在本发明的实施例中，第一应力材料281为伸张性和压缩性氮化物中的一种。可以用CVD等方式在第一空腔280中填充第一应力材料281。氮化物的伸张性和压缩性可以通过调节其中的氢含量来获得。
参考图2和图11以及图12，在步骤S106中，去除剩余的第一电介质材料层210，形成在所述第一半导体层200和所述第二半导体层230之间的第二空腔280，并在第二空腔280中填充第二应力材料283。
具体地，首先参考图11，优选地使用湿法刻蚀对剩余的第一电介质材料层210进行刻蚀，去除剩余的第一电介质材料层210，而保留第一应力材料281以及第二电介质材料构成的第一隔离区270a和第二隔离区270b。由于第一应力材料281以及第二电介质材料不同于第一电介质材料，因此可以选择合适的具有高选择比的湿法刻蚀工艺。去除剩余的第一电介质材料层210后，形成在所述第一半导体层200和所述第二半导体层230之间的多个第二空腔282。
之后，参考图12，在第一空腔282中填充第二应力材料283。在本发明的实施例中，第二应力材料283为伸张性和压缩性氮化物中的一种，且第二应力材料283不同于第一应力材料281。即如果第一应力材料281为伸张性氮化物，则第二应力材料283为压缩性氮化物，反之亦然。可以用CVD等方式在第二空腔282中填充第二应力材料283。氮化物的伸张性和压缩性可以通过调节其中的氢含量来获得。
在上述步骤完成后，在所述半导体结构中，在异质外延生长过程中所产生的位错缺陷被有效地减少甚至是消除；同时，根据本发明的方法所制造的半导体结构具有SOI衬底的结构，但所述半导体结构的第一半导体层与第二半导体层之间存在应力材料，该应力材料能够根据要在其上的第二半导体层中形成的器件的类型，提供伸张性或者压缩性应力，所以和传统的SOI衬底相比，所述双应力异质SOI半导体结构可以提供较高的载流子迁移率。
相应地，本发明还提供了一种双应力异质SOI半导体结构，参考图12。如图所示，该半导体结构包括：第一半导体层200，第一隔离区270a，第二半导体层230，第一应力材料区281和第二应力材料区283，其中第一隔离区270a将所述第二半导体层230隔离成不同的区块，并且延伸到第一半导体层200，第二半导体层230由第一隔离区270a分开的不同的区块与第一半导体层200之间填充了第一应力材料281和第二应力材料283两者中的一种。所述第一半导体层200的材料包括单晶硅、锗、III-V族化合物半导体或II-VI族化合物半导体中的一种或其任意组合，所述第二半导体层230材料的晶格常数与所述第一半导体层200材料的晶格常数不同，所述第二半导体层230的材料包括锗、IV族化合物半导体、III-V族化合物半导体或II-VI族化合物半导体中的一种或其任意组合。此外，在相邻的第一隔离区270a之间的所述第二半导体层230的中间位置，存在第二隔离区270b。其中，所述第一隔离区270a和第二隔离区270b的材料包括SiO2、SiN中的一种或其任意组合。第一应力材料281为伸张性和压缩性氮化物中的一种，第二应力材料283为伸张性和压缩性氮化物中的另一种。
在上述半导体结构中，在异质外延生长过程中所产生的位错缺陷被有效地减少甚至是消除；同时，根据本发明的方法所制造的半导体结构具有SOI衬底的结构，但所述半导体结构的第一半导体层与第二半导体层之间存在应力材料，该应力材料能够根据要在其上的第二半导体层中形成的器件的类型，提供伸张性或者压缩性应力，所以和传统的SOI衬底相比，所述双应力异质SOI半导体结构可以提供较高的载流子迁移率。
其中，对半导体结构各实施例中各部分的结构组成、材料及形成方法等均可与前述半导体结构形成的方法实施例中描述的相同，不在赘述。
虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。
Claims (16)
1.一种双应力异质SOI半导体结构的制造方法，该方法包括：
a)提供第一半导体层（200）；
b)在所述第一半导体层(200)上形成第一电介质材料层(210)，并在该第一电介质材料层(210)中形成第一开口(220)，以暴露所述第一半导体层(200)；
c)通过所述第一开口(220)在暴露的第一半导体层(200)上外延生长第二半导体层(230)，其中，所述第二半导体层(230)材料的晶格常数与所述第一半导体层(200)材料的晶格常数不同；
d)在与第一开口（220）对应的位置形成第二电介质材料构成的第一隔离区(270a)，其中第二电介质材料不同于第一电介质材料；
e）选择性去除第一电介质材料层（210），形成在所述第一半导体层(200)和所述第二半导体层(230)之间的第一空腔(280)，并在第一空腔(280)中填充第一应力材料（281）；
f）去除剩余的第一电介质材料层（210），形成在所述第一半导体层(200)和所述第二半导体层(230)之间的第二空腔(280)，并在第二空腔(280)中填充第二应力材料（283）。
2.根据权利要求1所述的方法，其中，所述步骤d)还包括：在所述第二半导体层(230)中形成第二隔离区(270b)。
3.根据权利要求2所述的方法，其中，所述步骤d)包括：
在与第一开口（220）对应的位置，对所述第二半导体层(230)进行刻蚀，形成第二开口(260a)，以暴露所述第一半导体层(200)；
在相邻的所述第二开口(260a)之间的所述第二半导体层(230)的中间位置，对所述第二半导体层(230)进行刻蚀，形成第三开口(260b)，以暴露所述第一电介质材料层(210)；
在所述第二开口(260a)和所述第三开口(260b)中填充第二电介质材料，分别形成第一隔离区(270a)和第二隔离区(270b)。
4.根据权利要求1所述的方法，其中，所述步骤e)包括：
通过湿法刻蚀的方法刻蚀去除所述第一电介质材料层(210)，在所述第一半导体层(200)和所述第二半导体层(230)之间形成空腔(280)。
5.根据权利要求1至4中任一项所述的方法，其中，所述第一半导体层(200)的材料包括Si、Ge、III-V族化合物半导体或II-VI族化合物半导体中的一种或其任意组合。
6.根据权利要求1至4中任一项所述的方法，其中，所述第一电介质材料和第二电介质材料包括SiO2、SiN中的一种或其任意组合。
7.根据权利要求1至4中任一项所述的方法，其中，所述第二半导体层(230)的材料包括Ge、III-V族化合物半导体、IV族化合物半导体或II-VI族化合物半导体中的一种或其任意组合。
8.根据权利要求1所述的方法，其中，所述第一开口(220)的高宽比大于或等于1。
9.根据权利要求1所述的方法，其中所述步骤c）中，外延生长第二半导体层（230）的方法包括：金属有机物化学气相沉积、低压化学气相沉积、分子束外延、原子层沉积。
10.根据权利要求1所述的方法，其中第一应力材料（281）为伸张性和压缩性氮化物中的一种，第二应力材料（283）为伸张性和压缩性氮化物中的另一种。
11.一种双应力异质SOI半导体结构，包括第一半导体层(200)，第一隔离区(270a)，第二半导体层(230)，第一应力材料区（281）和第二应力材料区（283），其中：
所述第一隔离区(270a)将所述第二半导体层(230)隔离成不同的区块，并且延伸到第一半导体层（200），第二半导体层(230)由第一隔离区(270a)分开的不同的区块与第一半导体层（200）之间填充了第一应力材料（281）和第二应力材料（283）两者中的一种。
12.根据权利要求11所述的半导体结构，其中，所述第一半导体层(200)的材料包括Si、Ge、III-V族化合物半导体或II-VI族化合物半导体中的一种或其任意组合。
13.根据权利要求11所述的半导体结构，其中，所述第二半导体层(230)的材料包括Ge、III-V族化合物半导体、IV族化合物半导体或II-VI族化合物半导体中的一种或其任意组合。
14.根据权利要求11所述的半导体结构，还包括位于第二半导体层(230)中的第二隔离区(270b)。
15.根据权利要求11或14所述的半导体结构，其中，所述第一隔离区(270a)和所述第二隔离区(270b)的材料包括SiO2、SiN中的一种或其任意组合。
16.根据权利要求11所述的半导体结构，其中第一应力材料（281）为伸张性和压缩性氮化物中的一种，第二应力材料（283）为伸张性和压缩性氮化物中的另一种。
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