WO2015109456A1 - Soi衬底制备方法和soi衬底 - Google Patents

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Definitions

  • Embodiments of the present invention relate to semiconductor device technology, and in particular, to a SOI substrate preparation method and
  • a silicon on silicon (Silicon On Insulator, SOI for short) substrate is usually used to introduce a buried oxide layer between the top silicon and the back silicon substrate; specifically, a semiconductor is formed on the insulator.
  • Thin film, SOI substrate has advantages unmatched by bulk silicon substrate, for example, media isolation of components in integrated circuits can be achieved, eliminating parasitic latch-up effects in bulk silicon CMOS circuits; integration using SOI substrate preparation
  • the circuit also has the advantages of small parasitic capacitance, high integration density, high speed, simple process, small short channel effect and especially suitable for low voltage and low power circuits. Therefore, the SOI substrate may become a low submicron low voltage and low.
  • the mainstream technology of power ICs is usually used to introduce a buried oxide layer between the top silicon and the back silicon substrate; specifically, a semiconductor is formed on the insulator.
  • Thin film, SOI substrate has advantages unmatched by bulk silicon substrate, for example, media isolation of components in integrated circuits can be achieved, eliminating parasitic latch-up effects
  • a substrate material suitable for use as a substrate material for photovoltaic devices can obtain good photoelectric properties.
  • Embodiments of the present invention provide an SOI substrate preparation method and an SOI substrate to solve the problem of growing a heteroepitaxial layer on a silicon layer of an SOI substrate in the prior art due to the existence of a silicon layer and a heteroepitaxial layer. Problems with high density line dislocations due to lattice mismatch and thermal mismatch.
  • an embodiment of the present invention provides a method for preparing an SOI substrate, including: forming a patterned etch barrier layer in an oxide layer of a first silicon substrate;
  • the forming a patterned etch barrier layer in the oxide layer of the first silicon substrate comprises:
  • a patterned etch stop layer is formed on the first oxide layer of the first silicon substrate.
  • the forming a patterned etch barrier layer on the first oxide layer of the first silicon substrate comprises:
  • a pattern mask is formed on the etch barrier layer, and a patterned etch barrier layer is obtained by etching, the pattern mask comprising a patterned photoresist obtained by an EUV lithography EUV method.
  • the forming a patterned etch barrier layer on the first oxide layer of the first silicon substrate comprises:
  • a pattern mask is formed on the etch barrier layer, and a patterned etch barrier layer is obtained by etching, the pattern mask comprising a porous aluminum oxide film.
  • the forming a patterned etch on the first oxide layer of the first silicon substrate After the barrier layer also includes:
  • a second oxide layer is grown on the patterned etch barrier layer, and the second oxide layer is planarized and chemically surface treated.
  • the method further includes:
  • the first silicon substrate of the peeling portion includes stripping the first silicon substrate Defect layer and a silicon layer above the defect layer;
  • the one surface of the first silicon substrate having the patterned etch barrier layer is bonded to the silicon surface of the second silicon substrate, and a portion of the first silicon substrate is stripped to form a patterned insulating substrate Silicon on
  • the SOI substrate After the SOI substrate, it also includes:
  • the patterned SOI substrate is subjected to a surface polishing process.
  • the material of the patterned etch barrier layer has an oxide layer Etching selective materials.
  • the graphic etch barrier has a pattern size of less than 20 nm.
  • the patterned etch stop layer has a thickness of less than 50 nm.
  • a ⁇ - ⁇ group compound is epitaxially grown in the device formation region to form a device structure.
  • the device forming region of the patterned SOI substrate is etched to obtain the second silicon substrate Graphical oxide layer, including:
  • the patterned etch stop layer of the device formation region in the patterned SOI substrate is removed to obtain a patterned oxide layer on the second silicon substrate.
  • the epitaxially growing a group III-V compound in the device formation region to form a device substrate including : Forming a third oxide layer on the second silicon substrate from which the patterned oxide layer has been obtained, the third oxide layer being grown on a portion other than the device formation region;
  • the III-V compound includes aluminum phosphide A1P, gallium phosphide GaP, Indium phosphide InP, aluminum arsenide AlAs, gallium arsenide GaAs, indium arsenide InAs, aluminum telluride AlSb, gallium antimonide GaSb, indium antimonide InSb, aluminum nitride A1N, gallium nitride GaN, indium nitride InN or Its ternary and quaternary compounds.
  • the epitaxially growing the mv group compound in the device formation region to form a device Substrate including:
  • a group III-V compound is grown in the device formation region by a molecular beam epitaxy MBE process, a chemical vapor deposition CVD process, an atomic layer deposition ALD process, or a variation thereof to form the device substrate.
  • the method further includes:
  • the patterned SOI substrate on which the device substrate has been formed is annealed to reduce defects caused by epitaxial lateral overgrowth ELO of the III-V compound in the device formation region.
  • the method further includes:
  • a photovoltaic device structure is formed in the device structure, the photovoltaic device structure comprising a multilayer structure.
  • an embodiment of the present invention provides an SOI substrate prepared by the SOI substrate preparation method provided by the embodiment of the present invention.
  • the SOI substrate preparation method and the SOI substrate provided in this embodiment by forming a patterned etch barrier layer in the oxide layer of the first silicon substrate, and having the patterned etch barrier layer of the first silicon substrate One side is bonded to the silicon surface of the second silicon substrate, and the first silicon substrate is peeled off to form a patterned SOI substrate, which solves the problem of growing a heteroepitaxial layer on the silicon layer of the SOI substrate in the prior art.
  • the patterned SOI substrate provided in this embodiment can form a wireless dislocation heteroepitaxial layer on a silicon substrate, which improves the performance and reliability of the photovoltaic device.
  • FIG. 1 is a flow chart of a method for preparing an SOI substrate according to a first embodiment of the present invention
  • FIG. 2 is a schematic structural view of an SOI substrate provided by the prior art
  • 3A to 3B are schematic diagrams showing the structure of a substrate in a method for preparing an SOI substrate provided by the embodiment shown in FIG. 1;
  • FIG. 4 is a flow chart of a method for fabricating an SOI substrate according to a second embodiment of the present invention
  • FIG. 5A to FIG. 5G are schematic diagrams showing a substrate structure in a method for fabricating an SOI substrate provided by the embodiment shown in FIG. ;
  • FIG. 6 is a flow chart of a method for growing a heterogeneous epitaxial III-V structure using a patterned SOI substrate according to Embodiment 3 of the present invention
  • FIGS. 7A to 7E are schematic diagrams showing the structure of a substrate in a method for preparing an SOI substrate provided by the embodiment shown in Fig. 6.
  • the technical solutions in the embodiments of the present invention are clearly and completely described in the following with reference to the accompanying drawings in the embodiments of the present invention.
  • the embodiments are a part of the embodiments of the invention, and not all of the embodiments. All other embodiments obtained by a person of ordinary skill in the art based on the embodiments of the present invention without creative efforts are within the scope of the present invention.
  • FIG. 1 is a flowchart of a method for preparing an SOI substrate according to Embodiment 1 of the present invention.
  • the method of this embodiment is suitable for the case of preparing a semiconductor device substrate.
  • the method of this embodiment includes Next step:
  • the commonly used SOI substrate has a structure in which an oxide layer is introduced between the top silicon and the underlying silicon substrate, as shown in FIG. 2, which is a schematic structural view of an SOI substrate provided by the prior art.
  • the preparation of the prior art SOI substrate generally requires two wafer substrates, specifically a silicon substrate A and a silicon substrate B, an oxide layer is formed on the silicon substrate A, and a silicon substrate A having an oxide layer is formed.
  • the inversion is bonded to the silicon surface of the silicon substrate B.
  • the oxide layer of the silicon substrate A is bonded to the surface silicon layer of the silicon substrate B to form an oxide layer between the top silicon and the underlying silicon substrate.
  • the substrate structure although the existing SOI substrate has better performance than the ordinary silicon substrate, the epitaxial growth of the heterojunction on the silicon layer of the existing SOI substrate is still in the epitaxial layer. Dislocation is generated; different from the prior art, in this embodiment, a patterned film is formed in the oxide layer between the two silicon substrates, as shown in FIG. 3A, which is the embodiment shown in FIG.
  • a schematic diagram of a substrate structure in a method for preparing an SOI substrate; Process may be formed in a position patterned etch barrier layer 130, 130 bias the patterned etch stop layer in the intermediate oxide layer 120 is formed in the oxide layer of the first silicon substrate 110, 120.
  • the patterned etch stop layer 130 in this embodiment may have a pattern size of less than 20 nm, and the patterned etch stop layer 130 may have a thickness of less than 50 nm; similarly, the patterned etch stop layer 130 is above The thickness of the oxide layer may also be less than 50 nm, and the oxide layer above and below the patterned etch stop layer 130 is a unitary body.
  • 21 is the transverse dimension of the figure, and the stress field ⁇ is exponentially attenuated as the size of the pattern decreases. Therefore, as long as the pattern is small enough, the epitaxial layer produces a critical thickness of dislocation. It tends to infinity, which is equivalent to a heteroepitaxial layer that can form wireless dislocations on a silicon substrate.
  • a patterned etch stop layer 130 having a very small pattern size is formed in the oxide layer 120 of the first silicon substrate 110, and the SOI substrate prepared by the method is applicable.
  • a heteroepitaxial layer of wireless dislocations can be formed on the silicon substrate. S120, bonding a side of the first silicon substrate having a patterned etch barrier layer to a silicon surface of the second silicon substrate, and stripping a portion of the first silicon substrate to form silicon on the patterned insulating substrate SOI substrate.
  • a patterned etch stop layer 130 has been formed in the oxide layer 120 of the first silicon substrate 110, and a thin oxide layer may be present on the surface of the second silicon substrate 210.
  • the second silicon substrate The oxide layer on the surface of 210 may be a natural oxide layer or a hot oxide process.
  • the first silicon substrate 110 may be flipped such that the first silicon substrate 110 has a patterned etch stop layer 130.
  • One side of the second silicon substrate 210 is bonded to the surface of the second silicon substrate 210, and then a portion of the first silicon substrate 110 is peeled off to obtain a substrate having the oxide layer 120 between the first silicon substrate 110 and the second silicon substrate 210.
  • the structure, that is, the patterned SOI substrate 300, as shown in FIG. 3B, is a schematic diagram of the substrate structure in the SOI substrate preparation method provided by the embodiment shown in FIG. 1, and the patterned SOI liner provided by the embodiment A patterned etch stop layer 130 is formed in the oxide layer 120 of the bottom 300.
  • the SOI substrate preparation method provided by the embodiment provides a patterned etch barrier layer in the oxide layer of the first silicon substrate, and the first silicon substrate has a patterned etch barrier layer side and a second
  • the silicon surface of the silicon substrate is bonded, and the first silicon substrate is peeled off to form a patterned SOI substrate, which can solve the problem of growing the heteroepitaxial layer on the silicon layer of the SOI substrate in the prior art.
  • the problem of lattice mismatch and thermal mismatch between the silicon layer and the heteroepitaxial layer results in a large number of line dislocations in the epitaxial layer.
  • the patterned SOI substrate provided in this embodiment can form a wireless on the silicon substrate. The dislocation of the heteroepitaxial layer improves the usability and reliability of the optoelectronic device.
  • FIG. 4 is a flow chart of a method for preparing an SOI substrate according to Embodiment 2 of the present invention
  • FIG. 5A to FIG. 5G are schematic diagrams showing a structure of a substrate in a method for preparing an SOI substrate provided by the embodiment shown in FIG. .
  • the SOI substrate preparation method provided in this embodiment includes:
  • two silicon substrates specifically a first silicon substrate 110 and a second silicon substrate 210 (not shown in FIG. 5A) may be provided first, due to the basic of the SOI substrate.
  • the structure is to add an oxide layer between the two silicon substrates.
  • the first oxide substrate 121 may be formed on the first silicon substrate 110.
  • the first silicon substrate 110 may be formed.
  • a thermal oxidation treatment is performed to form a first oxide layer 121 on the surface of the silicon.
  • S210 performing ion implantation on the first silicon substrate to form a defect layer in the silicon layer of the first silicon substrate.
  • the first silicon substrate 110 having grown the first oxide layer 121 is ion-implanted, and generally, high-energy ion implantation may be used, and the ion beam 140a is incident on the first electrode with a certain energy.
  • the ion beam may pass through the first oxide layer 121 and a portion of the first silicon substrate 110, thereby reacting with the silicon element in the first silicon substrate 110 of a certain depth to form on the depth.
  • Defective layer 140 the depth of which is dependent on the incident energy of ion beam 140a.
  • S220 refers to S110 in Embodiment 1.
  • S220 may include: a first oxide layer of the first silicon substrate 110
  • An etch stop layer 130 is formed on the etch stop layer 130, and a patterned etch stop layer 130 is obtained by an etch process, the pattern mask including an extreme ultraviolet lithography (Extreme Ultraviolet, Referred to as: EUV)
  • EUV extreme ultraviolet lithography
  • the resulting patterned photoresist, EUV lithography process can produce patterns with feature sizes below 20nm.
  • the patterned etch barrier layer 130 is formed by using a photolithography technique to form a pattern mask on the grown etch barrier layer 130, which may be exposed by EUV and developed at the moment.
  • a photoresist pattern 150 having a very small pattern size is formed on the etch barrier layer 130.
  • the first silicon substrate 110 is etched by using the photoresist pattern 150 as a mask, and the photoresist pattern 150 is etched.
  • the etch stop layer 130 is uncovered to form a patterned etch stop layer 130.
  • the material of the patterned etch stop layer 130 is a material having etch selectivity with the first oxide layer 121, and may generally include silicon nitride, aluminum oxide, titanium oxide, silicon-rich silicon oxide or hydrogen-rich nitrogen. Materials such as silicon, which may have a high etching selectivity with the first oxide layer 121.
  • the pattern mask may also be a porous aluminum oxide film. This implementation does not require photolithography to directly attach the porous aluminum oxide film to the etch stop layer 130. Graphical processing. Similar to the above embodiment, the pattern size of the pattern mask in this embodiment may be less than 20 nm, and the pattern size of the patterned etch barrier layer 130 may also be less than 20 nm.
  • the patterned etch stop layer 130 formed on the first oxide layer 121 of the first silicon substrate 110 is a small-sized figure with a convex surface, which cannot be directly patterned.
  • the surface of the etch stop layer 130 is bonded to the second silicon substrate 210. Therefore, the second oxide layer 122 can be grown on the patterned etch stop layer 130, and the second oxidation of the growth can be performed.
  • the layer 122 is subjected to a planarization process and a chemical surface treatment to obtain a first silicon substrate 110 having a smooth surface.
  • first oxide layer 121 and the second oxide layer 122 may be a silicon oxide material
  • the second oxide layer 122 may have a thickness of less than 50 nm
  • the second oxide layer 122 and the first oxide layer 121 may be a film material.
  • the second oxide layer 122 is connected to the first oxide layer 121 in the window region 130a of the patterned etch barrier layer 130 to form an oxide layer of a monolithic structure.
  • a defect layer 140 is formed at a certain depth, and the semiconductor structure formed in this embodiment is the first silicon substrate 110 and the second silicon substrate.
  • ion implantation is performed on the first silicon substrate 110 on which the first oxide layer 121 has been grown, and thus, defects are formed in the silicon layer of the first silicon substrate 110.
  • the layer 140 because the molecular bonding of the defect layer 140 and the silicon layer 110a in the first silicon substrate 110 in which the defect layer 140 has been formed is weakened, the silicon layer 110a may be peeled off from the defect layer 140, that is, the upper silicon layer 110a may be After peeling off, the defect layer 140 is also peeled off, leaving only the portion of the first silicon substrate 110 under the defect layer 140, as shown in FIGS. 5F and 5G, leaving the silicon layer of the first silicon substrate 110 after peeling off. 110b, the patterned SOI substrate 300 is obtained; further, the silicon layer 110a of the stripped first silicon substrate 110 can be re-prepared by the polishing process to realize the reuse of the silicon substrate, thereby reducing the production cost. Improve production efficiency.
  • the patterned patterned SOI substrate 300 is further annealed such that the bonding surfaces of the two silicon substrates, that is, the second oxide layer 122 and the second silicon liner of the first silicon substrate 110 The surface of the bottom 210 is tightly bonded; again due to the first silicon substrate 110 in the patterned SOI substrate 300
  • the silicon layer 110a is subjected to a lift-off process. Therefore, various surface polishing treatments can be performed on the patterned SOI substrate 300 after the silicon layer 110a is peeled off, and the smooth surface structure is advantageous for performing various processes at the time of forming the device.
  • the SOI substrate preparation method provided by the embodiment provides a patterned etch barrier layer in the oxide layer of the first silicon substrate, and the first silicon substrate has a patterned etch barrier layer side and a second
  • the silicon surface of the silicon substrate is bonded, and the first silicon substrate is peeled off to form a patterned SOI substrate, which solves the problem of growing a heteroepitaxial layer on the silicon layer of the SOI substrate in the prior art due to the silicon layer.
  • the patterned SOI substrate provided in this embodiment can form a wireless dislocation heterogeneity on the silicon substrate.
  • the epitaxial layer improves the usability and reliability of the optoelectronic device.
  • FIG. 6 is a flowchart of a method for growing a heteroepitaxial III-V structure using a patterned SOI substrate according to Embodiment 3 of the present invention
  • FIG. 7A to FIG. 7E are schematic diagrams showing a process flow provided by the embodiment shown in FIG. .
  • the method provided by this embodiment is applicable to the case where a hetero-epitaxial structure is formed on the patterned SOI substrate provided in the above embodiment.
  • the method provided in this embodiment may include:
  • the SOI substrate preparation method provided in this embodiment is based on the above embodiments, and the patterned SOI substrate 300 is heteroepitaxially grown to obtain a structure suitable for preparing a photovoltaic device; generally, a semiconductor wafer
  • the above-produced devices are a plurality of repeatedly arranged, and each device is isolated. Therefore, the device formation region 400 is first obtained in the patterned SOI substrate 300 according to the pattern of the device to be fabricated, to be produced.
  • the photovoltaic device is produced by using the device formation region 400 as a substrate, and the portion other than the device formation region 400 on the patterned SOI substrate 300 is used as an isolation device, that is, the device isolation region 410.
  • the patterned SOI substrate 300 is patterned by a photolithography process such that the device formation region 400 is in the window portion of the pattern mask, i.e., the portion not covered by the photoresist 160.
  • the device forming region 400 of the patterned SOI substrate 300 is not covered by the photoresist 160. Therefore, when the patterned SOI substrate 300 is etched, the etching is performed first.
  • the device forms the silicon layer 110b of the first silicon substrate 110, the first oxide layer 121 and a portion of the second oxide layer 122 in the region 400 to obtain a patterned oxide layer 123 on the second silicon substrate 210 and a patterned etch stop.
  • the patterned oxide layer 123 is below the patterned etch stop layer 130.
  • the patterned etch stop layer 130 of the device formation region 400 in the patterned SOI substrate 300 is removed.
  • a patterned oxide layer 123 on the second silicon substrate 210 is obtained.
  • the silicon layer 110b of the first silicon substrate 110 in the etched device formation region 400, the first oxide layer 121 and a portion of the second oxide layer 122 are made of silicon oxide, and the patterned etch barrier layer is formed.
  • the material of 130 may be a material having etch selectivity, and generally includes materials such as silicon nitride, aluminum oxide, titanium oxide, silicon-rich silicon oxide or hydrogen-rich silicon nitride; in specific implementation, it may be selected to have high silicon oxide.
  • Selecting the etching gas that is, etching the silicon oxide while hardly etching the patterned etch barrier layer 130, the etching gas may generally include adding C 2 F 2 , ( ⁇ !
  • the content of the fluorine-based gas may increase the content of hydrogen in the etching gas. Therefore, after the silicon oxide is etched, the patterned oxide layer 123 and the patterned etch stop layer 130 on the second silicon substrate 210 may be formed.
  • the oxide layer 123 is a portion of the second oxide layer 122, specifically the second oxide layer 122 covered by the patterned etch barrier layer 130.
  • the material of the patterned etch barrier layer 130 is silicon nitride as an example. Ground, choose to nitride
  • the etching gas having a high selectivity ratio realizes that the patterned oxide layer 123 is hardly etched while the patterned etch barrier layer 130 is etched, and thus, the device formation region 400 of the patterned SOI substrate 300 is finally formed.
  • a patterned oxide layer 123 having a small-sized pattern is obtained, which is the same as the pattern size of the patterned etch barrier layer 130 in the above embodiment, and is usually less than 20 nm . It is also noted that the patterned oxidation after etching is formed.
  • the lower diameter of the window of layer 123 is typically less than or equal to its upper diameter, ie the side walls of the window are vertical or inclined.
  • the second silicon substrate 210 in the device formation region 400 of the patterned SOI substrate 300 has a patterned oxide layer 123 having a very small pattern, and thus, may be formed in the device formation region.
  • the heteroepitaxial layer is grown in 400. This embodiment is described by taking an epitaxially grown III-V compound as an example.
  • the third silicon substrate 210 of the obtained patterned oxide layer 123 may be grown third.
  • the oxide layer 124, the third oxide layer 124 is grown on a portion other than the device formation region 400, and is used for masking the device isolation region 410 when epitaxially growing the III-V compound, that is, the III-V group is not
  • the compound is grown in a region other than the device formation region 400; please refer to FIG. 7E, and further epitaxially grown on the patterned oxide layer 123 of the second silicon substrate 210 on which the third oxide layer 124 has been grown.
  • III-V compound to form a device structure 170, the epitaxially grown III-V compound being connected to the second silicon substrate 210 in a pattern of the patterned oxide layer 123 of the second silicon substrate 210, specifically
  • the second silicon substrate 210 has a patterned oxide layer 123 on which an epitaxial layer of a wireless dislocation III-V compound can be formed.
  • III-V compound in this embodiment may include, for example, aluminum phosphide A1P, gallium phosphide GaP, indium phosphide InP, aluminum arsenide AlAs, gallium arsenide GaAs, indium arsenide InAs, germanium.
  • the method of the compound may include, for example, Molecular Beam Epitaxy (abbreviation: MBE) process, chemical vapor deposition (CVD) process, atomic layer deposition (Atomic Layer Deposition, abbreviated as: ALD).
  • MBE Molecular Beam Epitaxy
  • CVD chemical vapor deposition
  • ALD atomic layer deposition
  • the process or its changing process may include: Metal Organic Chemical Vapor Deposition (MOCVD), Plasma Enhanced Chemical Vapor Deposition, Jane is: PECVD), Low Pressure Chemical Vapor Deposition (abbreviation) : LPCVD), ultra high vacuum chemical vapor deposition (Ultra High Vacuum Chemical Vapor Deposition, abbreviated as: UHVCVD), low pressure chemical vapor deposition (Reduced Pressure Chemical Vapor Deposition, abbreviated as: RPCVD).
  • MOCVD Metal Organic Chemical Vapor Deposition
  • PECVD Plasma Enhanced Chemical Vapor Deposition
  • LPCVD Low Pressure Chemical Vapor Deposition
  • UHVCVD Ultra High Vacuum Chemical Vapor Deposition
  • RPCVD Reduced Pressure Chemical Vapor Deposition
  • the SOI substrate preparation method provided by the embodiment provides a patterned etch barrier layer in the oxide layer of the first silicon substrate, and the first silicon substrate has a patterned etch barrier layer side and a second Surface bonding of the silicon substrate, stripping of the portion of the first silicon substrate, etc.
  • a wireless dislocation heteroepitaxial layer can be grown in the device formation region;
  • a heteroepitaxial layer is grown on a silicon layer of an SOI substrate, a large number of line dislocations are caused by a lattice mismatch and a thermal mismatch between the silicon layer and the heteroepitaxial layer. The performance and reliability of the optoelectronic device are further improved.
  • the method provided in this embodiment can perform the growth of the wireless dislocation heteroepitaxial layer by performing only one photolithography in the device formation region, thereby improving the CMOS process. Compatibility.
  • the patterned SOI of the device substrate 170 has been formed.
  • the substrate 300 is annealed to reduce defects generated during the epitaxial Lateral Overgrowth (ELO) process of the III-V compound in the device formation region 400.
  • ELO epitaxial Lateral Overgrowth
  • a wireless dislocation heteroepitaxial layer is formed in the device formation region 400 of the patterned SOI substrate 300. Therefore, a photovoltaic device structure can be formed in the device formation region 400, that is, on the device substrate 170.
  • the device structure typically includes a multilayer structure.
  • FIG. 3B is also a schematic structural diagram of an SOI substrate according to an embodiment of the present invention.
  • the SOI substrate can be prepared by using the SOI substrate preparation method provided in the embodiment shown in FIG. 1 to realize the process and beneficial effects. The same, no longer repeat here.
  • FIG. 5G is also a schematic structural diagram of another SOI substrate provided by the embodiment of the present invention.
  • the SOI substrate can be prepared by using the SOI substrate preparation method provided in the embodiment shown in FIG. 4 , and the implementation process is beneficial. The effect is the same and will not be described here.
  • FIG. 7E is also a schematic structural diagram of another SOI substrate provided by the embodiment of the present invention.
  • the SOI substrate can be prepared by using the SOI substrate preparation method provided in the embodiment shown in FIG. 6 , and the implementation process is beneficial. The effect is the same and will not be described here.

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Abstract

提供一种SOI衬底制备方法和SOI衬底，SOI衬底制备方法包括：在第一硅衬底（110）的氧化层（120）中形成图形化刻蚀阻挡层（130），将第一硅衬底（110）中具有图形化刻蚀阻挡层（130）的一面与第二硅衬底（210）的表面键合，并剥离部分的第一硅衬底（110）以形成图形化绝缘衬底上的硅SOI衬底（300）。解决了现有技术中在SOI衬底的硅层上生长异质外延层时，导致硅层和异质外延层之间存在晶格失配和热失配的问题，可以在SOI衬底的硅层上形成无线位错的异质外延层，并很大程度上降低硅衬底与异质外延层之间的晶格失配率，提高了光电器件的使用性能和可靠性。

Description

SOI衬底制备方法和 SOI衬底 技术领域
本发明实施例涉及半导体器件技术， 尤其涉及一种 SOI衬底制备方法和
SOI衬底。 背景技术 随着半导体集成电路向小型化和多样化的发展， 不断缩小器件的特征尺 寸、 提高器件集成度的同时带来了信号延长、 互联串扰等问题； 通常使用的 电互连介质导致的高功耗和能量浪费已不能满足半导体工业对器件高性能低 成本的要求； 然而， 光互连可以有效的解决上述问题并给传统集成电路带来 许多新的功能， 因此， 光电器件成为半导体器件向高集成度发展的主要方向。
目前， 通常使用的绝缘衬底上的硅（Silicon On Insulator, 简称为： SOI) 衬底是在顶层硅和背层硅衬底之间引入了一层埋氧化层；具体通过在绝缘体 上形成半导体薄膜， SOI衬底具有了体硅衬底所无法比拟的优点， 例如， 可 以实现集成电路中元器件的介质隔离， 消除了体硅 CMOS 电路中的寄生闩 锁效应； 采用 SOI衬底制备的集成电路还具有寄生电容小、集成密度高、速 度快、工艺简单、短沟道效应小及特别适用于低压低功耗电路等优势， 因此， SOI衬底将有可能成为深亚微米的低压、低功耗集成电路的主流技术。然而， 采用 SOI衬底制备光电器件或光波导器件的过程中， 需要在外延生长异质 结， 例如， 在 SOI衬底的硅层上外延生长 III-V族化合物可以获得具有良好 的光电性能的衬底材料， 适用于作为光电器件的衬底材料。
现有技术中在 SOI衬底的硅层上生长异质外延层时，由于硅层和异质外 延层之间存在晶格失配和热失配而导致在衬底中会引入高密度的线位错的 问题， 降低了光电器件的使用性能和可靠性。 发明内容
本发明实施例提供一种 SOI衬底制备方法和 SOI衬底， 以解决现有技 术中在 SOI衬底的硅层上生长异质外延层时， 由于硅层和异质外延层之间存 在晶格失配和热失配而导致高密度线位错的问题。
第一方面， 本发明实施例提供一种 SOI衬底制备方法， 包括： 在第一硅衬底的氧化层中形成图形化刻蚀阻挡层；
将所述第一硅衬底中具有所述图形化刻蚀阻挡层的一面与第二硅衬底的 硅表面键合， 并剥离部分的第一硅衬底以形成图形化绝缘衬底上的硅 SOI衬 底。
在第一方面的第一种可能的实现方式中， 所述在第一硅衬底的氧化层中 形成图形化刻蚀阻挡层， 包括：
在所述第一硅衬底上形成第一氧化层；
在所述第一硅衬底的第一氧化层上形成图形化刻蚀阻挡层。
根据第一方面的第一种可能的实现方式， 在第二种可能的实现方式中， 所述在所述第一硅衬底的第一氧化层上形成图形化刻蚀阻挡层， 包括：
在所述第一硅衬底的第一氧化层上形成刻蚀阻挡层；
在所述刻蚀阻挡层上形成图形掩膜， 并且通过刻蚀得到图形化刻蚀阻挡 层， 所述图形掩膜包括通过极紫外光刻 EUV方法得到的图形化光刻胶。
根据第一方面的第一种可能的实现方式， 在第三种可能的实现方式中， 所述在所述第一硅衬底的第一氧化层上形成图形化刻蚀阻挡层， 包括：
在所述第一硅衬底的第一氧化层上形成刻蚀阻挡层；
在所述刻蚀阻挡层上形成图形掩膜， 并且通过刻蚀得到图形化刻蚀阻挡 层， 所述图形掩膜包括多孔氧化铝膜。
根据第一方面的第一种到第三种可能的实现方式的任意一种， 在第四种 可能的实现方式中， 所述在第一硅衬底的第一氧化层上形成图形化刻蚀阻挡 层之后， 还包括：
在所述图形化刻蚀阻挡层上生长第二氧化层， 并对所述第二氧化层进行 平整化处理和化学表面处理。
根据第一方面的第一种到第四种可能的实现方式的任意一种， 在第五种 可能的实现方式中， 所述在所述第一硅衬底的第一氧化层上形成图形化刻蚀 阻挡层之前， 还包括：
对所述第一硅衬底进行离子注入， 在所述第一硅衬底的硅层中形成缺陷 层， 则所述剥离部分的第一硅衬底包括剥离所述第一硅衬底中所述缺陷层和 所述缺陷层上方的硅层；
所述将所述第一硅衬底中具有所述图形化刻蚀阻挡层的一面与第二硅衬 底的硅表面键合， 并剥离部分的第一硅衬底以形成图形化绝缘衬底上的硅
SOI衬底之后， 还包括：
进行低温退火处理使得所述第一硅衬底与所述第二硅衬底的贴合面紧密 结合.
对所述图形化 SOI衬底进行表面抛光处理。
根据第一方面、第一方面的第一种到第五种可能的实现方式的任意一种， 在第六种可能的实现方式中， 所述图形化刻蚀阻挡层的材料为与氧化层具有 刻蚀选择性的材料。
根据第一方面、第一方面的第一种到第六种可能的实现方式的任意一种， 在第七种可能的实现方式中， 所述图形化刻蚀阻挡层的图形尺寸小于 20nm， 所述图形化刻蚀阻挡层的厚度小于 50nm。
根据第一方面、第一方面的第一种到第七种可能的实现方式的任意一种， 在第八种可能的实现方式中， 还包括：
在所述图形化 SOI衬底上形成图形掩膜以露出器件形成区；
对所述图形化 SOI衬底的器件形成区进行刻蚀以得到所述第二硅衬底上 的图形化氧化层；
在所述器件形成区中外延生长 πι-ν族化合物以形成器件结构。
根据第一方面的第八种可能的实现方式， 在第九种可能的实现方式中， 所述对所述图形化 SOI衬底的器件形成区进行刻蚀以得到所述第二硅衬底上 的图形化氧化层， 包括：
刻蚀所述图形化 SOI衬底中器件形成区的所述第一硅衬底的硅层、 所述 第一氧化层和部分第二氧化层以得到所述第二硅衬底上的图形化氧化层和图 形化刻蚀阻挡层， 所述图形化氧化层在所述图形化刻蚀阻挡层的下方；
去除所述图形化的 SOI衬底中器件形成区的所述图形化刻蚀阻挡层以得 到所述第二硅衬底上的图形化氧化层。
根据第一方面的第八种或第九种可能的实现方式， 在第十种可能的实现 方式中， 所述在所述器件形成区中外延生长 III-V族化合物以形成器件衬底， 包括： 在已得到所述图形化氧化层的第二硅衬底上生长第三氧化层， 所述第三 氧化层生长在所述器件形成区以外的部分；
在所述已生长第三氧化层的第二硅衬底的图形化氧化层上外延生长 III-V 族化合物以形成器件结构，所述外延生长的 πι-ν族化合物在所述第二硅衬底 的图形化氧化层的图形中与第二硅衬底相连。
根据第一方面的第八种到第十种可能的实现方式的任意一种， 在第十一 种可能的实现方式中， 所述 III-V族化合包括磷化铝 A1P、 磷化镓 GaP、 磷化 铟 InP、砷化铝 AlAs、砷化镓 GaAs、砷化铟 InAs、锑化铝 AlSb、锑化镓 GaSb、 锑化铟 InSb、 氮化铝 A1N、 氮化镓 GaN、 氮化铟 InN或其三元和四元的化合 物。
根据第一方面的第八种到第十一种可能的实现方式的任意一种， 在第十 二种可能的实现方式中，所述在所述器件形成区中外延生长 m-v族化合物以 形成器件衬底， 包括：
在所述器件形成区中通过分子束外延 MBE工艺、 化学气相沉积 CVD工 艺、 原子层沉积 ALD工艺或其变化工艺生长 III-V族化合物以形成所述器件 衬底。
根据第一方面的第八种到第十二种可能的实现方式的任意一种， 在第十 三种可能的实现方式中， 还包括：
对所述已形成器件衬底的图形化 SOI衬底进行退火处理以减少所述器件 形成区中所述 III-V族化合物的外延横向过度生长 ELO所造成的缺陷。
根据第一方面的第八种到第十三种可能的实现方式的任意一种， 在第十 四种可能的实现方式中， 还包括：
在所述器件结构中形成光电器件结构，所述光电器件结构包括多层结构。 第二方面， 本发明实施例提供一种 SOI衬底， 所述 SOI衬底采用本发 明实施例提供的 SOI衬底制备方法制得。
本实施例所提供的 SOI衬底制备方法和 SOI衬底，通过在第一硅衬底的 氧化层中形成图形化刻蚀阻挡层， 并将该第一硅衬底具有图形化刻蚀阻挡层 的一面与第二硅衬底的硅表面键合， 剥离部分第一硅衬底等处理后形成图形 化 SOI衬底， 解决了现有技术中在 SOI衬底的硅层上生长异质外延层时， 由 于硅层和异质外延层之间存在晶格失配和热失配而导致高密度线位错的问 题， 本实施例所提供的图形化 SOI衬底可以在硅衬底上形成无线位错的异质 外延层， 提高了光电器件的使用性能和可靠性。 附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案， 下面将对 实施例或现有技术描述中所需要使用的附图作一简单地介绍， 显而易见 地， 下面描述中的附图是本发明的一些实施例， 对于本领域普通技术人员 来讲， 在不付出创造性劳动性的前提下， 还可以根据这些附图获得其他的 附图。
图 1为本发明实施例一所提供的一种 SOI衬底制备方法的流程图； 图 2为现有技术所提供的一种 SOI衬底的结构示意图；
图 3A〜图 3B为图 1所示实施例所提供的一种 SOI衬底制备方法中的衬 底结构示意图；
图 4为本发明实施例二所提供的一种 SOI衬底制备方法的流程图； 图 5A〜图 5G为图 4所示实施例所提供的一种 SOI衬底制备方法中的衬 底结构示意图；
图 6为本发明实施例三所提供的一种利用图形化 SOI衬底生长异质外 延 III-V结构方法的流程图；
图 7A〜图 7E为图 6所示实施例所提供的一种 SOI衬底制备方法中的衬 底结构示意图。 具体实施方式 为使本发明实施例的目的、 技术方案和优点更加清楚， 下面将结合本 发明实施例中的附图， 对本发明实施例中的技术方案进行清楚、 完整地描 述， 显然，所描述的实施例是本发明一部分实施例， 而不是全部的实施例。 基于本发明中的实施例， 本领域普通技术人员在没有做出创造性劳动前提 下所获得的所有其他实施例， 都属于本发明保护的范围。
实施例一
图 1为本发明实施例一所提供的一种 SOI衬底制备方法的流程图。 本 实施例的方法适用于制备半导体器件衬底的情况。本实施例的方法包括如 下歩骤：
S110, 在第一硅衬底的氧化层中形成图形化刻蚀阻挡层。
目前， 通常使用的 SOI衬底的结构为在顶层硅和底层硅衬底之间引入了 一层氧化层，如图 2所示， 为现有技术所提供的一种 SOI衬底的结构示意图， 该现有技术的 SOI衬底的制备通常需要两个晶圆衬底， 具体为硅衬底 A和硅 衬底 B， 在硅衬底 A上形成氧化层， 将具有氧化层的硅衬底 A翻转与硅衬底 B的硅表面键合， 具体地， 硅衬底 A的氧化层与硅衬底 B的表面硅层贴合， 形成了顶层硅和底层硅衬底之间具有一层氧化层的衬底结构， 该现有的 SOI 衬底虽然具备比普通硅衬底更为优良的性能， 但是， 在该现有 SOI衬底的硅 层上外延生长异质结， 仍然会在外延层中产生位错； 与现有技术不同的是， 本实施例中， 两层硅衬底之间的氧化层中有一层图形化的膜质， 如图 3A所 示，为图 1所示实施例所提供的一种 SOI衬底制备方法中的衬底结构示意图； 具体制备的过程中， 可以在第一硅衬底 110的氧化层 120中形成了图形化刻 蚀阻挡层 130， 该图形化的刻蚀阻挡层 130在该氧化层 120中间偏上的位置 形成。
需要说明的是， 本实施例中的图形化刻蚀阻挡层 130的图形尺寸可以小 于 20nm， 该图形化刻蚀阻挡层 130的厚度可以小于 50nm; 类似地， 该图形 化刻蚀阻挡层 130上方的氧化层的厚度也可以小于 50nm，该图形化刻蚀阻挡 层 130上方和下方的氧化层是相连接的整体。
根据 Luryi和 Suhir提出的一个理论， 衬底上的外延层垂直方向的应力场 σ在生长方向 z上符合指数衰减， 如下式 （1 ) ：
σ∞ e ( 1 ) 在上述式（1 ) 中， 21为图形的横向维度， 可知应力场 σ随图形尺寸的减 小而指数衰减， 因此， 只要图形足够小， 外延层产生位错的临界厚度会趋于 无穷大， 相当于可以在硅衬底上形成无线位错的异质外延层。
本实施例所提供的一种 SOI衬底的制备方法， 在第一硅衬底 110的氧化 层 120中形成了图形尺寸极小的图形化刻蚀阻挡层 130， 该方法制备的 SOI 衬底适用于生长与硅有晶格失配的材料， 可以在硅衬底上形成无线位错的异 质外延层。 S120, 将该第一硅衬底中具有图形化刻蚀阻挡层的一面与第二硅衬底的 硅表面键合， 并剥离部分的第一硅衬底以形成图形化绝缘衬底上的硅 SOI衬 底。
在本实施例中， 该第一硅衬底 110的氧化层 120中已形成图形化刻蚀阻 挡层 130， 第二硅衬底 210表面可能存在一层薄的氧化层， 该第二硅衬底 210 表面的氧化层可以是自然氧化层， 也可以通过热氧工艺形成。 在对该第一硅 衬底 110与第二硅衬底 210进行键合处理的时候，可以翻转该第一硅衬底 110， 使得该第一硅衬底 110具有图形化刻蚀阻挡层 130的一面与该第二硅衬底 210 的表面键合， 然后剥离部分的第一硅衬底 110， 可以得到该第一硅衬底 110 和第二硅衬底 210之间具有氧化层 120的衬底结构， 即图形化 SOI衬底 300， 如图 3B所示， 为图 1所示实施例所提供的一种 SOI衬底制备方法中的衬底 结构示意图， 并且本实施例提供的图形化 SOI衬底 300的氧化层 120中具有 图形化刻蚀阻挡层 130。
本实施例提供的 SOI衬底制备方法，通过在第一硅衬底的氧化层中形成 图形化刻蚀阻挡层，并将该第一硅衬底具有图形化刻蚀阻挡层的一面与第二 硅衬底的硅表面键合， 剥离部分第一硅衬底等处理后形成图形化 SOI衬底， 该结构可以解决现有技术中在 SOI衬底的硅层上生长异质外延层时，由于硅 层和异质外延层之间存在晶格失配和热失配而导致外延层中存在大量线位 错的问题，本实施例所提供的图形化 SOI衬底可以在硅衬底上形成无线位错 的异质外延层， 提高了光电器件的使用性能和可靠性。
实施例二
图 4为本发明实施例二所提供的一种 SOI衬底制备方法的流程图， 图 5A〜图 5G为图 4所示实施例所提供的一种 SOI衬底制备方法中的衬底结构 示意图。 本实施例提供的 SOI衬底制备方法， 包括：
S200, 在第一硅衬底上形成第一氧化层。
请参考图 5A， 在本实施例中， 可以先提供两个硅衬底， 具体为第一硅衬 底 110和第二硅衬底 210 (图 5A中未示出） ， 由于 SOI衬底的基本结构是在 两层硅衬底之间加入一层氧化层， 在具体实现中， 本实施可以在该第一硅衬 底 110上形成第一氧化层 121， 通常可以对该第一硅衬底 110进行热氧化处 理在硅表面形成第一氧化层 121。 S210, 对该第一硅衬底进行离子注入， 在该第一硅衬底的硅层中形成缺 陷层。
请参考图 5B，在本实施例中，对已生长第一氧化层 121的第一硅衬底 110 进行离子注入， 通常可以使用高能离子注入， 用一定的能量将离子束 140a入 射到该第一硅衬底 110中， 离子束可以穿过第一氧化层 121和部分的第一硅 衬底 110， 进而与一定深度的第一硅衬底 110中的硅元素发生反应， 在该深 度上上形成缺陷层 140，该缺陷层 140的深度取决于离子束 140a的入射能量。
S220, 在该第一硅衬底的第一氧化层上形成图形化刻蚀阻挡层。
具体地， S220的具体实现参照实施例一中的 S 110。
可选地， 本实施例中 S220可以包括： 该第一硅衬底 110的第一氧化层
121上形成刻蚀阻挡层 130; 在该刻蚀阻挡层 130上形成图形掩膜， 并且通过 刻蚀工艺得到图形化刻蚀阻挡层 130， 该图形掩膜包括通过极紫外光刻 (Extreme Ultraviolet, 简称为： EUV) 方法得到的图形化光刻胶， EUV光刻 工艺可以制备特征尺寸在 20nm以下图形。
请参考图 5C， 在本实施例中， 图形化刻蚀阻挡层 130的形成采用光刻技 术， 在已生长的刻蚀阻挡层 130上形成图形掩膜， 具体可以经过 EUV曝光、 显影在该刻蚀阻挡层 130上形成图形尺寸极小的光刻胶图形 150; 请参考图 5D， 以上述光刻胶图形 150为掩膜对第一硅衬底 110进行刻蚀， 刻蚀光刻胶 图形 150未覆盖的刻蚀阻挡层 130以形成图形化刻蚀阻挡层 130。
需要说明的是， 图形化刻蚀阻挡层 130的材料为与第一氧化层 121具有 刻蚀选择性的材料， 通常可以包括氮化硅、 氧化铝、 氧化钛、 富硅氧化硅或 富氢氮化硅等材料， 该些材料可以与第一氧化层 121具有高的刻蚀选择比。
在本实施例的另一种可能的实现方式中， 该图形掩膜也可以为多孔氧化 铝膜， 这种实现方式不需要光刻技术， 直接将多孔氧化铝膜贴在刻蚀阻挡层 130 上进行图形化处理。 与上述实施例类似地， 本实施例中的图形掩膜的图 形尺寸可以小于 20nm，图形化刻蚀阻挡层 130的图形尺寸也可以小于 20nm。
S230, 在该图形化刻蚀阻挡层上生长第二氧化层， 并对该第二氧化层进 行平整化处理和化学表面处理。
请参考图 5E, 在本实施例中， 在第一硅衬底 110的第一氧化层 121上形 成的图形化刻蚀阻挡层 130为表面凸出的小尺寸图形， 不能直接以该图形化 刻蚀阻挡层 130的表面与第二硅衬底 210做键合处理， 因此， 可以在该图形 化刻蚀阻挡层 130上进一歩生长第二氧化层 122， 并且可以进一歩对生长的 第二氧化层 122进行平整化处理和化学表面处理以得到表面光滑的第一硅衬 底 110。
需要说明的是， 第一氧化层 121和第二氧化层 122可以为氧化硅材料， 该第二氧化层 122的厚度可以小于 50nm， 该第二氧化层 122与第一氧化层 121 的膜层材料通常是相同的， 并且该第二氧化层 122在图形化刻蚀阻挡层 130的窗口区 130a与该第一氧化层 121相连接，形成一个整体结构的氧化层。
S240, 将该第一硅衬底中具有该图形化刻蚀阻挡层的一面与第二硅衬底 的硅表面键合， 并剥离部分的第一硅衬底以形成图形化 SOI衬底。
具体地， S240的键合处理具体实现可以参照实施例一中的 S120。
请参考图 5F， 本实施例中第一硅衬底 110的硅层中在一定深度具有一层 缺陷层 140， 并且本实施例形成的半导体结构为第一硅衬底 110和第二硅衬 底 210之间具有氧化层的衬底结构， 具体地， 第一氧化层 121与第二氧化层 122之间具有图形化刻蚀阻挡层 130。
请参考图 5G, 在本实施例中， 在已生长了第一氧化层 121的第一硅衬底 110上进行了离子注入， 因此， 在该第一硅衬底 110的硅层中形成了缺陷层 140， 由于已形成缺陷层 140的第一硅衬底 110中缺陷层 140与硅层 110a的 分子结合被削弱，故可以将硅层 110a从缺陷层 140处剥离，即上方的硅层 110a 可以剥离出来，该缺陷层 140也被剥离，只留下第一硅衬底 110在缺陷层 140 下方的部分，如图 5F和图 5G所示，剥离后留下第一硅衬底 110的硅层 110b, 得到了图形化 SOI衬底 300; 进而， 被剥离的第一硅衬底 110的硅层 110a经 抛光工艺后可以重新制备硅衬底， 实现硅衬底的重复利用， 降低了生产成本， 提高生产效益。
S250, 进行低温退火处理使得该第一硅衬底与该第二硅衬底的贴合面紧
TS ^口口。
S260, 对该图形化 SOI衬底进行表面抛光处理。
在本实施例中， 对已形成的图形化 SOI衬底 300进一歩进行退火处理 使得两个硅衬底的贴合面， 即第一硅衬底 110的第二氧化层 122与第二硅衬 底 210的表面紧密结合； 又由于对该图形化 SOI衬底 300中第一硅衬底 110 的硅层 110a进行剥离处理， 因此， 可以对剥离硅层 110a后的图形化 SOI衬 底 300进行各种表面抛光处理， 光滑的表面结构有利于在形成器件时进行各 种工艺加工。
本实施例提供的 SOI衬底制备方法，通过在第一硅衬底的氧化层中形成 图形化刻蚀阻挡层，并将该第一硅衬底具有图形化刻蚀阻挡层的一面与第二 硅衬底的硅表面键合， 剥离部分第一硅衬底等处理后形成图形化 SOI衬底， 解决了现有技术中在 SOI衬底的硅层上生长异质外延层时，由于硅层和异质 外延层之间存在晶格失配和热失配而导致的大量线位错的问题，本实施例所 提供的图形化 SOI衬底可以在硅衬底上形成无线位错的异质外延层，提高光 电器件的使用性能和可靠性。
实施例三
图 6为本发明实施例三所提供的一种利用图形化 SOI衬底生长异质外 延 III-V结构方法的流程图，图 7A〜图 7E为图 6所示实施例所提供的工艺流 程示意图。 本实施例提供的方法适用于在上述实施例提供的图形化 SOI衬 底上形成异质外延结构的情况。 如图 6所示， 本实施例提供的方法， 可以 包括：
S310, 在图形化 SOI衬底上形成图形掩膜以露出器件形成区。
请参考图 7A,本实施例提供的 SOI衬底制备方法在上述实施例的基础上， 对图形化 SOI衬底 300进行异质外延生长以得到适用于制备光电器件的结构； 通常地， 半导体晶片上的生产的器件为重复排列的多数个， 并且， 每个器件 之间是被隔离开的， 因此， 根据待制备器件的图形在该图形化 SOI衬底 300 先得到器件形成区 400， 待生产的光电器件就是以该器件形成区 400作为衬 底进行生产， 图形化 SOI衬底 300上的器件形成区 400以外的部分就是用作 隔离器件的， 即器件隔离区 410。 通过光刻工艺对图形化 SOI衬底 300进行 图形掩膜处理， 使得器件形成区 400在图形掩膜的窗口部分， 即没有光刻胶 160覆盖的部分。
S320, 对该图形化 SOI衬底的器件形成区进行刻蚀以得到第二硅衬底上 的图形化氧化层。
请参考图 7B, 在本实施例中， 图形化 SOI衬底 300的器件形成区 400上 方没有光刻胶 160的覆盖， 因此， 在刻蚀该图形化 SOI衬底 300时， 先刻蚀 该器件形成区 400中第一硅衬底 110的硅层 110b、 第一氧化层 121和部分第 二氧化层 122以得到第二硅衬底 210上的图形化氧化层 123和图形化刻蚀阻 挡层 130， 该图形化氧化层 123在该图形化刻蚀阻挡层 130的下方； 请参考 图 7C,进而去除该图形化的 SOI衬底 300中器件形成区 400的图形化刻蚀阻 挡层 130以得到该第二硅衬底上 210的图形化氧化层 123。
需要说明的是， 被刻蚀的器件形成区 400 中的第一硅衬底 110 的硅层 110b, 第一氧化层 121和部分第二氧化层 122的材质为氧化硅， 图形化刻蚀 阻挡层 130的材料可以为具有刻蚀选择性的材质， 通常包括氮化硅、氧化铝、 氧化钛、 富硅氧化硅或富氢氮化硅等材料； 在具体实现时， 可以选择对氧化 硅具有高选择比的刻蚀气体， 即实现了在刻蚀氧化硅的同时几乎不会刻蚀图 形化刻蚀阻挡层 130， 该刻蚀气体通常可以包括添加了 C2F2， （^！ 等高碳含 量的氟基气体或者可以提高刻蚀气体中氢气的含量， 因此， 刻蚀氧化硅后可 以形成第二硅衬底 210上的图形化氧化层 123和图形化刻蚀阻挡层 130， 该 图形化氧化层 123即为部分第二氧化层 122，具体为被图形化刻蚀阻挡层 130 覆盖的第二氧化层 122; 以图形化刻蚀阻挡层 130的材料为氮化硅为例进行 说明， 类似地， 选择对氮化硅具有高选择比的刻蚀气体， 即实现了在刻蚀图 形化刻蚀阻挡层 130的同时几乎不会刻蚀图形化氧化层 123， 因此， 最终在 图形化 SOI衬底 300的器件形成区 400中得到具有小尺寸图形的图形化氧化 层 123， 该图形与上述实施例中图形化刻蚀阻挡层 130的图形尺寸相同， 通 常小于 20nm; 还需说明的是， 刻蚀后形成的图形化氧化层 123的窗口的下口 径通常小于或者等于其上口径， 即窗口的侧壁为垂直或倾斜。
S330, 在该器件形成区中外延生长 III-V族化合物以形成器件结构。
请参考图 7D,在本实施例中， 图形化 SOI衬底 300的器件形成区 400内 的第二硅衬底 210上具有极小图形的图形化氧化层 123， 因此， 可以在该器 件形成区 400内生长异质外延层，本实施例以外延生长 III-V族化合物为例进 行说明，在具体实现时，可以在已得到的图形化氧化层 123的第二硅衬底 210 上生长第三氧化层 124， 该第三氧化层 124生长在该器件形成区 400以外的 部分， 用于在外延生长 III-V族化合物时对器件隔离区 410起掩膜作用， 即不 会将 III-V族化合物生长在器件形成区 400以外区域； 请参考图 7E, 进而在 已生长第三氧化层 124 的第二硅衬底 210 的图形化氧化层 123 上外延生长 III-V族化合物以形成器件结构 170，该外延生长的 III-V族化合物在第二硅衬 底 210的图形化氧化层 123的图形中与该第二硅衬底 210相连， 具体地， 由 于第二硅衬底 210上具有图形化氧化层 123， 可以在该器件形成区 400内形 成无线位错 III-V族化合物外延层。
需要说明的是，本实施例中的 III-V族化合物例如可以包括：磷化铝 A1P、 磷化镓 GaP、 磷化铟 InP、 砷化铝 AlAs、 砷化镓 GaAs、 砷化铟 InAs、 锑化铝 AlSb、 锑化镓 GaSb、 锑化铟 InSb、 氮化铝 A1N、 氮化镓 GaN、 氮化铟 InN 或其三元和四元的化合物；在器件形成区 400中外延生长 III-V族化合物的方 式例如可以包括： 分子束外延 （Molecular Beam Epitaxy, 简称为： MBE) 工 艺、 化学气相沉积 （Chemical Vapor Deposition, 简称为： CVD) 工艺、 原子 层沉积 （Atomic Layer Deposition, 简称为： ALD) 工艺或其变化工艺， 举例 来说， CVD 的变化工艺可以包括： 金属有机化合物化学气相沉淀 （Metal Organic Chemical Vapor Deposition, 简称为： MOCVD) 、 等离子体增强化学 气相沉禾只法 (Plasma Enhanced Chemical Vapor Deposition,简禾尔为： PECVD )、 低压力化学气相沉积 （Low Pressure Chemical Vapor Deposition, 简称为： LPCVD ) 、 超高真空化学气相沉积 （Ultra High Vacuum Chemical Vapor Deposition, 简称为： UHVCVD ) 、 减压化学气相沉积 （Reduced Pressure Chemical Vapor Deposition, 简称为： RPCVD)。
本实施例提供的 SOI衬底制备方法， 通过在第一硅衬底的氧化层中形成 图形化刻蚀阻挡层， 并将该第一硅衬底具有图形化刻蚀阻挡层的一面与第二 硅衬底的表面键合， 剥离部分第一硅衬底等处理后形成图形化 SOI衬底； 进 一歩地， 通过图形化刻蚀阻挡层的刻蚀阻挡作用在该图形化 SOI衬底的器件 形成区内形成第二硅衬底上的具有小尺寸图形的氧化层， 利用第二硅衬底上 的这个图形化氧化层， 可以在该器件形成区内生长无线位错异质外延层； 解 决了现有技术中在 SOI衬底的硅层上生长异质外延层时， 由于硅层和异质外 延层之间存在晶格失配和热失配而导致大量的线位错的问题， 提高了光电器 件的使用性能和可靠性； 进一歩地， 本实施例提供的方法， 在器件形成区仅 进行一次光刻， 就可以实现无线位错异质外延层的生长， 提高了与 CMOS工 艺的兼容性。
进一歩地， 在本实施例中， 还可以对已形成器件衬底 170的图形化 SOI 衬底 300进行退火处理以减少器件形成区 400中 III-V族化合物的外延横向过 度生长 （Epitaxial Lateral Overgrowth, 简称为： ELO) 过程中产生的缺陷。
本实施例在图形化 SOI衬底 300的器件形成区 400内形成了无线位错异 质外延层， 因此， 可以在该器件形成区 400内， 即器件衬底 170上形成光电 器件结构， 该光电器件结构通常包括多层结构。
请参考图 3B, 也为本发明实施例所提供的一种 SOI衬底的结构示意图， 该 SOI衬底可以采用图 1所示实施例提供的 SOI衬底制备方法制得， 实现过 程和有益效果相同， 此处不再赘述。
请参考图 5G,也为本发明实施例所提供的另一种 SOI衬底的结构示意图， 该 SOI衬底可以采用图 4所示实施例提供的 SOI衬底制备方法制得， 实现过 程和有益效果相同， 此处不再赘述。
请参考图 7E,也为本发明实施例所提供的又一种 SOI衬底的结构示意图， 该 SOI衬底可以采用图 6所示实施例提供的 SOI衬底制备方法制得， 实现过 程和有益效果相同， 此处不再赘述。
最后应说明的是： 以上各实施例仅用以说明本发明的技术方案， 而非对 其限制； 尽管参照前述各实施例对本发明进行了详细的说明， 本领域的普通 技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改， 或者对其中部分或者全部技术特征进行等同替换； 而这些修改或者替换， 并 不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims

权 利 要 求 书
1、 一种 SOI衬底制备方法， 其特征在于， 包括：
在第一硅衬底的氧化层中形成图形化刻蚀阻挡层；
将所述第一硅衬底中具有所述图形化刻蚀阻挡层的一面与第二硅衬底的 表面键合，并剥离部分的第一硅衬底以形成图形化绝缘衬底上的硅 S0I衬底。
2、 根据权利要求 1所述的方法， 其特征在于， 所述在第一硅衬底的氧化 层中形成图形化刻蚀阻挡层， 包括：
在所述第一硅衬底上形成第一氧化层；
在所述第一硅衬底的第一氧化层上形成图形化刻蚀阻挡层。
3、 根据权利要求 2所述的方法， 其特征在于， 所述在所述第一硅衬底的 第一氧化层上形成图形化刻蚀阻挡层， 包括：
在所述第一硅衬底的第一氧化层上形成刻蚀阻挡层；
在所述刻蚀阻挡层上形成图形掩膜， 并且通过刻蚀得到图形化刻蚀阻挡 层， 所述图形掩膜包括通过极紫外光刻 EUV方法得到的图形化光刻胶。
4、 根据权利要求 2所述的方法， 其特征在于， 所述在所述第一硅衬底的 第一氧化层上形成图形化刻蚀阻挡层， 包括：
在所述第一硅衬底的第一氧化层上形成刻蚀阻挡层；
在所述刻蚀阻挡层上形成图形掩膜， 并且通过刻蚀得到图形化刻蚀阻挡 层， 所述图形掩膜包括多孔氧化铝膜。
5、 根据权利要求 2〜4中任一所述的方法， 其特征在于， 所述在第一硅衬 底的第一氧化层上形成图形化刻蚀阻挡层之后， 还包括：
在所述图形化刻蚀阻挡层上生长第二氧化层， 并对所述第二氧化层进行 平整化处理和化学表面处理。
6、 根据权利要求 2〜5中任一所述的方法， 其特征在于， 所述在所述第一 硅衬底的第一氧化层上形成图形化刻蚀阻挡层之前， 还包括：
对所述第一硅衬底进行离子注入， 在所述第一硅衬底的硅层中形成缺陷 层， 则所述剥离部分的第一硅衬底包括剥离所述第一硅衬底中所述缺陷层和 所述缺陷层上方的硅层；
所述将所述第一硅衬底中具有所述图形化刻蚀阻挡层的一面与第二硅衬 底的硅表面键合， 并剥离部分的第一硅衬底以形成图形化绝缘衬底上的硅 SOI衬底之后， 还包括：
进行低温退火处理使得所述第一硅衬底与所述第二硅衬底的贴合面紧密 结合.
对所述图形化 SOI衬底进行表面抛光处理。
7、 根据权利要求 1〜6中任一所述的方法， 其特征在于， 所述图形化刻蚀 阻挡层的材料为与氧化层具有刻蚀选择性的材料。
8、 根据权利要求 1〜7中任一项所述的方法， 其特征在于， 所述图形化刻 蚀阻挡层的图形尺寸小于 20nm， 所述图形化刻蚀阻挡层的厚度小于 50nm。
9、 根据权利要求 1〜8中任一所述的方法， 其特征在于， 还包括： 在所述图形化 SOI衬底上形成图形掩膜以露出器件形成区；
对所述图形化 SOI衬底的器件形成区进行刻蚀以得到所述第二硅衬底上 的图形化氧化层；
在所述器件形成区中外延生长 πι-ν族化合物以形成器件结构。
10、 根据权利要求 9所述的方法， 其特征在于， 所述对所述图形化 SOI 衬底的器件形成区进行刻蚀以得到所述第二硅衬底上的图形化氧化层，包括： 刻蚀所述图形化 SOI衬底中器件形成区的所述第一硅衬底的硅层、 所述 第一氧化层和部分第二氧化层以得到所述第二硅衬底上的图形化氧化层和图 形化刻蚀阻挡层， 所述图形化氧化层在所述图形化刻蚀阻挡层的下方；
去除所述图形化的 SOI衬底中器件形成区的所述图形化刻蚀阻挡层以得 到所述第二硅衬底上的图形化氧化层。
11、 根据权利要求 9或 10所述的方法， 其特征在于， 所述在所述器件形 成区中外延生长 III-V族化合物以形成器件衬底， 包括：
在已得到所述图形化氧化层的第二硅衬底上生长第三氧化层， 所述第三 氧化层生长在所述器件形成区以外的部分；
在所述已生长第三氧化层的第二硅衬底的图形化氧化层上外延生长 III-V 族化合物以形成器件结构，所述外延生长的 III-V族化合物在所述第二硅衬底 的图形化氧化层的图形中与第二硅衬底相连。
12、 根据权利要求 9〜11中任一所述的方法， 其特征在于， 所述 III-V族 化合包括磷化铝 A1P、磷化镓 GaP、磷化铟 InP、砷化铝 AlAs、砷化镓 GaAs、 砷化铟 InAs、 锑化铝 AlSb、 锑化镓 GaSb、 锑化铟 InSb、 氮化铝 A1N、 氮化 镓 GaN、 氮化铟 InN或其三元和四元的化合物。
13、 根据权利要求 9〜12中任一所述的方法， 其特征在于， 所述在所述器 件形成区中外延生长 III-V族化合物以形成器件衬底， 包括：
在所述器件形成区中通过分子束外延 MBE工艺、 化学气相沉积 CVD工 艺、 原子层沉积 ALD工艺或其变化工艺生长 III-V族化合物以形成所述器件 衬底。
14、 根据权利要求 9〜13中任一所述的方法， 其特征在于， 还包括： 对所述已形成器件衬底的图形化 SOI衬底进行退火处理以减少所述器件 形成区中所述 III-V族化合物的外延横向过度生长 ELO所造成的缺陷。
15、 根据权利要求 9〜14中任一所述的方法， 其特征在于， 还包括： 在所述器件结构中形成光电器件结构，所述光电器件结构包括多层结构。
16、 一种 SOI衬底， 其特征在于， 所述 SOI衬底采用如权利要求 1〜15 中任一项所述的方法制得。
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