JP6264675B2 - シリコン・オン・インシュレータ（ｓｏｉ）基板製造方法及びｓｏｉ基板 - Google Patents

シリコン・オン・インシュレータ（ｓｏｉ）基板製造方法及びｓｏｉ基板 Download PDF

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Description

本発明の実施形態は半導体デバイス技術に係り、特にＳＯＩ基板製造方法及びＳＯＩ基板に関する。
半導体集積回路の小型化及び多様化に伴い、デバイスのフィーチャサイズが減少し、デバイスの集積が改善されている一方で、信号遅延や相互接続クロストーク等の問題が生じている。電気的相互接続誘電体の共通使用によって生じる高電力消費及びエネルギーの無駄のため、デバイスに対する高性能且つ低コストという半導体業界の要求は既に満たすことができないものになっている。他方、光学的相互接続は上記問題を効果的に解決して、従来の集積回路に多数の新たな機能をもたらすことができるので、光電デバイスが、半導体デバイスの高集積開発のための主な指針となっている。
現状で一般的に使われているシリコン・オン・インシュレータ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ，ＳＯＩ）基板は、頂部層シリコン基板と底部層シリコン基板との間に埋め込まれた酸化層を導入することによって、得られる。具体的には、半導体薄膜が絶縁体上に形成されて、ＳＯＩ基板は、バルクシリコン基板とは比較にならない利点を有する。例えば、ＳＯＩ基板は、集積回路の部品間に誘電体分離を実現して、バルクシリコンの相補型金属酸化膜半導体（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ，ＣＭＯＳ）回路における寄生ラッチアップ効果を排除することができる。ＳＯＩ基板を用いて製造された集積回路は、低寄生キャパシタンス、高集積密度、高速性、簡易技術、低短絡効果等の利点を更に有し、特に、低電圧及び低電力消費回路に適用可能である。従って、ＳＯＩ基板は、ディープサブミクロン、低電圧及び低電力消費集積回路の主流技術となる可能性がある。しかしながら、ＳＯＩ基板を用いた光電デバイスや光導波デバイスの製造プロセスにおいては、ヘテロ接合をエピタキシャル成長させる必要がある。例えば、ＩＩＩ‐Ｖ族化合物を、ＳＯＩ基板のシリコン層上にエピタキシャル成長させると、良好な光電性能を有する基板物質が得られ、光電デバイスの基板物質とするのに適している。
従来技術では、ヘテロエピタキシャル層をＳＯＩ基板のシリコン層上に成長させる際に、シリコン層とヘテロエピタキシャル層との間で格子不整合及び熱的不整合が生じるので、高密度の貫通転位の問題が基板に生じて、光電デバイスの使用性能及び信頼性を低下させる。
本発明の実施形態は、ヘテロエピタキシャル層をＳＯＩ基板のシリコン層上に成長させる際に、シリコン層とヘテロエピタキシャル層との間で格子不整合及び熱的不整合が生じて、高密度の貫通転位をもたらすという従来技術の問題を解決するために、ＳＯＩ基板製造方法及びＳＯＩ基板を提供する。
第一の態様によると、本発明の一実施形態は、
第一のシリコン基板の酸化層内にパターン化エッチストップ層を形成するステップと、
パターン化エッチストップ層を有する第一のシリコン基板の表面を第二のシリコン基板の表面と結合させて、第一のシリコン基板の一部を剥離させて、パターン化シリコン・オン・インシュレータＳＯＩ基板を形成するステップと、を含むＳＯＩ基板製造方法を提供する。
第一の態様の第一の可能な実施方式では、第一のシリコン基板の酸化層内にパターン化エッチストップ層を形成するステップは、
第一のシリコン基板上に第一の酸化層を形成するステップと、
第一のシリコン基板の第一の酸化層上にパターン化エッチストップ層を形成するステップと、を含む。
第一の態様の第一の可能な実施方式に従う第二の可能な実施方式では、第一のシリコン基板の第一の酸化層上にパターン化エッチストップ層を形成するステップは、
第一のシリコン基板の第一の酸化層上にエッチストップ層を形成するステップと、
エッチストップ層上にパターン化マスクを形成して、エッチングによってパターン化エッチストップ層を得るステップと、を含み、パターン化マスクは、極紫外線（Ｅｘｔｒｅｍｅ ＵｌｔｒａＶｉｏｌｅｔ，ＥＵＶ）リソグラフィ法を用いて得られるパターン化フォトレジストを含む。
第一の態様の第一の可能な実施方式に従う第三の可能な実施方式では、第一のシリコン基板の第一の酸化層上にパターン化エッチストップ層を形成するステップは、
第一のシリコン基板の第一の酸化層上にエッチストップ層を形成するステップと、
エッチストップ層上にパターン化マスクを形成して、エッチングによってパターン化エッチストップ層を得るステップと、を含み、パターン化マスクは多孔質アルミナフィルムを含む。
第一の態様の第一から第三の可能な実施方式のうちいずれか一つに従う第四の可能な実施方式では、第一のシリコン基板の第一の酸化層上にパターン化エッチストップ層を形成するステップの後に、本方法は、
パターン化エッチストップ層上に第二の酸化層を成長させて、第二の酸化層に対して平坦化処理及び化学的表面処理を行うステップを更に含む。
第一の態様の第一から第四の可能な実施方式のうちいずれか一つに従う第五の可能な実施方式では、第一のシリコン基板の第一の酸化層上にパターン化エッチストップ層を形成するステップの前に、本方法は、
第一のシリコン基板に対してイオン注入を行い、第一のシリコン基板のシリコン層内に欠陥層を形成するステップを更に含み、第一のシリコン基板の一部を剥離させることが、第一のシリコン基板内の欠陥層と、欠陥層上のシリコン層とを剥離させることを含み、
パターン化エッチストップ層を有する第一のシリコン基板の表面を第二のシリコン基板の表面と結合させて、第一のシリコン基板の一部を剥離させて、パターン化シリコン・オン・インシュレータＳＯＩ基板を形成するステップの後に、本方法は、
低温アニーリング処理を行い、第一のシリコン基板及び第二のシリコン基板の隣接した表面を強固に結合させるステップと、
パターン化ＳＯＩ基板に対して表面研磨処理を行うステップを更に含む。
第一の態様及びその第一の態様の第一から第五の可能な実施方式のうちいずれか一つに従う第六の可能な実施方式では、パターン化エッチストップ層の物質は、酸化層に対してエッチング選択性を有する物質である。
第一の態様及びその第一の態様の第一から第六の可能な実施方式のうちいずれか一つに従う第七の可能な実施方式では、パターン化エッチストップ層のパターンサイズは２０ｎｍ未満であり、パターン化エッチストップ層の厚さは５０ｎｍ未満である。
第一の態様及びその第一の態様の第一から第七の可能な実施方式のうちいずれか一つに従う第八の可能な実施方式では、本方法は、
パターン化ＳＯＩ基板上にパターン化マスクを形成して、デバイス形成領域を露出させるステップと、
パターン化ＳＯＩ基板上のデバイス形成領域をエッチングして、第二のシリコン基板上にパターン化酸化層を得るステップと、
デバイス形成領域内にＩＩＩ‐Ｖ族化合物をエピタキシャル成長させて、デバイス構造を形成するステップと、を更に含む。
第一の態様の第八の可能な実施方式に従う第九の可能な実施方式では、パターン化ＳＯＩ基板上のデバイス形成領域をエッチングして、第二のシリコン基板上にパターン化酸化層を得るステップは、
パターン化ＳＯＩ基板上のデバイス形成領域内の第一のシリコン基板のシリコン層と、第一の酸化層と、第二の酸化層の一部とをエッチングして、第二のシリコン基板上のパターン化酸化層及びパターン化エッチストップ層を得るステップであって、パターン化酸化層がパターン化エッチストップ層の下に存在する、ステップと、
パターン化ＳＯＩ基板上のデバイス形成領域内のパターン化エッチストップ層を除去して、第二のシリコン基板上にパターン化酸化層を得るステップと、を含む。
第一の態様の第八又は第九の可能な実施方式に従う第十の可能な実施方式では、デバイス形成領域内にＩＩＩ‐Ｖ族化合物をエピタキシャル成長させて、デバイス構造を形成するステップは、
パターン化酸化層が既に得られている第二のシリコン基板上に第三の酸化層を成長させるステップであって、第三の酸化層が前記デバイス形成領域外に成長する、ステップと、
第三の酸化層が既に成長している第二のシリコン基板のパターン化酸化層上にＩＩＩ‐Ｖ族化合物をエピタキシャル成長させて、デバイス構造を形成するステップと、を含み、エピタキシャル成長させたＩＩＩ‐Ｖ族化合物は、第二のシリコン基板のパターン化酸化層のパターン内において第二のシリコン基板に接続される。
第一の態様の第八から第十の可能な実施方式のうちいずれか一つに従う第十一の可能な実施方式では、ＩＩＩ‐Ｖ族化合物は、リン化アルミニウム（ａｌｕｍｉｎｉｕｍ ｐｈｏｓｐｈｉｄｅ，ＡｌＰ）、リン化ガリウム（ｇａｌｌｉｕｍ ｐｈｏｓｐｈｉｄｅ，ＧａＰ）、リン化インジウム（ｉｎｄｉｕｍ ｐｈｏｓｐｈｉｄｅ，ＩｎＰ）、ヒ化アルミニウム（ａｌｕｍｉｎｉｕｍ ａｒｓｅｎｉｄｅ，ＡｌＡｓ）、ヒ化ガリウム（ｇａｌｌｉｕｍ ａｒｓｅｎｉｄｅ，ＧａＡｓ）、ヒ化インジウム（ｉｎｄｉｕｍ ａｒｓｅｎｉｄｅ，ＩｎＡｓ）、アンチモン化アルミニウム（ａｌｕｍｉｎｉｕｍ ａｎｔｉｍｏｎｉｄｅ，ＡｌＳｂ）、アンチモン化ガリウム（ｇａｌｌｉｕｍ ａｎｔｉｍｏｎｉｄｅ，ＧａＳｂ）、アンチモン化インジウム（ｉｎｄｉｕｍ ａｎｔｉｍｏｎｉｄｅ，ＩｎＳｂ）、窒化アルミニウム（ａｌｕｍｉｎｉｕｍ ｎｉｔｒｉｄｅ，ＡｌＮ）、窒化ガリウム（ｇａｌｌｉｕｍ ｎｉｔｒｉｄｅ，ＧａＮ）、窒化インジウム（ｉｎｄｉｕｍ ｎｉｔｒｉｄｅ，ＩｎＮ）、又は、これらの三元化合物及び四元化合物を含む。
第一の態様の第八から第十一の可能な実施方式のうちいずれか一つに従う第十二の可能な実施方式では、デバイス形成領域内にＩＩＩ‐Ｖ族化合物をエピタキシャル成長させて、デバイス構造を形成するステップは、
分子線エピタキシ（ｍｏｌｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ，ＭＢＥ）法、化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ，ＣＶＤ）法、原子層堆積ＡＬＤ法、又はこれらの変形法を用いて、デバイス形成領域内にＩＩＩ‐Ｖ族化合物を成長させて、デバイス構造を形成するステップを含む。
第一の態様の第八から第十二の可能な実施方式のうちいずれか一つに従う第十三の可能な実施方式では、本方法は、
デバイス構造が既に形成されているパターン化ＳＯＩ基板に対してアニーリング処理を行い、デバイス形成領域内におけるＩＩＩ‐Ｖ族化合物のエピタキシャル・ラテラル・オーバーグロースＥＬＯによって生じる欠陥を減らすステップを更に含む。
第一の態様の第八から第十三の可能な実施方式のうちいずれか一つに従う第十四の可能な実施方式では、本方法は、
デバイス構造内に光電デバイス構造を形成するステップを更に含み、光電デバイス構造が多層構造を有する。
第二の態様によると、本発明の一実施形態は、上記本発明の実施形態において提供されるＳＯＩ基板製造方法を用いて製造されたＳＯＩ基板を提供する。
本実施形態において提供されるＳＯＩ基板製造方法及びＳＯＩ基板によると、パターン化エッチストップ層を第一のシリコン基板の酸化層内に形成し、パターン化エッチストップ層を有する第一のシリコン基板の表面を第二のシリコン基板のシリコン表面に結合させて、第一のシリコン基板の一部を剥離させて、処理後にパターン化ＳＯＩ基板を形成するが、これは、ヘテロエピタキシャル層をＳＯＩ基板のシリコン層上に成長させる際に、シリコン層とヘテロエピタキシャル層との間に格子不整合及び熱的不整合が生じて、高密度の貫通転位をもたらすという従来技術の問題を解決する。本実施形態において提供されるパターン化ＳＯＩ基板では、貫通転位を有さないヘテロエピタキシャル層をシリコン基板上に形成することができ、光電デバイスの使用性能及び信頼性が改善される。
以下、本実施形態又は従来技術を説明するのに必要な添付図面について簡単に説明する。
本発明の実施形態１に係るＳＯＩ基板製造方法のフローチャートである。 従来技術に係るＳＯＩ基板の概略構造図である。 図１に示される実施形態１に係るＳＯＩ基板製造方法における基板構造の概略図である。 図１に示される実施形態１に係るＳＯＩ基板製造方法における基板構造の概略図である。 本発明の実施形態２に係るＳＯＩ基板製造方法のフローチャートである。 図４に示される実施形態に係るＳＯＩ基板製造方法における基板構造の概略図である。 図４に示される実施形態に係るＳＯＩ基板製造方法における基板構造の概略図である。 図４に示される実施形態に係るＳＯＩ基板製造方法における基板構造の概略図である。 図４に示される実施形態に係るＳＯＩ基板製造方法における基板構造の概略図である。 図４に示される実施形態に係るＳＯＩ基板製造方法における基板構造の概略図である。 図４に示される実施形態に係るＳＯＩ基板製造方法における基板構造の概略図である。 図４に示される実施形態に係るＳＯＩ基板製造方法における基板構造の概略図である。 本発明の実施形態３に係るパターン化ＳＯＩ基板を用いてヘテロエピタキシャルＩＩＩ‐Ｖ族構造を成長させる方法のフローチャートである。 図６に示される実施形態に係るＳＯＩ基板製造方法における基板構造の概略図である。 図６に示される実施形態に係るＳＯＩ基板製造方法における基板構造の概略図である。 図６に示される実施形態に係るＳＯＩ基板製造方法における基板構造の概略図である。 図６に示される実施形態に係るＳＯＩ基板製造方法における基板構造の概略図である。 図６に示される実施形態に係るＳＯＩ基板製造方法における基板構造の概略図である。
以下、本発明の実施形態の添付図面を参照して、本発明の実施形態の技術的解決策を説明する。
［実施形態１］
図１は、本発明の実施形態１に係るＳＯＩ基板製造方法のフローチャートである。本実施形態の方法は、半導体デバイス構造の製造の場合に適用可能である。本実施形態の方法は以下のステップを含む。
Ｓ１１０：第一のシリコン基板の酸化層内にパターン化エッチストップ層を形成するステップ
現状で一般的に用いられているＳＯＩ基板の構造では、酸化層は頂部層シリコン基板と底部層シリコン基板との間に導入される。図２に示されるように、図２は、従来技術に係るＳＯＩ基板の概略構造図である。従来技術におけるＳＯＩ基板の製造は、一般的に、二つのウェーハ基板、具体的にはシリコン基板Ａ及びシリコン基板Ｂを要する。酸化層をシリコン基板Ａ上に形成して、酸化層を有するシリコン基板Ａを反転させて、シリコン基板Ｂのシリコン表面と結合させる。具体的には、シリコン基板Ａの酸化層をシリコン基板Ｂの表面上のシリコン層と結合させて、酸化層が頂部層シリコン基板と底部層シリコン基板との間に存在している基板構造を形成する。既存のＳＯＩ基板は一般的なシリコン基板よりも優れた性能を有するが、ヘテロ接合を既存のＳＯＩ基板のシリコン層上にエピタキシャル成長させる際には、エピタキシャル層になおも転移が生じる。従来技術とは異なり、本実施形態では、二つのシリコン基板の間の酸化層内にパターン化されたフィルムが存在している。図３Ａに示されるように、図３Ａは、図１に示される実施形態に係るＳＯＩ基板製造方法における基板構造の概略図である。特定の製造プロセスにおいて、パターン化エッチストップ層１３０を第一のシリコン基板１１０の酸化層１２０内に形成し得て、パターン化エッチストップ層１３０は酸化層１２０の中部及び上部に形成される。
本実施形態では、パターン化エッチストップ層１３０のパターンサイズは２０ｎｍ未満となり得て、パターン化エッチストップ層１３０の厚さは５０ｎｍ未満となり得る点に留意されたい。同様に、パターン化エッチストップ層１３０の上方の酸化層の厚さも５０ｎｍ未満となり得て、パターン化エッチストップ層１３０の上方及び下方の酸化層は全体として接続される。
Ｌｕｒｙｉ及びＳｕｈｉｒによって提案されている理論によると、以下の式（１）で示されるように、基板上のエピタキシャル層に垂直な応力場σは、成長方向ｚにおいて指数関数的に減衰する：
σ ∝ ｅ−πｚ／（２ｌ） （１）
上記式（１）において、２ｌはパターンの横寸法であり、パターンサイズが減少するにつれて、応力場σが指数関数的に減衰することが分かる。従って、パターンが十分小さい限り、転移が生じるエピタキシャル層の臨界厚さは無限と見なされ、これは、貫通転位を有さないヘテロエピタキシャル層をシリコン基板上に形成できることと同義である。
本実施形態で提供されるＳＯＩ基板製造方法によると、パターンサイズが極めて小さいパターン化エッチストップ層１３０を、第一のシリコン基板１１０の酸化層１２０内に形成する。本方法を用いて製造されたＳＯＩ基板は、シリコンに対して格子不整合を有する物質を成長させるのに適用可能であり、貫通転位を有さないヘテロエピタキシャル層をシリコン基板上に形成することができる。
Ｓ１２０：パターン化エッチストップ層を有する第一のシリコン基板の表面を第二のシリコン基板のシリコン表面と結合させて、第一のシリコン基板の一部を剥離させて、パターン化ＳＯＩ基板を形成するステップ
本実施形態では、パターン化エッチストップ層１３０は、第一のシリコン基板１１０の酸化層１２０内に既に形成されていて、第二のシリコン基板２１０の表面上に薄い酸化層が存在し得て、第二のシリコン基板２１０の表面上の酸化層は、自然酸化層であるか、又は、熱酸化法を用いて形成され得る。第一のシリコン基板１１０及び第二のシリコン基板２１０に対して結合処理を行う際には、第一のシリコン基板１１０を反転させて、パターン化エッチストップ層１３０を有する第一のシリコン基板１１０の表面を第二のシリコン基板２１０の表面と結合させて、その後、第一のシリコン基板１１０の一部を剥離させて、酸化層１２０が第一のシリコン基板１１０と第二のシリコン基板２１０との間に存在している基板構造、つまりパターン化ＳＯＩ基板３００を得る。図３Ｂに示されるように、図３Ｂは、図１に示される実施形態に係るＳＯＩ基板製造方法における基板構造の概略図である。また、パターン化エッチストップ層１３０は、本実施形態で提供されるパターン化ＳＯＩ基板３００の酸化層１２０内に存在している。
本実施形態で提供されるＳＯＩ基板製造方法によると、パターン化エッチストップ層を第一のシリコン基板の酸化層内に形成して、パターン化エッチストップ層を有する第一のシリコン基板の表面を第二のシリコン基板のシリコン表面と結合させて、第一のシリコン基板の一部を剥離させて、パターン化ＳＯＩ基板を形成する。本構造は、ヘテロエピタキシャル層をＳＯＩ基板のシリコン層上に成長させる際に、シリコン層とヘテロエピタキシャル層との間に生じる格子不整合及び熱的不整合によって、多量の貫通転位がエピタキシャル層に生じるという従来技術の問題を解決することができる。本実施形態で提供されるパターン化ＳＯＩ基板によると、貫通転位を有さないヘテロエピタキシャル層をシリコン基板上に形成することができ、光電デバイスの使用性能及び信頼性を改善する。
［実施形態２］
図４は、本発明の実施形態２に係るＳＯＩ基板製造方法のフローチャートである。図５Ａから図５Ｇは、図４に示される実施形態に係るＳＯＩ基板製造方法における基板構造の概略図である。本実施形態で提供されるＳＯＩ基板製造方法は以下のステップを含む。
Ｓ２００：第一のシリコン基板上に第一の酸化層を形成するステップ
図５Ａを参照すると、本実施形態では、まず、二つのシリコン基板、具体的には第一のシリコン基板１１０及び第二のシリコン基板２１０（図５Ａに示さず）を提供し得る。ＳＯＩ基板の基本構造において、酸化層は二つのシリコン基板の間に加えられるものであるので、本実施形態の特定の実施では、第一の酸化層１２１を第一のシリコン基板１１０上に形成し得て、一般的には、第一のシリコン基板１１０に対して熱酸化処理を行って、シリコン表面上に第一の酸化層１２１を形成し得る。
Ｓ２１０：第一のシリコン基板に対してイオン注入を行い、第一のシリコン基板のシリコン層内に欠陥層を形成するステップ
図５Ｂを参照すると、本実施形態では、第一の酸化層１２１が既に成長している第一のシリコン基板１１０に対してイオン注入を行い、一般的には、高エネルギーイオン注入を行い得て、イオンビーム１４０ａを或る量のエネルギーを用いて第一のシリコン基板１１０内に誘導して、イオンビームが、第一の酸化層１２１と、第一のシリコン基板１１０の一部とを貫通することができ、そして、更に第一のシリコン基板１１０内の或る深さにおいてシリコンと反応して、その深さに欠陥層１４０を形成する。欠陥層１４０の深さは、イオンビーム１４０ａの入射エネルギーに依存する。
Ｓ２２０：第一のシリコン基板の第一の酸化層上にパターン化エッチストップ層を形成するステップ
特に、Ｓ２２０の具体的な実施については、実施形態１のＳ１１０を参照されたい。
任意で、本実施形態のＳ２２０は、第一のシリコン基板１１０の第一の酸化層１２１上にエッチストップ層１３０を形成するステップと、エッチストップ層１３０上にパターン化マスクを形成するステップと、エッチング法を用いてパターン化エッチストップ層１３０を得るステップと、を含み得る。パターン化マスクは、極紫外線（ＥＵＶ）リソグラフィ（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ，略してＥＵＶ）法を用いて得られるパターン化フォトレジストを含み、フィーチャサイズが２０ｎｍ未満であるパターンをＥＵＶフォトリソグラフィ法を用いて生成され得る。
図５Ｃを参照すると、本実施形態では、フォトリソグラフィ技術を用いてパターン化エッチストップ層１３０を形成し、成長させたエッチストップ層１３０上にパターン化マスクを形成する。具体的には、パターンサイズが極めて小さいフォトレジストパターン１５０が、ＥＵＶへの露光及び現像の後で、エッチストップ層１３０上に形成され得る。図５Ｄを参照すると、フォトレジストパターン１５０をマスクとして用いて第一のシリコン基板１１０をエッチングし、フォトレジストパターン１５０によって覆われていないエッチストップ層１３０の一部をエッチングして、パターン化エッチストップ層１３０を形成する。
パターン化エッチストップ層１３０の物質は、第一の酸化層１２１に対してエッチング選択性を有する物質であり、一般的には、窒化シリコン、酸化アルミニウム、酸化チタン、シリコンの豊富な酸化シリコン、水素の豊富な窒化シリコン等の物質が挙げられ、これらの物質は第一の酸化層１２１に対して高いエッチング選択比を有し得る点に留意されたい。
本実施形態の他の可能な実施方式では、パターン化マスクは多孔質アルミナフィルムでもあり得る。この実施方式では、フォトリソグラフィ技術は必要とされず、パターン化処理のために、多孔質アルミナフィルムをエッチストップ層１３０上に直接積層させる。これまでの実施形態と同様に、本実施形態においても、パターン化マスクのパターンサイズは２０ｎｍ未満であり得て、パターン化エッチストップ層１３０のパターンサイズも２０ｎｍ未満であり得る。
Ｓ２３０：パターン化エッチストップ層上に第二の酸化層を成長させて、第二の酸化層に対して平坦化処理及び化学的表面処理を行うステップ
図５Ｅを参照すると、本実施形態では、第一のシリコン基板１１０の第一の酸化層１２１上に形成されたパターン化エッチストップ層１３０は、表面が突出している小型パターンであり、パターン化エッチストップ層１３０の表面と第二のシリコン基板２１０との間の結合プロセスを直接行うことができない。従って、第二の酸化層１２２をパターン化エッチストップ層１３０上に更に成長させ得て、更に成長させた第二の酸化層１２２に対して平坦化処理及び化学的表面処理を行って、第一のシリコン基板１１０が平滑な表面を有するようにし得る。
第一の酸化層１２１及び第二の酸化層１２２は酸化シリコン物質製であり得て、第二の酸化層１２２の厚さは５０ｎｍ未満であり得て、第二の酸化層１２２及び第一の酸化層１２１のフィルム物質は一般的に同じであり、第二の酸化層１２２は、パターン化エッチストップ層１３０の窓領域１３０ａ内において第一の酸化層１２１に接続されて、一体構造を有する酸化層を形成する。
Ｓ２４０：パターン化エッチストップ層を有する第一のシリコン基板の表面を第二のシリコン基板の表面に結合させて、第一のシリコン基板の一部を剥離させて、パターン化ＳＯＩ基板を形成するステップ
特に、Ｓ２４０の結合処理の具体的な実施については、実施形態１のＳ１２０を参照されたい。
図５Ｆを参照すると、本実施形態では、第一のシリコン基板１１０のシリコン層の或る深さに欠陥層１４０が存在していて、本実施形態で形成される半導体構造は、第一のシリコン層１１０と第二のシリコン層２１０との間に酸化層が存在している基板構造である。具体的には、第一の酸化層１２１と第二の酸化層１２２との間にパターン化エッチストップ層１３０が存在している。
図５Ｇを参照すると、本実施形態では、第一の酸化層１２１が既に成長している第一のシリコン基板１１０に対してイオン注入を行って、第一のシリコン層１１０のシリコン層内に欠陥層１４０を形成する。欠陥層１４０が既に形成されている第一のシリコン基板１１０内においては、欠陥層１４０とシリコン層１１０ａとの間の分子結合が弱まっていて、シリコン層１１０ａを欠陥層１４０から剥離させることができ、つまり、上部シリコン層１１０ａを剥離させることができ、欠陥層１４０も剥離させて、欠陥層１４０の下の第一のシリコン基板１１０の一部のみを残す。図５Ｆ及び図５Ｇに示されるように、剥離後には、第一のシリコン基板１１０のシリコン層１１０ｂが残されて、パターン化ＳＯＩ基板３００が得られる。更に、第一のシリコン基板１１０から剥離されたシリコン層１１０ａを用いて、シリコン基板を研磨法で再び製造し得て、シリコン基板を再利用して、生産コストを削減して、生産利益を改善する。
Ｓ２５０：低温アニーリング処理を行い、第一のシリコン基板及び第二のシリコン基板の隣接する表面を強固に結合させるステップ
Ｓ２６０：パターン化ＳＯＩ基板に対して表面研磨処理を行うステップ
本実施形態では、既に形成されたパターン化ＳＯＩ基板３００に対してアニーリング処理を更に行って、二つのシリコン基板の隣接する表面、つまり、第一のシリコン基板１１０の第二の酸化層１２２の表面及び第二のシリコン基板２１０の表面を強固に結合させる。更に、パターン化ＳＯＩ基板３００の第一のシリコン基板１１０のシリコン層１１０ａを剥離させるので、シリコン層１１０ａを剥離させた後に、パターン化ＳＯＩ基板３００に対して多様な表面研磨処理を行い得て、平滑な表面構造が、デバイスを形成する際に多様な処理を行うことを容易にする。
本実施形態で提供されるＳＯＩ基板製造方法によると、パターン化エッチストップ層を第一のシリコン基板の酸化層内に形成して、パターン化エッチストップ層を有する第一のシリコン基板の表面を第二のシリコン基板のシリコン表面と結合させて、第一のシリコン基板の一部を剥離させて、パターン化ＳＯＩ基板を形成するが、これは、ヘテロエピタキシャル層をＳＯＩ基板のシリコン層上に成長させる際に、シリコン層とヘテロエピタキシャル層との間に生じる格子不整合及び熱的不整合によって多量の貫通転位が生じるという従来技術の問題を解決する。本実施形態で提供されるパターン化ＳＯＩ基板によると、貫通転位を有さないヘテロエピタキシャル層をシリコン基板上に形成することができ、光電デバイスの使用性能及び信頼性を改善する。
［実施形態３］
図６は、本発明の実施形態３に係るパターン化ＳＯＩ基板を用いてヘテロエピタキシャルＩＩＩ‐Ｖ族構造を成長させる方法のフローチャートである。図７Ａから図７Ｅは、図６に示される実施形態に係る技術的工程の概略図である。本実施形態で提供される方法は、これまでの実施形態で提供されたパターン化ＳＯＩ基板上にヘテロエピタキシャル層を形成する場合に適用可能である。図６に示されるように、本実施形態で提供される方法は以下のステップを含み得る。
Ｓ３１０：パターン化ＳＯＩ基板上にパターン化マスクを形成して、デバイス形成領域を露出させるステップ
図７Ａを参照すると、これまでの実施形態に基づき本実施形態で提供される方法に従って、パターン化ＳＯＩ基板３００をヘテロエピタキシャル成長させて、光電デバイスを製造するのに適用可能な構造を得る。通常は、多数の独立したデバイスが互いに分離されてこのウェーハ上に製造される。従って、まずは、製造されるデバイスのパターンに従ったデバイス形成領域４００をパターン化ＳＯＩ基板３００に設け、製造される光電デバイスをデバイス形成領域４００を基板として用いて製造し、パターン化ＳＯＩ基板３００のデバイス形成領域４００外の部分は、デバイスを分離するのに用いられ、つまり、デバイス分離領域４１０である。パターン化ＳＯＩ基板３００をフォトリソグラフィ法を用いてパターン化マスクで処理して、デバイス形成領域４００をパターン化マスクの窓部分、つまり、フォトレジスト１６０によって覆われていない部分内に形成する。
Ｓ３２０：パターン化ＳＯＩ基板上のデバイス形成領域をエッチングして、第二のシリコン基板上にパターン化酸化層を得るステップ
図７Ｂを参照すると、本実施形態では、パターン化ＳＯＩ基板３００のデバイス形成領域４００はフォトレジスト１６０によって覆われておらず、パターン化ＳＯＩ基板３００をエッチングする際に、デバイス形成領域内４００の第一のシリコン基板１１０のシリコン層１１０ｂと、第一の酸化層１２１と、第二の酸化層１２２の一部とをまずエッチングして、第二のシリコン基板２１０上のパターン化酸化層１２３及びパターン化エッチストップ層１３０を得て、パターン化酸化層１２３はパターン化エッチストップ層１３０の下方に存在している。図７Ｃを参照すると、パターン化ＳＯＩ基板３００のデバイス形成領域４００内のパターン化エッチストップ層１３０を更に除去して、第二のシリコン基板２１０上にパターン化酸化層１２３を得る。
デバイス形成領域４００内の第一のシリコン基板１１０のエッチングされたシリコン層１１０ｂと、第一の酸化層１２１と、第二の酸化層１２２の一部との物質は酸化シリコンであり、パターン化エッチストップ層１３０の物質はエッチング選択性を有する物質であり得て、一般的に、窒化シリコン、酸化アルミニウム、酸化チタン、シリコンの豊富な酸化シリコン、水素の豊富な窒化シリコン等の物質が挙げられる。特定の実施では、酸化シリコンに対して高い選択比を有するエッチングガスを選択することによって、パターン化エッチストップ層１３０をほとんどエッチングせずに酸化シリコンをエッチングすることを実現し得る。エッチングガスは、一般的に、高炭素含有量のフッ素系ガス（Ｃ２Ｆ２やＣＨＦ３等）が添加され得て、又は、エッチングガス中の水素含有量を増大させ得る。従って、酸化シリコンをエッチングした後に、第二のシリコン基板２１０上のパターン化酸化層１２３及びパターン化エッチストップ層１３０を形成することができ、パターン化酸化層１２３は、第二の酸化層１２２の一部であり、具体的には、パターン化エッチストップ層１３０によって覆われている第二の酸化層１２２の一部である。パターン化エッチストップ層１３０の物質が窒化シリコンである例について説明すると、同様に、窒化シリコンに対して高い選択比を有するエッチングガスを選択して、パターン化酸化層１２３をほとんどエッチングせずにパターン化エッチストップ層１３０をエッチングすることを実現する。従って、最終的には、小型パターンを有するパターン化酸化層１２３が、パターン化ＳＯＩ基板３００のデバイス形成領域４００内に得られ、そのパターンは、これまでの実施形態のパターン化エッチストップ層１３０のパターンサイズと同じサイズを有し、一般的には２０ｎｍ未満である。エッチングによって形成されるパターン化酸化層１２３の窓の下部開口は、窓の上部開口よりも一般的に小さいか又は等しく、つまり、窓は垂直な又は傾斜した側壁を有する点に更に留意されたい。
Ｓ３３０：デバイス形成領域内にＩＩＩ‐Ｖ族化合物をエピタキシャル成長させて、デバイス構造を形成するステップ
図７Ｄを参照すると、本実施形態では、パターン化ＳＯＩ基板３００のデバイス形成領域４００内において第二のシリコン基板２１０上に極めて小さなパターンを有するパターン化酸化層１２３が存在しているので、ヘテロエピタキシャル層をデバイス形成領域４００内に成長し得る。本実施形態では、ＩＩＩ‐Ｖ族化合物をエピタキシャル成長させる例を用いて説明する。特定の実施では、パターン化酸化層１２３が既に得られている第二のシリコン基板２１０上に、第三の酸化層１２４を成長させ得る。第三の酸化層１２４をデバイス形成領域４００外に成長させて、第三の酸化層１２４は、ＩＩＩ‐Ｖ族化合物をエピタキシャル成長させる際にデバイス分離領域４１０用のマスク機能を提供するのに用いられ、つまり、ＩＩＩ‐Ｖ族化合物をデバイス形成領域４００外の領域に成長させない。図７Ｅを参照すると、第三の酸化層１２４が既に成長している第二のシリコン基板２１０上のパターン化酸化層１２３上に、ＩＩＩ‐Ｖ族化合物をエピタキシャル成長させて、デバイス構造１７０を形成し、第二のシリコン基板２１０上のパターン化酸化層１２３のパターン内において、エピタキシャル成長させたＩＩＩ‐Ｖ化合物が第二のシリコン基板２１０に接続される。具体的には、パターン化酸化層１２３が第二のシリコン基板２１０上に存在しているので、貫通転位を有さないＩＩＩ‐Ｖ族化合物エピタキシャル層をデバイス形成領域４００内に形成することができる。
本実施形態のＩＩＩ‐Ｖ族化合物として、例えば、ＡｌＰ、ＧａＰ、ＩｎＰ、ＡｌＡｓ、ＧａＡｓ、ＩｎＡｓ、ＡｌＳｂ、ＧａＳｂ、ＩｎＳｂ、ＡｌＮ、ＧａＮ、ＩｎＮ、これらの三元化合物及び四元化合物が挙げられる点に留意されたい。デバイス形成領域４００内にＩＩＩ‐Ｖ族化合物をエピタキシャル成長させる方法として、例えば、分子線エピタキシ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ，ＭＢＥ）法、化学気相堆積（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ，ＣＶＤ）法、原子層堆積（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ，ＡＬＤ）法、又はこれらの変形法が挙げられる。例えば、ＣＶＤの変形法として、有機金属化学気相堆積（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ，ＭＯＣＶＤ）、プラズマ増強化学気相堆積（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ，ＰＥＣＶＤ）、低圧化学気相堆積（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ，ＬＰＣＶＤ）、超高真空化学気相堆積（Ｕｌｔｒａ Ｈｉｇｈ Ｖａｃｕｕｍ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ，ＵＨＶＣＶＤ）、減圧化学気相堆積（Ｒｅｄｕｃｅｄ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ，ＲＰＣＶＤ）が挙げられる。
本実施形態で提供される方法によると、パターン化エッチストップ層を第一のシリコン基板の酸化層内に形成して、パターン化エッチストップ層を有する第一のシリコン基板の表面を第二のシリコン基板の表面と結合させて、第一のシリコン基板の一部を剥離させて、パターン化ＳＯＩ基板を形成し、更に、第二のシリコン基板上に小型パターンを有する酸化層を、パターン化エッチストップ層のエッチストップ機能によってパターン化ＳＯＩ基板上のデバイス形成領域内に形成し、貫通転位を有さないヘテロエピタキシャル層を、第二のシリコン基板上のパターン化酸化層を用いてデバイス形成領域内に成長させることができるが、これは、ヘテロエピタキシャル層をＳＯＩ基板のシリコン層上に成長させる際に、シリコン層とヘテロエピタキシャル層との間に生じる格子不整合及び熱的不整合によって多量の貫通転位が生じるという従来技術の問題を解決し、光電デバイスの使用性能及び信頼性を改善する。更に、本実施形態で提供される方法によると、貫通転位を有さないヘテロエピタキシャル層を、デバイス形成領域内でフォトリソグラフィを一回行うだけで成長させることができ、ＣＭＯＳ技術との相性を改善する。
更に、本実施形態では、デバイス構造１７０が既に形成されているパターン化ＳＯＩ基板３００に対してアニーリングプロセスを更に行い得て、デバイス形成領域４００内のＩＩＩ‐Ｖ族化合物のエピタキシャル・ラテラル・オーバーグロース（Ｅｐｉｔａｘｉａｌ Ｌａｔｅｒａｌ Ｏｖｅｒｇｒｏｗｔｈ，略してＥＬＯ）プロセスにおいて生じる欠陥を減らす。
本実施形態では、貫通転位を有さないヘテロエピタキシャル層をパターン化ＳＯＩ基板３００のデバイス形成領域４００内に形成するので、光電デバイス構造をデバイス形成領域４００内、つまりはデバイス構造１７０上に形成することができ、光電デバイス構造は一般的に多層構造を有する。
図３Ｂを参照すると、図３Ｂは本発明の一実施形態に係るＳＯＩ基板の概略構造図でもある。そのＳＯＩ基板は、図１に示される実施形態で提供されるＳＯＩ基板製造方法を用いて製造され得るものであり、実施プロセス及び利点は同じであるので、ここでは再び説明しない。
図５Ｇを参照すると、図５Ｇは本発明の一実施形態に係る他のＳＯＩ基板の概略構造図である。そのＳＯＩ基板は、図４に示される実施形態で提供されるＳＯＩ基板製造方法を用いて製造され得るものであり、実施プロセス及び利点は同じであるので、ここでは再び説明しない。
図７Ｅを参照すると、図７Ｅは本発明の一実施形態に係る更に他のＳＯＩ基板の概略構造図である。そのＳＯＩ基板は、図６に示される実施形態で提供されるＳＯＩ基板製造方法を用いて製造され得るものであり、実施プロセス及び利点は同じであるので、ここでは再び説明しない。
最後に、以上の実施形態は単に本発明の技術的解決策を説明するためだけのものであり、本発明を限定するものではない点に留意されたい。以上の実施形態を参照して本発明を詳細に説明してきたが、当業者は、本発明の実施形態の技術的解決策の範囲から逸脱せずに、以上の実施形態で説明された技術的解決策を更に修正し得て、また、その技術的特徴の一部又は全部を均等物に置換し得るものである。

Claims (16)

  1. シリコン・オン・インシュレータ（ＳＯＩ）基板製造方法であって、
    第一のシリコン基板の酸化層内にパターン化エッチストップ層を形成するステップであって、前記パターン化エッチストップ層の物質が、前記第一のシリコン基板の酸化層に対してエッチング選択性を有する物質である、ステップと、
    前記第一のシリコン基板の酸化層の表面を第二のシリコン基板の表面と結合させるステップと、
    前記第一のシリコン基板の一部を剥離させて、パターン化ＳＯＩ基板を形成するステップと、
    前記パターン化ＳＯＩ基板上にパターン化マスクを形成して、デバイス形成領域を露出させるステップと、
    前記パターン化ＳＯＩ基板上の前記デバイス形成領域をエッチングして、前記第二のシリコン基板上にパターン化酸化層を得るステップと、
    前記デバイス形成領域内にＩＩＩ‐Ｖ族化合物をエピタキシャル成長させて、デバイス構造を形成するステップと、を備える方法。
  2. 前記第一のシリコン基板の酸化層内にパターン化エッチストップ層を形成するステップが、
    前記第一のシリコン基板上に第一の酸化層を形成するステップと、
    前記第一のシリコン基板の前記第一の酸化層上に前記パターン化エッチストップ層を形成するステップと、を備える、請求項１に記載の方法。
  3. 前記第一のシリコン基板の前記第一の酸化層上に前記パターン化エッチストップ層を形成するステップが、
    前記第一のシリコン基板の前記第一の酸化層上にエッチストップ層を形成するステップと、
    前記エッチストップ層上にパターン化マスクを形成し、前記パターン化マスクに従って前記エッチストップ層をエッチングすることによって前記パターン化エッチストップ層を得るステップと、を備え、前記パターン化マスクが、極紫外線（ＥＵＶ）リソグラフィ法を用いて得られるパターン化フォトレジスト、又は多孔質アルミナフィルムを備える、請求項２に記載の方法。
  4. 前記第一のシリコン基板の前記第一の酸化層上に前記パターン化エッチストップ層を形成するステップの後に、
    前記パターン化エッチストップ層上に第二の酸化層を成長させ、前記第二の酸化層に対して平坦化処理及び化学的表面処理を行うステップを更に備える請求項２又は３に記載の方法。
  5. 前記第一のシリコン基板の前記第一の酸化層上に前記パターン化エッチストップ層を形成するステップの前に、
    前記第一のシリコン基板に対してイオン注入を行い、前記第一のシリコン基板のシリコン層内に欠陥層を形成するステップを更に備え、前記第一のシリコン基板の剥離される一部分が前記第一のシリコン基板内の前記欠陥層と、前記欠陥層上のシリコン層とを備える、請求項２から４のいずれか一項に記載の方法。
  6. 前記パターン化エッチストップ層を有する前記第一のシリコン基板の表面を第二のシリコン基板のシリコン表面と結合させて、前記第一のシリコン基板の一部を剥離させて、パターン化ＳＯＩ基板を形成するステップの後に、
    アニーリング処理を行い、前記第一のシリコン基板及び前記第二のシリコン基板の隣接した表面を強固に結合させるステップと、
    前記パターン化ＳＯＩ基板に対して表面研磨処理を行うステップと、を更に備える請求項２から４のいずれか一項に記載の方法。
  7. 前記パターン化エッチストップ層のパターンサイズが２０ｎｍ未満であり、前記パターン化エッチストップ層の厚さが５０ｎｍ未満である、請求項１から６のいずれか一項に記載の方法。
  8. 前記パターン化ＳＯＩ基板上の前記デバイス形成領域をエッチングして、前記第二のシリコン基板上にパターン化酸化層を得るステップが、
    前記パターン化ＳＯＩ基板上の前記デバイス形成領域内の前記第一のシリコン基板のシリコン層と、前記第一の酸化層と、前記第二の酸化層の一部とをエッチングして、前記第二のシリコン基板上の前記パターン化酸化層及び前記パターン化エッチストップ層を得るステップであって、前記パターン化酸化層が前記パターン化エッチストップ層の下に存在する、ステップと、
    前記パターン化ＳＯＩ基板上の前記デバイス形成領域内の前記パターン化エッチストップ層を除去して、前記第二のシリコン基板上に前記パターン化酸化層を得るステップと、を備える、請求項４から７のいずれか一項に記載の方法。
  9. 前記デバイス形成領域内にＩＩＩ‐Ｖ族化合物をエピタキシャル成長させて、デバイス構造を形成するステップが、
    前記パターン化酸化層が既に得られている前記第二のシリコン基板上に第三の酸化層を成長させるステップであって、前記第三の酸化層が前記デバイス形成領域外に成長する、ステップと、
    前記第三の酸化層が既に成長している前記第二のシリコン基板の前記パターン化酸化層上に前記ＩＩＩ‐Ｖ族化合物をエピタキシャル成長させて、前記デバイス構造を形成するステップと、を備え、エピタキシャル成長させた前記ＩＩＩ‐Ｖ族化合物が前記第二のシリコン基板の前記パターン化酸化層のパターン内において前記第二のシリコン基板に接続される、請求項４から８のいずれか一項に記載の方法。
  10. 前記ＩＩＩ‐Ｖ族化合物が、リン化アルミニウム（ＡｌＰ）、リン化ガリウム（ＧａＰ）、リン化インジウム（ＩｎＰ）、ヒ化アルミニウム（ＡｌＡｓ）、ヒ化ガリウム（ＧａＡｓ）、ヒ化インジウム（ＩｎＡｓ）、アンチモン化アルミニウム（ＡｌＳｂ）、アンチモン化ガリウム（ＧａＳｂ）、アンチモン化インジウム（ＩｎＳｂ）、窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、窒化インジウム（ＩｎＮ）、又は、これらの三元化合物及び四元化合物を備える、請求項１から９のいずれか一項に記載の方法。
  11. 前記デバイス形成領域内にＩＩＩ‐Ｖ族化合物をエピタキシャル成長させて、デバイス構造を形成するステップが、
    分子線エピタキシ（ＭＢＥ）法、化学気相堆積（ＣＶＤ）法、原子層堆積（ＡＬＤ）法、又はこれらの変形法を用いて、前記デバイス形成領域内に前記ＩＩＩ‐Ｖ族化合物を成長させて、前記デバイス構造を形成するステップを備える、請求項１から１０のいずれか一項に記載の方法。
  12. 前記デバイス構造が既に形成されている前記パターン化ＳＯＩ基板に対してアニーリング処理を行い、前記デバイス形成領域内における前記ＩＩＩ‐Ｖ族化合物のエピタキシャル・ラテラル・オーバーグロース（ＥＬＯ）によって生じる欠陥を減らすステップを更に備える請求項１から１１のいずれか一項に記載の方法。
  13. 前記デバイス構造内に光電デバイス構造を形成するステップを更に備え、前記光電デバイス構造が多層構造を有する、請求項１から１２のいずれか一項に記載の方法。
  14. 第一のシリコン基板と、
    前記第一のシリコン基板の一方の表面上に形成された前記第一のシリコン基板の酸化層と、
    前記第一のシリコン基板の前記酸化層内に形成されたパターン化エッチストップ層であって、前記パターン化エッチストップ層の物質が、前記第一のシリコン基板の前記酸化層に対してエッチング選択性を有する物質である、パターン化エッチストップ層と、
    前記第一のシリコン基板の前記酸化層上に形成された第二のシリコン基板と、
    前記第二のシリコン基板の一方の表面上に形成されたパターン化酸化層と、
    前記パターン化酸化層上に形成されたＩＩＩ‐Ｖ族化合物製のデバイス構造と、を備えるＳＯＩ基板。
  15. 前記第一のシリコン基板の前記酸化層が第一の酸化層及び第二の酸化層を備え、
    前記第一の酸化層が、前記第一のシリコン基板上に形成され、
    前記パターン化エッチストップ層が、前記第一のシリコン基板の前記第一の酸化層上に形成され、前記エッチストップ層上のパターン化マスクに従ってエッチストップ層をエッチングすることによって得られ、
    前記第二の酸化層が、前記パターン化エッチストップ層上に成長した、請求項１４に記載のＳＯＩ基板。
  16. 前記パターン化エッチストップ層のパターンサイズが２０ｎｍ未満であり、前記パターン化エッチストップ層の厚さが５０ｎｍ未満である、請求項１４又は１５に記載のＳＯＩ基板。
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