KR20050070695A - 반도체 소자 분리막 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 분리막 형성 방법에 관한 것으로, 특히 기존 방식에 의한 풀 백이 아닌 스페이서 도입을 통한 건식 방식으로 인산 스트립 공정을 대치하고 이를 통해 공정을 단순화하며 입자를 감소시키도록 한 반도체 소자 분리막 형성 방법에 관한 것이다.
본 발명은 딥 타입인 인산 공정을 스킵함으로서 웨이퍼 에지에서 발생하는 흐름성 결점 등을 원천적으로 제거하여 수율 향상에 상당한 효과를 기대할 수 있고, D/R 감소에 따라 한계 지워진 노광 장비의 마진 확대를 위해 적용중인 스페이서 공정을 그대로 차용해 타겟 등만을 튜닝하여 인산 스트립 고정 단계를 제거할 수 있다.

Description

반도체 소자 분리막 형성 방법{Method For Fabricating Of Shallow Trench Isolation Of Semiconductor Device}
본 발명은 반도체 소자 분리막 형성 방법에 관한 것으로, 특히 기존 방식에 의한 풀 백(Pull Back)이 아닌 스페이서 도입을 통한 건식(Dry) 방식으로 인산 스트립(Strip) 공정을 대치하고 이를 통해 공정을 단순화하며 입자(Particle)를 감소시키도록 한 반도체 소자 분리막 형성 방법에 관한 것이다.
일반적으로, 종래의 방식은 반도체 기판 위에 질화 산화막(Si3N4) 응력 제거(Stress Release)를 위한 패드 산화막(Pad-ox)를 성장시키고, 그 위에 소자 분리를 위한 질화 산화막 및 트렌치 식각을 위한 마스크 층(Mask Layer)으로 산화막(Oxide)을 증착한 후 포토(Photo) 공정 및 식각(Etch) 공정을 통해 패터닝과 트렌치 식각까지 진행한다. 이어 디벗(Divot) 방지 및 엑티브 넓이(Active Width)확보를 위해 인산 스트립을 이용하여 풀 백을 진행하고, 이어서 필드(Field) 부위에 산화막을 다시 성장시킨 뒤 CMP(Chemical Mechanical Polishing) 공정을 통해 엑티브 영역과 필드 영역을 분리(Isolation)시키는 방법을 이용하고 있다
이하, 도 1과 도 2를 참조하여 종래의 반도체 소자 분리막 형성 방법을 설명한다.
도 1은 종래의 반도체 소자 분리막 형성 방법을 나타낸 순서도이고, 도 2는 종래의 반도체 소자 분리막 형성 방법을 설명하기 위한 공정 단면도를 나타낸 도면이다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판에 실리콘 산화막(1)을 버퍼(Buffer)층으로 사용하고 실리콘 질화막(2)을 원하는 두께만큼 증착시킨 후 열화 산화막(3)을 다시 성장시켜 실리콘 기판(10)을 건식 식각하기 위한 하드마스크로 사용한다(S101).
그런 후, 도 2b에 도시된 바와 같이, 상기 형성된 하드마스크에 포토 레지스트(4)에 의한 사진 패터닝 공정을 이용해 하드마스크 층을 건식 식각한다(S102).
이에, 도 2c에 도시된 바와 같이, 산소(O2) 플라즈마 애쉬 공정을 이용해 상기 잔류 포토 레지스트(4)를 제거한다(S103).
그리고, 도 2d에 도시된 바와 같이, 상기 열화 산화막(3)과 실리콘 질화막(2)을 버퍼로 상기 하부 실리콘 기판(10)을 건식 식각하여 트렌치(5)를 형성한다(S104).
그런 후, 도 2e에 도시된 바와 같이, 상기 형성된 트렌치(5)에 대해 인산 스트립을 이용하여 풀 백을 진행한다(S105).
그리고, 도 2f에 도시된 바와 같이, 상기 풀 백 진행 후에 필드 영역을 형성하기 위한 산화막(7)을 반도체 기판에 채운다(S106).
이에, 도 2g에 도시된 바와 같이, CMP 공정을 통해 상기 실리콘 질화막(2)과 산화막(7)을 분리한다(S107).
그런 후, 도 2h에 도시된 바와 같이, 상기 산화막 습식(Oxide wet) 및 인산 스트립을 통해 필드 영역 높이에 대한 엑티브 영역(Active to Field Height)을 튜닝(Tuning)하고 상기 버퍼로 사용한 실리콘 질화막(2)과 실리콘 산화막(1)을 제거하여 엑티브 영역과 필드 영역을 형성한다(S108).
그러나, 종래 기술에 의한 풀 백을 위한 인산 스트립을 이용할 경우 대부분 사용되는 딥 타입(Dip Type)의 습식탕(Wet Bath)에서 고온 처리 시 발생하는 흐름성 결점(Defect) 등의 문제로 수율 저하(Yield Drop)의 원인이 되고 있고, 이를 해결하기 위해 포토 공정에서 에지 제외(Edge Exclusion)를 튜닝하는 등의 공정 추가가 필수적이며 또한 배치(Batch)내 비균일(Non-uniformity) 및 웨이퍼(Wafer) 내 산포 이슈(Issue) 등 디바이스적인 어려움을 안고 있다.
상술한 바와 같은 문제점을 해결하기 위한 것으로, 본 발명의 목적은 반도체 소자의 엑티브 영역 형성에서 종래 풀 백 공정 진행 시 발생하는 수율 저하 및 공정 추가의 위험을 배제하기 위해 습식에서 오직 건식으로 풀 백 효과를 얻도록 하는데 있다.
또한, 본 발명의 다른 목적은 임계 크기(CD : Critical Dimension) 마진(Margin) 확보를 위해 사용하는 스페이서(Spacer) 공정을 적용하여 인산 스트립의 효과를 대체함으로써 노광 한계에 따른 임계 크기 마진 극복을 위해 주로 사용하는 산화막 스페이서를 산화막과 질화막을 식각한 후 증착 및 스페이서 식각을 통해 임계 크기와 인산 스트립의 효과를 동시에 만족하도록 하는데 있다.
상술한 바와 같은 목적을 해결하기 위하여, 본 발명의 반도체 소자 분리막 형성 방법은 반도체 기판에 실리콘 산화막을 버퍼층으로 사용하고 실리콘 질화막을 원하는 두께만큼 증착시킨 후 열화 산화막을 다시 성장시켜 실리콘 기판을 건식 식각하기 위한 하드마스크로 사용하는 과정과; 상기 하드마스크에 포토 레지스트에 의한 사진 패터닝 공정을 이용해 해당 하드마스크 층을 건식 식각하는 과정과; 애싱/스트립을 이용하여 상기 포토 레지스트를 제거한 뒤 보상하기 위한 임계 크기와 풀 백 타겟만큼의 스페이서를 증착하고 식각하는 과정과; 상기 스페이서 및 실리콘 질화막위에 증착된 상기 열화 산화막을 이용하여 실리콘 트렌치를 형성하는 과정과; 필드 영역을 형성하기 위해 산화막을 상기 트렌치가 형성된 반도체 기판에 채우는 과정과; CMP 공정을 통해 상기 실리콘 질화막과 산화막을 분리하는 과정과; 상기 산화막 습식 및 인산 스트립을 통해 필드 영역 높이에 대한 엑티브 영역을 튜닝하고 상기 실리콘 질화막, 실리콘 산화막 및 스페이스를 제거하여 엑티브 영역과 필드 영역을 형성하는 과정을 포함하여 이루어진 것을 특징으로 한다.
이하, 본 발명의 실시예를 첨부한 도면을 참조하여 상세하게 설명하면 다음과 같다.
먼저, 도 3과 도 4를 참조하여 본 발명의 실시예에 따른 반도체 소자 분리막 형성 방법을 설명한다.
도 3은 본 발명의 실시예에 따른 반도체 소자 분리막 형성 방법을 나타낸 순서도이고, 도 4는 본 발명의 실시예에 따른 반도체 소자 분리막 형성 방법을 설명하기 위한 공정 단면도를 나타낸 도면이다.
먼저, 도 4a에 도시된 바와 같이, 반도체 기판에 실리콘 산화막(1)을 버퍼(Buffer)층으로 사용하고 실리콘 질화막(2)을 원하는 두께만큼 증착시킨 후 열화 산화막(3)을 다시 성장시켜 실리콘 기판(10)을 건식 식각하기 위한 하드마스크로 사용한다(S301).
그런 후, 도 4b에 도시된 바와 같이, 상기 형성된 하드마스크에 포토 레지스트(4)에 의한 사진 패터닝 공정을 이용해 하드마스크 층을 건식 식각한다(S302).
이에, 도 4c에 도시된 바와 같이, 애싱/스트립을 이용하여 상기 포토 레지스트(4)를 제거한 뒤 보상하기 위한 임계 크기(CD : Critical Dimension)와 풀 백 타겟(Pull Back Target)만큼의 스페이서(Spacer)(11)를 증착한다(S303).
이에, 도 4d에 도시된 바와 같이, 상기 스페이서(11)를 식각한다(S304). 이때, 식각량(Etch Amount)은 상기 풀 백 타겟을 고려하여 퍼사이드량(Per-side Amount)까지 고려되어야 한다.
그리고, 도 4e에 도시된 바와 같이, 상기 스페이서(11) 및 실리콘 질화막(2)위에 증착된 상기 열화 산화막(3)을 이용하여 실리콘 트렌치(5)를 형성한다(S305). 종래 기술에 의한 도 2e와 비교하면 공정의 추가 없이 상기 실리콘 질화막(2) 언더컷(Undercut)을 확보할 수 있다.
그런 후, 도 4f에 도시된 바와 같이, 필드 영역을 형성하기 위해 산화막(7)을 상기 트렌치(5)가 형성된 반도체 기판에 채운다(S306).
이에, 도 4g에 도시된 바와 같이, CMP 공정을 통해 상기 실리콘 질화막(2)과 산화막(7)을 분리한다(S307).
그런 후, 도 4h에 도시된 바와 같이, 상기 산화막 습식(Oxide wet) 및 인산 스트립을 통해 필드 영역 높이에 대한 엑티브 영역(Active to Field Height)을 튜닝(Tunign)하고 상기 버퍼로 사용한 실리콘 질화막(2), 실리콘 산화막(1) 및 스페이서(11)를 제거하여 엑티브 영역과 필드 영역을 형성한다(S308).
상술한 바와 같이, 본 발명에서는 임계 크기 마진 확보을 위해 사용하는 스페이서 공정을 적용하여 인산 스트립의 효과를 대체한다. 그리고, 노광 한계에 따른 임계 크기 마진 극복을 위해 주로 사용하는 산화막 스페이서를 산화막과 질화막을 식각한 후 증착 및 스페이서 식각을 통해 임계 크기와 인산 스트립의 효과를 동시에 만족한다.
또한, 본 발명에 따른 실시예는 상술한 것으로 한정되지 않고, 본 발명과 관련하여 통상의 지식을 가진 자에게 자명한 범위 내에서 여러 가지의 대안, 수정 및 변경하여 실시할 수 있다.
이상과 같이, 본 발명은 딥 타입인 인산 공정을 스킵(Skip)함으로서 웨이퍼 에지(Wafer Edge)에서 발생하는 흐름성 결점 등을 원천적으로 제거하여 수율 향상(Yield-up)에 상당한 효과를 기대할 수 있고, D/R(Design Rule) 감소에 따라 한계 지워진 노광 장비의 마진 확대를 위해 적용중인 스페이서 공정을 그대로 차용해 타겟 등만을 튜닝하여 인산 스트립 고정 단계를 제거할 수 있다.
도 1은 종래의 반도체 소자 분리막 형성 방법을 나타낸 순서도.
도 2는 종래의 반도체 소자 분리막 형성 방법을 설명하기 위한 공정 단면도를 나타낸 도면.
도 3은 본 발명의 실시예에 따른 반도체 소자 분리막 형성 방법을 나타낸 순서도.
도 4는 본 발명의 실시예에 따른 반도체 소자 분리막 형성 방법을 설명하기 위한 공정 단면도를 나타낸 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 실리콘 산화막 2 : 실리콘 질화막
3 : 열화 산화막 10 : 실리콘 기판

Claims (4)

  1. 반도체 기판에 실리콘 산화막을 버퍼층으로 사용하고 실리콘 질화막을 원하는 두께만큼 증착시킨 후 열화 산화막을 다시 성장시켜 실리콘 기판을 건식 식각하기 위한 하드마스크로 사용하는 과정과;
    상기 하드마스크에 포토 레지스트에 의한 사진 패터닝 공정을 이용해 해당 하드마스크 층을 건식 식각하는 과정과;
    애싱/스트립을 이용하여 상기 포토 레지스트를 제거한 뒤 보상하기 위한 임계 크기와 풀 백 타겟만큼의 스페이서를 증착하고 식각하는 과정과;
    상기 스페이서 및 실리콘 질화막위에 증착된 상기 열화 산화막을 이용하여 실리콘 트렌치를 형성하는 과정과;
    필드 영역을 형성하기 위해 산화막을 상기 트렌치가 형성된 반도체 기판에 채우는 과정과;
    CMP 공정을 통해 상기 실리콘 질화막과 산화막을 분리하는 과정과;
    상기 산화막 습식 및 인산 스트립을 통해 필드 영역 높이에 대한 엑티브 영역을 튜닝하고 상기 실리콘 질화막, 실리콘 산화막 및 스페이스를 제거하여 엑티브 영역과 필드 영역을 형성하는 과정을 포함하여 이루어진 것을 특징으로 하는 반도체 소자 분리막 형성 방법.
  2. 제 1 항에 있어서,
    상기 풀 백은,
    건식 방식을 이용하는 것을 특징으로 하는 반도체 소자 분리막 형성 방법.
  3. 제 1 항에 있어서,
    상기 풀 백은,
    상기 스페이서 증착과 스페이서 식각만을 이용하여 언더컷 효과를 확보하는 것을 특징으로 하는 반도체 소자 분리막 형성 방법.
  4. 제 1 항에 있어서,
    상기 스페이서 공정은,
    상기 임계 크기 마진 확보를 위해 적용되어 인산 스트립의 효과를 대체하는 것을 특징으로 하는 반도체 소자 분리막 형성 방법.
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