FR3134235A1 - Transistor a haute mobilite electronique et son procede de fabrication - Google Patents

Transistor a haute mobilite electronique et son procede de fabrication Download PDF

Info

Publication number
FR3134235A1
FR3134235A1 FR2203125A FR2203125A FR3134235A1 FR 3134235 A1 FR3134235 A1 FR 3134235A1 FR 2203125 A FR2203125 A FR 2203125A FR 2203125 A FR2203125 A FR 2203125A FR 3134235 A1 FR3134235 A1 FR 3134235A1
Authority
FR
France
Prior art keywords
layer
donor
iii
wafer
target
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
FR2203125A
Other languages
English (en)
Inventor
Joff Derluyn
Prem KUMAR KANDASWAMY
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec Belgium
Original Assignee
Soitec Belgium
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec Belgium filed Critical Soitec Belgium
Priority to FR2203125A priority Critical patent/FR3134235A1/fr
Priority to PCT/EP2023/058374 priority patent/WO2023194211A1/fr
Priority to TW112112675A priority patent/TW202347520A/zh
Publication of FR3134235A1 publication Critical patent/FR3134235A1/fr
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6835—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during build up manufacturing of active devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68368—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving at least two transfer steps, i.e. including an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Recrystallisation Techniques (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

Procédé de fabrication d'un transistor à haute mobilité électronique (1), ledit procédé comprenant les étapes consistant à : fournir une tranche cible (10) comprenant un substrat cible (100) ; fournir une tranche donneuse (20) comprenant un film donneur épitaxial (21) ; coller ledit film donneur (21) à ladite tranche cible (10) ;séparer ladite tranche donneuse (20) et ladite tranche cible (10) le long de ladite première couche III-N donneuse (201), pour ainsi former sur ladite tranche cible (10) une couche superficielle supérieure (221) de 200 nm ou moins ;former par croissance épitaxiale un empilement de couches semi-conductrices III-N épitaxiales (300) sur le dessus de ladite couche superficielle supérieure (221) ;former un contact de grille (41) dans une région de grille (401) ; etformer un contact galvanique de substrat (42) en contact avec ledit substrat cible (100). Figure à publier avec l’abrégé : [Fig. 1J]

Description

Transistor à haute mobilité électronique et son procédé de fabrication
La présente invention concerne de manière générale, entre autres, une structure semi-conductrice et un procédé de croissance de celle-ci. Plus particulièrement, elle concerne un transistor à haute mobilité électronique comprenant des couches actives à base de nitrure, dans lequel le transistor à haute mobilité électronique atteint des performances exceptionnelles pour des applications à haute puissance et haute fréquence, et un procédé de fabrication de celui-ci.
Contexte de l’invention
Les dispositifs à semi-conducteurs comprenant par exemple du nitrure de gallium, également appelé GaN, et/ou des hétérostructures à base de nitrure du groupe III, comme par exemple des hétérostructures d'InAlGaN/GaN, permettent le transport de courants forts et prennent en charge des tensions élevées. Cela les rend de plus en plus souhaitables pour des dispositifs à semi-conducteurs de puissance. De manière générale, les dispositifs fabriqués pour des applications à haute puissance/haute fréquence sont basés sur des structures de dispositifs qui présentent une haute mobilité électronique et un champ électrique critique élevé, et sont appelés par exemple transistors à effet de champ à hétérojonction, également appelés HFET, des transistors à haute mobilité électronique, également appelés HEMT, ou des transistors à effet de champ dopés par modulation, également appelés MODFET. Les HEMT sont par exemple utiles dans des applications de circuits analogiques, comme les amplificateurs de puissance RF/micro-ondes ou les commutateurs de puissance. Ces dispositifs peuvent généralement supporter des tensions élevées, par exemple jusqu'à 1000 volts, ou fonctionner à des fréquences élevées, par exemple de 100 kHz à 100 GHz.
Des HEMT comprenant du GaN sont typiquement fabriqués sur le dessus de substrats classiques, comme par exemple des substrats de carbure de silicium semi-isolants, également appelés SiC, ou des substrats de silicium à haute résistivité. Pour les applications à haute puissance et haute fréquence, il est en effet essentiel de maximiser la résistivité du substrat sous-jacent des dispositifs. La croissance des HEMT en GaN commence généralement par la croissance d'une couche de nucléation en AlN sur le dessus du substrat. Cette couche de nucléation d'AlN présente habituellement une densité élevée de dislocation traversante. Pour obtenir une meilleure qualité cristalline lors de la croissance du HEMT en GaN sur le dessus de la couche de nucléation en AlN, c'est-à-dire pour obtenir une plus faible densité de dislocation traversante lors de la croissance du HEMT en GaN sur le dessus de la couche de nucléation en AlN, il est habituel de faire croître, par exemple, une couche tampon en GaN de 1 µm d'épaisseur sur le dessus de la couche de nucléation en AlN.
Ces HEMT en GaN sont sujets à des effets de piégeage, tant depuis la surface du HEMT que depuis la couche tampon en GaN ou la couche massive en GaN amenée à croître sur le dessus de la couche de nucléation en AlN. Les pièges présents dans la couche tampon/massive en GaN résultent d'impuretés intentionnelles, comme par exemple du carbone ou du fer, qui sont introduites dans la couche tampon/massive en GaN pour en augmenter la résistivité. L'ajout de ces impuretés intentionnelles permet d'obtenir une tension de claquage plus élevée et des fuites plus faibles pour les HEMT en GaN. En d'autres termes, la couche tampon/massive de GaN contient toujours un fond d'impuretés pour augmenter le confinement, introduisant ainsi des effets de piégeage pour les HEMT en GaN qui en résultent.
En outre, cette couche tampon en GaN crée une impédance thermique entre le HEMT en GaN actif et le puits thermique à la base du substrat sur lequel est fabriqué le HEMT en GaN actif, cela entraînant une dégradation des performances et compromettant la fiabilité du HEMT en GaN. De même, lors de la croissance des HEMT en GaN sur le dessus de substrats en silicium, outre la couche de nucléation en AlN, il est nécessaire de faire croître un tampon de gestion de la contrainte en plus de la couche tampon en GaN. Cela augmente l'épaisseur totale de l'empilement de couches, par exemple jusqu'à 2 µm. Ces couches tampons constituent une impédance thermique importante pour les HEMT en GaN.
Compte tenu du besoin sans cesse croissant de solutions à haute puissance et à haute fréquence, l'industrie des télécommunications doit relever le défi de rendre ces dispositifs actifs à base de nitrure du groupe III compatibles avec les technologies existantes. À titre d'exemple, les dispositifs actifs à base de nitrure du groupe III devraient permettre la miniaturisation continue des dispositifs microélectroniques et l'amélioration continue de leurs performances.
Un objet de certains modes de réalisation de la présente invention est donc de proposer un transistor à haute mobilité électronique et un procédé de fabrication de celui-ci qui ne présentent pas les défauts inhérents à l'art antérieur. Plus précisément, un objet de certains modes de réalisation de la présente invention est de proposer un transistor à haute mobilité électronique présentant des performances et une fiabilité améliorées à haute puissance et haute fréquence, ainsi qu'un procédé de fabrication de celui-ci.
L'étendue de la protection recherchée pour divers modes de réalisation de l'invention est exposée dans les revendications indépendantes.
Les éventuels modes de réalisation et éléments caractéristiques décrits dans le présent fascicule qui n'entrent pas dans le cadre des revendications indépendantes doivent être interprétés comme étant des exemples utiles à la compréhension des divers modes de réalisation de l'invention.
Il existe un besoin d'un transistor à haute mobilité électronique qui présente une résistivité améliorée, des pertes de puissance et des problèmes de linéarité réduits. De plus, il existe un besoin d'une structure semi-conductrice qui, du point de vue de la fabrication, soit compatible avec les technologies existantes.
Il existe un besoin d'un transistor à haute mobilité électronique pouvant être amené à croître sur n'importe quel substrat et présentant une impédance thermique réduite. Il existe également un besoin d'un transistor à haute mobilité électronique dont certaines propriétés et certains paramètres peuvent être commandés ou modifiés à travers le substrat sur lequel le transistor à haute mobilité électronique est amené à croître. Enfin, il est nécessaire de disposer d'un transistor à haute mobilité électronique pour lequel les effets de piégeage sont minimisés, voire éliminés.
Cet objet est atteint, selon un premier aspect présenté à titre d'exemple de la présente invention, par un procédé de fabrication d'un transistor à haute mobilité électronique, le procédé comprenant les étapes consistant à :
  • fournir une tranche cible comprenant un substrat cible ;
  • fournir une tranche donneuse, dans lequel la fourniture de la tranche donneuse comprend :
    • la fourniture d’un substrat sacrificiel ;
    • la formation d’un film donneur sur le dessus du substrat sacrificiel ; dans lequel le film donneur comprend une première couche III-N donneuse ;
  • coller le film donneur à la tranche donneuse ;
  • séparer la tranche donneuse et la tranche cible par division de la première couche III-N donneuse, pour ainsi former sur la tranche cible une couche superficielle supérieure comprenant au moins en partie la première couche III-N donneuse collée sur la tranche cible, dans lequel une épaisseur de la couche superficielle supérieure est égale ou inférieure à 200 nm ;
  • former par croissance épitaxiale un empilement de couches semi-conductrices III-N épitaxiales sur le dessus de la couche superficielle supérieure, dans lequel l'empilement de couches semi-conductrices III-N épitaxiales comprend :
    • une première couche III-N active ;
    • une deuxième couche III-N active sur le dessus de la première couche III-N active ;
avec un gaz d'Electrons bidimensionnel entre la première couche III-N active et la deuxième couche III-N active ;
  • former un contact de grille en contact avec la deuxième couche III-N active dans une région de grille ; et
  • former un contact galvanique de substrat en contact avec le substrat cible.
Le procédé selon la présente invention permet de faire croître un transistor à haute mobilité électronique sur n'importe quel substrat, par exemple même sur des substrats étrangers. Le procédé selon la présente invention permet de fabriquer un transistor à haute mobilité électronique à partir d'un empilement de couches semi-conductrices III-N épitaxiales amenées à croître sur le dessus d'une couche superficielle collée, c'est-à-dire transférée, par un procédé « smart-cut », par exemple sur un substrat de silicium, comme par exemple un substrat de silicium à haute résistivité, ou un substrat de SiC, comme par exemple un substrat de SiC semi-isolant, ou un substrat de Silicium sur Isolant, ou un substrat de germanium, ou un substrat de germanium sur isolant, ou un substrat de saphir, etc. En outre, le procédé selon la présente invention permet de coller le film donneur à la tranche cible sans avoir à fournir de couche tampon sur la tranche cible entre le substrat et le transistor à haute mobilité électronique avant le collage. En d'autres termes, une couche tampon ne doit pas être amenée à croître sur le substrat cible avant de coller le film donneur sur le substrat cible. Les transistors à haute mobilité électronique fabriqués selon le procédé de la présente invention sont donc moins sujets à des effets de piégeage que les transistors à haute mobilité électronique de l'art antérieur amenés à croître, par exemple, sur des substrats de SiC semi-isolants ou sur des substrats de Si à haute résistivité.
Un autre avantage du procédé selon la présente invention est l'impédance thermique améliorée des transistors à haute mobilité électronique fabriqués. Grâce à l'absence de couches tampon entre l'empilement de couches semi-conductrices III-N épitaxiales et le substrat cible, grâce à l'épaisseur de la première couche III-N donneuse transférée qui est maintenue aussi mince que possible, et grâce à l'épaisseur limitée de la totalité de l'empilement de couches formé sur la tranche cible, une faible résistivité thermique peut être obtenue pour le transistor à haute mobilité électronique. En d'autres termes, l'impédance thermique est moindre entre le puits thermique à la base du substrat et le dispositif actif, comme par exemple le transistor à haute mobilité électronique fabriqué selon la présente invention. L'épaisseur de la première couche III-N donneuse transférée sur le substrat cible est maintenue aussi faible que possible, et cette couche présente une épaisseur maximale de 200 nm, préférablement inférieure à 100 nm, et préférablement inférieure à 50 nm.
Un avantage supplémentaire du procédé selon la présente invention est que l'empilement de couches minces formé sur le dessus de la tranche cible permet d'utiliser le substrat en tant que quatrième borne du transistor à haute mobilité électronique. Ainsi, le contact galvanique de substrat en contact avec le substrat cible peut en effet être utilisé pour imposer une polarisation de tension du côté inférieur du substrat cible par rapport au contact de source du transistor à haute mobilité électronique. Grâce à la faible épaisseur des couches entre la face inférieure du substrat cible et le 2DEG, ce contact galvanique de substrat peut quant à lui être utilisé pour commander ou modifier certaines propriétés ou certains paramètres du transistor à haute mobilité électronique, comme par exemple la tension de seuil et/ou la fuite à l'état non passant du transistor à haute mobilité électronique. Le contact galvanique de substrat peut par exemple également être utilisé pour moduler l'état de charge du tampon ou des pièges massifs présents dans le substrat cible, pour ainsi minimiser ou éliminer les effets de piégeage du transistor à haute mobilité électronique, et pour ainsi réduire les effets de mémoire dans le transistor à haute mobilité électronique. Le contact galvanique de substrat peut être formé sur la face inférieure du substrat cible et sensiblement en dessous d'une région de grille du transistor à haute mobilité électronique fabriqué sur la tranche cible après collage et croissance épitaxiale de l'empilement de couches semi-conductrices III-N épitaxiales. En variante, le contact galvanique de substrat peut être formé sur la face inférieure du substrat cible et sensiblement en dessous du transistor à haute mobilité électronique fabriqué sur la tranche cible après collage et croissance épitaxiale de l'empilement de couches semi-conductrices III-N épitaxiales.
Dans le cas des solutions existantes de l'art antérieur, lorsqu'un transistor à haute mobilité électronique est fabriqué, par exemple sur un substrat en SiC, étant donné que les substrats en SiC utilisés dans les applications RF présentent généralement une très haute résistivité, par exemple une résistivité supérieure à 1,105Ohm.cm, il est très difficile d'obtenir un quelconque impact sur les propriétés du dispositif HEMT en GaN actif à travers le substrat. Lorsqu'un transistor à haute mobilité électronique est fabriqué, par exemple sur un substrat à haute résistivité dans le cas des solutions existantes de l'art antérieur, une tension de polarisation très élevée, par exemple supérieure à 100 V, est nécessaire pour obtenir un impact quelconque sur le dispositif HEMT actif, en raison de la présence de l'empilement tampon épais entre le dispositif HEMT actif et le substrat. Contrairement à ces solutions de l'art antérieur, le procédé selon la présente invention ne nécessite pas l'application d'une tension très élevée par le biais du contact galvanique de substrat pour obtenir un effet sur les propriétés des dispositifs actifs fabriqués sur le dessus du substrat cible, car l'épaisseur totale de l'empilement de couches entre le substrat et le 2DEG est maintenue faible.
Dans le contexte de la présente invention, la formation du film donneur sur le dessus du substrat sacrificiel comprend la fourniture d'une première couche III-N donneuse, la première couche III-N donneuse étant formée par croissance épitaxiale. À titre d'exemple, la formation du film donneur sur le dessus du substrat sacrificiel comprend la croissance épitaxiale de la première couche III-N donneuse sur le dessus du substrat sacrificiel. Dans le contexte de la présente invention, la première couche III-N donneuse comprend du GaN. La première couche III-N donneuse comprend par exemple du GaN à polarité N formé par croissance épitaxiale sur la tranche donneuse par MOCVD ou par MBE. La tranche donneuse est retournée, et la première couche III-N donneuse est collée sur la face supérieure de la tranche cible. La tranche donneuse et la tranche cible sont ensuite collées l'une à l'autre. Ainsi, la première couche III-N donneuse collée sur la face supérieure de la tranche cible est à polarité Ga. La densité des dislocations traversantes dans l'empilement de couches semi-conductrices III-N épitaxiales amenées à croître sur le dessus de la couche superficielle supérieure est ainsi minimisée. En variante, la première couche III-N donneuse comprend par exemple du GaN fourni sur la tranche donneuse après avoir été amené à croître sur une tranche temporaire par MOCVD ou par MBE sous la forme d'une couche à polarité Ga et qui est collé sur la face supérieure de la tranche donneuse au moyen d'une technologie smart-cut. La tranche donneuse et la tranche cible sont séparées l'une de l'autre par un smart-cut de la première couche III-N donneuse du film donneur. Dans le contexte de la présente invention, une interface est formée entre la première couche III-N donneuse et le substrat sacrificiel, la première couche III-N donneuse et le substrat sacrificiel venant au contact l'un de l'autre. La séparation de la tranche donneuse de la tranche cible par smart-cut au niveau de la première couche III-N donneuse se produit en provoquant une rupture de la première couche III-N donneuse à l'interface entre la première couche III-N donneuse et le substrat sacrificiel. En d'autres termes, la première couche III-N donneuse est découpée à l'interface entre la première couche III-N donneuse et le substrat sacrificiel. Cette séparation forme sur la tranche cible une couche superficielle supérieure comprenant la première couche III-N donneuse initialement amenée à croître sur le substrat sacrificiel et collée sur la tranche cible, l’épaisseur de la couche superficielle supérieure sur la tranche cible correspondant sensiblement à l'épaisseur de la première couche III-N donneuse amenée à croître sur le substrat sacrificiel. Selon la présente invention, l'épaisseur de la couche superficielle supérieure est égale ou inférieure à 200 nm sur la tranche cible. En variante, la séparation de la tranche donneuse de la tranche cible par smart-cut au niveau de la première couche III-N donneuse se produit en provoquant la division de la première couche III-N donneuse, laissant ainsi une première partie restante de la première couche III-N donneuse sur le substrat sacrificiel séparé du substrat cible, qui sera désignée ultérieurement comme étant la couche superficielle supérieure, et en laissant également une deuxième partie restante de la première couche III-N donneuse sur le substrat cible, qui sera désignée ultérieurement comme étant la couche superficielle donneuse, la somme de l'épaisseur de la première partie restante et de l'épaisseur de la deuxième partie restante correspondant sensiblement à l'épaisseur totale de la première couche III-N donneuse amenée à croître sur le substrat sacrificiel avant le collage. En d'autres termes, la première couche III-N donneuse est divisée dans son épaisseur. Cette séparation forme sur la tranche cible une couche superficielle supérieure comprenant au moins en partie la première couche III-N donneuse initialement amenée à croître sur le substrat sacrificiel et liée à la tranche cible, l’épaisseur de la couche superficielle supérieure sur la tranche cible étant égale ou inférieure à 200 nm.
Dans le contexte de la présente invention, une tranche donneuse est à titre d'exemple une tranche d'un diamètre de 125 mm ou 150 mm ou 200 mm ou 300 mm. En variante, dans le contexte de la présente invention, une tranche donneuse comprend par exemple une pluralité de puces ou de pavés de quelques mm2ou de quelques cm2du matériau de la première couche III-N donneuse. Dans le contexte de la présente invention, une tranche cible est par exemple une tranche d'un diamètre de 125 mm ou 150 mm ou 200 mm ou 300 mm, le diamètre de la tranche cible étant supérieur au diamètre de la tranche donneuse. Ainsi, à titre d'exemple, une tranche donneuse peut être collée sur une tranche cible. En variante, à titre d'exemple, plusieurs tranches donneuses peuvent être collées sur une tranche cible, augmentant ainsi le rendement de fabrication.
Dans le contexte de la présente invention, un substrat sacrificiel est l'un des suivants : un substrat de silicium, un substrat de silicium sur isolant, un substrat de carbure de silicium, un substrat de saphir, un substrat de germanium, un substrat de germanium sur isolant, ou toute autre variante appropriée de ce qui précède. D'autres variantes du substrat sacrificiel sont décrites ci-après.
Dans le contexte de la présente invention, un substrat cible est l'un des suivants : un substrat de silicium, un substrat de silicium sur isolant, un substrat de carbure de silicium, un substrat de saphir, un substrat de germanium, un substrat de germanium sur isolant, ou toute autre variante appropriée de ce qui précède. Ainsi, le procédé d'obtention d'une haute mobilité électronique selon la présente invention est compatible avec les techniques de fabrication existantes développées pour la technologie et les procédés des semi-conducteurs à oxyde métallique complémentaires. En d'autres termes, la fabrication du transistor à haute mobilité électronique est compatible avec la technologie CMOS, étant donné que les présentes caractéristiques et les présentes étapes de traitement peuvent y être intégrées sans grand effort supplémentaire. Cela réduit la complexité et les coûts associés à la fabrication d'un tel transistor. À titre d'exemple, le substrat cible est un substrat de silicium, comme par exemple un substrat de Si <111>, et des combinaisons de ceux-ci, et des substrats comprenant des couches initiales, tels qu'un empilement de couches. À titre d'exemple, un substrat de Si <111> peut être utilisé lorsque des couches épitaxiales doivent être amenées à croître sur le dessus du substrat de Si. En variante, le substrat cible est par exemple un substrat de silicium, comme par exemple un substrat de Si <100>. Cela peut par exemple permettre une intégration GaN / CMOS. En variante, le substrat cible du transistor à haute mobilité électronique comprend un substrat de GaN autoporteur, un substrat d'AlN autoporteur.
Dans le contexte de la présente invention, lorsque le substrat cible est un substrat de silicium sur isolant, le substrat cible comprend une couche de base comprenant du silicium massif. La résistivité de la couche de base du substrat de silicium sur isolant est typiquement comprise entre 3 et 5 kOhm.cm et est préférablement supérieure à 1 kOhm.cm. Ainsi, la résistivité du substrat cible sous-jacent à l'empilement de couches semi-conductrices III-N épitaxiales est rendue maximale pour des applications à haute puissance et haute fréquence.
Dans le contexte de la présente invention, la technologie du silicium sur isolant, également appelée SOI, correspond à la fabrication de dispositifs à semi-conducteurs dans un substrat stratifié de silicium-isolant-silicium. Le choix de l'isolant dépend en grande partie de l'application prévue des dispositifs à semi-conducteurs. Plusieurs types de substrats de silicium sur isolant peuvent être utilisés dans le contexte de la présente invention.
Du fait de l'isolation vis-à-vis du silicium massif de la couche de base du substrat de silicium sur isolant, la capacité parasite au sein des dispositifs à semi-conducteurs fabriqués à partir de l'hétérostructure de nitrure du groupe III est réduite, améliorant ainsi leur consommation d'énergie et leurs performances. Les dispositifs à semi-conducteurs fabriqués sur du silicium sur isolant présentent également une plus grande résistance au verrouillage et de meilleures performances à VDD équivalent que les dispositifs à semi-conducteurs intégrés sur d'autres types de substrats. La dépendance à la température des dispositifs à semi-conducteurs fabriqués sur SOI est réduite par comparaison à des dispositifs à semi-conducteurs intégrés sur d'autres types de substrats. Du fait de l'isolation, les dispositifs à semi-conducteurs fabriqués sur SOI présentent de plus faibles courants de fuite et par conséquent, un meilleur rendement énergétique.
Les substrats de silicium sur isolant pour Radiofréquences, également appelés substrats RF-SOI, permettent d'obtenir de hautes performances RF sur des films de silicium compatibles avec les procédés CMOS standard, une isolation RF et des signaux de puissance à haute linéarité, de faibles pertes RF, un traitement numérique et une intégration de la gestion de l'énergie.
À titre d'exemple, un substrat à intégrité de signal améliorée pour application RF comprend une couche de base comprenant du silicium à haute résistivité, une couche riche en pièges formée sur le dessus de la couche de base, un isolant enterré formé sur le dessus de la couche riche en pièges, et une couche supérieure formée sur le dessus de l'isolant enterré, la couche supérieure comprenant un monocristal. La résistivité de la couche de base est généralement supérieure à 3 kOhm.cm. L'épaisseur de la couche supérieure est typiquement comprise entre 50 nm et 200 nm. L'ajout d'une couche riche en pièges permet d'obtenir des performances RF exceptionnelles. Un tel substrat est particulièrement bien adapté à des dispositifs ayant des spécifications de linéarité contraignantes. Les applications visent par exemple typiquement les normes LTE-Advanced et 5G et répondent à des exigences de performances différentes. Par comparaison à un substrat de SOI à haute résistivité, un substrat à intégrité du signal améliorée présente une meilleure linéarité, de plus faibles pertes RF, une plus faible diaphonie, des facteurs de qualité améliorés pour les composants passifs, des tailles de puce plus petites et une meilleure conductivité thermique. Les substrats à intégrité du signal améliorée présentent en outre typiquement un facteur de qualité harmonique inférieur à -80 dBm.
Un autre exemple de RF-SOI comprend une couche de base comprenant du silicium à résistivité moyenne, une couche riche en pièges formée sur le dessus de la couche de base, un isolant enterré formé sur le dessus de la couche riche en pièges, et une couche supérieure comprenant un monocristal mince. Un tel substrat est particulièrement bien adapté par exemple à des dispositifs hautement intégrés sensibles aux coûts, et est particulièrement bien adapté par exemple aux spécifications des applications Wi-Fi, IoT et autres applications grand public.
Un autre exemple de RF-SOI, appelé SOI à haute résistivité, vise par exemple des dispositifs ayant des spécifications de linéarité inférieures. Un tel substrat comprend une couche de base comprenant du silicium à haute résistivité, un isolant enterré formé sur le dessus de la couche de base et une couche supérieure comprenant un monocristal mince.
Les substrats de silicium sur isolant de puissance répondent aux exigences d'intégration, par exemple, de fonctions à haute tension et analogiques dans des circuits intégrés de puissance intelligents, économes en énergie et de grande fiabilité, pour les marchés automobile et industriel. Ils offrent une excellente isolation électrique et conviennent parfaitement à l'intégration de dispositifs fonctionnant sur différentes tensions, de quelques volts à plusieurs centaines de volts, tout en réduisant la superficie de la puce et en améliorant la fiabilité. Ces substrats sont idéaux pour des applications telles que des émetteurs-récepteurs CAN/LIN, des alimentations à découpage, des circuits d'attaque de moteurs sans balais, des circuits d'attaque de LED, etc. Un SOI de puissance comprend une couche de base comprenant du silicium, un isolant enterré formé sur le dessus comprenant de l'oxyde, et une couche supérieure comprenant du silicium. L'épaisseur de l'isolant enterré est typiquement comprise entre 0,4 µm et 1 µm et l'épaisseur de la couche supérieure est typiquement comprise entre 0,1 µm et 1,5 µm.
Les substrats de silicium sur isolant pour la photonique répondent à l'exigence d'intégration de fonctions optiques, par exemple sur une puce CMOS, pour des émetteurs-récepteurs optiques de faible coût et à grande vitesse. Ces substrats comprennent une couche de base comprenant du silicium, un isolant enterré formé sur le dessus de la couche de base et comprenant de l'oxyde, et une couche supérieure formée sur le dessus de l'isolant enterré et comprenant du silicium monocristallin. L'épaisseur de l'isolant enterré est typiquement comprise entre 0,7 µm et 2 µm et l'épaisseur de la couche supérieure est typiquement comprise entre 0,1 µm et 0,5 µm. La couche de silicium cristallin sur isolant peut être utilisée pour fabriquer par exemple des guides d'ondes optiques et d'autres dispositifs optiques, passifs ou actifs, par exemple par le biais d'implantations appropriées. L'isolant enterré permet par exemple la propagation de lumière infrarouge dans la couche de silicium sur la base d'une réflexion interne totale. La surface supérieure des guides d'ondes peut être soit laissée non recouverte et exposée à l'air, par exemple pour des applications de détection, soit recouverte d’un revêtement, par exemple constitué de silice.
Du point de vue de la fabrication, les substrats SOI sont compatibles avec la plupart des procédés de fabrication classiques. De manière générale, un procédé à base de SOI peut être mis en œuvre sans équipement spécial ni rééquipement important d'une usine existante. Parmi les défis propres au SOI figurent de nouvelles exigences en matière de métrologie pour tenir compte de l'isolant enterré et de préoccupations liées à la contrainte différentielle dans la couche supérieure comprenant du silicium.
Un gaz d'Electrons bidimensionnel, également appelé 2DEG, est un gaz d'électrons libres de se déplacer dans deux dimensions, mais étroitement confinés dans la première. Ce confinement étroit conduit à des niveaux d'énergie quantifiés pour le mouvement dans cette direction. Les électrons apparaissent sous la forme d'une feuille 2D intégrée à un monde 3D. Les hétérostructures à base de nitrure du Groupe III comprenant une première couche III-N active et une deuxième couche III-N active, comme par exemple des hétérostructures d'AlGaN/GaN, qui sont très adaptées à des applications à haute puissance et haute fréquence en raison de leur grande vitesse électronique et de leur champ électrique critique élevé. Dans cette hétérostructure, un gaz d'électrons bidimensionnel, également appelé 2DEG, est généré par la polarisation spontanée et piézoélectrique entre la première couche III-N active et la deuxième couche III-N active, c'est-à-dire par exemple entre l'AlGaN et le GaN.
Dans le contexte de la présente invention, le terme de nitrure du Groupe III fait référence à des composés semi-conducteurs formés entre des éléments du Groupe III du tableau périodique, par exemple le bore, également désigné B, l'aluminium, également désigné Al, le gallium, également désigné Ga, l'indium, également désigné In, et l'azote, également désigné N. Comme exemples de composés binaires de nitrure du Groupe III on peut citer GaN, AlN, BN, etc. Le terme de nitrure du Groupe III fait également référence à des composés ternaires et quaternaires comme par exemple l'AlGaN et l'InAlGaN.
Dans le cadre de la présente invention, la première couche III-N active comprend un ou plusieurs éléments parmi N, P, As, et un ou plusieurs éléments parmi B, Al, Ga, In et Tl. La première couche III-N active comprend par exemple du GaN. La deuxième couche III-N active comprend un ou plusieurs éléments parmi N, P, As et un ou plusieurs éléments parmi B, Al, Ga, In et Tl. La deuxième couche III-N active comprend par exemple de l'AlGaN. Le terme AlGaN se rapporte à une composition comprenant Al, Ga et N dans un rapport stoechiométrique quelconque (AlxGayN) dans lequel x est compris entre 0 et 1 et y est compris entre 0 et 1. En variante, la deuxième couche III-N active comprend par exemple de l'AlN. En variante, la deuxième couche III-N active comprend de l'InAlGaN. Une composition telle que l'InAlGaN comprend de l'In dans n'importe quelle quantité appropriée. En variante, la première couche III-N active et la deuxième couche III-N active comprennent toutes deux de l'InAlGaN, et la deuxième couche III-N active comprend une bande interdite plus large qu’une bande interdite de la première couche III-N active et dans laquelle la deuxième couche III-N active comprend une polarisation supérieure à la polarisation de la première couche III-N active. En variante, la première couche III-N active et la deuxième couche III-N active comprennent toutes deux du BInAlGaN, et la deuxième couche III-N active comprend une bande interdite plus large qu’une bande interdite de la première couche III-N active et dans laquelle la deuxième couche III-N active comprend une polarisation supérieure à la polarisation de la première couche III-N active. Les compositions de la couche active peuvent être choisies au vu des caractéristiques à obtenir, les compositions pouvant donc varier en conséquence.
Dans le contexte de la présente invention, un contact de grille, comme par exemple une électrode de grille, est prévu dans la région de grille du transistor à haute mobilité électronique. La formation d'un contact de grille dans la région de grille comprend une pluralité d'étapes de traitement. À titre d'exemple, cette étape comprend le dépôt d'une résine photosensible et la réalisation d'une étape de lithographie définissant la base du contact de grille, par exemple en éliminant complètement les couches de passivation potentielles présentes sur le dessus de la deuxième couche III-N active, comme par exemple de l'oxyde ou une ou plusieurs couches diélectriques. En variante, cette étape comprend le dépôt d'une résine photosensible et la réalisation d'une étape de lithographie définissant la base du contact de grille en éliminant par exemple en partie les couches de passivation présentes sur le dessus de la deuxième couche III-N active, comme par exemple de l'oxyde ou une ou plusieurs couches diélectriques. Ainsi, certaines couches de passivation restent en dessous de la grille du transistor à haute mobilité électronique et forment un diélectrique de grille pour réduire encore davantage les effets de piégeage et le courant de fuite. L'électrode de grille du contact de grille est par exemple une grille de Métal-Oxyde-Semi-conducteur, également appelée grille MOS, et peut être réalisée par dépôt d'empilements de métaux, comprenant par exemple Ni, Pt, W, WN ou TiN et recouverts d'Al, Au ou Cu. Des motifs métalliques sont définis consécutivement en réalisant un décollement du métal sur le dessus de la résine photosensible. En variante, l'empilement de métaux de grille est déposé, et comprend par exemple Ni, Pt, W, WN ou TiN et est recouvert d'Al, Au ou Cu. Les étapes d’application de résine photosensible et de lithographie sont ensuite réalisées, et les motifs de résine photosensible ainsi définis servent de masque pour la gravure à sec des empilements métalliques dans les zones où elle n'est pas souhaitée. La résine photosensible est ensuite enlevée.
Selon des exemples de modes de réalisation, la fourniture de la tranche cible consiste en outre à former une couche diélectrique cible sur le dessus du substrat cible, l'épaisseur de la couche diélectrique cible étant égale ou inférieure à 50 nm.
Dans le contexte de la présente invention, le film donneur de la tranche donneuse est collé par collage direct au substrat cible de la tranche cible. En d'autres termes, grâce au collage direct, le film donneur de la tranche donneuse vient directement au contact du substrat cible de la tranche cible.
En variante, dans le contexte de la présente invention, une couche diélectrique cible est fournie sur le dessus du substrat cible. La couche diélectrique cible comprend par exemple du dioxyde de silicium, également appelé SiO2. À titre d'exemple, la couche diélectrique cible est une couche d'oxyde enterrée, également appelée BOX. L'épaisseur de la couche diélectrique cible est par exemple égale ou inférieure à 50 nm, par exemple de 20nm, 10nm, 5nm, etc. L'épaisseur de la couche diélectrique cible est donc maintenue aussi faible que possible. La couche diélectrique cible est utilisée pour faciliter le collage du film donneur au substrat cible. En d'autres termes, le film donneur de la tranche donneuse est collé à la couche diélectrique donneuse de la tranche cible.
Selon des exemples de modes de réalisation, la formation du film donneur consiste en outre à former une couche diélectrique donneuse sur le dessus de la première couche III-N donneuse, l'épaisseur de la couche diélectrique donneuse étant égale ou inférieure à 10 nm.
Une couche diélectrique donneuse est par exemple une couche de nitrure de silicium, comme par exemple une couche amorphe de nitrure de silicium. A titre d'exemple, la couche diélectrique donneuse est formée par croissance épitaxiale sur le dessus de la première couche III-N donneuse. L'épaisseur de la couche diélectrique donneuse est maintenue aussi mince que possible, comme par exemple de 5 à 10 nm. La couche diélectrique donneuse agit comme une couche de blocage du courant entre le substrat cible et le transistor à haute mobilité électronique fabriqué par le procédé selon la présente invention.
Selon des exemples de modes de réalisation, le collage du film donneur sur la tranche cible correspond au collage de la couche diélectrique donneuse sur la couche diélectrique cible, pour ainsi former un empilement de couches diélectriques comprenant la couche diélectrique cible et la couche diélectrique donneuse.
L'épaisseur de la couche diélectrique cible et l'épaisseur de la couche diélectrique donneuse sont maintenues aussi faibles que possible, cela permettant de minimiser l'épaisseur de l'empilement de couches diélectriques entre le substrat cible et la première couche III-N donneuse. À titre d'exemple, l'épaisseur de l'empilement de couches diélectriques est égale ou inférieure à 60 nm. Ceci améliore encore davantage l'impédance thermique des transistors à haute mobilité électronique fabriqués par le procédé selon la présente invention.
En variante, lorsque le film donneur ne comprend pas de couche diélectrique donneuse sur le dessus de la première couche III-N donneuse, le collage du film donneur à la tranche cible correspond au collage direct de la première couche III-N donneuse à la couche diélectrique cible, pour ainsi former un empilement de couches diélectriques comprenant la couche diélectrique cible.
Selon des exemples de modes de réalisation, la formation du film donneur consiste en outre à fournir une deuxième couche épitaxiale III-N donneuse entre la première couche III-N donneuse et la couche diélectrique donneuse.
Une deuxième couche épitaxiale III-N donneuse comprend par exemple du nitrure d'aluminium. À titre d'exemple, la deuxième couche épitaxiale III-N donneuse comprend de l'AlN à polarité N formé par croissance épitaxiale. Cette deuxième couche épitaxiale III-N donneuse agit comme une barrière arrière pour le transistor à haute mobilité électronique fabriqué après le collage du film donneur sur la tranche cible, confinant ainsi les électrons dans la première couche III-N active de la couche semi-conductrice III-N épitaxiale. Ainsi, il n'est pas nécessaire d'introduire des impuretés dans la première couche III-N active, cela réduisant encore davantage les effets de piégeage.
Selon des exemples de modes de réalisation, l'épaisseur de la deuxième couche épitaxiale III-N donneuse est égale ou inférieure à 10 nm.
Ainsi, l'épaisseur du film donneur sur la tranche donneuse est maintenue aussi faible que possible. Cela permet de minimiser l'épaisseur de la couche superficielle supérieure sur la tranche cible après collage, améliorant ainsi l'impédance thermique du transistor à haute mobilité électronique fabriqué par le procédé selon la présente invention.
Selon des exemples de modes de réalisation, la fourniture de la deuxième couche épitaxiale III-N donneuse correspond à la formation, sur la tranche donneuse et entre la première couche III-N donneuse et la couche diélectrique donneuse, d'une deuxième couche épitaxiale III-N donneuse formée par croissance épitaxiale en tant que couche à polarité N.
Ainsi, lorsque la tranche donneuse est retournée pour être collée à la tranche cible, la deuxième couche épitaxiale III-N donneuse collée sur le substrat cible est à polarité Ga. La densité des dislocations traversantes dans l'empilement de couches semi-conductrices III-N épitaxiales amenées à croître sur le dessus de la couche superficielle supérieure est ainsi minimisée.
À titre d'exemple, la fourniture de la deuxième couche épitaxiale III-N donneuse correspond à la croissance épitaxiale de la deuxième couche épitaxiale III-N donneuse sur le dessus de la tranche donneuse et entre la première couche III-N donneuse et la couche diélectrique donneuse en tant que couche à polarité N. En variante, la fourniture de la deuxième couche épitaxiale III-N donneuse correspond à la croissance épitaxiale de la deuxième couche épitaxiale III-N donneuse sur le dessus d'une tranche temporaire en tant que couche à polarité Ga et entre une couche diélectrique donneuse et une couche du matériau de la première couche III-N donneuse, au collage de la tranche temporaire à la tranche donneuse et à la séparation de la tranche temporaire et de la tranche donneuse au niveau de la couche du matériau de la première couche III-N donneuse, pour ainsi former la première couche III-N donneuse sur la tranche donneuse, la deuxième couche épitaxiale III-N donneuse étant sur le dessus de la première couche III-N donneuse et la couche diélectrique donneuse étant sur le dessus de la deuxième couche épitaxiale III-N donneuse.
Selon des exemples de modes de réalisation, la formation du film donneur consiste à former par croissance épitaxiale la première couche III-N donneuse, et la croissance épitaxiale de la première couche III-N donneuse correspond à la croissance épitaxiale d'une première section et d'une deuxième section de la première couche III-N donneuse et à la croissance épitaxiale d'une troisième couche épitaxiale III-N donneuse entre la première section et la deuxième section de la première couche III-N donneuse ; et la tranche donneuse et la tranche cible sont séparées par division de la première section de la première couche III-N donneuse.
À titre d'exemple, la formation du film donneur comprend la croissance épitaxiale de la première couche III-N donneuse, et la croissance épitaxiale de la première couche III-N donneuse correspond à la croissance épitaxiale d'une première section et d'une deuxième section de la première couche III-N donneuse sur le dessus du substrat sacrificiel et à la croissance épitaxiale d'une troisième couche épitaxiale III-N donneuse entre la première section et la deuxième section de la première couche III-N donneuse sur le dessus du substrat sacrificiel. Dans ce mode de réalisation, la première couche III-N donneuse est par exemple formée par croissance épitaxiale sous la forme d'une couche à polarité N. En variante, la fourniture de la première couche III-N donneuse correspond à la croissance épitaxiale de la première couche III-N donneuse sur le dessus d'une tranche temporaire en tant que couche à polarité Ga, la première couche III-N donneuse comprenant une première section et une deuxième section sur le dessus de la première section, le collage de la tranche temporaire à la tranche donneuse et la séparation de la tranche temporaire et de la tranche donneuse au niveau de la première section, pour ainsi former la première couche III-N donneuse sur la tranche donneuse, la deuxième section de la tranche temporaire devenant la première section de la première couche III-N donneuse sur la tranche donneuse et la première section de la tranche temporaire devenant la deuxième section de la première couche III-N donneuse sur la tranche donneuse.
Ainsi, la tranche donneuse et la tranche cible sont séparées l'une de l'autre par smart-cut en provoquant la séparation de la première section de la première couche III-N donneuse sur la tranche donneuse, en laissant ainsi une première partie restante de la première section de la première couche III-N donneuse sur le substrat sacrificiel séparée du substrat cible, et en laissant également une deuxième partie restante de la première section de la première couche III-N donneuse sur le substrat cible, la somme de l’épaisseur de la première partie restante et de l’épaisseur de la deuxième partie restante correspondant sensiblement à l'épaisseur totale de la première section de la première couche III-N donneuse amenée à croître sur le substrat sacrificiel avant le collage. En d'autres termes, la première section de la première couche III-N donneuse est divisée dans son épaisseur. Cette séparation forme sur la tranche cible une couche superficielle supérieure comprenant au moins en partie la première section de la première couche III-N donneuse initialement amenée à croître sur le substrat sacrificiel et collée sur la tranche cible, et comprenant la troisième couche épitaxiale III-N donneuse, et comprenant la deuxième section de la première couche III-N donneuse initialement amenée à croître sur le substrat sacrificiel, l’épaisseur de la couche superficielle supérieure sur la tranche cible étant égale ou inférieure à 200 nm.
De plus, la troisième couche épitaxiale III-N donneuse peut être utilisée comme arrêt de gravure pour commander de manière précise et fiable l'épaisseur de la deuxième section de la première couche III-N donneuse. En effet, après collage du film donneur sur la tranche cible et après séparation de la tranche donneuse et de la tranche cible au niveau de la première section de la première couche III-N donneuse, la première section de la première couche III-N donneuse est amincie, par exemple par polissage mécano-chimique, également appelé CMP. Cette première section de la première couche III-N donneuse est amincie jusqu'à la troisième couche épitaxiale III-N donneuse. La troisième couche épitaxiale III-N donneuse peut ensuite être gravée de manière sélective par rapport à la deuxième section sous-jacente de la première couche III-N donneuse. À titre d'exemple, une gravure humide à l'aide de KOH peut être utilisée pour graver sélectivement l'AlN de la troisième couche épitaxiale III-N donneuse sans graver le GaN de la deuxième section de la première couche III-N donneuse. Cette gravure chimique de la troisième couche épitaxiale III-N donneuse permet donc d'exposer la deuxième section de la première couche III-N donneuse. Ainsi, l'épaisseur de la deuxième section de la première couche III-N donneuse restant sur le substrat cible peut de manière simple être commandée de façon très précise et fiable. Cela permet de minimiser l'épaisseur de la deuxième section de la première couche III-N donneuse sur le substrat cible en faisant croître l'épaisseur souhaitée de la deuxième section de la première couche III-N donneuse sur la tranche donneuse.
Selon des exemples de modes de réalisation, la troisième couche épitaxiale III-N donneuse comprend du nitrure d'aluminium.
La troisième couche épitaxiale III-N donneuse comprend par exemple de l'AlN. À titre d'exemple, la troisième couche épitaxiale III-N donneuse comprend de l'AlN à polarité N formé par croissance épitaxiale sur le dessus du substrat sacrificiel. Ainsi, lorsque la tranche donneuse est retournée et que le film donneur est collé à la tranche cible, la troisième couche épitaxiale III-N donneuse comprend de l'AlN à polarité Ga. La densité des dislocations traversantes dans l'empilement de couches semi-conductrices III-N épitaxiales amenées à croître sur le dessus de la couche superficielle supérieure est ainsi minimisée.
Selon des exemples de modes de réalisation, la fourniture d'une tranche donneuse consiste en outre à fournir un tampon III-N formé entre le substrat sacrificiel et le film donneur.
Un tampon III-N formé entre le substrat sacrificiel et le film donneur comprend par exemple un tampon formé par croissance épitaxiale à polarité Ga. Ainsi, la qualité de la croissance épitaxiale de la première couche III-N donneuse est améliorée. L'épaisseur du tampon III-N est par exemple de quelques centaines de nanomètres, ou de quelques micromètres. À titre d'exemple, le tampon III-N formé entre le substrat sacrificiel et le film donneur comprend par exemple du GaN à polarité Ga. Ainsi, la qualité de la croissance épitaxiale de la première couche III-N donneuse est améliorée, comme par exemple la qualité de la croissance épitaxiale du GaN à polarité N. Facultativement, la tranche donneuse peut en outre comprendre une couche diélectrique donneuse sur le dessus de la première couche III-N donneuse, l’épaisseur de la couche diélectrique donneuse étant égale ou inférieure à 10 nm. Facultativement, le film donneur comprend en outre une deuxième couche épitaxiale III-N donneuse formée par croissance épitaxiale entre la première couche III-N donneuse et la couche diélectrique donneuse, la deuxième couche épitaxiale III-N donneuse comprenant par exemple un matériau à polarité N, comme par exemple de l'AlN à polarité N, et l’épaisseur de la deuxième couche épitaxiale III-N donneuse étant égale ou inférieure à 10 nm.
Le tampon III-N peut être de nature différente de celle du substrat sacrificiel, en ce sens, par exemple, que la bande interdite du substrat sacrificiel et celle du tampon III-N sont relativement éloignées l'une de l'autre, comme par exemple de 1,1 eV et 6,2 eV respectivement, dans le sens où le tampon III-N présente une large bande interdite, afin d'obtenir les présentes caractéristiques, telles qu'une tension de claquage élevée, par exemple supérieure à 250 V, préférablement supérieure à 500 V, encore plus préférablement supérieure à 1000 V, par exemple supérieure à 2000 V, ou même bien supérieure. Le tampon III-N est par exemple un tampon III-N à large bande interdite. Le terme III fait ici référence à des éléments du Groupe III, tels que B, Al, Ga, In, Tl, Sc, Y et les séries des Lanthanides et des Actinides. Le tampon III-N peut comprendre un empilement de couches, dont la première, sur le substrat sacrificiel, est par exemple une couche de nucléation.
Selon des exemples de modes de réalisation, le procédé comprend en outre les étapes consistant à :
  • après la séparation de la tranche donneuse et de la tranche cible le long de la première couche III-N donneuse et avant la croissance épitaxiale de l'empilement de couches semi-conductrices III-N épitaxiales, charger la tranche cible comprenant la couche superficielle supérieure dans une chambre épitaxiale ; et
  • désorber la couche superficielle supérieure in-situ dans la chambre épitaxiale.
La tranche cible comprenant la couche superficielle supérieure est préparée pour l'épitaxie, la tranche cible comprenant la couche superficielle supérieure étant par exemple soumise à un polissage mécano-chimique pour préparer la couche superficielle supérieure à l'épitaxie. La tranche cible comprenant la couche superficielle supérieure est chargée dans une chambre épitaxiale pour la croissance de l'empilement de couches semi-conductrices III-N épitaxiales. La surface de la couche superficielle supérieure est nettoyée par une étape de désorption in-situ, éliminant ainsi tout endommagement de surface ou d'implantation. Ainsi, la surface de la couche superficielle est en parfait état pour former par croissance épitaxiale l'empilement de couches semi-conductrices III-N épitaxiales sur le dessus de la couche superficielle in-situ dans la chambre épitaxiale. Cela améliore la qualité de la croissance épitaxiale des couches actives du transistor à haute mobilité électronique, améliorant ainsi les caractéristiques électriques et thermiques du transistor à haute mobilité électronique. Dans le contexte de la présente invention, la croissance épitaxiale est réalisée par MOCVD ou MBE ou toute autre chambre épitaxiale appropriée. Les couches épitaxiales de la tranche donneuse peuvent être formées in-situ par croissance épitaxiale dans une chambre épitaxiale MOCVD ou MBE. La première couche III-N active et la deuxième couche III-N active peuvent être formées in-situ par croissance épitaxiale dans une chambre épitaxiale MOCVD ou MBE.
Selon des exemples de modes de réalisation, la formation du film donneur consiste à former par croissance épitaxiale la première couche III-N donneuse sur le dessus du substrat sacrificiel, et la croissance épitaxiale de la première couche III-N donneuse correspond à la croissance épitaxiale de la première couche III-N donneuse en tant que couche à polarité N.
À titre d'exemple, la formation du film donneur consiste à former par croissance épitaxiale la première couche III-N donneuse, et la croissance épitaxiale de la première couche III-N donneuse sur le dessus du substrat sacrificiel correspond à la croissance épitaxiale de la première couche III-N donneuse en tant que couche à polarité N sur le dessus du substrat sacrificiel.
La première couche III-N donneuse comprend par exemple du GaN à polarité N formé par croissance épitaxiale sur la tranche donneuse par MOCVD ou par MBE. La tranche donneuse est retournée, et la première couche III-N donneuse est collée sur la face supérieure de la tranche cible. La tranche donneuse et la tranche cible sont ensuite collées l'une à l'autre. Ainsi, la première couche III-N donneuse collée sur la face supérieure de la tranche cible est à polarité Ga. La densité des dislocations traversantes dans l'empilement de couches semi-conductrices III-N épitaxiales amenées à croître sur le dessus de la couche superficielle supérieure est ainsi minimisée.
Selon des exemples de modes de réalisation, la formation du film donneur consiste à fournir une première couche III-N donneuse. Dans cet exemple de mode de réalisation, le matériau d'une première couche III-N donneuse temporaire est par exemple formé par croissance épitaxiale sur le dessus d'un substrat sacrificiel temporaire d'une tranche temporaire et le matériau de la première couche III-N donneuse temporaire est formé par croissance épitaxiale en tant que couche à polarité Ga sur le substrat sacrificiel temporaire de la tranche temporaire. À titre d'exemple, la première couche III-N donneuse temporaire comprend du GaN à polarité Ga formé par croissance épitaxiale sur le substrat sacrificiel temporaire. Dans cet exemple de mode de réalisation, le procédé comprend en outre les étapes consistant à :
  • fournir une tranche donneuse temporaire comprenant une première couche III-N donneuse temporaire ;
  • coller la première couche III-N donneuse temporaire à la tranche donneuse ;
  • séparer la tranche temporaire et la tranche donneuse par division de la première couche III-N donneuse temporaire, pour ainsi former sur la tranche donneuse la première couche III-N donneuse comprenant au moins en partie la première couche III-N donneuse temporaire collée sur la tranche donneuse.
Ainsi, le transfert de la couche par smart-cut est réalisé deux fois séquentiellement. Le premier transfert commence par la première couche III-N donneuse temporaire amenée à croître, par exemple sous la forme d'une couche à polarité Ga, sur la tranche donneuse temporaire. Cette première couche III-N donneuse temporaire, amenée à croître sous la forme d'une couche à polarité Ga, est transférée sur la tranche donneuse pour former la première couche III-N donneuse sous la forme d'une couche à polarité N sur la tranche donneuse. Un deuxième transfert par smart-cut depuis cette tranche donneuse vers la tranche cible est ensuite effectué, pour ainsi retourner le matériau de la première couche III-N donneuse temporaire d'origine et retourner ainsi le matériau de la première couche III-N donneuse, de sorte qu'une surface à polarité Ga du matériau de la première couche III-N donneuse est formée sous la forme d'une couche superficielle supérieure sur la tranche cible. Grâce à ces étapes supplémentaires du procédé correspondant à un double transfert de couche, il n'est pas nécessaire, par exemple, de former par croissance épitaxiale la première couche III-N donneuse en tant que couche à polarité N sur le dessus du substrat sacrificiel de la tranche donneuse. La qualité de la première couche III-N donneuse sur le dessus du substrat sacrificiel est meilleure lorsque celle-ci est formée par croissance épitaxiale sous la forme d'une couche à polarité Ga que lorsqu'elle est amenée à croître sous la forme d'une couche à polarité N.
Selon des exemples de modes de réalisation, la fourniture d'une tranche temporaire correspond à :
  • fournir un substrat sacrificiel temporaire ; et
  • former par croissance épitaxiale la première couche III-N donneuse temporaire sur le dessus du substrat sacrificiel temporaire ;
ou la fourniture d'une tranche temporaire correspond à la croissance de la première couche III-N donneuse temporaire sous la forme d'une couche III-N massive à polarité Ga et le collage de la première couche III-N donneuse temporaire à la tranche donneuse correspond au pavage du substrat sacrificiel avec une ou plusieurs tranches temporaires par collage des premières couches III-N donneuses temporaires des tranches temporaires à la tranche donneuse.
Ainsi, soit le film donneur est obtenu en formant par croissance épitaxiale la première couche III-N donneuse temporaire sur le dessus du substrat sacrificiel temporaire de la tranche temporaire ; soit le film donneur est obtenu en formant un pavage d’un matériau III-N massif autoporteur sur le dessus du substrat sacrificiel. À titre d'exemple, le film donneur est obtenu à partir d'un pavage de matériau de GaN massif autoporteur sur le dessus du substrat sacrificiel. L'épaisseur du matériau III-N massif autoporteur de la première couche III-N donneuse temporaire est par exemple de quelques centaines de micromètres, comme par exemple de 500 µm. Dans cet exemple de mode de réalisation, les tranches temporaires utilisées pour le pavage ne sont généralement pas formées par croissance épitaxiale mais fabriquées à l'aide d'un procédé de croissance de cristal massif (bien que des tranches temporaires comprenant un substrat sur lequel une couche III-N a été formée par croissance épitaxiale puissent également être envisagées). L'approche la plus simple serait de paver les substrats massifs sur le substrat sacrificiel de la tranche donneuse avec la face N vers le haut dans la direction transversale 4 visible sur les figures, puis de les soumettre à un smart-cut pour obtenir la tranche cible. Comme la première couche III-N donneuse temporaire présente par exemple une épaisseur de quelques centaines de micromètres, le processus de smart-cut de la tranche donneuse, sur laquelle la première couche III-N donneuse temporaire est collée, en la tranche cible peut être répété plusieurs fois, avec un CMP de rafraîchissement de la première couche III-N donneuse temporaire entre ces opérations, pour ainsi réduire les coûts de traitement. La première couche III-N donneuse temporaire peut par exemple être formée sur le dessus d'un ensemble de petits substrats, par exemple sous forme d'une polarité Ga, et transférée sur une tranche donneuse plus grande, pour ainsi former par exemple une tranche donneuse à polarité N. Cela permet de créer une tranche donneuse à partir de substrats compatibles III-N ayant un ou plusieurs diamètres inférieurs au diamètre de la tranche donneuse.
Selon des exemples de modes de réalisation, la première couche III-N active comprend du nitrure de gallium, l'épaisseur de la première couche III-N active étant égale ou inférieure à 50 nm.
Préférablement, la première couche III-N active est obtenue par croissance épitaxiale et comprend du nitrure de gallium pur, préférablement une monocouche de nitrure de gallium.
Selon des exemples de modes de réalisation, la première couche III-N active comprend de l'InAlGaN, et la deuxième couche III-V active comprend de l'InAlGaN, et la deuxième couche III-N active comprend une bande interdite plus large qu’une bande interdite de la première couche III-N active et la deuxième couche III-N active comprend une polarisation supérieure à la polarisation de la première couche III-N active.
Ainsi, l'utilisation de matériaux différents dans la première couche III-N active et la deuxième couche III-N adjacente provoque une polarisation qui contribue à une région 2DEG conductrice à proximité de la jonction entre la première couche III-N active et la deuxième couche III-N active, en particulier dans la première couche III-N active qui comprend une bande interdite plus étroite que la bande interdite de la deuxième couche III-N active.
Selon des exemples de modes de réalisation, la deuxième couche III-N active comprend du nitrure d'indium-gallium-aluminium.
La deuxième couche III-N active présente par exemple une épaisseur comprise entre 10 et 100 nm, de préférence entre 20 et 50 nm. Une telle combinaison d'épaisseurs permet d'obtenir de bonnes caractéristiques pour la couche active, par exemple en ce qui concerne le 2DEG obtenu.
Selon des exemples de modes de réalisation, l'empilement de couches semi-conductrices III-N épitaxiales est conçu pour accueillir un canal électronique entre la région de source et la région de drain lorsqu'une tension de polarisation positive est appliquée au contact de grille.
Ainsi, une fois qu'une tension de polarisation supérieure à la tension de seuil du transistor à haute mobilité électronique est appliquée au contact de grille, des électrons circulent dans le canal électronique sous la grille entre la source et le drain du transistor à haute mobilité électronique.
Selon des exemples de modes de réalisation, le procédé comprend en outre les étapes consistant à :
  • former un contact de source en contact avec la deuxième couche III-N active dans une région de source ; et
  • former un contact de drain en contact avec la deuxième couche III-N active dans une région de drain.
Préférablement, le contact de source et/ou le contact de drain sont des contacts ohmiques respectivement formés dans une région de source et/ou dans une région de drain.
Les contacts de source et de drain sont des contacts ohmiques avec le 2DEG et peuvent être réalisés en déposant des empilements de métaux, comme par exemple Ti/Al/Ni/Au, Ti/Al/Mo/Au, Ti/Al/Ti/Au, Ti/Al/Ti/W, Ti/Al/W, Ti/Al/W/Cr, Ta/Al/Ta, V/Al/Ni/Au, etc., en contact avec la deuxième couche III-N active de l'empilement de couches semi-conductrices III-N épitaxiales. La deuxième couche III-N active peut être évidée avant le dépôt du métal. Les propriétés de contact peuvent être encore améliorées par recuit thermique, typiquement à une température comprise entre 800°C et 900°C, comme par exemple 850°C, dans une atmosphère d'azote ou une atmosphère de gaz de formage. En variante, des couches d'interconnexion métalliques supplémentaires sont définies à l'aide de procédés connus de l'homme du métier, pour permettre l'établissement de voies de courant de faible résistivité vis-à-vis des courants de grille, de source et de drain.
La formation d'un contact ohmique dans la région de source et la formation d'un contact ohmique dans la région de drain comprennent une pluralité d'étapes de traitement. À titre d'exemple, cela consiste à commencer par déposer une résine photosensible et à définir les zones respectives des contacts ohmiques respectifs par une étape de lithographie. Des couches de passivation potentielles sont ensuite partiellement ou totalement enlevées respectivement dans une région de source et/ou dans une région de drain. En variante, des couches de passivation potentielles sont entièrement enlevées dans une région de source et/ou dans une région de drain. Une fois que les zones des contacts ohmiques sont définies, c'est-à-dire lorsque la région de source et la région de drain ont été définies, une couche métallique ou un empilement de couches métalliques peut être déposé, par exemple par évaporation thermique, ou par pulvérisation, ou par évaporation par faisceau d'électrons. Des motifs métalliques sont définis consécutivement par réalisation d'un décollement du métal, sur le dessus de la résine photosensible et sans contact avec la deuxième couche III-N active. En variante, la résine photosensible est d'abord enlevée et l'empilement métallique comprenant par exemple du Ti et de l'Al est déposé, puis une deuxième étape de dépôt de résine photosensible et de photolithographie est réalisée pour pouvoir graver à sec l'empilement métallique dans des zones où celui-ci est indésirable et enlever la résine photosensible. Les contacts ohmiques définis peuvent ensuite être soumis à une ou plusieurs étapes d'alliage, par exemple à une étape de recuit thermique rapide pendant une durée d'une minute dans une atmosphère réduite ou inerte, comme par exemple de l'hydrogène ou du gaz de formage ou de l'azote gazeux, à une température par exemple comprise entre 800°C et 900°C.
Selon des exemples de modes de réalisation, le procédé comprend en outre les étapes consistant à :
  • graver l'empilement de couches semi-conductrices III-N épitaxiales dans une ou plusieurs régions ;
  • dans la ou les régions, former un ou plusieurs évidements s'étendant à travers la couche superficielle supérieure au moins en partie jusque dans le substrat cible, dans lequel le ou les évidements ne sont pas positionnés entre la région de grille et la région de source ou entre la région de grille et la région de drain, pour ainsi définir une ou plusieurs régions d'isolation électrique ;
  • fournir une couche diélectrique dans un ou plusieurs des évidements ; et
  • former un contact dans la ou les régions d'isolation électrique sur le dessus de la couche diélectrique, pour ainsi former une ou plusieurs isolations électriques.
Le ou les évidements s'étendant à travers la couche superficielle supérieure au moins en partie jusque dans le substrat cible peuvent par exemple s'étendre à travers le tampon III-N et au moins en partie à travers le substrat cible. À titre d'exemple, cela permet la combinaison entre un substrat cible SOI et la gravure en tranchée profonde des isolations électriques décrites ci-dessus afin de créer des îlots isolés électriquement avec une polarisation variable du substrat.
Selon des exemples de modes de réalisation, le procédé comprend en outre les étapes consistant à fournir un empilement de passivation sur le dessus de la deuxième couche III-N active.
La fourniture de l'empilement de passivation sur le dessus dudit empilement de couches semi-conductrices III-N épitaxiales correspond à la croissance épitaxiale de l'empilement de passivation sur le dessus de l'empilement de couches semi-conductrices III-N épitaxiales.
L'empilement de passivation est par exemple formé in-situ avec la formation de l'empilement de couches semi-conductrices III-N épitaxiales. L'empilement de passivation est par exemple formé sur le dessus de la deuxième couche III-N active. Ainsi, un empilement de passivation entièrement cristallin est formé par croissance épitaxiale sur le dessus de l'empilement de couches semi-conductrices III-N épitaxiales. En variante, un empilement de passivation partiellement cristallin est formé par croissance épitaxiale sur le dessus de l'empilement de couches semi-conductrices III-N épitaxiales. L'empilement de passivation peut également être formé par dépôt ex-situ à l'aide d'outils d'épitaxie tels que le dépôt de couche atomique, également appelé ALD, le dépôt chimique en phase vapeur, également appelé CVD, ou le dépôt physique en phase vapeur, également appelé PVD. En variante, l'empilement de passivation peut être formé par dépôt in-situ dans une chambre MOCVD ou MBE. En variante, l'empilement de passivation peut être formé par dépôt d'un film amorphe du même matériau et recristallisation de celui-ci par recuit thermique. L'empilement de passivation sur le dessus de la deuxième couche III-N active comprend par exemple du nitrure de silicium. En variante, l'empilement de passivation sur le dessus de la deuxième couche III-N active comprend par exemple du nitrure de gallium. En variante, l'empilement de passivation sur le dessus de la deuxième couche III-N active comprend du nitrure de gallium et du nitrure de silicium.
Un empilement de passivation est formé entre l'empilement de couches semi-conductrices III-N épitaxiales et, par exemple, une grille d'un transistor. L'empilement de passivation peut être formé uniquement sous la grille et peut en outre servir de diélectrique de grille. En variante, l'empilement de passivation peut être formé sur le dessus de l'empilement de couches semi-conductrices III-N épitaxiales et peut recouvrir entièrement l'empilement de couches semi-conductrices III-N épitaxiales. En variante, l'empilement de passivation peut être formé sur le dessus de l'empilement de couches semi-conductrices III-N épitaxiales et recouvrir partiellement la surface de l'empilement de couches semi-conductrices III-N épitaxiales, et peut par exemple être formé dans la zone dépourvue de grille entre la source et le drain d'un transistor à haute mobilité électronique, où il sert de passivation et empêche l'appauvrissement du 2DEG sous-jacent.
Selon des exemples de modes de réalisation, l'empilement de passivation comprend en outre une couche d'oxyde et/ou du nitrure de silicium.
Ainsi, l'empilement de passivation comprend du nitrure de silicium et/ou une couche d'oxyde qui agit comme une couche de passivation. La couche d'oxyde présente une interface électriquement propre avec la deuxième couche III-N active, une constante diélectrique élevée pour rendre maximal le couplage électrostatique entre les contacts électriques formés sur la structure semi-conductrice et le 2DEG, cela conduisant par exemple à une augmentation de la transconductance des transistors à haute mobilité électronique fabriqués à l'aide de la structure semi-conductrice, et à une épaisseur suffisante pour éviter un claquage diélectrique et des fuites par effet tunnel quantique.
L'empilement de passivation comprend par exemple du SiN à haute densité, déposé in-situ dans un réacteur MOCVD. Le SiN peut être stoechiométrique ou non stoechiométrique. Il a été démontré expérimentalement par la demanderesse, par exemple, qu'une structure HEMT recouverte de SiN in-situ n'est pas affectée par les étapes de traitement, même celles qui ont un bilan de température élevé. En variante, l'empilement de passivation comprend par exemple de l'AlSiN. Le dopage Al permet d'augmenter la bande interdite du matériau diélectrique. En variante, la couche diélectrique donneuse d'électrons comprend un ou plusieurs de Si, Al, O et N. L'empilement de passivation présente par exemple une épaisseur de 1 à 500 nm, préférablement de 30 à 400 nm, plus préférablement de 50 à 300 nm, par exemple de 100 à 200 nm. Le SiN in-situ peut être épaissi extérieurement par du SiN ou du SiOx par PECVD ou LPCVD, par exemple pour des épaisseurs supérieures à 500 nm, avant que tout autre traitement n'ait lieu. Un empilement de passivation mince permet la formation de contacts ohmiques de faible résistance. De plus, l'empilement de passivation comprend par exemple du Si qui peut diffuser dans l'AlGaN où il agit comme un donneur. L'introduction d'un type de donneur dans la couche d'AlGaN facilite la formation de contacts ohmiques, réduisant ainsi la résistance de contact. L'empilement de passivation est formé à une température comprise entre 700°C et 1300°C, entre 700°C et 1250°C, entre 700°C et 1100°C. Il faut comprendre qu'on entend par SiN un composé constitué de Si et de N. Le SiN peut inclure le Si3N4, mais d'autres formules sont également incluses, comme par exemple, mais sans s'y limiter, la formule SixNy, dans des rapports stoechiométriques ou non stoechiométriques différents. Dans la formule SixNy, x et y peuvent être définis comme des nombres réels, avec 0<x≤100 et 0<y≤100. Lorsque l'empilement de couches semi-conductrices III-N épitaxiales est amené à croître, du NH3est maintenu en circulation dans la chambre réactionnelle et la conduite de SiH4est ouverte, cela permettant la croissance du SiN à haute température. Après la croissance du SiN, le flux de SiH4est interrompu et la structure est refroidie à température ambiante tout en maintenant le flux de NH3, pour éviter la désorption de la couche supérieure.
Selon des exemples de modes de réalisation, l'empilement de passivation est formé par croissance épitaxiale sur le dessus de la deuxième couche III-N active.
De manière avantageuse, on conserve la cristallinité du SiN amené à croître in-situ en le dopant ou en ajoutant une espèce telle que l'Al ou le B. Lorsqu'il est amené à croître sur le dessus de la deuxième couche III-N active, le SiN in-situ se déforme pour s'adapter à la contrainte résultant du désaccord de réseau entre les matériaux. Il est bien connu qu'un désaccord de réseau important est un élément déclencheur qui ramène le mode de croissance épitaxial d'un mode de croissance couche par couche de Franck-Van der Merwe bidimensionnel à un mode de croissance de Volker-Weber tridimensionnel, qui est quant à lui plus susceptible de se transformer en un mode de croissance amorphe. Un atome plus petit que Si peut donc être incorporé dans le SiN, par exemple Al ou B, pour réduire la constante de réseau du SiN en phase bêta et mieux l'adapter à la constante de réseau de la deuxième couche III-N active. Un avantage supplémentaire de l'inclusion d'Al dans le réseau de SiN est une meilleure résistance à la gravure à sec dans les plasmas à base de fluor, en raison de l'interaction entre Al et F qui donne de l’AlF hautement non volatile. L'empilement de passivation est entièrement cristallin. En variante, l'empilement de passivation est partiellement cristallin et comprend au moins quelques monocouches cristallines.
Selon des exemples de modes de réalisation, l'empilement de passivation est enlevé par gravure respectivement dans une région de source et une région de drain.
Ainsi, des ouvertures sont définies dans les couches diélectriques donneuses d'électrons pour dégager respectivement une région de source et une région de drain dans lesquelles les bornes des dispositifs doivent être formées. À titre d'exemple, une étape de photolithographie peut être réalisée et les couches diélectriques donneuses d'électrons peuvent être gravées respectivement dans une région de source et dans une région de drain. À titre d'exemple, l'empilement de passivation peut être enlevé par gravure humide dans du HF ou du HF tamponné ou par gravure à sec dans un outil à plasma RIE ou ICP selon une chimie du fluor.
Les gravures à sec et humides de l'empilement de passivation dans une chimie du fluor s'arrêteront à la deuxième couche III-N active qui agit comme un arrêt de gravure à très haute sélectivité. À titre d'exemple, la gravure des couches diélectriques donneuses d'électrons est réalisée dans un système de gravure à sec sur la base de la chimie du fluor, comme par exemple dans un système de plasma à couplage inductif utilisant du SF6ou du CF4comme gaz de gravure et des puissances de gravure RF, ou de "platine", et ICP, ou de " bobine ", de 10 W à 150 W respectivement. Cela permet d'enlever complètement l'empilement de passivation restant sans enlever la deuxième couche III-N active ou l'une quelconque des couches situées en dessous. En variante, la deuxième couche III-N active est partiellement gravée par gravure humide, par exemple dans une solution alcaline ou dans un révélateur de résine, pour ainsi permettre de former des contacts ohmiques respectifs dans une région de source et dans une région de drain, en partie dans la couche active.
Selon un deuxième aspect de la présente invention, il est fourni un transistor à haute mobilité électronique comprenant :
  • un substrat cible ;
  • une couche superficielle supérieure sur le dessus du substrat cible ; dans lequel l’épaisseur de la couche superficielle supérieure est inférieure à 200 nm ;
  • un empilement de couches semi-conductrices III-N épitaxiales sur le dessus de la couche superficielle supérieure, dans lequel l'empilement de couches semi-conductrices III-N épitaxiales comprend :
    • une première couche III-N active ;
    • une deuxième couche III-N active sur le dessus de la première couche III-N active ;
avec un gaz d'Electrons bidimensionnel entre la première couche III-N active et la deuxième couche III-N active ;
  • un contact de grille en contact avec la deuxième couche III-N active dans une région de grille ; et
  • un contact galvanique de substrat en contact avec le substrat cible.
Le transistor à haute mobilité électronique selon la présente invention peut être formé sur n'importe quel substrat, par exemple même sur des substrats étrangers. Le transistor à haute mobilité électronique selon la présente invention est formé à partir d'un empilement de couches semi-conductrices III-N épitaxiales amenées à croître sur le dessus d'une couche superficielle collée, c'est-à-dire transférée, par smart-cut, par exemple sur un substrat de silicium, comme par exemple un substrat de silicium à haute résistivité, ou un substrat de SiC, comme par exemple un substrat de SiC semi-isolant, ou un substrat de Silicium sur Isolant, ou un substrat de germanium, ou un substrat de germanium-sur-isolant, ou un substrat de saphir, etc. En outre, le film donneur est collé à la tranche donneuse sans avoir à fournir une couche tampon sur la tranche cible entre le substrat et le transistor à haute mobilité électronique avant le collage. En d'autres termes, une couche tampon ne doit pas être amenée à croître sur le substrat cible avant de coller le film donneur sur le substrat cible. Les transistors à haute mobilité électronique selon la présente invention sont donc moins sujets à des effets de piégeage que les transistors à haute mobilité électronique de l'art antérieur qui sont par exemple amenés à croître sur des substrats de SiC semi-isolants ou sur des substrats de Si à haute résistivité.
Un autre avantage du transistor à haute mobilité électronique selon la présente invention est son impédance thermique améliorée. Grâce à l'absence de couches tampons entre l'empilement de couches semi-conductrices III-N épitaxiales et le substrat cible, grâce à l'épaisseur de la première couche III-N donneuse transférée formant la couche superficielle supérieure qui est maintenue aussi mince que possible, et grâce à l'épaisseur limitée de la totalité de l'empilement de couches formé sur le substrat cible, une faible résistivité thermique peut être obtenue pour le transistor à haute mobilité électronique. En d'autres termes, l'impédance thermique est moindre entre le puits thermique à la base du substrat cible et le dispositif actif, comme par exemple le transistor à haute mobilité électronique fabriqué selon la présente invention. L'épaisseur de la couche superficielle supérieure est maintenue aussi faible que possible, et cette couche présente une épaisseur maximale de 200 nm, préférablement inférieure à 100 nm, préférablement inférieure à 50 nm.
Un avantage supplémentaire du transistor à haute mobilité électronique selon la présente invention est que l'empilement de couches minces formé sur le dessus du substrat cible permet d'utiliser le substrat en tant que quatrième borne du transistor à haute mobilité électronique. Ainsi, le contact galvanique de substrat en contact avec le substrat cible peut en effet être utilisé pour imposer une polarisation de tension du côté inférieur du substrat cible par rapport au contact de source du transistor à haute mobilité électronique. Grâce à la faible épaisseur des couches entre la face inférieure du substrat cible et le 2DEG, ce contact galvanique de substrat peut quant à lui être utilisé pour commander ou modifier certaines propriétés ou certains paramètres du transistor à haute mobilité électronique, comme par exemple la tension de seuil et/ou la fuite à l'état non passant du transistor à haute mobilité électronique. Le contact galvanique de substrat peut également être utilisé, par exemple, pour moduler l'état de charge du tampon ou des pièges massifs présents dans le substrat cible, minimisant ou éliminant ainsi les effets de piégeage du transistor à haute mobilité électronique, et réduisant ainsi les effets de mémoire dans le transistor à haute mobilité électronique. Le contact galvanique de substrat peut être formé sur la face inférieure du substrat cible et sensiblement en dessous d'une région de grille du transistor à haute mobilité électronique fabriqué sur la tranche cible après collage et croissance épitaxiale de l'empilement de couches semi-conductrices III-N épitaxiales. En variante, le contact galvanique de substrat peut être formé sur la face inférieure du substrat cible et sensiblement en dessous du transistor à haute mobilité électronique fabriqué sur la tranche cible après collage et croissance épitaxiale de l'empilement de couches semi-conductrices III-N épitaxiales.
Selon des exemples de modes de réalisation, le HEMT comprend en outre un empilement de couches diélectriques formé entre le substrat cible et la couche superficielle supérieure ; et l’épaisseur de l'empilement de couches diélectriques est égale ou inférieure à 60 nm.
Selon des exemples de modes de réalisation, le HEMT comprend en outre une deuxième couche épitaxiale III-N donneuse formée entre l'empilement de couches diélectriques et la couche superficielle supérieure ; et l’épaisseur de la deuxième couche épitaxiale III-N donneuse est égale ou inférieure à 10 nm.
Certains exemples de modes de réalisation vont maintenant être décrits en référence aux dessins annexés. Les dessins représentent pour plus de clarté des coupes transversales de tranches et de transistors à haute mobilité électronique selon la présente invention. Il est clair que les tranches et les transistors à haute mobilité électronique représentés dans les dessins annexés peuvent présenter une forme quelconque et s'étendre dans une direction quelconque, suivant la direction longitudinale 3 et/ou la direction transversale 4, et/ou une troisième direction 5 transversale à la direction longitudinale 3 et transversale à la direction transversale 4. Les directions ci-dessus ne sont pas reproduites sur tous les dessins annexés afin de préserver la simplicité des dessins.
Les figures , , , , , , , , et représentent schématiquement un exemple de mode de réalisation des étapes du procédé de fabrication d'un transistor à haute mobilité électronique selon la présente invention, la représentant schématiquement un exemple de mode de réalisation d'un transistor à haute mobilité électronique selon la présente invention.
La figure , illustre schématiquement un exemple de mode de réalisation d'une tranche cible selon la présente invention.
La figure représente schématiquement un exemple de mode de réalisation d'une tranche donneuse selon la présente invention.
La figure représente schématiquement un exemple de mode de réalisation d'une tranche cible selon la présente invention après collage de la tranche donneuse selon la présente invention et représentée sur la figure .
La figure illustre schématiquement un exemple de mode de réalisation d'une tranche cible selon la présente invention après collage.
La figure illustre schématiquement un exemple de mode de réalisation d'une tranche donneuse selon la présente invention.
La figure illustre schématiquement un exemple de mode de réalisation d'une tranche donneuse selon la présente invention.
La figure illustre schématiquement un exemple de mode de réalisation d'une tranche donneuse selon la présente invention.
Les figures , , , , , , et illustrent schématiquement un exemple de mode de réalisation des étapes du procédé de fabrication d'un transistor à haute mobilité électronique à partir d'une tranche donneuse selon la présente invention.
La figure illustre schématiquement un exemple de mode de réalisation d'un transistor à haute mobilité électronique selon la présente invention, avec un contact de source et un contact de drain.
La figure illustre schématiquement un exemple de mode de réalisation d'un transistor à haute mobilité électronique selon la présente invention, avec des isolations électriques.
Description détaillée de modes de réalisation
Les figures 1A à 1J illustrent schématiquement un exemple de mode de réalisation des étapes du procédé de fabrication d'un transistor à haute mobilité électronique 1 selon la présente invention. Une tranche donneuse 20 est fournie, comme représenté sur la . La tranche donneuse 20 comprend un substrat sacrificiel 200. Sur le dessus du substrat sacrificiel 200 est formé un film donneur 21. Le film donneur 21 comprend une première couche III-N donneuse 201. La première couche III-N donneuse 201 est par exemple formée par croissance épitaxiale sur le dessus du substrat sacrificiel 200. Il est également fourni une tranche cible 10 comprenant un substrat cible 100, comme illustré sur la . Sur la , la tranche donneuse 20 est retournée par rapport à son orientation initiale et par rapport à la tranche cible 10. La tranche donneuse 20 retournée est ensuite abaissée vers la tranche cible 10, comme le montre la . La représente le film donneur 201 collé à la tranche cible 10. La tranche donneuse 20 et la tranche cible 10 sont séparées l'une de l'autre au moyen de la technologie smart-cut le long du plan 40 représenté sur la . La tranche donneuse 20 et la tranche cible 10 sont séparées par division de la première couche III-N donneuse 201 au niveau du plan 40, pour ainsi former sur la tranche cible 10 une couche superficielle supérieure 221 comprenant au moins en partie la première couche III-N donneuse 201 collée sur la tranche cible 10, et former également sur la tranche donneuse 20 une couche superficielle donneuse 222 comprenant au moins en partie la première couche III-N donneuse 201 formée par croissance épitaxiale sur la tranche donneuse 20, comme illustré sur la . L'épaisseur de la couche superficielle supérieure 221 est égale ou inférieure à 200 nm. De plus, la somme de l'épaisseur de la couche superficielle supérieure 221 et de l'épaisseur de la couche superficielle donneuse 222 correspond sensiblement à l'épaisseur de la première couche III-N donneuse 201 formée par croissance épitaxiale sur la tranche donneuse 20. Selon une variante de réalisation, la tranche donneuse 20 et la tranche cible 10 sont séparées à l'interface entre la première couche III-N donneuse 201 et le substrat sacrificiel 200, pour ainsi former sur la tranche cible 10 une couche superficielle supérieure 221 comprenant la première couche III-N donneuse 201 collée sur la tranche cible 10. Dans cette variante de réalisation, l'épaisseur de la couche superficielle supérieure 221 est égale ou inférieure à 200 nm, et correspond sensiblement à l'épaisseur de la première couche III-N donneuse 201 formée par croissance épitaxiale sur la tranche donneuse 20. Le procédé selon la présente invention permet donc d'obtenir la structure semi-conductrice illustrée sur la , avec une couche superficielle supérieure 221 formée sur le substrat cible 100 de la tranche cible 10. La représente l'étape de procédé suivante consistant à former par croissance épitaxiale un empilement 300 de couches semi-conductrices III-N épitaxiales sur le dessus de la couche superficielle supérieure 221, l'empilement 300 de couches semi-conductrices III-N épitaxiales comprenant une première couche III-N active 31 et une deuxième couche III-N active 32, avec un gaz d'Electrons bidimensionnel 33 entre la première couche III-N active 31 et la deuxième couche III-N active 32. Comme représenté sur la , le procédé comprend en outre les étapes consistant à former un contact de grille en contact avec la deuxième couche III-N active 32 dans une région de grille 401 et à former un contact galvanique de substrat 42 en contact avec la face arrière du substrat cible 100 suivant direction transversale 4. Un transistor à haute mobilité électronique 1 a été fabriqué.
La représente schématiquement un exemple de mode de réalisation d'une tranche cible 10 selon la présente invention. Les composants dont les références numériques sont identiques à celles des figures 1A à 1J remplissent la même fonction. La fourniture de la tranche cible 10 peut en outre comprendre la formation d'une couche diélectrique cible 101 sur le dessus du substrat cible 10. L'épaisseur de la couche diélectrique cible 101 est égale ou inférieure à 50 nm. Grâce à cette tranche cible 10, le film donneur 201 de la tranche donneuse 20 est collé à la couche diélectrique cible 101 de la tranche cible 10.
La illustre schématiquement un exemple de mode de réalisation d'une tranche donneuse 20 selon la présente invention. Les composants dont les références numériques sont identiques à celles des figures 1A à 1J ou de la remplissent la même fonction. La formation du film donneur 201 consiste en outre à former une couche diélectrique donneuse 202 sur le dessus de la première couche III-N donneuse 201. L'épaisseur de la couche diélectrique donneuse 202 est égale ou inférieure à 10 nm. La tranche donneuse 20 de la est ensuite retournée avant d'être collée à une tranche cible 10. La illustre schématiquement un exemple de mode de réalisation d'une tranche cible 10 selon la présente invention après collage de la tranche donneuse 20 selon la présente invention et illustrée sur la , à la tranche cible 10 de la . La représente un substrat cible 100 sur lequel sont collées la couche diélectrique donneuse 202 et la couche superficielle supérieure 221. La couche superficielle supérieure 221 est formée après division de la première couche III-N donneuse 201 pour séparer la tranche donneuse 20 de la tranche cible 10. Selon une variante de réalisation, la tranche donneuse 20 selon la présente invention et illustrée sur la pourrait être collée à la tranche cible 10 de la .
La illustre schématiquement un exemple de mode de réalisation d'une tranche cible selon la présente invention après collage. Les composants dont les références numériques sont identiques à celles des figures 1A à 1J ou de la ou de la ou de la remplissent la même fonction. La formation d'un film donneur comprend en outre la formation d'une couche diélectrique donneuse 202 sur le dessus de la première couche III-N donneuse d'une tranche donneuse. L'épaisseur de la couche diélectrique donneuse 202 est égale ou inférieure à 10 nm. La tranche donneuse est ensuite retournée avant d'être collée à une tranche cible comprenant un substrat cible 100 sur lequel une couche diélectrique cible 101 est formée. L'épaisseur de la couche diélectrique cible 101 est égale ou inférieure à 50 nm. La illustre schématiquement la tranche cible après collage de la tranche donneuse à la tranche cible. La couche diélectrique donneuse 202 et la couche superficielle supérieure 221 sont collées à la couche diélectrique cible 101, pour ainsi former un empilement de couches diélectriques 22 comprenant la couche diélectrique cible 101 et la couche diélectrique donneuse 202. L'épaisseur de l'empilement de couches diélectriques 22 est égale ou inférieure à 60 nm. La couche superficielle supérieure 221 est formée après division de la première couche III-N donneuse 201 pour séparer la tranche donneuse de la tranche cible.
La illustre schématiquement un exemple de mode de réalisation d'une tranche donneuse 20 selon la présente invention. Les composants dont les références numériques sont identiques à celles des à 1J ou de la ou de la ou de la ou de la remplissent la même fonction. La tranche cible 20 comprend un substrat sacrificiel 200 sur lequel est formé un film donneur 21. Le film donneur 21 comprend une première couche III-N donneuse 201 et une couche diélectrique donneuse 202 sur le dessus de la première couche III-N donneuse 201. L'épaisseur de la couche diélectrique donneuse 202 est égale ou inférieure à 10 nm. Le film donneur 21 comprend en outre une deuxième couche épitaxiale donneuse 203 prévue entre la première couche III-N donneuse 201 et la couche diélectrique donneuse 202. La deuxième couche épitaxiale donneuse 203 est formée par croissance épitaxiale entre la première couche III-N donneuse 201 et la couche diélectrique donneuse 202. À titre d'exemple, la deuxième couche épitaxiale donneuse 203 est formée par croissance épitaxiale en tant que couche à polarité N entre la première couche III-N donneuse 201 et la couche diélectrique donneuse 202. L'épaisseur de la deuxième couche épitaxiale donneuse 203 est égale ou inférieure à 10 nm.
La illustre schématiquement un exemple de mode de réalisation d'une tranche donneuse 20 selon la présente invention. Les composants dont les références numériques sont identiques à celles des figures 1A à 1J ou de la ou de la ou de la ou de la ou de la remplissent la même fonction. La tranche donneuse 20 de la comprend un substrat sacrificiel 200. Un film donneur 21 est formé sur le dessus du substrat sacrificiel 200 de la tranche donneuse 20. La formation du film donneur 21 consiste à former par croissance épitaxiale la première couche III-N donneuse 201, et la croissance épitaxiale de la première couche III-N donneuse 201 correspond à la croissance épitaxiale d'une première section 211 et d'une deuxième section 212 de la première couche III-N donneuse 201 par exemple sur le dessus du substrat sacrificiel 200 et à la croissance épitaxiale d'une troisième couche épitaxiale III-N donneuse 205 entre la première section 211 et la deuxième section 212 de la première couche III-N donneuse 201. La tranche donneuse 20 et la tranche cible sont ensuite séparées par division de la première section 211 de la première couche III-N donneuse 201 et de la troisième couche épitaxiale III-N donneuse 205 qui agit comme un arrêt de gravure sur la deuxième section 212 de la première couche III-N donneuse 201, pour ainsi former la couche superficielle supérieure sur le dessus de la tranche cible, la couche superficielle supérieure comprenant la deuxième section 212 de la première couche III-N donneuse 201 après enlèvement de la troisième couche épitaxiale III-N donneuse 205. La troisième couche épitaxiale III-N donneuse 205 comprend par exemple de l'AlN.
La illustre schématiquement un exemple de mode de réalisation d'une tranche donneuse 20 selon la présente invention. Les composants dont les références numériques sont identiques à celles des figures 1A à 1J ou de la ou de la ou de la ou de la ou de la ou de la remplissent la même fonction. La tranche donneuse 20 comprend un substrat sacrificiel 200 sur lequel est prévu un tampon III-N 204. En d'autres termes, le tampon III-N 204 est formé entre le substrat sacrificiel 200 et le film donneur 21 de la tranche donneuse 20. Le film donneur 21 comprend par exemple une première couche III-N donneuse 201. Selon une variante de réalisation, le film donneur 21 comprend par exemple une première couche III-N donneuse 201 et une couche diélectrique donneuse 202. Selon une autre variante de réalisation, le film donneur 21 comprend par exemple une première couche III-N donneuse 201, une couche diélectrique donneuse 202 et une deuxième couche épitaxiale donneuse 203 prévue entre la première couche III-N donneuse 201 et la couche diélectrique donneuse 202.
Les figures 8A à 8H illustrent schématiquement un exemple de mode de réalisation des étapes du procédé de fabrication d'un transistor à haute mobilité électronique à partir d'une tranche donneuse 20 selon la présente invention. Les composants dont les références numériques sont identiques à celles des figures 1A à 1J ou de la ou de la ou de la ou de la ou de la ou de la ou de la remplissent la même fonction. Une tranche temporaire 30 est fournie, comme représenté sur la . Dans cet exemple de mode de réalisation, la tranche temporaire 30 comprend un substrat sacrificiel temporaire 400. Une première couche III-N donneuse temporaire 401 est formée par croissance épitaxiale sur le dessus du substrat sacrificiel temporaire 400, comme représenté sur la . Une tranche donneuse 20 est fournie, la tranche donneuse 20 comprenant par exemple un substrat sacrificiel 200. Selon une variante de réalisation, la tranche donneuse 20 comprend par exemple un substrat sacrificiel 200 et comprend en outre une couche diélectrique sur le dessus de la couche sacrificielle, l’épaisseur de la couche diélectrique étant égale ou inférieure à 50 nm et la couche diélectrique facilitant le collage. La première couche III-N donneuse temporaire 401 est retournée par rapport à la tranche donneuse 20 et par rapport à son orientation d'origine, comme représenté sur la . La première couche III-N donneuse temporaire 401 est collée à la tranche donneuse 20, par exemple directement sur le substrat sacrificiel 200, comme illustré sur la , ou en variante sur la couche diélectrique formée sur le substrat sacrificiel 200. La tranche temporaire 30 et la tranche donneuse 20 sont séparées par division de la première couche III-N donneuse temporaire 401 au niveau du plan 410, pour ainsi former sur la tranche donneuse 20 la première couche III-N donneuse 201 comprenant au moins en partie la première couche III-N donneuse temporaire 401 collée à la tranche donneuse 20. Selon une autre variante de réalisation, la tranche temporaire 30 correspond à une première couche III-N donneuse temporaire 401 amenée à croître, par exemple, sous la forme d'une couche III-N massive à polarité Ga. La première couche III-N donneuse temporaire 401 est ensuite collée à la tranche donneuse 20. À titre d'exemple, une ou plusieurs tranches temporaires 30 sont collées à la tranche donneuse 20, le diamètre de la tranche donneuse 20 étant supérieur au diamètre des tranches temporaires 30. La tranche donneuse 20 comprend par exemple un substrat sacrificiel 200. Selon une variante de réalisation, la tranche donneuse 20 comprend par exemple un substrat sacrificiel 200 et comprend en outre une couche diélectrique sur le dessus de la couche sacrificielle, l’épaisseur de la couche diélectrique étant égale ou inférieure à 50 nm et la couche diélectrique facilitant le collage. La première couche III-N donneuse temporaire 401 est retournée par rapport à la tranche donneuse 20 et par rapport à son orientation d'origine, comme représenté sur la . La première couche III-N donneuse temporaire 401 est collée à la tranche donneuse 20, par exemple directement sur le substrat sacrificiel 200, comme illustré sur la , ou en variante sur la couche diélectrique formée sur le substrat sacrificiel 200. La tranche temporaire 30 et la tranche donneuse 20 sont séparées par division de la première couche III-N donneuse temporaire 401 au niveau du plan 410, pour ainsi former sur la tranche donneuse 20 la première couche III-N donneuse 201 comprenant au moins en partie la première couche III-N donneuse temporaire 401 collée sur la tranche donneuse 20. Le film donneur 21 comprenant la première couche III-N donneuse 201 est ensuite collé à une tranche cible, par exemple la tranche cible de la , et les étapes du procédé telles qu'illustrées sur les figures 1C à 1J sont appliquées en utilisant la tranche donneuse 20 et la tranche cible.
La illustre schématiquement un exemple de mode de réalisation d'un transistor 1 à haute mobilité électronique selon la présente invention, avec un contact de source 43 et un contact de drain 44. Les composants dont les références numériques sont identiques à celles des figures 1A à 1J ou de la ou de la ou de la ou de la ou de la ou de la ou de la remplissent la même fonction. Le procédé illustré sur les figures 1A à 1J comprend en outre les étapes consistant à former un contact de source 43 en contact avec la deuxième couche III-N active 32 dans une région de source 403 et à former un contact de drain 44 en contact avec la deuxième couche III-N active 32 dans une région de drain 404.
La illustre schématiquement un exemple de mode de réalisation d'un transistor 1 à haute mobilité électronique selon la présente invention, avec des isolations électriques. Les composants dont les références numériques sont identiques à celles des figures 1A à 1J ou de la ou de la ou de la ou de la ou de la ou de la ou de la remplissent la même fonction. Le procédé illustré sur les figures 1A à 1J comprend en outre les étapes consistant à former un contact de source 43 en contact avec la deuxième couche III-N active 32 dans une région de source 403 et à former un contact de drain 44 en contact avec la deuxième couche III-N active 32 dans une région de drain 404 pour le transistor à haute mobilité électronique 1 fabriqué par le procédé selon la présente invention. Le procédé comprend en outre l'étape consistant à graver l'empilement de couches semi-conductrices III-N épitaxiales 300 dans une ou plusieurs régions d'isolation électrique. Le procédé comprend en outre l'étape consistant à former un ou plusieurs évidements 500 s'étendant à travers la couche superficielle supérieure 221 au moins en partie jusque dans le substrat cible 100, le ou les évidements 500 n’étant pas positionnés entre la région de grille 401 et la région de source 403 ou entre la région de grille 401 et la région de drain 404, pour ainsi définir une ou plusieurs régions d'isolation électrique. Le procédé comprend en outre l'étape consistant à fournir une couche diélectrique 501 le long des parois latérales 505 ; 506 d'un ou plusieurs des évidements 500. Le procédé comprend en outre l'étape consistant à former un contact 502 dans la ou les régions d'isolation électrique de manière à ce que le contact 502 soit en contact direct avec la tranche cible 100 au fond 504 de chacun des évidements 500 suivant la direction transversale 4 et de manière à ce que le contact 502 soit en contact avec la couche diélectrique 501 le long des parois latérales 505 ; 506 de chacun des évidements 500, pour ainsi former une ou plusieurs isolations électriques.
Bien que la présente invention ait été illustrée en référence à des modes de réalisation spécifiques, il apparaîtra aux spécialistes de la technique que l'invention n'est pas limitée aux détails des modes de réalisation présentés à titre d’illustration qui précèdent, et que la présente invention peut être mise en œuvre avec diverses transformations et modifications sans s'écarter de son cadre. Les présents modes de réalisation doivent donc être considérés à tous égards comme présentés à titre non limitatif d’illustration, la portée de l'invention étant indiquée par les revendications annexées plutôt que par la description qui précède, et toutes les modifications qui entrent dans le cadre des revendications sont donc destinées à y être incorporées.
Le lecteur de la présente demande de brevet comprendra en outre que les mots "comprenant" ou "comprennent" n'excluent pas d'autres éléments ou étapes, que les mots "un" ou "une" n'excluent pas une pluralité, et qu'un seul élément, tel qu'un système informatique, un processeur ou une autre unité intégrée, peut remplir les fonctions de plusieurs moyens cités dans les revendications. Tous les symboles de référence figurant dans les revendications ne doivent pas être interprétés comme limitant les revendications respectives concernées. Les termes "premier", "deuxième", "troisième", "a", "b", "c", et autres, lorsqu'ils sont utilisés dans la description ou dans les revendications, sont introduits pour distinguer des éléments ou des étapes semblables et ne décrivent pas nécessairement un ordre séquentiel ou chronologique. De même, les termes "haut", "bas", "au-dessus", "en dessous" et autres sont utilisés à des fins descriptives et ne désignent pas nécessairement des positions relatives. Il est entendu que les termes ainsi utilisés sont interchangeables dans les circonstances appropriées et que des modes de réalisation de l'invention peuvent fonctionner conformément à la présente invention suivant d'autres séquences, ou dans des orientations différentes de celles décrites ou illustrées ci-dessus.

Claims (15)

  1. Procédé de fabrication d'un transistor à haute mobilité électronique (1), ledit procédé comprenant les étapes consistant à :
    - fournir une tranche cible (10) comprenant un substrat cible (100) ;
    - fournir une tranche donneuse (20), dans lequel ladite fourniture de ladite tranche donneuse (20) comprend :
    • la fourniture d’un substrat sacrificiel (200) ;
    • la formation d’un film donneur (21) sur le dessus dudit substrat sacrificiel (200) ; dans lequel ledit film donneur (21) comprend une première couche III-N donneuse (201) ;
    - coller ledit film donneur (21) à ladite tranche cible (10) ;
    - séparer ladite tranche donneuse (20) et ladite tranche cible (10) par division de ladite première couche III-N donneuse (201), pour ainsi former sur ladite tranche cible (10) une couche superficielle supérieure (221) comprenant au moins en partie ladite première couche III-N donneuse (201) collée sur ladite tranche cible (10), dans lequel une épaisseur de ladite couche superficielle supérieure (221) est égale ou inférieure à 200 nm ;
    - former par croissance épitaxiale un empilement (300) de couches semi-conductrices III-N épitaxiales sur le dessus de ladite couche superficielle supérieure (221), dans lequel ledit empilement (300) de couches semi-conductrices III-N épitaxiales comprend :
    • une première couche III-N active (31) ;
    • une deuxième couche III-N active (32) sur le dessus de ladite première couche III-N active (31) ;
    avec un gaz d'Electrons bidimensionnel (33) entre ladite première couche III-N active (31) et ladite deuxième couche III-N active (32) ;
    - former un contact de grille (41) en contact avec ladite deuxième couche III-N active (32) dans une région de grille (401) ; et
    - former un contact galvanique de substrat (42) en contact avec ledit substrat cible (100).
  2. Procédé selon la revendication 1, dans lequel ladite fourniture de ladite tranche cible (10) comprend en outre la fourniture d’une couche diélectrique cible (101) sur le dessus dudit substrat cible (100), dans lequel une épaisseur de ladite couche diélectrique cible (101) est égale ou inférieure à 50 nm.
  3. Procédé selon l'une quelconque des revendications précédentes, dans lequel ladite formation dudit film donneur (21) comprend en outre la formation d’une couche diélectrique donneuse (202) sur le dessus de ladite première couche III-N donneuse (201), dans lequel l'épaisseur de ladite couche diélectrique donneuse (202) est égale ou inférieure à 10 nm.
  4. Procédé selon les revendications 2 et 3, dans lequel ledit collage dudit film donneur (21) sur ladite tranche cible (10) correspond au collage de ladite couche diélectrique donneuse (202) sur ladite couche diélectrique cible (101), pour ainsi former un empilement de couches diélectriques (22) comprenant ladite couche diélectrique cible (101) et ladite couche diélectrique donneuse (202).
  5. Procédé selon la revendication 3 ou 4, dans lequel la formation dudit film donneur (21) comprend en outre la fourniture d’une deuxième couche épitaxiale III-N donneuse (203) entre ladite première couche III-N donneuse (201) et ladite couche diélectrique donneuse (202) ; et dans lequel l'épaisseur de ladite deuxième couche épitaxiale III-N donneuse (203) est égale ou inférieure à 10 nm.
  6. Procédé selon la revendication 5, dans lequel ladite fourniture de ladite deuxième couche épitaxiale III-N donneuse (203) correspond à la formation, sur ladite tranche donneuse (20) et entre ladite première couche III-N donneuse (201) et ladite couche diélectrique donneuse (202), d'une deuxième couche épitaxiale III-N donneuse (203) formée par croissance épitaxiale en tant que couche à polarité N.
  7. Procédé selon l'une quelconque des revendications précédentes, dans lequel ladite formation dudit film donneur (21) comprend la formation par croissance épitaxiale de ladite première couche III-N donneuse (201), et dans lequel ladite croissance épitaxiale de ladite première couche III-N donneuse (201) correspond à la croissance épitaxiale d'une première section (211) et d'une deuxième section (212) de ladite première couche III-N donneuse (201) et à la croissance épitaxiale d'une troisième couche épitaxiale III-N donneuse (205) entre ladite première section (211) et ladite deuxième section (212) de ladite première couche III-N donneuse (201) ; et dans lequel ladite tranche donneuse (20) et ladite tranche cible (10) sont séparées par division de ladite première section (211) de ladite première couche III-N donneuse (201).
  8. Procédé selon la revendication 7, dans lequel ladite troisième couche épitaxiale III-N donneuse (205) comprend du nitrure d'aluminium.
  9. Procédé selon l'une quelconque des revendications précédentes, dans lequel ladite formation dudit film donneur (21) comprend la formation par croissance épitaxiale de ladite première couche III-N donneuse (201), et dans lequel ladite croissance épitaxiale de ladite première couche III-N donneuse (201) correspond à la croissance épitaxiale de ladite première couche III-N donneuse (201) en tant que couche à polarité N.
  10. Procédé selon l'une quelconque des revendications 1 à 8, dans lequel ladite formation dudit film donneur (21) comprend la fourniture de ladite première couche III-N donneuse (201), et dans lequel le procédé comprend en outre les étapes consistant à :
    • fournir une tranche donneuse temporaire (30) comprenant une première couche III-N donneuse temporaire (401) ;
    • coller ladite première couche III-N donneuse temporaire (401) à ladite tranche donneuse (20) ;
    • séparer ladite tranche temporaire (30) et ladite tranche donneuse (20) par division de ladite première couche III-N donneuse temporaire (401), pour ainsi former sur ladite tranche donneuse (20) ladite première couche III-N donneuse (201) comprenant au moins en partie ladite première couche III-N donneuse temporaire (401) collée sur ladite tranche donneuse (20).
  11. Procédé selon la revendication 10, dans lequel ladite fourniture d'une tranche temporaire (30) correspond à :
    • fournir un substrat sacrificiel temporaire (400) ; et
    • former par croissance épitaxiale ladite première couche III-N donneuse temporaire (401) sur le dessus dudit substrat sacrificiel temporaire (400) ;
    ou dans lequel ladite fourniture d'une tranche temporaire (30) correspond à la croissance de ladite première couche III-N donneuse temporaire (401) en tant que couche III-N massive à polarité Ga et ledit collage de ladite première couche III-N donneuse temporaire (401) à ladite tranche donneuse (20) correspond au pavage dudit substrat sacrificiel (200) avec une ou plusieurs tranches temporaires (30) par collage desdites premières couches III-N donneuses temporaires (401) desdites tranches temporaires (30) à ladite tranche donneuse (20).
  12. Procédé selon l'une quelconque des revendications précédentes, dans lequel ledit procédé comprend en outre les étapes consistant à :
    • former un contact de source (43) en contact avec ladite deuxième couche III-N active (32) dans une région de source (403) ; et
    • former un contact de drain (44) en contact avec ladite deuxième couche III-N active (32) dans une région de drain (404).
  13. Procédé selon la revendication 12, dans lequel ledit procédé comprend en outre les étapes consistant à :
    • graver ledit empilement de couches semi-conductrices III-N épitaxiales (300) dans une ou plusieurs régions ;
    • dans lesdites une ou plusieurs régions, former un ou plusieurs évidements (500) s'étendant à travers ladite couche superficielle supérieure (221) au moins en partie jusque dans ledit substrat cible (100), dans lequel lesdits un ou plusieurs évidements (500) ne sont pas positionnés entre ladite région de grille (401) et ladite région de source (403) ou entre ladite région de grille (401) et ladite région de drain (404), pour ainsi définir une ou plusieurs régions d'isolation électrique ;
    • fournir une couche diélectrique (501) dans un ou plusieurs desdits évidements (500) ; et
    • former un contact (502) dans lesdites une ou plusieurs régions d'isolation électrique sur le dessus de ladite couche diélectrique (501), pour ainsi former une ou plusieurs isolations électriques.
  14. Transistor à haute mobilité électronique (1) comprenant :
    • un substrat cible (100) ;
    • une couche superficielle supérieure (221) sur le dessus dudit substrat cible (100) ; dans lequel une épaisseur de ladite couche superficielle supérieure (221) est inférieure à 200 nm ;
    • un empilement de couches semi-conductrices III-N épitaxiales (300) sur le dessus de ladite couche superficielle supérieure (221), dans lequel ledit empilement de couches semi-conductrices III-N épitaxiales (300) comprend :
      • une première couche III-N active (31) ;
      • une deuxième couche III-N active (32) sur le dessus de ladite première couche III-N active (31) ;
    avec un gaz d'Electrons bidimensionnel (33) entre ladite première couche III-N active (31) et ladite deuxième couche III-N active (32) ;
    • un contact de grille (41) en contact avec ladite deuxième couche III-N active dans une région de grille (401) ; et
    • un contact galvanique de substrat (42) en contact avec ledit substrat cible (100).
  15. Transistor à haute mobilité électronique selon la revendication 14, dans lequel ledit transistor à haute mobilité électronique (1) comprend en outre un empilement de couches diélectriques (22) formé entre ledit substrat cible (100) et ladite couche superficielle supérieure (221) ; et dans lequel une épaisseur dudit empilement de couches diélectriques (22) est égale ou inférieure à 60 nm.
FR2203125A 2022-04-05 2022-04-05 Transistor a haute mobilite electronique et son procede de fabrication Pending FR3134235A1 (fr)

Priority Applications (3)

Application Number Priority Date Filing Date Title
FR2203125A FR3134235A1 (fr) 2022-04-05 2022-04-05 Transistor a haute mobilite electronique et son procede de fabrication
PCT/EP2023/058374 WO2023194211A1 (fr) 2022-04-05 2023-03-30 Transistor à haute mobilité d'électrons et son procédé de fabrication
TW112112675A TW202347520A (zh) 2022-04-05 2023-03-31 高電子遷移率電晶體及製造其之方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR2203125 2022-04-05
FR2203125A FR3134235A1 (fr) 2022-04-05 2022-04-05 Transistor a haute mobilite electronique et son procede de fabrication

Publications (1)

Publication Number Publication Date
FR3134235A1 true FR3134235A1 (fr) 2023-10-06

Family

ID=82594752

Family Applications (1)

Application Number Title Priority Date Filing Date
FR2203125A Pending FR3134235A1 (fr) 2022-04-05 2022-04-05 Transistor a haute mobilite electronique et son procede de fabrication

Country Status (3)

Country Link
FR (1) FR3134235A1 (fr)
TW (1) TW202347520A (fr)
WO (1) WO2023194211A1 (fr)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130242627A1 (en) * 2012-03-13 2013-09-19 International Business Machines Corporation Monolithic high voltage multiplier
US20190096916A1 (en) * 2017-09-28 2019-03-28 International Business Machines Corporation ULTRA-THIN-BODY GaN ON INSULATOR DEVICE

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130242627A1 (en) * 2012-03-13 2013-09-19 International Business Machines Corporation Monolithic high voltage multiplier
US20190096916A1 (en) * 2017-09-28 2019-03-28 International Business Machines Corporation ULTRA-THIN-BODY GaN ON INSULATOR DEVICE

Also Published As

Publication number Publication date
WO2023194211A1 (fr) 2023-10-12
TW202347520A (zh) 2023-12-01

Similar Documents

Publication Publication Date Title
US7851780B2 (en) Semiconductor buffer architecture for III-V devices on silicon substrates
US8617945B2 (en) Stacking fault and twin blocking barrier for integrating III-V on Si
US7504311B2 (en) Structure and method of integrating compound and elemental semiconductors for high-performance CMOS
JP5122130B2 (ja) 格子整合されなかった基板上に応力緩和層構造を形成する方法
US7573059B2 (en) Dislocation-free InSb quantum well structure on Si using novel buffer architecture
EP1837916B1 (fr) Procédé de réalisation d&#39;un transistor à canal comprenant du germanium
US20070278574A1 (en) Compound semiconductor-on-silicon wafer with a thermally soft insulator
JP2006522469A5 (fr)
EP1638149B1 (fr) Procédé de fabrication d&#39;un transistor à effet de champ à grille isolée à canal à hétérostructure
EP1788635B1 (fr) Procédé de réalisation de transistor à double grilles auto-alignées par réduction de motifs de grille
US20060081932A1 (en) Semiconductor channel on insulator structure
EP2963674B1 (fr) Procédé de réalisation d&#39;un dispositif microélectronique
FR3134235A1 (fr) Transistor a haute mobilite electronique et son procede de fabrication
US9337281B2 (en) Planar semiconductor growth on III-V material
FR3035265A1 (fr) Procede de fabrication de transistors soi pour une densite d&#39;integration accrue
WO2015094219A1 (fr) Dispositif hétérogène plan
TWI844049B (zh) 具有包含氮化鋁銦的阻障層的半導體結構及其生長方法
FR3131075A1 (fr) Structure semi-conductrice en nitrure du groupe iii sur silicium sur isolant et son procédé de croissance
TW202310413A (zh) 具有包含氮化鋁銦的阻障層的半導體結構及其生長方法
CN118099078A (zh) 一种半导体器件及其制备方法
FR3111738A1 (fr) Dispositif micro-électronique à substrat isolé, et procédé de fabrication associé
EP2157613A1 (fr) Procédé d&#39;intégration monolithique de RITD pseudomorphique et de transistor à base de matériaux III-V

Legal Events

Date Code Title Description
PLFP Fee payment

Year of fee payment: 2

PLSC Publication of the preliminary search report

Effective date: 20231006

PLFP Fee payment

Year of fee payment: 3