JP2004335837A - 半導体基板の製造方法 - Google Patents
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Abstract
【課題】歪Ｓｉを厚いＳｉＧｅ緩和バッファ層無しでウエハの任意の場所に形成する。
【解決手段】（００１）表面を有するＳｉ基板にドライエッチングによって開口部１０３を作製する。この時、側壁は一組の向かい合う｛１００｝を選択する。その後、開口部側壁にＳｉバッファ層１０４とＳｉＧｅ層１０５を形成する。そして基板を平坦化し、基板表面にＳｉ結晶をエピタキシャルに成長する。これによって、上記ＳｉＧｅ層１０６上には、歪Ｓｉ層１０８が形成できる。
【選択図】 図１ｇ
【解決手段】（００１）表面を有するＳｉ基板にドライエッチングによって開口部１０３を作製する。この時、側壁は一組の向かい合う｛１００｝を選択する。その後、開口部側壁にＳｉバッファ層１０４とＳｉＧｅ層１０５を形成する。そして基板を平坦化し、基板表面にＳｉ結晶をエピタキシャルに成長する。これによって、上記ＳｉＧｅ層１０６上には、歪Ｓｉ層１０８が形成できる。
【選択図】 図１ｇ
Description
【０００１】
【発明の属する技術分野】
本発明は、歪Ｓｉ層を有する半導体基板と、歪Ｓｉを用いた半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、Ｓｉ系の半導体デバイスに、バルクＳｉ結晶以外の材料を導入し、デバイス特性の向上をはかろうという試みが盛んに行われている。このような取り組みの一つが、シリコンとゲルマニウム（ＳｉＧｅ）、シリコンとゲルマニウムと炭素の混晶（ＳｉＧｅＣ）等のＳｉよりも大きな移動度を持つ新規材料の利用である。そして、もう一つが、Ｓｉをひずませた、いわゆる、歪Ｓｉ結晶のデバイスへの利用である。これは、Ｓｉ結晶に歪という新しい要素を加えて、ｉｎｔｅｒｖａｌｌｅｙ ｓｃａｔｅｒｉｎｇ と呼ばれる電子の散乱を低減し、移動度を向上させようというアプローチである。これらのうち、特に、後者の歪Ｓｉ結晶は、バルクＳｉ結晶を歪ませるだけで性能向上が図れる上、既存のＳｉプロセスの技術（例えば、酸化やエッチング工程の技術）を使ってそのままデバイスへの加工ができるため、工業的にも注目を集めている。
【０００３】
従来、このような歪Ｓｉは、バルクＳｉ結晶基板の上に厚いＳｉＧｅ結晶層を堆積し、その上にＳｉ結晶を堆積することで作製されている。一般にＳｉＧｅ結晶はＳｉよりも大きな格子定数を持つ結晶であるので、Ｓｉ基板上に、エピタキシャルにＳｉＧｅ結晶を成長させると、ＳｉＧｅ結晶には、非常に大きな圧縮性の歪が生じる。そして、ある一定以上の膜厚（臨界膜厚）を超えてＳｉＧｅ結晶を堆積すると、バルクＳｉ結晶基板と、ＳｉＧｅ層の間に転位が発生し、歪が緩和する。その結果、堆積されたＳｉＧｅの基板平面内の格子間隔はバルクＳｉ結晶基板の格子間隔よりも大きくなる。そしてこのＳｉＧｅ結晶の上にＳｉ結晶をエピタキシャルに堆積すると、このＳｉの平面方向の格子間隔は、緩和したＳｉＧｅ結晶の格子間隔と一致し、引っ張り応力を受ける形になり、歪Ｓｉが作製できる（なお、以下では、上記のＳｉＧｅ結晶のように、格子緩和を起こし、バルクＳｉ結晶基板よりも大きな格子間隔をもつ結晶層の事を、「緩和バッファ層」と呼ぶ）。
【０００４】
ここで、図９を参照して、もう少し詳しく従来の歪Ｓｉ結晶を実現するための構造について説明する。まず、バルクＳｉ結晶基板９０１上に臨界膜厚を超える厚い緩和ＳｉＧｅ結晶層からなる緩和バッファ層９０３を成長する。すると、上述のようにＳｉ基板９０１とＳｉＧｅ結晶層９０３の間には転位９０２が発生し、ＳｉＧｅ結晶は緩和する。この緩和ＳｉＧｅ層９０３上にＳｉ結晶層を堆積すると、上述のように緩和ＳｉＧｅ層の格子定数はバルクＳｉ結晶の格子定数より大きいので、このＳｉ結晶層は、図９では紙面の左右に伸張した格好になり、歪Ｓｉ結晶９０４となるのである。
【０００５】
しかしながら、上記のような単に臨界膜厚より厚いＳｉＧｅによる緩和バッファ層９０３では、図９の９０５に模式的に示したように貫通転位と呼ばれる大きな欠陥の発生することが知られている。そして状況によっては、この貫通転移が歪Ｓｉ結晶９０４の中にまで入り込み、歪Ｓｉ結晶９０４にも欠陥を形成する要因となる。当然、このような欠陥は、デバイス特性の向上を妨げる要因となるため、できるだけ避けなければならない。そこで、貫通転位の密度を低減する構造として、ＳｉＧｅ結晶からなる緩和バッファ層９０３中のＧｅ濃度を階段的、もしくは傾斜的に変化させたに構造が良く用いられているが、いずれの場合も緩和バッファ層９０３として数μｍ以上のかなり厚いＳｉＧｅ結晶を堆積する必要がある。当然ながら、この厚い緩和バッファ層９０３の製造には、長時間の結晶成長が必要であり、基板製造の低コスト化は難しい。
【０００６】
また、通常図９のような構造を作製する場合、基板全面に緩和バッファ層９０３としてのＳｉＧｅ結晶を堆積せざるを得ない。つまり、歪Ｓｉ結晶９０４を必要とする場所以外にも緩和バッファ層９０３が堆積されてしまうのである。このような状態では、従来のバルクＳｉ結晶９０１を使った半導体デバイスと、歪Ｓｉ結晶９０４を使った半導体デバイスを混載する場合に、不要なＳｉＧｅ層からなる緩和バッファ層９０３が従来の半導体デバイスを作製する時の妨げとなってしまう。
【０００７】
【特許文献１】
特開２００３−０７８１１６号公報
【特許文献２】
特開２００２−３０５２９３号公報
【０００８】
【発明が解決しようとする課題】
以上のように、従来の手法では、歪Ｓｉ結晶９０４を作製するためには、厚い緩和バッファ層９０３が必要とされ、基板面内の所望の場所に局所的に歪Ｓｉ結晶９０４を製造する事はできなかった。本発明では、これらの従来手法の問題点を解決することを課題とする。
【０００９】
【課題を解決するための手段】
そこで、本発明では、Ｓｉ基板に、開口部を形成し、この開口部の側壁に、Ｓｉよりも大きな格子定数を持つＳｉＧｅ結晶やＳｉＧｅＣ結晶を堆積する。そして、これらの堆積結晶上に、Ｓｉを堆積して歪Ｓｉ層を形成する。
【００１０】
【発明の実施の形態】
（第１の実施形態）
第１の実施の形態として、図１ａから図１ｇを参照して、Ｓｉ基板面内に局所的に歪Ｓｉ層を形成する方法のうち、｛１００｝Ｓｉ基板を使用した最も単純な最も単純な方法について説明する。また、図１ｈから図１ｉで、歪Ｓｉを使った電界効果トランジスタ（ＭＯＳＦＥＴ）について説明する。なお、各図において−１は−２の点線部分の断面図、−２は平面図である。
【００１１】
まず、本実施の形態では、図１ａに示すように基板上の方位を定める。すなわち、Ｓｉ基板１０１の表面を（００１）面とする。次に図１ｂに示すようにフォトリソグラフィーを使ってレジスト１０２でパターンニングする。この時、後に続くドライエッチングによって、開口部１０３の側壁に、結晶成長速度の最も速い｛１００｝面を露出させることができるように、レジスト１０２のパターンを選択する。なお、レジスト１０２のパターン形状（ウエハ表面上方からみた形状）は、図１ｂ−２に示すように長方形とする（詳細は後述）。この時図１ｂ−１におけるレジストの間隔としては、例えば、３００ｎｍ程度としておく。そしてこの状態でドライエッチングによって開口部１０３を作製する（図１ｃ）。この時、開口部１０３の深さは、例えば１μｍ程度にする（深さについても後述する）。
【００１２】
そして次に、Ｓｉ基板１０１を結晶成長装置、例えば、超高真空化学気相堆積（ＵＨＶ−ＣＶＤ）装置に導入し、原料ガスとして、Ｓｉ２Ｈ６を供給して、図１ｄに示すようにＳｉバッファ層１０４を例えば約２５ｎｍ堆積する（なお、このＳｉバッファ層１０４は必ずしも必要ではない）。その後、引き続いて、Ｓｉ２Ｈ６ガスとＧｅＨ４ガスを供給して、Ｇｅ濃度が例えば２０ａｔ．％のＳｉＧｅ層１０５を堆積する。この時、ＳｉＧｅ結晶１０５の上部には、｛１１１｝ファセット面１０６が現れ、断面はＶ字型となる（図１ｅ−１）。また、言うまでもなく、基板表面にも、基板表面結晶成長層１０７が成長する。
【００１３】
なお、ここで結晶成長装置としては、ＵＨＶ−ＣＶＤ装置に限られるものではなく、低圧ＣＶＤ装置等の熱ＣＶＤ装置であれば良い。また、原料ガスも、上述に限られるものではなく、Ｓｉの原料ガスとしては、ＳｉＨ４、ＳｉＨ２Ｃｌ２等を用いても良い。
【００１４】
次に、図１ｅの状態の基板を化学機械研磨（ＣＭＰ）によって研磨し、図１ｆのように、基板表面が平坦になるまで研磨を行う。この後、再度、結晶成長装置に基板を導入し、例えば、３０ｎｍのＳｉ結晶の成長を行う。すると、ＳｉＧｅ層１０５の上部には、図１ｇ−２に示す方向に格子が伸長した歪Ｓｉ層ａ１０８と歪Ｓｉ層ｂ １１０が成長し、Ｓｉ基板１０１とＳｉバッファ層１０４上にはＳｉ層１０９が成長する（この理由についても後述）。以上のような方法で、緩和バッファ層を用いずに歪Ｓｉ層１０８・１１０を基板表面上に部分的に形成する事ができる。
【００１５】
次に、上述の歪Ｓｉ層の上にＭＯＳＦＥＴを引き続いて形成する場合について述べる。まず、図１ｈのように、表面のＳｉ結晶に熱酸化膜１１１を形成する。ここで熱酸化は、ＳｉＧｅ層１０５に欠陥が発生しないように、例えば７００から８００℃程度の低温で形成するのが望ましい。そして、ポリシリコン層を例えば２００ｎｍ堆積後、フォトリソグラフィーによってゲート形成部をマスクし、ドライエッチングを行う。これによってポリシリコンゲート１１２が形成される。そしてこのポリシリコンゲート１１２をマスクとして砒素を注入する。この注入によってポリシリコンゲート直下以外の領域をｎ型にすることができる。
【００１６】
そして図１ｉに示すように層間絶縁膜１１３を例えば５００ｎｍ程度堆積し、最後にソース電極１１４、ドレイン電極１１５、ゲート電極１１６を形成する。これによって、歪Ｓｉ層ａ １０８をチャネルとするｎ型のＭＯＳＦＥＴが形成できる。
【００１７】
ここで、なぜ上述のような工程で歪Ｓｉ層１０８・１１０が形成できるかの説明を図２を使って行う。図２は、開口部１０３の側壁に露出したＳｉ層２０１の側壁にエピタキシャルＳｉＧｅ層２０２を堆積した時の格子の状態を示した模式図である。この図のように、通常のＳｉ層２０１は、０．５４３１ｎｍの格子定数を持っている。上述の第１の実施形態のように、例えば、Ｇｅ濃度が２０ａｔ．％のエピタキシャルＳｉＧｅ２０２層（自由な状態での格子定数はＳｉよりも大きく、０．５４７２ｎｍである）をこの側壁Ｓｉ層２０１にエピタキシャル成長させる。すると、Ｇｅ２０ａｔ．％のエピタキシャルＳｉＧｅ層２０２の結晶成長方向の格子は０．５５０４ｎｍとなる。この上にＳｉ結晶を成長させると、当然ながら、ＳｉはＳｉＧｅの成長方向に引っ張り歪を受けた状態になり、歪Ｓｉ２０３となるのである。この時の歪の大きさは、
（０．５５０４−０．５４３１）／０．５４３１×１００＝１．３４％
となる。図１ｇ−２の状態では、図の左右と上下の２つの方向に向かって結晶成長が起こり、これらの結晶成長方向に伸長した２種類の歪Ｓｉ層１０８・１１０が成長するのである。
【００１８】
上記の歪Ｓｉ層１０８・１１０の製造方法において、図１ｂのレジスト１０２でパターンニングを行う時に、ウエハ上方から見たときのレジスト形状を長方形にすると述べた。この時の形状については注意が必要である。図３ａは開口部１０３の横幅ｗと奥行きｄの関係を説明するための図である。この図は開口部１０３を形成後、ＳｉＧｅ結晶を成長させた時の状況を、［００１］の方向（ウエハ表面上方）から見たものである。上記の実施の形態の場合、４つの側壁は全て｛１００｝からなる長方形の開口部１０３であるので、各面から同一の成長速度で結晶が図中の矢印の方向に成長する。本実施の形態では、側壁Ａ３０１と側壁Ｃ３０３から成長した結晶上に形成した歪Ｓｉを利用場合について述べた。これを実現するには、側壁Ａ３０１と側壁Ｃ３０３から成長してきた結晶が、側壁Ｂ３０２と側壁Ｄ３０４から成長してきた結晶よりも早く中心点に到達すればよい。従って、本実施例のように、ｗ＜ｄであればよい。つまり、正方形ではなく長方形であればよいのである。
【００１９】
次に、開口部１０３の深さについて考える。まず、開口部１０３の深さが浅い場合について図３ｂを使って考える。図３ｂのように、Ｓｉ基板３０７に開口部３０８を形成し、Ｓｉバッファ層３０９を堆積後、ＳｉＧｅ層３１０を堆積した場合のある瞬間の状態を示している。Ｓｉバッファ層３０９とＳｉＧｅ層３１０は、言うまでもなく、開口部３０８の側壁だけでなく底面からも図中の矢印の方向に結晶が成長する。ここでＳｉＧｅ層３１０は、Ｓｉに対してエピタキシャルに成長している状況を考えているので、格子の歪（格子の伸長）は、成長方向に対してのみ起こる。すなわち、この図３ｂのように開口部３０８の底面から成長してきた結晶層は、図の上下方向に歪んでおり、図の左右方向には歪んでいない。この状況で、さらに結晶成長を行うと、少なくとも開口部１０３の中心部では、図の左右方向には歪んでいないＳｉＧｅ結晶に成ってしまう。このような状態で、上記の実施の形態に従って、基板を平坦後のＳｉＧｅ層３１０上にＳｉ結晶を成長しても、歪Ｓｉとはならない。従って、歪Ｓｉを形成するには、開口部１０３にある程度の深さが必要であることがわかる。
【００２０】
図３ｃは、開口部１０３にどの程度の深さが必要かを説明するための図である。本実施の形態の場合、堆積したＳｉが歪むには、開口部１０３の底部から成長してきた結晶が図３ｃに示した会合点３１１に到達するよりも早く、側壁から成長してきた結晶が会合点３１１に到達していればよい。この条件について考える。図３ｃに示すように、開口部１０３の幅をｗ、深さをｈ、会合点までの深さをａ、｛１１１｝ファセット面３１２を含む三角形の高さをｂとする。こうすると、歪Ｓｉを形成するための条件は、
（ｈ−ｂ）＞ｗ／２
となる。ここで｛１１１｝ファセット面３１２の成長速度は非常に遅いので、ｂ〜ａとなり、
（ｈ−ｂ）〜（ｈ−ａ）＞ｗ／２
いま、ファセット面３１２は｛１１１｝面であり、側壁は｛１００｝面であるので両者の角度は約５４．７°となる。従って、
ａ＝（ｗ／２）／ｔａｎ５４．７°＝ｗ／２．８２８４１＝０．３５３５５ｗ
となり、結局、ｈ＞０．８５ｗとなる。
【００２１】
なお上記の実施の形態では、Ｓｉ基板１０１に何の処理もせずに、開口部１０３を形成して、結晶成長を行った。それゆえに、結晶上に、図１ｅ−１に示すように基板表面上にも基板表面結晶成長層１０７が堆積した。この基板表面結晶成長層１０７は以下に示すような方法で抑制できる。すなわち、図４のように、Ｓｉ基板４０１上に、あらかじめ、熱酸化膜４０２を形成する。そしてレジストでパターンニングしてドライエッチングによって開口部４０３を形成する。そして、結晶成長を行うのである。ここで結晶成長装置としては超高真空化学気相堆積（ＵＨＶ−ＣＶＤ）装置を用いるのが望ましく、Ｓｉの原料ガスとしてはＳｉＨ２Ｃｌ２をＧｅの原料ガスとしてはＧｅＨ４ガスを用いるのが望ましい。Ｓｉの原料ガスとしてＳｉＨ２Ｃｌ２を用いると、ＳｉＯ２上への結晶の堆積を阻止する塩素が含まれているので熱酸化膜層４０２上には、結晶の成長は非常に起こりにくく、図４に示したように、基板表面結晶成長層のない状態でＳｉＧｅ層４０５を堆積できる。この場合、基板表面には結晶成長が起こらないので、ＣＭＰによる平坦化を特に行わなくとも、歪Ｓｉ層を形成する事ができる。
【００２２】
なお、ここでは好適な例として、Ｓｉの原料ガスとしてはＳｉＨ２Ｃｌ２を用いた場合について述べたが、ＳｉＨ４やＳｉ２Ｈ６ガスを用いても良い。但しこの場合、連続的もしくは間欠的にＣｌ２ガスを結晶成長装置に供給すれば、ＳｉＯ２以外の面に選択的に結晶成長を行うことができる。
【００２３】
また、開口部底部の面方位を工夫することで、低部から成長してくる結晶層の影響を除去することができる。図５は開口部５０２の底部をエッチングして｛１００｝とは異なる面を露出させた場合の例を示している。図１ｃで開口部５０２を形成後、図５ａのように側壁酸化膜５０３を形成する。この状態で、ＫＯＨ溶液内で開口部５０２の底部のエッチングを行う。これによって、図５ａ−２に示すような｛１１１｝面からなる底部エッチング面５０４が開口部５０２の底部に現れ、エッチングの進行が止まる。なお、エッチング溶液はＫＯＨだけでなく、ＮａＯＨや、エチレンジアミン・ピレカテコール、ＴＭＡＨ等の強アルカリ溶液を用いても良い。
【００２４】
この後、側壁酸化膜５０３をフッ酸を含むエッチング液で除去し、図５ｂのように、Ｓｉバッファ層５０５とＳｉＧｅ層５０６を結晶成長装置を用いて形成する。すると、開口部５０２の底面には、結晶成長があまり起こらず、結果的に開口部５０２の底部から成長してくる結晶層の影響を小さくできる。これは、開口部５０２の底面の面方位は｛１１１｝であり、結晶の成長速度が、側壁を形作っている｛１００｝面に比べ１／５程度と、非常に遅いためである。以上から分かるように、開口部５０２の底面に｛１００｝以外の面を露出させると、一般に｛１００｝面以外の面は｛１００｝面より成長速度がかなり遅いため、基板底部からの成長した結晶が歪Ｓｉ面成長面に与える影響を小さくすることができる。つまり、上述の開口部５０２の幅と深さの関係、ｈ＞０．８５ｗに拘束されることなく、歪Ｓｉが形成できるようになる。図５ｂの後、ＣＭＰによって基板の平坦化を行い、その後、Ｓｉ結晶を成長することで、歪Ｓｉ層を形成できるのである。なお、この場合も、図４で説明した構造と同じく、基板表面に結晶成長が起こらないように、あらかじめ、Ｓｉ基板の最表面に熱酸化膜を形成しておいても良い。
【００２５】
また、ＳＯＩ基板を用いても、基板底部からの成長した結晶が歪Ｓｉ面成長面に与える影響をなくする事ができる。図６のように、Ｓｉ支持基板６０１と、埋込酸化膜６０２と、ＳＯＩ層６０３から成るＳＯＩ基板に、開口部６０５を形成する。この時開口部６０５は、埋め込み酸化膜６０２に到達するまでＳＯＩ層６０３をエッチングする。この状態で結晶成長装置に基板を導入し、Ｓｉバッファ層６０６とＳｉＧｅ層６０７を形成すると、開口部６０５の底部は、ＳｉＯ２であるため、結晶の成長が起こりにくい。但し、上述のようにＳｉバッファ層やＳｉＧｅ層を堆積する場合に、Ｓｉの原料ガスとしてＳｉＨ２Ｃｌ２を用いるか、ＳｉＨ４もしくはＳｉ２Ｈ６を用いる場合にはＣｌ２を添加する必要がある。図５ｂ状態の基板をＣＭＰで平坦化し、基板表面にＳｉ結晶を堆積することで、歪Ｓｉ層が形成可能となる。
【００２６】
なお、上述の実施の形態では、側壁にＧｅ濃度２０ａｔ．％のＳｉＧｅ結晶を用いる場合について述べたが、これ以外のＧｅ濃度を有するＳｉＧｅ結晶でも良い。また、Ｓｉとは異なる格子定数を有するＳｉＧｅＣやシリコンカーボン（Ｓｉ：Ｃ）でも良い。なお、Ｓｉより小さな格子定数を有するような組成のＳｉＧｅＣや、組成によらずＳｉよりも小さな格子定数を有するＳｉ：Ｃを使った場合に作製できる歪Ｓｉ層は、上述の場合とは逆に、圧縮製の歪を受けたＳｉ層となる。なお、この場合も、図４で説明した構造と同じく、基板表面に結晶成長が起こらないように、あらかじめ、Ｓｉ基板の最表面に熱酸化膜を形成しておいても良い。
（第２の実施形態）
第２の実施の形態として、図７ａから７ｆを参照して歪Ｓｉ層を有する基板の製造方法を説明する。なお、ここでは、｛１００｝ウエハを使用し、開口部７０３の側壁として、一組の対向する｛１００｝面と、｛１００｝面以外の面を利用する場合について述べる。また、各図において−１は−２の点線部分の断面図、−２は平面図である。
【００２７】
まず、ここでも図７ａに示すようにＳｉ基板７０１の面方位を定める。次に図７ｂに示すようにフォトリソグラフィーを使ってレジスト７０２でパターンニングする。この時、パターン形状は図７ｂ−２のように、後に続くドライエッチングによって、開口部７０３の側壁が、（１００）面、（−１００）面、（１−１０）面、（−１−１０）面、（−１１０）面、（１１０）面によって形成されるようにしておく。これは、結晶成長速度の遅い｛１１０｝面を配置することで、この面から成長した結晶層が、｛１００｝面から成長した結晶層に影響を与えないようにするためである。この時対向する｛１００｝面のレジストの間隔としては、例えば、３００ｎｍ程度としておく。そしてこの状態でドライエッチングによって開口部７０３を作製する（図７ｃ）。この時、開口部７０３の深さは、例えば１μｍ程度にする（第１の実施形態での議論から、３００×０．８５＝２５５ｎｍの深さが最低限必要である）。
【００２８】
そして次に、ＵＨＶ−ＣＶＤ装置に基板を導入し、原料ガスとして、Ｓｉ２Ｈ６を供給して、図７ｄ−１に示すようにＳｉバッファ層７０４を例えば約２５ｎｍ堆積する（このＳｉバッファ層は必ずしも必要ではない）。その後、引き続いてＳｉ２Ｈ６ガスとＧｅＨ４ガスを供給して、Ｇｅ濃度が例えば２０ａｔ．％のＳｉＧｅ層７０５を成長する。図７ｄ−２に示した側壁成長結晶７０７は、成長速度の遅い｛１１０｝面に成長しているため、成長速度が非常に遅く、｛１００｝に成長したＳｉＧｅ層７０５に影響を与えない。なおここでも、結晶成長装置としては、ＵＨＶ−ＣＶＤ装置に限られるものではなく、熱ＣＶＤ装置であれば良い。また、原料ガスも、上述に限られるものではなく、Ｓｉの原料ガスとしては、ＳｉＨ４、ＳｉＨ２Ｃｌ２等を用いても良い。
【００２９】
次に、図７ｄの状態の基板を化学機械研磨（ＣＭＰ）によって研磨し、図７ｅのように、基板表面が平坦になるまで研磨を行う。この後、再度、結晶成長装置に基板を導入し、例えば、３０ｎｍのＳｉ結晶の成長を行う。すると、ＳｉＧｅ層７０５の上部には、歪Ｓｉ層 ７０８が成長する。格子が伸長している方向は、図の矢印方向である。以上のような工程によって、従来例のような厚い緩和バッファ層を用いる事無く、局所的に歪Ｓｉを有する基板が製造できる。
【００３０】
この場合も、次に述べる工程によって、例えばＭＯＳＦＥＴが形成できる。すなわち、図７ｇのように、熱酸化膜７１０を形成する。そして、ポリシリコン層を例えば２００ｎｍ堆積後、フォトリソグラフィーによってゲート形成部をマスクし、ドライエッチングを行う。これによってポリシリコンからなるゲート７１１が形成される。そしてこのポリシリコンからなるゲート７１１をマスクとして砒素を注入する。この注入によってポリシリコンゲート直下以外の領域をｎ型にすることができる。層間絶縁膜７１２を例えば５００ｎｍ程度堆積し、最後にソース電極７１３、ドレイン電極７１４、ゲート電極７１５を形成する。これによって、歪Ｓｉ層をチャネルとするｎ型の電界効果トランジスタが形成できる。
【００３１】
なおここでも、実施の形態１の図４で説明した構造と同様に、Ｓｉ基板７０１の最表面に熱酸化膜を形成し、基板表面への結晶成長を抑制しながら、開口部７０３側壁への結晶成長を行っても良い（この場合には、ＣＭＰによる平坦化は特に必要としない）。また、開口部７０３底部をエッチングして、｛１００｝面以外の面を露出させたり、ＳＯＩ基板を用いてＳｉＯ２層を開口部７０３底部にする等の方法によって、開口部７０３底部から成長する結晶層の影響を無力化しても良い。
【００３２】
なお、上述の実施の形態２では、ＳｉＧｅ結晶を用いる場合について述べたが、これに限るものではない。Ｓｉとは異なる格子定数を有するＳｉＧｅＣやシリコンカーボン（Ｓｉ：Ｃ）でも良い。なお、Ｓｉより小さな格子定数を有するような組成のＳｉＧｅＣや、Ｓｉ：Ｃを使った場合に作製できる歪Ｓｉ層は、上述の場合とは逆に、圧縮性の歪を受けたＳｉ層となる。
（第３の実施形態）
第３の実施の形態として、図８ａから８ｆを参照して、｛１１０｝Ｓｉ基板を使って歪Ｓｉ層を形成する場合について述べる。なお、ここでも各図において−１は−２の点線部分の断面図、−２は平面図である。
【００３３】
まず、図８ａに示すように基板の面方位を定める。つまり基板表面を（０−１１）面と規定する。次に図８ｂに示すようにフォトリソグラフィーを使ってレジスト８０２でパターンニングする。この時、パターン形状は図８ｂ−２のように、後に続くドライエッチングによって、開口部８０３の側壁が、（１００）面、（０１−１）面、（−１００）面、（０−１１）面によって形成されるような四角形としておく。これによって｛１１０｝から成長した結晶層が、｛１００｝面から成長した結晶層に影響を与えないようにするためである。この時対向する｛１００｝面の間隔は、例えば、３００ｎｍ程度としておく。そしてこの状態でドライエッチングによって開口部８０３８０３を作製する（図８ｃ）。開口部８０３の深さは例えば１μｍ程度にする。なお、本実施の形態の場合、基板に｛１１０｝面のウエハを使っているので、開口部８０３の底部における結晶成長速度は遅く、実施の形態１で議論した制限を受けない。
【００３４】
そして次に、ＵＨＶ−ＣＶＤ装置に基板を導入し、原料ガスとして、Ｓｉ２Ｈ６を供給して、図８ｄに示すようにＳｉバッファ層８０４を例えば約２５ｎｍ堆積する（このＳｉバッファ層は必ずしも必要ではない）。その後、引き続いてＳｉ２Ｈ６ガスとＧｅＨ４ガスを供給して、Ｇｅ濃度が例えば２０ａｔ．％のＳｉＧｅ層８０５を成長する。なおここでも、結晶成長装置としては、超高真空化学気相堆積装置に限られるものではなく、熱ＣＶＤ装置であれば良い。また、原料ガスも、上述に限られるものではなく、Ｓｉの原料ガスとしては、ＳｉＨ４、ＳｉＨ２Ｃｌ２等を用いても良い。
【００３５】
本実施の形態では、基板として｛１１０｝基板を使っているので、基板の表面への結晶成長層は、｛１００｝面を有する側壁での成長速度に比べてかなり遅いため、図８ｄ−１に示すように、かなり薄くなる。また、｛１１０｝側壁に成長した側壁成長結晶８０７もかなり薄く、｛１００｝側壁に成長したＳｉＧｅ層８０５に影響を与えない。
【００３６】
次に、図８ｄの状態の基板をＣＭＰによって研磨し、図８ｅのように、基板表面が平坦になるまで研磨を行う。この後、再度、結晶成長装置に基板を導入し、例えば、３０ｎｍのＳｉ結晶の成長を行う。すると、ＳｉＧｅ層８０５の上部には、歪Ｓｉ層８０９が成長する。格子が伸長している方向は、図の矢印方向である。以上のような工程によって、従来技術のような厚い緩和バッファ層を用いる事無く、歪Ｓｉ層を有する基板が形成できる。
【００３７】
以下、簡単に上述の歪Ｓｉを使って電界効果トランジスタを作製する例について説明する。図８ｇのように、熱酸化膜８１１を形成する。そして、ポリシリコン層を例えば２００ｎｍ堆積後、フォトリソグラフィーによってゲート形成部をマスクし、ドライエッチングを行う。これによってポリシリコンからなるゲート８１２が形成される。そしてこのポリシリコンからなるゲート８１２をマスクとして砒素を注入する。この注入によってポリシリコンからなるゲート８１２の直下以外の領域をｎ型にすることができる。層間絶縁膜８１３を例えば５００ｎｍ程度堆積し、最後にソース電極８１４、ドレイン電極８１５を形成する。これによって、歪Ｓｉ層をチャネルとするｎ型の電界効果トランジスタが形成できる。
【００３８】
なおここでも、実施の形態１と同様に、Ｓｉ基板８０１上に熱酸化膜を形成し、基板表面での結晶成長を抑制してもよい（この場合、ＣＭＰによる平坦化は特に必要としない）。また、ＳＯＩ基板を用いてＳｉＯ２層を開口部８０３の底部にする等の方法によって、開口部８０３の底部から成長する結晶層の影響を完全に無くしても良い。
【００３９】
なお、上述の実施の形態３では、ＳｉＧｅ結晶を用いる場合について述べたが、これに限るものではない。Ｓｉとは異なる格子定数を有するＳｉＧｅＣやシリコンカーボン（Ｓｉ：Ｃ）でも良い。なお、Ｓｉより小さな格子定数を有するような組成のＳｉＧｅＣや、Ｓｉ：Ｃを使った場合に作製できる歪Ｓｉ層は、上述の場合とは逆に、圧縮性の歪を受けたＳｉ層となる。
【００４０】
【発明の効果】
本発明の提案する方法によれば、緩和ＳｉＧｅバッファ層を用いることなく、基板の限られた領域に歪Ｓｉ結晶を形成することが可能となり、歪Ｓｉを使った半導体装置も製造可能となる。
【図面の簡単な説明】
【図１ａ】第１の実施形態を説明するための図
【図１ｂ】第１の実施形態を説明するための図
【図１ｃ】第１の実施形態を説明するための図
【図１ｄ】第１の実施形態を説明するための図
【図１ｅ】第１の実施形態を説明するための図
【図１ｆ】第１の実施形態を説明するための図
【図１ｇ】第１の実施形態を説明するための図
【図１ｈ】第１の実施形態を説明するための図
【図１ｉ】第１の実施形態を説明するための図
【図２】歪Ｓｉ形成のメカニズムを説明する図
【図３ａ】第１の実施形態を詳しく説明するための補足の図
【図３ｂ】第１の実施形態を詳しく説明するための補足の図
【図３ｃ】第１の実施形態を詳しく説明するための補足の図
【図４】第１の実施形態の説明を補足するための図
【図５ａ】第１の実施形態の変形例を説明するための図
【図５ｂ】第１の実施形態の変形例を説明するための図
【図６】第１の実施形態の説明を補足するための図
【図７ａ】第２の実施形態を説明するための図
【図７ｂ】第２の実施形態を説明するための図
【図７ｃ】第２の実施形態を説明するための図
【図７ｄ】第２の実施形態を説明するための図
【図７ｅ】第２の実施形態を説明するための図
【図７ｆ】第２の実施形態を説明するための図
【図７ｇ】第２の実施形態を説明するための図
【図８ａ】第３の実施形態を説明するための図
【図８ｂ】第３の実施形態を説明するための図
【図８ｃ】第３の実施形態を説明するための図
【図８ｄ】第３の実施形態を説明するための図
【図８ｅ】第３の実施形態を説明するための図
【図８ｆ】第３の実施形態を説明するための図
【図８ｇ】第３の実施形態を説明するための図
【図９】従来の歪Ｓｉの製造方法を説明するための図
【符号の説明】
１０１：Ｓｉ基板
１０２：レジスト
１０３：開口部
１０４：Ｓｉバッファ層
１０５：ＳｉＧｅ層
１０６：ファセット面
１０７：基板表面結晶成長層
１０８：歪Ｓｉ層
１０９：Ｓｉ層
１１０：歪Ｓｉ層
１１１：熱酸化膜
１１２：ポリシリコンゲート
１１３：層間絶縁膜
１１４：ソース電極
１１５：ドレイン電極
１１６：ゲート電極
２０１：Ｓｉ層
２０２：エピタキシャルＳｉＧｅ層
２０３：歪Ｓｉ
３０１：側壁Ａ
３０２：側壁Ｂ
３０３：側壁Ｃ
３０４：側壁Ｄ
３０７：Ｓｉ基板
３０８：開口部
３０９：Ｓｉバッファ層
３１０：ＳｉＧｅ層
３１１：会合点
３１２：ファセット面
４０１：Ｓｉ基板
４０２：熱酸化膜
４０３：開口部
４０５：ＳｉＧｅ層
５０２：開口部
５０３：側壁酸化膜
５０４：底部エッチング面
５０５：Ｓｉバッファ層
５０６：ＳｉＧｅ層
６０１：Ｓｉ支持基板
６０２：埋込酸化膜
６０３：ＳＯＩ層
６０５：開口部
６０６：Ｓｉバッファ層
６０７：ＳｉＧｅ層
７０１：Ｓｉ基板
７０２：レジスト
７０３：開口部
７０４：Ｓｉバッファ層
７０５：ＳｉＧｅ層
７０６：ファセット面
７０７：側壁成長結晶
７０８：歪Ｓｉ層
７０９：Ｓｉ層
７１０：熱酸化膜
７１１：ゲート
７１２：層間絶縁膜
７１３：ソース電極
７１４：ドレイン電極
７１５：ゲート電極
８０１：Ｓｉ基板
８０２：レジスト
８０３：開口部
８０４：Ｓｉバッファ層
８０５：ＳｉＧｅ層
８０６：ファセット面
８０７：側壁成長結晶
８０８：基板表面結晶成長層
８０９：歪Ｓｉ層
８１０：Ｓｉ層
８１１：熱酸化膜
８１２：ゲート
８１３：層間絶縁膜
８１４：ソース電極
８１５：ドレイン電極
８１６：ゲート電極
９０１：バルクＳｉ結晶基板
９０２：転位
９０３：緩和バッファ層
９０４：歪Ｓｉ結晶
９０５：貫通転位
【発明の属する技術分野】
本発明は、歪Ｓｉ層を有する半導体基板と、歪Ｓｉを用いた半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、Ｓｉ系の半導体デバイスに、バルクＳｉ結晶以外の材料を導入し、デバイス特性の向上をはかろうという試みが盛んに行われている。このような取り組みの一つが、シリコンとゲルマニウム（ＳｉＧｅ）、シリコンとゲルマニウムと炭素の混晶（ＳｉＧｅＣ）等のＳｉよりも大きな移動度を持つ新規材料の利用である。そして、もう一つが、Ｓｉをひずませた、いわゆる、歪Ｓｉ結晶のデバイスへの利用である。これは、Ｓｉ結晶に歪という新しい要素を加えて、ｉｎｔｅｒｖａｌｌｅｙ ｓｃａｔｅｒｉｎｇ と呼ばれる電子の散乱を低減し、移動度を向上させようというアプローチである。これらのうち、特に、後者の歪Ｓｉ結晶は、バルクＳｉ結晶を歪ませるだけで性能向上が図れる上、既存のＳｉプロセスの技術（例えば、酸化やエッチング工程の技術）を使ってそのままデバイスへの加工ができるため、工業的にも注目を集めている。
【０００３】
従来、このような歪Ｓｉは、バルクＳｉ結晶基板の上に厚いＳｉＧｅ結晶層を堆積し、その上にＳｉ結晶を堆積することで作製されている。一般にＳｉＧｅ結晶はＳｉよりも大きな格子定数を持つ結晶であるので、Ｓｉ基板上に、エピタキシャルにＳｉＧｅ結晶を成長させると、ＳｉＧｅ結晶には、非常に大きな圧縮性の歪が生じる。そして、ある一定以上の膜厚（臨界膜厚）を超えてＳｉＧｅ結晶を堆積すると、バルクＳｉ結晶基板と、ＳｉＧｅ層の間に転位が発生し、歪が緩和する。その結果、堆積されたＳｉＧｅの基板平面内の格子間隔はバルクＳｉ結晶基板の格子間隔よりも大きくなる。そしてこのＳｉＧｅ結晶の上にＳｉ結晶をエピタキシャルに堆積すると、このＳｉの平面方向の格子間隔は、緩和したＳｉＧｅ結晶の格子間隔と一致し、引っ張り応力を受ける形になり、歪Ｓｉが作製できる（なお、以下では、上記のＳｉＧｅ結晶のように、格子緩和を起こし、バルクＳｉ結晶基板よりも大きな格子間隔をもつ結晶層の事を、「緩和バッファ層」と呼ぶ）。
【０００４】
ここで、図９を参照して、もう少し詳しく従来の歪Ｓｉ結晶を実現するための構造について説明する。まず、バルクＳｉ結晶基板９０１上に臨界膜厚を超える厚い緩和ＳｉＧｅ結晶層からなる緩和バッファ層９０３を成長する。すると、上述のようにＳｉ基板９０１とＳｉＧｅ結晶層９０３の間には転位９０２が発生し、ＳｉＧｅ結晶は緩和する。この緩和ＳｉＧｅ層９０３上にＳｉ結晶層を堆積すると、上述のように緩和ＳｉＧｅ層の格子定数はバルクＳｉ結晶の格子定数より大きいので、このＳｉ結晶層は、図９では紙面の左右に伸張した格好になり、歪Ｓｉ結晶９０４となるのである。
【０００５】
しかしながら、上記のような単に臨界膜厚より厚いＳｉＧｅによる緩和バッファ層９０３では、図９の９０５に模式的に示したように貫通転位と呼ばれる大きな欠陥の発生することが知られている。そして状況によっては、この貫通転移が歪Ｓｉ結晶９０４の中にまで入り込み、歪Ｓｉ結晶９０４にも欠陥を形成する要因となる。当然、このような欠陥は、デバイス特性の向上を妨げる要因となるため、できるだけ避けなければならない。そこで、貫通転位の密度を低減する構造として、ＳｉＧｅ結晶からなる緩和バッファ層９０３中のＧｅ濃度を階段的、もしくは傾斜的に変化させたに構造が良く用いられているが、いずれの場合も緩和バッファ層９０３として数μｍ以上のかなり厚いＳｉＧｅ結晶を堆積する必要がある。当然ながら、この厚い緩和バッファ層９０３の製造には、長時間の結晶成長が必要であり、基板製造の低コスト化は難しい。
【０００６】
また、通常図９のような構造を作製する場合、基板全面に緩和バッファ層９０３としてのＳｉＧｅ結晶を堆積せざるを得ない。つまり、歪Ｓｉ結晶９０４を必要とする場所以外にも緩和バッファ層９０３が堆積されてしまうのである。このような状態では、従来のバルクＳｉ結晶９０１を使った半導体デバイスと、歪Ｓｉ結晶９０４を使った半導体デバイスを混載する場合に、不要なＳｉＧｅ層からなる緩和バッファ層９０３が従来の半導体デバイスを作製する時の妨げとなってしまう。
【０００７】
【特許文献１】
特開２００３−０７８１１６号公報
【特許文献２】
特開２００２−３０５２９３号公報
【０００８】
【発明が解決しようとする課題】
以上のように、従来の手法では、歪Ｓｉ結晶９０４を作製するためには、厚い緩和バッファ層９０３が必要とされ、基板面内の所望の場所に局所的に歪Ｓｉ結晶９０４を製造する事はできなかった。本発明では、これらの従来手法の問題点を解決することを課題とする。
【０００９】
【課題を解決するための手段】
そこで、本発明では、Ｓｉ基板に、開口部を形成し、この開口部の側壁に、Ｓｉよりも大きな格子定数を持つＳｉＧｅ結晶やＳｉＧｅＣ結晶を堆積する。そして、これらの堆積結晶上に、Ｓｉを堆積して歪Ｓｉ層を形成する。
【００１０】
【発明の実施の形態】
（第１の実施形態）
第１の実施の形態として、図１ａから図１ｇを参照して、Ｓｉ基板面内に局所的に歪Ｓｉ層を形成する方法のうち、｛１００｝Ｓｉ基板を使用した最も単純な最も単純な方法について説明する。また、図１ｈから図１ｉで、歪Ｓｉを使った電界効果トランジスタ（ＭＯＳＦＥＴ）について説明する。なお、各図において−１は−２の点線部分の断面図、−２は平面図である。
【００１１】
まず、本実施の形態では、図１ａに示すように基板上の方位を定める。すなわち、Ｓｉ基板１０１の表面を（００１）面とする。次に図１ｂに示すようにフォトリソグラフィーを使ってレジスト１０２でパターンニングする。この時、後に続くドライエッチングによって、開口部１０３の側壁に、結晶成長速度の最も速い｛１００｝面を露出させることができるように、レジスト１０２のパターンを選択する。なお、レジスト１０２のパターン形状（ウエハ表面上方からみた形状）は、図１ｂ−２に示すように長方形とする（詳細は後述）。この時図１ｂ−１におけるレジストの間隔としては、例えば、３００ｎｍ程度としておく。そしてこの状態でドライエッチングによって開口部１０３を作製する（図１ｃ）。この時、開口部１０３の深さは、例えば１μｍ程度にする（深さについても後述する）。
【００１２】
そして次に、Ｓｉ基板１０１を結晶成長装置、例えば、超高真空化学気相堆積（ＵＨＶ−ＣＶＤ）装置に導入し、原料ガスとして、Ｓｉ２Ｈ６を供給して、図１ｄに示すようにＳｉバッファ層１０４を例えば約２５ｎｍ堆積する（なお、このＳｉバッファ層１０４は必ずしも必要ではない）。その後、引き続いて、Ｓｉ２Ｈ６ガスとＧｅＨ４ガスを供給して、Ｇｅ濃度が例えば２０ａｔ．％のＳｉＧｅ層１０５を堆積する。この時、ＳｉＧｅ結晶１０５の上部には、｛１１１｝ファセット面１０６が現れ、断面はＶ字型となる（図１ｅ−１）。また、言うまでもなく、基板表面にも、基板表面結晶成長層１０７が成長する。
【００１３】
なお、ここで結晶成長装置としては、ＵＨＶ−ＣＶＤ装置に限られるものではなく、低圧ＣＶＤ装置等の熱ＣＶＤ装置であれば良い。また、原料ガスも、上述に限られるものではなく、Ｓｉの原料ガスとしては、ＳｉＨ４、ＳｉＨ２Ｃｌ２等を用いても良い。
【００１４】
次に、図１ｅの状態の基板を化学機械研磨（ＣＭＰ）によって研磨し、図１ｆのように、基板表面が平坦になるまで研磨を行う。この後、再度、結晶成長装置に基板を導入し、例えば、３０ｎｍのＳｉ結晶の成長を行う。すると、ＳｉＧｅ層１０５の上部には、図１ｇ−２に示す方向に格子が伸長した歪Ｓｉ層ａ１０８と歪Ｓｉ層ｂ １１０が成長し、Ｓｉ基板１０１とＳｉバッファ層１０４上にはＳｉ層１０９が成長する（この理由についても後述）。以上のような方法で、緩和バッファ層を用いずに歪Ｓｉ層１０８・１１０を基板表面上に部分的に形成する事ができる。
【００１５】
次に、上述の歪Ｓｉ層の上にＭＯＳＦＥＴを引き続いて形成する場合について述べる。まず、図１ｈのように、表面のＳｉ結晶に熱酸化膜１１１を形成する。ここで熱酸化は、ＳｉＧｅ層１０５に欠陥が発生しないように、例えば７００から８００℃程度の低温で形成するのが望ましい。そして、ポリシリコン層を例えば２００ｎｍ堆積後、フォトリソグラフィーによってゲート形成部をマスクし、ドライエッチングを行う。これによってポリシリコンゲート１１２が形成される。そしてこのポリシリコンゲート１１２をマスクとして砒素を注入する。この注入によってポリシリコンゲート直下以外の領域をｎ型にすることができる。
【００１６】
そして図１ｉに示すように層間絶縁膜１１３を例えば５００ｎｍ程度堆積し、最後にソース電極１１４、ドレイン電極１１５、ゲート電極１１６を形成する。これによって、歪Ｓｉ層ａ １０８をチャネルとするｎ型のＭＯＳＦＥＴが形成できる。
【００１７】
ここで、なぜ上述のような工程で歪Ｓｉ層１０８・１１０が形成できるかの説明を図２を使って行う。図２は、開口部１０３の側壁に露出したＳｉ層２０１の側壁にエピタキシャルＳｉＧｅ層２０２を堆積した時の格子の状態を示した模式図である。この図のように、通常のＳｉ層２０１は、０．５４３１ｎｍの格子定数を持っている。上述の第１の実施形態のように、例えば、Ｇｅ濃度が２０ａｔ．％のエピタキシャルＳｉＧｅ２０２層（自由な状態での格子定数はＳｉよりも大きく、０．５４７２ｎｍである）をこの側壁Ｓｉ層２０１にエピタキシャル成長させる。すると、Ｇｅ２０ａｔ．％のエピタキシャルＳｉＧｅ層２０２の結晶成長方向の格子は０．５５０４ｎｍとなる。この上にＳｉ結晶を成長させると、当然ながら、ＳｉはＳｉＧｅの成長方向に引っ張り歪を受けた状態になり、歪Ｓｉ２０３となるのである。この時の歪の大きさは、
（０．５５０４−０．５４３１）／０．５４３１×１００＝１．３４％
となる。図１ｇ−２の状態では、図の左右と上下の２つの方向に向かって結晶成長が起こり、これらの結晶成長方向に伸長した２種類の歪Ｓｉ層１０８・１１０が成長するのである。
【００１８】
上記の歪Ｓｉ層１０８・１１０の製造方法において、図１ｂのレジスト１０２でパターンニングを行う時に、ウエハ上方から見たときのレジスト形状を長方形にすると述べた。この時の形状については注意が必要である。図３ａは開口部１０３の横幅ｗと奥行きｄの関係を説明するための図である。この図は開口部１０３を形成後、ＳｉＧｅ結晶を成長させた時の状況を、［００１］の方向（ウエハ表面上方）から見たものである。上記の実施の形態の場合、４つの側壁は全て｛１００｝からなる長方形の開口部１０３であるので、各面から同一の成長速度で結晶が図中の矢印の方向に成長する。本実施の形態では、側壁Ａ３０１と側壁Ｃ３０３から成長した結晶上に形成した歪Ｓｉを利用場合について述べた。これを実現するには、側壁Ａ３０１と側壁Ｃ３０３から成長してきた結晶が、側壁Ｂ３０２と側壁Ｄ３０４から成長してきた結晶よりも早く中心点に到達すればよい。従って、本実施例のように、ｗ＜ｄであればよい。つまり、正方形ではなく長方形であればよいのである。
【００１９】
次に、開口部１０３の深さについて考える。まず、開口部１０３の深さが浅い場合について図３ｂを使って考える。図３ｂのように、Ｓｉ基板３０７に開口部３０８を形成し、Ｓｉバッファ層３０９を堆積後、ＳｉＧｅ層３１０を堆積した場合のある瞬間の状態を示している。Ｓｉバッファ層３０９とＳｉＧｅ層３１０は、言うまでもなく、開口部３０８の側壁だけでなく底面からも図中の矢印の方向に結晶が成長する。ここでＳｉＧｅ層３１０は、Ｓｉに対してエピタキシャルに成長している状況を考えているので、格子の歪（格子の伸長）は、成長方向に対してのみ起こる。すなわち、この図３ｂのように開口部３０８の底面から成長してきた結晶層は、図の上下方向に歪んでおり、図の左右方向には歪んでいない。この状況で、さらに結晶成長を行うと、少なくとも開口部１０３の中心部では、図の左右方向には歪んでいないＳｉＧｅ結晶に成ってしまう。このような状態で、上記の実施の形態に従って、基板を平坦後のＳｉＧｅ層３１０上にＳｉ結晶を成長しても、歪Ｓｉとはならない。従って、歪Ｓｉを形成するには、開口部１０３にある程度の深さが必要であることがわかる。
【００２０】
図３ｃは、開口部１０３にどの程度の深さが必要かを説明するための図である。本実施の形態の場合、堆積したＳｉが歪むには、開口部１０３の底部から成長してきた結晶が図３ｃに示した会合点３１１に到達するよりも早く、側壁から成長してきた結晶が会合点３１１に到達していればよい。この条件について考える。図３ｃに示すように、開口部１０３の幅をｗ、深さをｈ、会合点までの深さをａ、｛１１１｝ファセット面３１２を含む三角形の高さをｂとする。こうすると、歪Ｓｉを形成するための条件は、
（ｈ−ｂ）＞ｗ／２
となる。ここで｛１１１｝ファセット面３１２の成長速度は非常に遅いので、ｂ〜ａとなり、
（ｈ−ｂ）〜（ｈ−ａ）＞ｗ／２
いま、ファセット面３１２は｛１１１｝面であり、側壁は｛１００｝面であるので両者の角度は約５４．７°となる。従って、
ａ＝（ｗ／２）／ｔａｎ５４．７°＝ｗ／２．８２８４１＝０．３５３５５ｗ
となり、結局、ｈ＞０．８５ｗとなる。
【００２１】
なお上記の実施の形態では、Ｓｉ基板１０１に何の処理もせずに、開口部１０３を形成して、結晶成長を行った。それゆえに、結晶上に、図１ｅ−１に示すように基板表面上にも基板表面結晶成長層１０７が堆積した。この基板表面結晶成長層１０７は以下に示すような方法で抑制できる。すなわち、図４のように、Ｓｉ基板４０１上に、あらかじめ、熱酸化膜４０２を形成する。そしてレジストでパターンニングしてドライエッチングによって開口部４０３を形成する。そして、結晶成長を行うのである。ここで結晶成長装置としては超高真空化学気相堆積（ＵＨＶ−ＣＶＤ）装置を用いるのが望ましく、Ｓｉの原料ガスとしてはＳｉＨ２Ｃｌ２をＧｅの原料ガスとしてはＧｅＨ４ガスを用いるのが望ましい。Ｓｉの原料ガスとしてＳｉＨ２Ｃｌ２を用いると、ＳｉＯ２上への結晶の堆積を阻止する塩素が含まれているので熱酸化膜層４０２上には、結晶の成長は非常に起こりにくく、図４に示したように、基板表面結晶成長層のない状態でＳｉＧｅ層４０５を堆積できる。この場合、基板表面には結晶成長が起こらないので、ＣＭＰによる平坦化を特に行わなくとも、歪Ｓｉ層を形成する事ができる。
【００２２】
なお、ここでは好適な例として、Ｓｉの原料ガスとしてはＳｉＨ２Ｃｌ２を用いた場合について述べたが、ＳｉＨ４やＳｉ２Ｈ６ガスを用いても良い。但しこの場合、連続的もしくは間欠的にＣｌ２ガスを結晶成長装置に供給すれば、ＳｉＯ２以外の面に選択的に結晶成長を行うことができる。
【００２３】
また、開口部底部の面方位を工夫することで、低部から成長してくる結晶層の影響を除去することができる。図５は開口部５０２の底部をエッチングして｛１００｝とは異なる面を露出させた場合の例を示している。図１ｃで開口部５０２を形成後、図５ａのように側壁酸化膜５０３を形成する。この状態で、ＫＯＨ溶液内で開口部５０２の底部のエッチングを行う。これによって、図５ａ−２に示すような｛１１１｝面からなる底部エッチング面５０４が開口部５０２の底部に現れ、エッチングの進行が止まる。なお、エッチング溶液はＫＯＨだけでなく、ＮａＯＨや、エチレンジアミン・ピレカテコール、ＴＭＡＨ等の強アルカリ溶液を用いても良い。
【００２４】
この後、側壁酸化膜５０３をフッ酸を含むエッチング液で除去し、図５ｂのように、Ｓｉバッファ層５０５とＳｉＧｅ層５０６を結晶成長装置を用いて形成する。すると、開口部５０２の底面には、結晶成長があまり起こらず、結果的に開口部５０２の底部から成長してくる結晶層の影響を小さくできる。これは、開口部５０２の底面の面方位は｛１１１｝であり、結晶の成長速度が、側壁を形作っている｛１００｝面に比べ１／５程度と、非常に遅いためである。以上から分かるように、開口部５０２の底面に｛１００｝以外の面を露出させると、一般に｛１００｝面以外の面は｛１００｝面より成長速度がかなり遅いため、基板底部からの成長した結晶が歪Ｓｉ面成長面に与える影響を小さくすることができる。つまり、上述の開口部５０２の幅と深さの関係、ｈ＞０．８５ｗに拘束されることなく、歪Ｓｉが形成できるようになる。図５ｂの後、ＣＭＰによって基板の平坦化を行い、その後、Ｓｉ結晶を成長することで、歪Ｓｉ層を形成できるのである。なお、この場合も、図４で説明した構造と同じく、基板表面に結晶成長が起こらないように、あらかじめ、Ｓｉ基板の最表面に熱酸化膜を形成しておいても良い。
【００２５】
また、ＳＯＩ基板を用いても、基板底部からの成長した結晶が歪Ｓｉ面成長面に与える影響をなくする事ができる。図６のように、Ｓｉ支持基板６０１と、埋込酸化膜６０２と、ＳＯＩ層６０３から成るＳＯＩ基板に、開口部６０５を形成する。この時開口部６０５は、埋め込み酸化膜６０２に到達するまでＳＯＩ層６０３をエッチングする。この状態で結晶成長装置に基板を導入し、Ｓｉバッファ層６０６とＳｉＧｅ層６０７を形成すると、開口部６０５の底部は、ＳｉＯ２であるため、結晶の成長が起こりにくい。但し、上述のようにＳｉバッファ層やＳｉＧｅ層を堆積する場合に、Ｓｉの原料ガスとしてＳｉＨ２Ｃｌ２を用いるか、ＳｉＨ４もしくはＳｉ２Ｈ６を用いる場合にはＣｌ２を添加する必要がある。図５ｂ状態の基板をＣＭＰで平坦化し、基板表面にＳｉ結晶を堆積することで、歪Ｓｉ層が形成可能となる。
【００２６】
なお、上述の実施の形態では、側壁にＧｅ濃度２０ａｔ．％のＳｉＧｅ結晶を用いる場合について述べたが、これ以外のＧｅ濃度を有するＳｉＧｅ結晶でも良い。また、Ｓｉとは異なる格子定数を有するＳｉＧｅＣやシリコンカーボン（Ｓｉ：Ｃ）でも良い。なお、Ｓｉより小さな格子定数を有するような組成のＳｉＧｅＣや、組成によらずＳｉよりも小さな格子定数を有するＳｉ：Ｃを使った場合に作製できる歪Ｓｉ層は、上述の場合とは逆に、圧縮製の歪を受けたＳｉ層となる。なお、この場合も、図４で説明した構造と同じく、基板表面に結晶成長が起こらないように、あらかじめ、Ｓｉ基板の最表面に熱酸化膜を形成しておいても良い。
（第２の実施形態）
第２の実施の形態として、図７ａから７ｆを参照して歪Ｓｉ層を有する基板の製造方法を説明する。なお、ここでは、｛１００｝ウエハを使用し、開口部７０３の側壁として、一組の対向する｛１００｝面と、｛１００｝面以外の面を利用する場合について述べる。また、各図において−１は−２の点線部分の断面図、−２は平面図である。
【００２７】
まず、ここでも図７ａに示すようにＳｉ基板７０１の面方位を定める。次に図７ｂに示すようにフォトリソグラフィーを使ってレジスト７０２でパターンニングする。この時、パターン形状は図７ｂ−２のように、後に続くドライエッチングによって、開口部７０３の側壁が、（１００）面、（−１００）面、（１−１０）面、（−１−１０）面、（−１１０）面、（１１０）面によって形成されるようにしておく。これは、結晶成長速度の遅い｛１１０｝面を配置することで、この面から成長した結晶層が、｛１００｝面から成長した結晶層に影響を与えないようにするためである。この時対向する｛１００｝面のレジストの間隔としては、例えば、３００ｎｍ程度としておく。そしてこの状態でドライエッチングによって開口部７０３を作製する（図７ｃ）。この時、開口部７０３の深さは、例えば１μｍ程度にする（第１の実施形態での議論から、３００×０．８５＝２５５ｎｍの深さが最低限必要である）。
【００２８】
そして次に、ＵＨＶ−ＣＶＤ装置に基板を導入し、原料ガスとして、Ｓｉ２Ｈ６を供給して、図７ｄ−１に示すようにＳｉバッファ層７０４を例えば約２５ｎｍ堆積する（このＳｉバッファ層は必ずしも必要ではない）。その後、引き続いてＳｉ２Ｈ６ガスとＧｅＨ４ガスを供給して、Ｇｅ濃度が例えば２０ａｔ．％のＳｉＧｅ層７０５を成長する。図７ｄ−２に示した側壁成長結晶７０７は、成長速度の遅い｛１１０｝面に成長しているため、成長速度が非常に遅く、｛１００｝に成長したＳｉＧｅ層７０５に影響を与えない。なおここでも、結晶成長装置としては、ＵＨＶ−ＣＶＤ装置に限られるものではなく、熱ＣＶＤ装置であれば良い。また、原料ガスも、上述に限られるものではなく、Ｓｉの原料ガスとしては、ＳｉＨ４、ＳｉＨ２Ｃｌ２等を用いても良い。
【００２９】
次に、図７ｄの状態の基板を化学機械研磨（ＣＭＰ）によって研磨し、図７ｅのように、基板表面が平坦になるまで研磨を行う。この後、再度、結晶成長装置に基板を導入し、例えば、３０ｎｍのＳｉ結晶の成長を行う。すると、ＳｉＧｅ層７０５の上部には、歪Ｓｉ層 ７０８が成長する。格子が伸長している方向は、図の矢印方向である。以上のような工程によって、従来例のような厚い緩和バッファ層を用いる事無く、局所的に歪Ｓｉを有する基板が製造できる。
【００３０】
この場合も、次に述べる工程によって、例えばＭＯＳＦＥＴが形成できる。すなわち、図７ｇのように、熱酸化膜７１０を形成する。そして、ポリシリコン層を例えば２００ｎｍ堆積後、フォトリソグラフィーによってゲート形成部をマスクし、ドライエッチングを行う。これによってポリシリコンからなるゲート７１１が形成される。そしてこのポリシリコンからなるゲート７１１をマスクとして砒素を注入する。この注入によってポリシリコンゲート直下以外の領域をｎ型にすることができる。層間絶縁膜７１２を例えば５００ｎｍ程度堆積し、最後にソース電極７１３、ドレイン電極７１４、ゲート電極７１５を形成する。これによって、歪Ｓｉ層をチャネルとするｎ型の電界効果トランジスタが形成できる。
【００３１】
なおここでも、実施の形態１の図４で説明した構造と同様に、Ｓｉ基板７０１の最表面に熱酸化膜を形成し、基板表面への結晶成長を抑制しながら、開口部７０３側壁への結晶成長を行っても良い（この場合には、ＣＭＰによる平坦化は特に必要としない）。また、開口部７０３底部をエッチングして、｛１００｝面以外の面を露出させたり、ＳＯＩ基板を用いてＳｉＯ２層を開口部７０３底部にする等の方法によって、開口部７０３底部から成長する結晶層の影響を無力化しても良い。
【００３２】
なお、上述の実施の形態２では、ＳｉＧｅ結晶を用いる場合について述べたが、これに限るものではない。Ｓｉとは異なる格子定数を有するＳｉＧｅＣやシリコンカーボン（Ｓｉ：Ｃ）でも良い。なお、Ｓｉより小さな格子定数を有するような組成のＳｉＧｅＣや、Ｓｉ：Ｃを使った場合に作製できる歪Ｓｉ層は、上述の場合とは逆に、圧縮性の歪を受けたＳｉ層となる。
（第３の実施形態）
第３の実施の形態として、図８ａから８ｆを参照して、｛１１０｝Ｓｉ基板を使って歪Ｓｉ層を形成する場合について述べる。なお、ここでも各図において−１は−２の点線部分の断面図、−２は平面図である。
【００３３】
まず、図８ａに示すように基板の面方位を定める。つまり基板表面を（０−１１）面と規定する。次に図８ｂに示すようにフォトリソグラフィーを使ってレジスト８０２でパターンニングする。この時、パターン形状は図８ｂ−２のように、後に続くドライエッチングによって、開口部８０３の側壁が、（１００）面、（０１−１）面、（−１００）面、（０−１１）面によって形成されるような四角形としておく。これによって｛１１０｝から成長した結晶層が、｛１００｝面から成長した結晶層に影響を与えないようにするためである。この時対向する｛１００｝面の間隔は、例えば、３００ｎｍ程度としておく。そしてこの状態でドライエッチングによって開口部８０３８０３を作製する（図８ｃ）。開口部８０３の深さは例えば１μｍ程度にする。なお、本実施の形態の場合、基板に｛１１０｝面のウエハを使っているので、開口部８０３の底部における結晶成長速度は遅く、実施の形態１で議論した制限を受けない。
【００３４】
そして次に、ＵＨＶ−ＣＶＤ装置に基板を導入し、原料ガスとして、Ｓｉ２Ｈ６を供給して、図８ｄに示すようにＳｉバッファ層８０４を例えば約２５ｎｍ堆積する（このＳｉバッファ層は必ずしも必要ではない）。その後、引き続いてＳｉ２Ｈ６ガスとＧｅＨ４ガスを供給して、Ｇｅ濃度が例えば２０ａｔ．％のＳｉＧｅ層８０５を成長する。なおここでも、結晶成長装置としては、超高真空化学気相堆積装置に限られるものではなく、熱ＣＶＤ装置であれば良い。また、原料ガスも、上述に限られるものではなく、Ｓｉの原料ガスとしては、ＳｉＨ４、ＳｉＨ２Ｃｌ２等を用いても良い。
【００３５】
本実施の形態では、基板として｛１１０｝基板を使っているので、基板の表面への結晶成長層は、｛１００｝面を有する側壁での成長速度に比べてかなり遅いため、図８ｄ−１に示すように、かなり薄くなる。また、｛１１０｝側壁に成長した側壁成長結晶８０７もかなり薄く、｛１００｝側壁に成長したＳｉＧｅ層８０５に影響を与えない。
【００３６】
次に、図８ｄの状態の基板をＣＭＰによって研磨し、図８ｅのように、基板表面が平坦になるまで研磨を行う。この後、再度、結晶成長装置に基板を導入し、例えば、３０ｎｍのＳｉ結晶の成長を行う。すると、ＳｉＧｅ層８０５の上部には、歪Ｓｉ層８０９が成長する。格子が伸長している方向は、図の矢印方向である。以上のような工程によって、従来技術のような厚い緩和バッファ層を用いる事無く、歪Ｓｉ層を有する基板が形成できる。
【００３７】
以下、簡単に上述の歪Ｓｉを使って電界効果トランジスタを作製する例について説明する。図８ｇのように、熱酸化膜８１１を形成する。そして、ポリシリコン層を例えば２００ｎｍ堆積後、フォトリソグラフィーによってゲート形成部をマスクし、ドライエッチングを行う。これによってポリシリコンからなるゲート８１２が形成される。そしてこのポリシリコンからなるゲート８１２をマスクとして砒素を注入する。この注入によってポリシリコンからなるゲート８１２の直下以外の領域をｎ型にすることができる。層間絶縁膜８１３を例えば５００ｎｍ程度堆積し、最後にソース電極８１４、ドレイン電極８１５を形成する。これによって、歪Ｓｉ層をチャネルとするｎ型の電界効果トランジスタが形成できる。
【００３８】
なおここでも、実施の形態１と同様に、Ｓｉ基板８０１上に熱酸化膜を形成し、基板表面での結晶成長を抑制してもよい（この場合、ＣＭＰによる平坦化は特に必要としない）。また、ＳＯＩ基板を用いてＳｉＯ２層を開口部８０３の底部にする等の方法によって、開口部８０３の底部から成長する結晶層の影響を完全に無くしても良い。
【００３９】
なお、上述の実施の形態３では、ＳｉＧｅ結晶を用いる場合について述べたが、これに限るものではない。Ｓｉとは異なる格子定数を有するＳｉＧｅＣやシリコンカーボン（Ｓｉ：Ｃ）でも良い。なお、Ｓｉより小さな格子定数を有するような組成のＳｉＧｅＣや、Ｓｉ：Ｃを使った場合に作製できる歪Ｓｉ層は、上述の場合とは逆に、圧縮性の歪を受けたＳｉ層となる。
【００４０】
【発明の効果】
本発明の提案する方法によれば、緩和ＳｉＧｅバッファ層を用いることなく、基板の限られた領域に歪Ｓｉ結晶を形成することが可能となり、歪Ｓｉを使った半導体装置も製造可能となる。
【図面の簡単な説明】
【図１ａ】第１の実施形態を説明するための図
【図１ｂ】第１の実施形態を説明するための図
【図１ｃ】第１の実施形態を説明するための図
【図１ｄ】第１の実施形態を説明するための図
【図１ｅ】第１の実施形態を説明するための図
【図１ｆ】第１の実施形態を説明するための図
【図１ｇ】第１の実施形態を説明するための図
【図１ｈ】第１の実施形態を説明するための図
【図１ｉ】第１の実施形態を説明するための図
【図２】歪Ｓｉ形成のメカニズムを説明する図
【図３ａ】第１の実施形態を詳しく説明するための補足の図
【図３ｂ】第１の実施形態を詳しく説明するための補足の図
【図３ｃ】第１の実施形態を詳しく説明するための補足の図
【図４】第１の実施形態の説明を補足するための図
【図５ａ】第１の実施形態の変形例を説明するための図
【図５ｂ】第１の実施形態の変形例を説明するための図
【図６】第１の実施形態の説明を補足するための図
【図７ａ】第２の実施形態を説明するための図
【図７ｂ】第２の実施形態を説明するための図
【図７ｃ】第２の実施形態を説明するための図
【図７ｄ】第２の実施形態を説明するための図
【図７ｅ】第２の実施形態を説明するための図
【図７ｆ】第２の実施形態を説明するための図
【図７ｇ】第２の実施形態を説明するための図
【図８ａ】第３の実施形態を説明するための図
【図８ｂ】第３の実施形態を説明するための図
【図８ｃ】第３の実施形態を説明するための図
【図８ｄ】第３の実施形態を説明するための図
【図８ｅ】第３の実施形態を説明するための図
【図８ｆ】第３の実施形態を説明するための図
【図８ｇ】第３の実施形態を説明するための図
【図９】従来の歪Ｓｉの製造方法を説明するための図
【符号の説明】
１０１：Ｓｉ基板
１０２：レジスト
１０３：開口部
１０４：Ｓｉバッファ層
１０５：ＳｉＧｅ層
１０６：ファセット面
１０７：基板表面結晶成長層
１０８：歪Ｓｉ層
１０９：Ｓｉ層
１１０：歪Ｓｉ層
１１１：熱酸化膜
１１２：ポリシリコンゲート
１１３：層間絶縁膜
１１４：ソース電極
１１５：ドレイン電極
１１６：ゲート電極
２０１：Ｓｉ層
２０２：エピタキシャルＳｉＧｅ層
２０３：歪Ｓｉ
３０１：側壁Ａ
３０２：側壁Ｂ
３０３：側壁Ｃ
３０４：側壁Ｄ
３０７：Ｓｉ基板
３０８：開口部
３０９：Ｓｉバッファ層
３１０：ＳｉＧｅ層
３１１：会合点
３１２：ファセット面
４０１：Ｓｉ基板
４０２：熱酸化膜
４０３：開口部
４０５：ＳｉＧｅ層
５０２：開口部
５０３：側壁酸化膜
５０４：底部エッチング面
５０５：Ｓｉバッファ層
５０６：ＳｉＧｅ層
６０１：Ｓｉ支持基板
６０２：埋込酸化膜
６０３：ＳＯＩ層
６０５：開口部
６０６：Ｓｉバッファ層
６０７：ＳｉＧｅ層
７０１：Ｓｉ基板
７０２：レジスト
７０３：開口部
７０４：Ｓｉバッファ層
７０５：ＳｉＧｅ層
７０６：ファセット面
７０７：側壁成長結晶
７０８：歪Ｓｉ層
７０９：Ｓｉ層
７１０：熱酸化膜
７１１：ゲート
７１２：層間絶縁膜
７１３：ソース電極
７１４：ドレイン電極
７１５：ゲート電極
８０１：Ｓｉ基板
８０２：レジスト
８０３：開口部
８０４：Ｓｉバッファ層
８０５：ＳｉＧｅ層
８０６：ファセット面
８０７：側壁成長結晶
８０８：基板表面結晶成長層
８０９：歪Ｓｉ層
８１０：Ｓｉ層
８１１：熱酸化膜
８１２：ゲート
８１３：層間絶縁膜
８１４：ソース電極
８１５：ドレイン電極
８１６：ゲート電極
９０１：バルクＳｉ結晶基板
９０２：転位
９０３：緩和バッファ層
９０４：歪Ｓｉ結晶
９０５：貫通転位
Claims (16)
- ｛１００｝面からなる表面を有するシリコン基板に、少なくとも一対の対向する｛１００｝面からなる側壁を有する開口部を形成する工程と、前記｛１００｝面からなる側壁に前記開口部の深さ方向に対して垂直な方向にシリコンとは異なる格子定数を有する結晶層を堆積する工程と、前記シリコン基板の表面を平坦化する工程と、前記シリコン基板表面にシリコン結晶を堆積する工程によって、前記開口部の上部に歪シリコン層を形成する事を特徴とする半導体基板の製造方法。
- 前記シリコンとは異なる格子定数を有する結晶層とは、シリコンゲルマニウム、シリコンゲルマニウムカーボン、シリコンカーボンのいずれかの結晶である事を特徴とする請求項１記載の半導体基板の製造方法。
- 前記開口部の前記シリコン表面での形状が長方形であり、前記開口部の側壁が４つの異なる｛１００｝面から成っている事を特徴とする請求項１及び２記載の半導体基板の製造方法。
- 前記開口部の側壁が一対の対向する｛１００｝面からなる側壁と、｛１００｝面を除く結晶面から構成されていることを特徴とする請求項１及び２記載の半導体基板の製造方法。
- 前記開口部の底面は｛１００｝面からなっており、前記開口部の深さをｈ、前記対向する｛１００｝面の間隔をｗとした時、ｈ＞０．８５Ｗの条件を満たすことを特徴とする請求項１から４記載の半導体基板の製造方法。
- 前記開口部の底面が｛１００｝面を除く結晶面から成っていることを特徴とする請求項１から４記載の半導体基板の製造方法。
- ｛１１０｝面からなる表面を有するシリコン基板に、少なくとも一対の対向する｛１００｝面からなる側壁を有する開口部を形成する工程と、前記｛１００｝面からなる側壁に前記開口部の深さ方向に対して垂直な方向にシリコンよりも大きな格子定数を有する結晶層を堆積する工程と、前記シリコン基板の表面を平坦化する工程と、前記シリコン基板表面にシリコン結晶を堆積する工程によって、前記開口部の上部に歪シリコン層を形成する事を特徴とする半導体基板の製造方法。
- 前記シリコンとは異なる格子定数を有する結晶層とは、シリコンゲルマニウム、シリコンゲルマニウムカーボン、シリコンカーボンのいずれかの結晶である事を特徴とする請求項７記載の半導体基板の製造方法。
- 前記開口部の側壁が一対の対向する｛１００｝面からなる側壁と、｛１００｝面を除く結晶面からから構成されていることを特徴とする請求項７及び８記載の半導体基板の製造方法。
- シリコン基板表面に熱酸化膜を形成する工程と、前記シリコン基板に少なくとも一対の対向する｛１００｝面からなる側壁を有する開口部を形成する工程と、前記｛１００｝面からなる側壁に前記開口部の深さ方向に対して垂直な方向にシリコンよりも大きな格子定数を有する結晶層を堆積する工程と、前記シリコン基板表面にシリコン結晶を堆積する工程によって、前記開口部の上部に歪シリコン層を形成する事を特徴とする半導体基板の製造方法。
- 前記シリコンとは異なる格子定数を有する結晶層とは、シリコンゲルマニウム、シリコンゲルマニウムカーボン、シリコンカーボンのいずれかの結晶である事を特徴とする請求項１０記載の半導体基板の製造方法。
- 前記開口部の前記シリコン表面での形状が長方形であり、前記開口部の側壁が４つの異なる｛１００｝面から成っている事を特徴とする請求項１０及び１１記載の半導体基板の製造方法。
- 前記開口部の側壁が一対の対向する｛１００｝面からなる側壁と、｛１００｝面を除く結晶面から構成されていることを特徴とする請求項１０及び１１記載の半導体基板の製造方法。
- 前記開口部の底面は｛１００｝面からなっており、前記開口部の深さをｈ、前記対向する｛１００｝面の間隔をｗとした時、ｈ＞０．８５Ｗの条件を満たすことを特徴とする請求項１０から１３記載の半導体基板の製造方法。
- 前記開口部の底面が｛１００｝面を除く結晶面から成っていることを特徴とする請求項１０から１３記載の半導体基板の製造方法。
- 請求項１から１５に記載の半導体基板上に形成された半導体装置。
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|---|---|---|---|
| JP2003131361A JP2004335837A (ja) | 2003-05-09 | 2003-05-09 | 半導体基板の製造方法 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007220808A (ja) * | 2006-02-15 | 2007-08-30 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2010519741A (ja) * | 2007-02-14 | 2010-06-03 | エス．オー．アイ．テック シリコン オン インシュレータ テクノロジーズ | 多層構造及びその製造プロセス |
-
2003
- 2003-05-09 JP JP2003131361A patent/JP2004335837A/ja active Pending
Cited By (2)
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|---|---|---|---|---|
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| JP2010519741A (ja) * | 2007-02-14 | 2010-06-03 | エス．オー．アイ．テック シリコン オン インシュレータ テクノロジーズ | 多層構造及びその製造プロセス |
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